CN113010749A - 正则表达式匹配系统 - Google Patents

Abstract

一种正则表达式匹配系统，包括：控制装置以及匹配装置，其中：所述匹配装置包括N个匹配单元，每一个匹配单元中存在一一对应的存储单元；所述控制装置，与所述匹配装置耦接，适于根据目标正则表达式，向所述匹配装置中的M个存储单元均写入一个字符；M为所述目标正则表达式的长度，且1≤M≤N；所述匹配装置，适于将所述M个存储单元中所存储的M个字符与待匹配的字符串进行一一比对，并输出相应的比较结果。上述方案能够减少正则表达式处理系统进行匹配时的所需使用的资源，提高运行效率。

Description

正则表达式匹配系统

技术领域

本发明涉及FPGA技术领域，尤其涉及一种正则表达式匹配系统。

背景技术

正则表达式是对字符串和特殊字符操作的一种逻辑公式，利用预先定义的特定字符及特定字符的组合，组成规则字符串，该规则字符串用来表达对字符串的一种逻辑过滤。正则表达式实质上是一种文本模式，该模式描述在搜索文本时要匹配的一个或多个字符串。

现有技术中，通常采用软件算法执行正则表达式的匹配。然而，随着网络带宽的大幅度提高、网络数据流量的剧增以及云计算技术的快速发展，采用软件算法执行正则表达式无法实现正则表达式的高速匹配。由于硬件能够进行并行化工作的特点，可以用于快速处理正则表达式的匹配。

在使用硬件执行正则表达式的匹配时，采用可重构系统构建正则表达式处理系统。现有的可重构系统中，系统在进行正则表达式匹配时所需使用的资源较多、运行效率较低。

发明内容

本发明实施例解决的是可重构系统构建的正则表达式处理系统进行正则表达式匹配时所需使用的资源较多，运行效率较低。

为解决上述技术问题，本发明实施例提供一种正则表达式匹配系统，包括：控制装置以及匹配装置，其中：所述匹配装置包括N个匹配单元，每一个匹配单元中存在一一对应的存储单元；所述控制装置，与所述匹配装置耦接，适于根据目标正则表达式，向所述匹配装置中的M个存储单元均写入一个字符；M为所述目标正则表达式的长度，且1≤M≤N；所述匹配装置，适于将所述M个存储单元中所存储的M个字符与待匹配的字符串进行一一比对，并输出相应的比较结果。

可选的，所述N个匹配单元中的第i个匹配单元，包括：比较模块，第一输入端与其一一对应的存储单元耦接，适于输入所述对应的存储单元中存储的字符；第二输入端输入所述待匹配的字符串中的第i个字符；输出端与时序模块耦接，适于对所述第一输入端的输入与所述第二输入端的输入进行比较，并将得到的比较结果输出至所述时序模块；使能模块，适于接收上一级匹配单元输出的前驱使能信号，以及获取输入至下一级匹配单元的后驱使能信号，进行运算并输出使能结果；所述时序模块，第一输入端与所述比较模块的输出端耦接，第二输入端与所述使能模块的输出端耦接，输出端与级联模块耦接，适于在一个时钟周期内将所述比较结果与所述使能结果进行与运算，并将与运算结果作为目标比较结果并输出至所述级联模块；级联模块，第一输入端与所述时序模块的输出端耦接，第二输入端与上一级匹配单元的级联模块的输出端耦接，输出端与下一级匹配单元的第二输入端耦接，适于将第i个匹配单元的匹配结果输出至所述下一级匹配单元的级联模块。

可选的，所述使能模块包括：前驱使能电路、后驱使能电路以及使能选择电路，其中：所述前驱使能电路，用于接收第i-1级匹配单元输出的匹配结果，将所述第i-1级匹配单元输出的匹配结果作为前驱使能信号并输出；所述后驱使能电路，用于获取所述第i个匹配单元对应的匹配结果，将所述第i个匹配单元对应的匹配结果作为后驱使能信号并输出；所述使能选择电路，分别接收所述前驱使能信号以及所述后驱使能信号，输出使能结果以确定所述使能模块是否使能。

可选的，所述比较模块的第一输入端与所述比较模块的第二输入端输入的字符的格式均为8位ASCII码。

可选的，所述控制装置，适于在第i个时钟周期，向所述匹配装置输入所述待匹配的字符串中的第i个字符；1≤i≤N。

与现有技术相比，本发明实施例的技术方案具有以下有益效果：

控制装置根据目标正则表达式的长度，选取相应个数的匹配单元以及相应个数的存储单元，将目标正则表达式写入至M个存储单元。将待匹配的字符串依次输入至M个存储单元，实现正则表达式的匹配。在执行正则表达式匹配的过程中，只需要选取相应个数的匹配单元以及存储单元即可，其他空闲的匹配单元以及存储单元无需参与本次正则表达式的匹配，因此可以减少正则表达式处理系统进行匹配时的所需使用的资源，提高系统的运行效率。

附图说明

图1是本发明实施例中的一种正则表达式匹配系统的结构示意图；

图2是本发明实施例中的一种匹配单元的结构示意图。

具体实施方式

在使用硬件执行正则表达式的匹配时，采用可重构系统构建正则表达式处理系统。现有技术中，通常采用静态可重构系统构建正则表达式处理系统。然而，静态可重构系统构建的正则表达式处理系统进行正则表达式匹配时所需使用的资源较多，运行效率较低。

在本发明实施例中，控制装置根据目标正则表达式的长度，选取相应个数的匹配单元以及相应个数的存储单元，将目标正则表达式写入至M个存储单元。将待匹配的字符串依次输入至M个存储单元，从而实现正则表达式的匹配。在执行正则表达式匹配的过程中，只需要选取相应个数的匹配单元以及存储单元即可，其他空闲的匹配单元以及存储单元无需参与本次正则表达式的匹配，因此可以减少正则表达式处理系统进行匹配时的所需使用的资源，提高系统的运行效率。

为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

参照图1，本发明实施例提供了一种正则表达式匹配系统，包括：控制装置11以及匹配装置12，其中：匹配装置12包括N个匹配单元121，且每一个匹配单元121存在一一对应的存储单元。

例如，第一个匹配单元包括对应的存储单元1，第二个匹配单元包括对应的存储单元2。

在具体实施中，控制装置11可以与匹配装置12耦接。控制装置11可以根据目标正则表达式，向匹配装置12中的M个存储单元中均写入一个字符；M为目标正则表达式的长度，且1≤M≤N。

匹配装置12，可以对M个存储单元中所存储的M个字符与待匹配的字符串进行一一比对，并输出相应的比较结果。

在实际应用中可知，任何一个正则表达式均可以分解为连续的子表达式以进行匹配。在本发明实施例中，控制装置11可以将正则表达式“ab*c”分解“a”、“b*”以及“c”三个连续的子表达式，含有“a”、“b”以及“c”三个字符。将上述三个字符分配给三个匹配单元。根据字符及其对应的特殊符号，控制装置11可以在三个匹配单元对应的存储单元中，分别配置相应的配置信息。

在具体实施中，控制装置可以向匹配装置输入待匹配的字符串，由匹配装置根据已经存储的目标正则表达式，将目标正则表达式与待匹配的字符串进行比较，以获取相应的比较结果。

下面对本发明实施例中提供的匹配单元121进行说明。参照图2，给出了本发明实施例中的一种匹配单元121的结构示意图。

在具体实施中，针对N个匹配单元中的第i个匹配单元，可以包括：比较模块21、使能模块22、时序模块23以及级联模块24，其中：

比较模块21的第一输入端可以与其一一对应的存储单元耦接，适于输入对应存储单元中存储的字符；比较器的第二输入端输入待匹配的字符串中的第i个字符；比较器的输出端与时序模块23耦接，适于对第一输入端的输入与第二输入端的输入进行比较，并将得到的比较结果输出至时序模块23；

使能模块22，适于接收上一级匹配单元所输出的前驱使能信号，以及获取下一级匹配单元的后驱使能信号，对前驱使能信号和后驱使能信号进行运算，得到的运算结果即为使能结果，并将得到的使能结果输出；

时序模块23的第一输入端与比较模块21的输出端耦接；时序模块23的第二输入端与使能模块22的输出端耦接；时序模块23的输出端与级联模块24耦接；时序模块23可以在一个时钟周期内将比较结果与使能结果进行与运算，并将与运算结果作为目标比较结果并输出至级联模块24；

级联模块24的第一输入端与时序模块23的输出端耦接，级联模块24的第二输出端与上一级匹配单元的级联模块24的输出端耦接，级联模块24的输出端与下一级匹配单元的第二输入端耦接；级联模块24适于将第i个匹配单元的匹配结果输出至下一级匹配单元的级联模块24。

在具体实施中，针对于第i个比较模块21的第一输入端，其输入的是对应存储单元中存储的字符，也即目标正则表达式中的第i个字符。例如，目标正则表达式为abc，则在第2个比较模块21的第一输入端，输入的是第2个存储单元中存储的字符，因此，第2个比较模块21的第一输入端输入的字符为b。本发明所述的正则表达式的匹配，即为将待匹配的字符串与目标正则表达式进行匹配。

针对于第i个比较模块21的第二输入端，第二输入端输入待匹配的字符串中的第i个字符。例如，待匹配的字符串为ab#c，待匹配的字符串的第2个字符为b，此时，第2个比较模块21的第二输入端输入的字符为b。

在具体实施中，比较模块21的第一输入端输入的字符格式可以为8位ASCII码，比较模块21的第二输入端输入的字符也可以为8位ASCII码，比较模块21的输出端可以输出二进制码。比较模块21对两个输入端输入的两个8位ASCII码进行比较。当比较模块21判定两个输入端输入的8位ASCII码相同时，表明逻辑正确，此时，比较模块21的输出端可以输出二进制码“1”；反之，当比较模块21判定两个输入端输入的8位ASCII码不同时，表明逻辑错误，此时，比较模块21的输出端可以输出二进制码“0”。

在具体实施中，使能模块22可以包括前驱使能电路、后驱使能电路以及使能选择电路，其中：

前驱使能电路，用于接收第i-1级匹配单元输出的匹配结果，将所述第i-1级匹配单元输出的匹配结果作为前驱使能信号并输出；

后驱使能电路，用于获取所述第i个匹配单元对应的匹配结果，将所述第i个匹配单元对应的匹配结果作为后驱使能信号并输出；

使能选择电路，分别接收所述前驱使能信号以及所述后驱使能信号，输出使能结果以确定所述使能模块22是否使能。

针对不同的正则表达式，当其中存在不同的运算符时，同一字符对应的前驱使能信号和后驱使能信号可能不同。

参见表1，给出了本发明实施例中的一种不同正则表达式对应的前驱使能信号和后驱使能信号的示例。

表1

从表1中可知，当待匹配的正则表达式中的第i个字符为非数字运算符时，后驱使能电路不输出后驱使能信号。

在本发明实施例中，前驱使能信号的含义是：来自当前匹配单元状态之前的匹配使能信号；后驱使能信号的含义是：来自当前匹配单元状态本身及其之后的匹配使能信号。

例如，针对正则表达式“ab*c”，c的前驱使能信号是a和b，前驱使能电路的作用是把a和b对应的匹配结果传递给c。c的后驱使能信号是c对应的匹配结果，后驱使能电路的作用是把c的匹配结果传递给c。

每一个匹配单元可以根据自身对应的存储单元中的配置信息，进行相应的匹配操作。相邻的匹配单元间级联，最终的匹配结果即为待匹配的字符串与目标正则表达式的匹配结果。

在本发明实施例中，匹配单元间存在三种级联线，分别如下表2所示：

表2

结合图1可知，对应于上述6种端口，实际上存在3种级联线：match_pre端口与match_next端口之间的级联线，pre端口与pre_next端口之间的级联线，以及suc端口与suc_next端口之间的级联线。

本级匹配单元的match_pre端口与上一级匹配单元的match_next端口连接，本级匹配单元的match_next端口与下一级匹配单元的match_pre端口连接；本级匹配单元的pre端口与上一级匹配单元的pre_next端口连接，本级匹配单元的pre_next端口与下一级匹配单元的pre端口连接；本级匹配单元的suc端口与上一级匹配单元的suc_next端口连接，本级匹配单元的suc_next端口与下一级匹配单元的suc端口连接。

在本发明实施例中，match_pre端口可以接收上一级匹配单元输出匹配结果，match_next端口可以为本级匹配单元向下一级匹配单元输出匹配结果的端口；match_pre端口实质上为本级匹配单元级联模块24的第二输入端，match_next端口实质上是本级匹配单元级联模块24的输出端。

pre端口接收上一级匹配单元输出的匹配结果，实质上为本级匹配单元的前驱使能电路的输入端；经过前驱使能电路后，pre_next端口输出前驱使能信号，也即pre_next端口实质上为本级匹配单元的前驱使能信号的输出端。

suc端口接收本级匹配单元对应的匹配结果，实质上是本级匹配单元的后驱使能电路的输入端；经过后驱使能电路后，suc_next端口输出后驱使能信号，也即suc_next端口实质上是本级匹配单元的后驱使能电路的输出端。

在具体实施中，第i个匹配单元的级联模块24可以用于表征该匹配单元的匹配结果是否与第i-1个匹配单元相关。

例如，针对正则表达式“[a～z]”，第一个匹配单元匹配“大于等于a”，第二个匹配单元匹配“小于等于z”，匹配成功的条件是同时满足第一个匹配单元和第二个匹配单元的匹配结果。因此，第一个匹配单元的匹配结果影响到第二个匹配单元的匹配结果。在将第二匹配单元的比较结果与使能结果进行与运算后，将与运算结果输入至第二匹配单元的级联模块24，得到的匹配结果才是最终的匹配结果。

下面通过举例对本发明上述实施例中提供的正则表达式匹配系统的工作过程进行说明。

待匹配的正则表达式对应的字符串为“abbc”，目标正则表达式为“ab*c”。对于待匹配的正则表达式，由于a是第一个字符，因此，a的使能一直为1。b的使能为a，c的使能是a和b。

由于目标正则表达式为“ab*c”，因此，目标正则表达式的长度为3个字符，因此，控制装置11可以选用三个匹配单元，依次为匹配单元1、匹配单元2以及匹配单元3。分别对匹配单元1、匹配单元2以及匹配单元3进行如下配置，配置结果可以保存在上述三个匹配单元所对应的存储单元中：

对于a对应的匹配单元1，比较模块21的输出结果为“1”或“0”；使能模块中，未使用到前驱使能电路和后驱使能电路，因此，直接令使能选择电路的输出恒为1；级联模块中，匹配结果只与本次匹配结果相关，因此无需级联，直接输出匹配结果；

对于b对应的匹配单元2，比较模块21的输出结果为“1”或“0”。匹配单元2中，对于使能模块，既使用前驱使能电路，又使用后驱使能电路，匹配单元1的匹配结果作为匹配单元2的前驱使能电路的输入信号，也即作为匹配单元2的前驱使能信号；通过后驱的级联线，将匹配单元2的匹配结果作为后驱使能电路输出的后驱使能信号；使用使能选择模块同时选取前驱使能信号以及后驱使能信号。也就是说，当匹配单元1与匹配单元2中的任一匹配成功时，匹配单元2的使能为“1”。匹配单元2中的级联模块，匹配结果只与匹配单元2相关，无需级联，直接输出匹配结果；

对于c对应的匹配单元3，比较模块21的输出结果为“1”或“0”。匹配单元3中，只使用前驱使能电路，通过级联线将匹配单元1和匹配单元2的匹配结果同时传递给前驱使能电路。当匹配单元1与匹配单元2中的任一匹配成功时，匹配单元3的使能结果为“1”。匹配单元3中的级联模块，匹配结果只与匹配单元3相关，无需级联，直接输出匹配结果。

上述3个匹配单元对应的配置信息，匹配单元1对应的配置信息存储在对应的存储单元1中，匹配单元2对应的配置信息存储在对应的存储单元2中，匹配单元3对应的配置信息存储在对应的存储单元3中。

在完成上述配置后，根据待匹配的字符串，控制器控制在每一个时钟周期，输入一个字符，输入的字符为8位ACSII码。

因此，在第一个时钟周期clk1，输入的字符为a，因此，匹配单元1判断输入的字符与存储单元1中存储的字符相同，因此，匹配单元1输出的匹配结果为“1”，也即匹配成功。

在第二个时钟周期clk2，输入的字符是b，因为在clk1第一个字符匹配成功，因此，匹配单元2和匹配单元3的使能结果为1。匹配单元2判断输入的字符与存储单元2中存储的字符相同，因此，匹配单元2输出的匹配结果为“1”，也即匹配成功。

在第三个时钟周期clk3，输入的字符为b，因为在clk2，匹配单元2输出的匹配结果为“1”，因此，匹配单元2和匹配单元3的使能结果为1。因此，匹配单元2输出的匹配结果为“1”，也即匹配成功。

在第四个时钟周期clk4，输入的字符为c，因为在clk3，匹配单元2输出的匹配结果为“1”，因此，匹配单元2和匹配单元3的使能结果为1。匹配单元3判断输入的字符与存储单元3中存储的字符相同，因此，匹配单元3输出的匹配结果为“1”，也即匹配成功。

经过四个时钟周期之后，匹配单元3的输出结果为“1”，因此，判定待匹配的字符串与目标正则表达式匹配成功。

当完成上述正则表达式的匹配之后，若要进行下一次正则表达式匹配，例如，下一次正则表达式匹配对应的目标正则表达式为“abcdef”，此时，控制装置只需要对存储单元进行擦除和写入操作，即可进行下一次正则表达式匹配。在此过程中，FPGA芯片中的其他电路可以正常工作。

由此可见，在本发明实施例中，在执行正则表达式匹配的过程中，只需要选取相应个数的匹配单元以及存储单元即可，其他空闲的匹配单元以及存储单元无需参与本次正则表达式的匹配，因此可以减少正则表达式处理系统进行匹配时的所需使用的资源，提高系统的运行效率。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (5)

1.一种正则表达式匹配系统，其特征在于，包括：控制装置以及匹配装置，其中：所述匹配装置包括N个匹配单元，每一个匹配单元中存在一一对应的存储单元；

所述控制装置，与所述匹配装置耦接，适于根据目标正则表达式，向所述匹配装置中的M个存储单元均写入一个字符；M为所述目标正则表达式的长度，且1≤M≤N；

所述匹配装置，适于将所述M个存储单元中所存储的M个字符与待匹配的字符串进行一一比对，并输出相应的比较结果。

2.如权利要求1所述的正则表达式匹配系统，其特征在于，所述N个匹配单元中的第i个匹配单元，包括：

比较模块，第一输入端与其一一对应的存储单元耦接，适于输入所述对应的存储单元中存储的字符；第二输入端输入所述待匹配的字符串中的第i个字符；输出端与时序模块耦接，适于对所述第一输入端的输入与所述第二输入端的输入进行比较，并将得到的比较结果输出至所述时序模块；

使能模块，适于接收上一级匹配单元输出的前驱使能信号，以及获取输入至下一级匹配单元的后驱使能信号，进行运算并输出使能结果；

所述时序模块，第一输入端与所述比较模块的输出端耦接，第二输入端与所述使能模块的输出端耦接，输出端与级联模块耦接，适于在一个时钟周期内将所述比较结果与所述使能结果进行与运算，并将与运算结果作为目标比较结果并输出至所述级联模块；

级联模块，第一输入端与所述时序模块的输出端耦接，第二输入端与上一级匹配单元的级联模块的输出端耦接，输出端与下一级匹配单元的第二输入端耦接，适于将第i个匹配单元的匹配结果输出至所述下一级匹配单元的级联模块。

3.如权利要求2所述的正则表达式匹配系统，其特征在于，所述使能模块包括：前驱使能电路、后驱使能电路以及使能选择电路，其中：

所述前驱使能电路，用于接收第i-1级匹配单元输出的匹配结果，将所述第i-1级匹配单元输出的匹配结果作为前驱使能信号并输出；

所述后驱使能电路，用于获取所述第i个匹配单元对应的匹配结果，将所述第i个匹配单元对应的匹配结果作为后驱使能信号并输出；

所述使能选择电路，分别接收所述前驱使能信号以及所述后驱使能信号，输出使能结果以确定所述使能模块是否使能。

4.如权利要求2所述的正则表达式匹配系统，其特征在于，所述比较模块的第一输入端与所述比较模块的第二输入端输入的字符的格式均为8位ASCII码。

5.如权利要求1所述的正则表达式匹配系统，其特征在于，所述控制装置，适于在第i个时钟周期，向所述匹配装置输入所述待匹配的字符串中的第i个字符；1≤i≤N。

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