CN112004291B - 串行码流控制电路、方法及电子设备 - Google Patents

Abstract

本发明公开了一种串行码流控制电路、方法及电子设备。其中，所述串行码流控制电路包括：检测电路，用于在检测到有串行码流输入时，向存储器输出第一控制信号，并在检测到输入的串行码流缓存至所述存储器时，向预处理电路输出第二控制信号；所述存储器，用于响应所述第一控制信号，对通过自身的第一端口输入的串行码流进行缓存；所述预处理电路，用于响应所述第二控制信号，通过所述存储器的第二端口读取所述存储器缓存的串行码流，对读取的串行码流进行预处理，并向移位寄存器输出预处理后的串行码流；所述移位寄存器，用于对所述预处理后的串行码流进行串并转换处理，得到多个并行的LED状态编码，并向相应的LED灯输出相应的LED状态编码。

Description

串行码流控制电路、方法及电子设备

技术领域

本发明涉及集成电路领域，尤其涉及一种串行码流控制电路、方法及电子设备。

背景技术

相关技术中，电子设备的以太网交换芯片在通过输出的串行码流控制发光二极管(LED，Light Emitting Diode)灯时，存在串行码流传输异常导致的LED灯状态异常的问题。

发明内容

为解决相关技术问题，本发明实施例提供一种串行码流控制电路、方法及电子设备。

本发明实施例的技术方案是这样实现的：

本发明实施例提供了一种串行码流控制电路，包括：检测电路、存储器、预处理电路和移位寄存器；其中，

所述检测电路，用于在检测到有串行码流输入时，向所述存储器输出第一控制信号，并在检测到输入的串行码流缓存至所述存储器时，向所述预处理电路输出第二控制信号；所述串行码流为LED状态编码的串行码流；所述LED状态编码用于控制LED灯；

所述存储器，用于响应所述第一控制信号，对通过自身的第一端口输入的串行码流进行缓存；

所述预处理电路，用于响应所述第二控制信号，通过所述存储器的第二端口读取所述存储器缓存的串行码流，对读取的串行码流进行预处理，并向所述移位寄存器输出预处理后的串行码流；所述第二端口对应的数据传输速率与所述第一端口对应的数据传输速率不同；所述第二端口对应的数据传输速率满足所述移位寄存器对应的时序要求；所述预处理至少包含LED状态编码的排序处理和对齐处理；

所述移位寄存器，用于对所述预处理后的串行码流进行串并转换处理，得到多个并行的LED状态编码，并向相应的LED灯输出相应的LED状态编码。

上述方案中，所述检测电路，具体用于：

检测到有至少两路串行码流输入时，分别向至少两个存储器中的每个存储器输出一个第一控制信号，并在检测到输入的至少两路串行码流中的每路串行码流均缓存至一个对应的存储器时，向所述预处理电路输出第二控制信号；

所述预处理电路，具体用于：

响应所述第二控制信号，通过所述至少两个存储器中的每个存储器的第二端口读取相应存储器缓存的串行码流，得到所述至少两个存储器缓存的至少两路串行码流，对得到的至少两路串行码流进行预处理，并向所述移位寄存器输出预处理后的串行码流；所述预处理至少包含所述得到的至少两路串行码流的合并处理以及LED状态编码的排序处理和对齐处理。

上述方案中，所述检测电路，具体用于：

分别向至少两个存储器中的每个存储器输出一个第一控制信号时，根据所述输入的至少两路串行码流的输入顺序，依次向所述至少两个存储器中的每个存储器输出一个第一控制信号；依次向所述至少两个存储器中的每个存储器输出一个第一控制信号时，在检测到当前输入的串行码流缓存至一个对应的存储器时，输出下一个第一控制信号。

上述方案中，所述串行码流控制电路还包括：

驱动电路，用于将所述预处理电路输出的预处理后的串行码流输出至所述移位寄存器，并在确定所述移位寄存器完成对所述预处理后的串行码流的串并转换处理时，向所述移位寄存器输出第三控制信号；

所述移位寄存器，具体用于：

响应所述第三控制信号，将所述得到的多个并行的LED状态编码中的每个LED状态编码输出至相应的输出端口，以向相应的LED灯输出相应的LED状态编码。

上述方案中，所述移位寄存器为级联的多个74HC595。

上述方案中，所述存储器为先进先出(FIFO，First Input First Output)随机存取存储器(RAM，Random Access Memory)。

本发明实施例还提供了一种串行码流控制方法，包括：

检测到有串行码流输入时，向串行码流控制电路的存储器输出第一控制信号，以使所述存储器对通过自身的第一端口输入的串行码流进行缓存；所述串行码流为LED状态编码的串行码流；所述LED状态编码用于控制LED灯；

检测到输入的串行码流缓存至所述存储器时，向所述串行码流控制电路的预处理电路输出第二控制信号，以使所述预处理电路通过所述存储器的第二端口读取所述存储器缓存的串行码流，对读取的串行码流进行预处理，并向所述串行码流控制电路的移位寄存器输出预处理后的串行码流，所述移位寄存器对所述预处理后的串行码流进行串并转换处理，得到多个并行的LED状态编码，并向相应的LED灯输出相应的LED状态编码；所述第二端口对应的数据传输速率与所述第一端口对应的数据传输速率不同；所述第二端口对应的数据传输速率满足所述移位寄存器对应的时序要求；所述预处理至少包含LED状态编码的排序处理和对齐处理。

上述方案中，所述检测到有串行码流输入时，向串行码流控制电路的存储器输出第一控制信号，包括：

检测到有至少两路串行码流输入时，分别向所述串行码流控制电路的至少两个存储器中的每个存储器输出一个第一控制信号，以使所述至少两个存储器中的每个存储器对通过自身的第一端口输入的串行码流进行缓存；

所述在检测到输入的串行码流缓存至所述存储器时，向所述预处理电路输出第二控制信号，包括：

在检测到输入的至少两路串行码流中的每路串行码流均缓存至一个对应的存储器时，向所述预处理电路输出第二控制信号，以使所述预处理电路通过所述至少两个存储器中的每个存储器的第二端口读取相应存储器缓存的串行码流，得到所述至少两个存储器缓存的至少两路串行码流，对得到的至少两路串行码流进行预处理，并向所述移位寄存器输出预处理后的串行码流；所述预处理至少包含所述得到的至少两路串行码流的合并处理以及LED状态编码的排序处理和对齐处理。

上述方案中，所述方法还包括：

分别向所述串行码流控制电路的至少两个存储器中的每个存储器输出一个第一控制信号时，根据所述输入的至少两路串行码流的输入顺序，依次向所述至少两个存储器中的每个存储器输出一个第一控制信号；依次向所述至少两个存储器中的每个存储器输出一个第一控制信号时，在检测到当前输入的串行码流缓存至一个对应的存储器时，输出下一个第一控制信号。

本发明实施例还提供了一种电子设备，包括：以太网交换芯片、多个LED灯和上述任一方案所述的串行码流控制电路；其中，

所述以太网交换芯片向所述串行码流控制电路输出至少一路串行码流，以通过所述串行码流控制电路控制所述多个LED灯。

本发明实施例提供的串行码流控制电路、方法及电子设备，所述串行码流控制电路包括：检测电路、存储器、预处理电路和移位寄存器；其中，所述检测电路，用于在检测到有串行码流输入时，向所述存储器输出第一控制信号，并在检测到输入的串行码流缓存至所述存储器时，向所述预处理电路输出第二控制信号；所述串行码流为LED状态编码的串行码流；所述LED状态编码用于控制LED灯；所述存储器，用于响应所述第一控制信号，对通过自身的第一端口输入的串行码流进行缓存；所述预处理电路，用于响应所述第二控制信号，通过所述存储器的第二端口读取所述存储器缓存的串行码流，对读取的串行码流进行预处理，并向所述移位寄存器输出预处理后的串行码流；所述第二端口对应的数据传输速率与所述第一端口对应的数据传输速率不同；所述第二端口对应的数据传输速率满足所述移位寄存器对应的时序要求；所述预处理至少包含LED状态编码的排序处理和对齐处理；所述移位寄存器，用于对所述预处理后的串行码流进行串并转换处理，得到多个并行的LED状态编码，并向相应的LED灯输出相应的LED状态编码。本发明实施例的方案，通过存储器的对应的数据传输速率不同的第一端口和第二端口，实现了串行码流的速率转换，使得预处理后的串行码流能够以满足移位寄存器对应的时序要求的速率传输到移位寄存器，完成串并转换处理；如此，能够解决串行码流的速率不满足移位寄存器对应的时序要求导致的串行码流传输异常的问题，进而能够正确控制LED灯，提升用户体验。

附图说明

图1为相关技术中以太网交换芯片通过输出的串行码流控制LED灯的硬件结构示意图一；

图2为相关技术中以太网交换芯片通过输出的串行码流控制LED灯的硬件结构示意图二；

图3为相关技术中74HC164在-55℃～85℃的环境下对应的时序要求；

图4为本发明实施例串行码流控制电路的结构示意图一；

图5相关技术中以太网交换芯片输出LED状态编码的单LED刷新周期示意图；

图6相关技术中以太网交换芯片输出LED状态编码的LED刷新时间示意图；

图7为本发明实施例串行码流控制电路的结构示意图二；

图8为本发明实施例串行码流控制电路对以太网交换芯片输出的n路LED状态编码的串行码流进行控制的流程示意图；

图9为本发明实施例串行码流控制方法的流程示意图；

图10为本发明实施例电子设备的结构示意图。

具体实施方式

以下结合说明书附图及实施例对本发明的技术方案作进一步详细的阐述。

相关技术中，电子设备的以太网交换芯片在通过输出的LED状态编码的串行码流控制LED灯时，可以采用图1或图2所示的硬件连接结构。具体地，如图1所示，以太网交换芯片向级联的多个74HC164输出串行码流，级联的多个74HC164对所述串行码流进行串并转换处理，得到并行的多个用于控制LED灯的LED状态编码，并输出至相应的LED灯。如图2所示，以太网交换芯片向现场可编程逻辑门阵列(FPGA，Field Programmable Gate Array)芯片或复杂可编程逻辑器件(CPLD，Complex Programmable Logic Device)芯片输出串行码流，FPGA芯片或CPLD芯片对所述串行码流进行串并转换处理，得到并行的多个用于控制LED灯的LED状态编码，并输出至相应的LED灯。

然而，实际应用时，采用图1或图2所示的硬件连接结构，可能会出现以下问题：

第一，采用图1所示的硬件连接结构，可能存在以太网交换芯片输出的串行码流的速率不满足移位寄存器(即74HC164)对应的时序要求导致的串行码流传输异常的问题，进而无法正确控制LED灯。

具体地，通常以太网交换芯片输出的LED状态编码的串行码流的速率为25兆赫兹(MHz)以上，而根据图3所示的74HC164在-55℃～85℃的环境下对应的时序要求(包含对建立时间和保持时间的要求)可以看出，在供电电压不同的情况下，74HC164对保持时间的要求没有变化，但对建立时间的要求存在变化；在供电电压为4.5V的情况下，74HC164要求的最小建立时间为25纳秒(ns)；在供电电压为6V的情况下，74HC164要求的最小建立时间为21ns；由于以太网交换芯片输出的串行码流中时钟的上升沿对准数据中心，因此，实际应用时，在供电电压为4.5V的情况下，74HC164要求的建立时间所对应的最高数据传输速率为20MHz；在最高供电电压(6V)的情况下，74HC164要求的建立时间所对应的最高数据传输速率为23.8 MHz；也就是说，以太网交换芯片输出的串行码流的速率高于74HC164要求的建立时间所对应的最高数据传输速率，即以太网交换芯片输出的串行码流的速率不满足74HC164对应的时序要求，此时可能会导致串行码流传输异常，进而无法正确控制LED灯。第二，采用图2所示的硬件连接结构，可能导致成本过高。

具体地，虽然FPGA芯片或CPLD芯片可以满足数据传输速率为50MHz以下的数据传输，但直接使用FPGA芯片或CPLD芯片驱动(即连接并控制)LED灯，在一些高密度端口的应用场景(需要连接较多的LED灯)中将消耗大量的IO端口资源(例如104个IO端口)，而更换更多数量上管教的FPGA芯片或CPLD芯片势必会导致成本的增加。

基于此，在本发明的各种实施例中，通过存储器的对应的数据传输速率不同的第一端口和第二端口，实现串行码流的速率转换，使得预处理后的串行码流能够以满足移位寄存器对应的时序要求的速率传输到移位寄存器，完成串并转换处理；如此，能够解决串行码流的速率不满足移位寄存器对应的时序要求导致的串行码流传输异常的问题，进而能够正确控制LED灯，提升用户体验。另外，以太网交换芯片通过FPGA芯片或CPLD芯片结合移位寄存器来驱动LED灯，能够减少FPGA芯片或CPLD芯片消耗的IO端口资源，降低成本。

本发明实施例提供了一种串行码流控制电路，如图4所示，所述串行码流控制电路包括：检测电路41、存储器42、预处理电路43和移位寄存器44；其中，

所述检测电路41，用于在检测到有串行码流输入时，向所述存储器42输出第一控制信号，并在检测到输入的串行码流缓存至所述存储器42时，向所述预处理电路43输出第二控制信号；所述串行码流为LED状态编码的串行码流；所述LED状态编码用于控制LED灯；

所述存储器42，用于响应所述第一控制信号，对通过自身的第一端口输入的串行码流进行缓存；

所述预处理电路43，用于响应所述第二控制信号，通过所述存储器42的第二端口读取所述存储器42缓存的串行码流，对读取的串行码流进行预处理，并向所述移位寄存器44输出预处理后的串行码流；所述第二端口对应的数据传输速率与所述第一端口对应的数据传输速率不同；所述第二端口对应的数据传输速率满足所述移位寄存器44对应的时序要求；所述预处理至少包含LED状态编码的排序处理和对齐处理；

所述移位寄存器44，用于对所述预处理后的串行码流进行串并转换处理，得到多个并行的LED状态编码，并向相应的LED灯输出相应的LED状态编码。

采用本发明实施例的方案，通过所述存储器42的对应的数据传输速率不同的第一端口和第二端口，实现了串行码流的速率转换，使得预处理后的串行码流能够以满足所述移位寄存器44对应的时序要求的速率传输到所述移位寄存器44，完成串并转换处理；如此，能够解决串行码流的速率不满足移位寄存器对应的时序要求导致的串行码流传输异常的问题，进而能够正确控制LED灯，提升用户体验；另外，还可以通过对串行码流进行降速，降低所述移位寄存器44端口的电磁干扰(EMI，Electromagnetic Interference)风险。

实际应用时，所述存储器42可以是任意一种具备至少两个端口的存储器，例如FIFO RAM。

实际应用时，本发明实施例提供的串行码流控制电路的输入端可以连接以太网交换芯片，所述串行码流控制电路的输出端可以连接多个LED灯(例如端口的状态灯)；这样，以太网交换芯片可以向所述串行码流控制电路输出LED状态编码的串行码流，以驱动(即连接并控制)多个LED灯；以太网交换芯片输出的LED状态编码的串行码流的速率范围为5MHz～25MHz。另外，以太网交换芯片输出的LED状态编码的串行码流可以包括LED状态编码(LED_DATA)和LED状态编码对应的参考时钟(LED_CLK)，如图5和图6的两个时序图所示，以太网交换芯片输出的LED状态编码的串行码流中时钟的上升沿对准数据中心。

实际应用时，所述预处理电路43对读取的串行码流进行排序处理和对齐处理时，所述排序处理的含义是：根据LED_CLK对LED_DATA进行排序；所述对齐处理的含义是：根据LED_CLK恢复出正确的字边界，以确定读取的串行码流中哪些比特属于原始并行数据里的同一时钟节拍中的数据。

实际应用时，以太网交换芯片存在多路输出的情况，即所述检测电路41可能检测到输入所述串行码流控制电路的多路串行码流，此时，可以将所述多路串行码流中的每路串行码流缓存至一个对应的存储器42，实现相应的一路串行码流的速率转换，再由所述预处理电路43对所述多路串行码流进行预处理；也就是说，本发明实施例提供的串行码流控制电路可以包括多个存储器42。

基于此，在一实施例中，所述检测电路41，具体可以用于：

检测到有至少两路串行码流输入时，分别向至少两个存储器42中的每个存储器42输出一个第一控制信号，并在检测到输入的至少两路串行码流中的每路串行码流均缓存至一个对应的存储器42时，向所述预处理电路43输出第二控制信号；

相应地，所述预处理电路43，具体可以用于：

响应所述第二控制信号，通过所述至少两个存储器42中的每个存储器42的第二端口读取相应存储器42缓存的串行码流，得到所述至少两个存储器42缓存的至少两路串行码流，对得到的至少两路串行码流进行预处理，并向所述移位寄存器44输出预处理后的串行码流；所述预处理至少包含所述得到的至少两路串行码流的合并处理以及LED状态编码的排序处理和对齐处理。

实际应用时，所述检测电路41可以是一个可重复触发单稳态触发逻辑(即可重复触发集成单稳态触发器)，由计数器和锁存器实现，并设置为LED_CLK上升沿触发；也就是说，所述检测电路41连接有用于传输LED状态编码的串行码流的LED串行流线，所述检测电路41可以检测所述LED串行流线当前的运行状态，在检测到LED_CLK的上升沿时，确定检测到一路串行码流(后续的描述中记作第一路串行码流)，向所述至少两个存储器42中的一个存储器42(后续的描述中记作第一存储器42)输出一个第一控制信号，以将所述第一路串行码流缓存至所述第一存储器42；确定检测到所述第一路串行码流后，在第一时刻未检测到LED_CLK的上升沿时，确定所述第一路串行码流输入(即缓存至所述第一存储器42)完毕；在第二时刻(所述第二时刻与所述第一时刻之间的时间差小于或等于第一预设时间范围，例如1微秒)检测到LED_CLK的上升沿时，确定检测到第二路串行码流，向第二存储器42输出一个第一控制信号，以将所述第二路串行码流缓存至所述第二存储器42；确定检测到所述第二路串行码流后，在第三时刻未检测到LED_CLK的上升沿时，确定所述第二路串行码流输入(即缓存至所述第二存储器42)完毕；并在第二预设时间范围(所述第二预设时间范围大于所述第一预设时间范围)内未检测到LED_CLK的上升沿时，确定全部的串行码流(即所述第一路串行码流和所述第二路串行码流)输入完毕；也就是说，在第四时刻(所述第四时刻为所述第三时刻加上所述第二预设时间范围)前未检测到LED_CLK的上升沿时，确定不再有串行码流输入所述串行码流控制电路。

基于此，在一实施例中，所述检测电路41，具体可以用于：

分别向至少两个存储器42中的每个存储器42输出一个第一控制信号时，根据所述输入的至少两路串行码流的输入顺序，依次向所述至少两个存储器42中的每个存储器42输出一个第一控制信号；依次向所述至少两个存储器42中的每个存储器42输出一个第一控制信号时，在检测到当前输入的串行码流缓存至一个对应的存储器42时，输出下一个第一控制信号。

实际应用时，所述检测电路41检测到输入所述串行码流控制电路的多路串行码流，将所述多路串行码流中的每路串行码流缓存至一个对应的存储器42，实现相应的一路串行码流的速率转换后，所述预处理电路43需要从每个存储器42读取相应的一路串行码流，再对所述多路串行码流进行预处理；并且，在进行LED状态编码的排序处理和对齐处理之前，还需要将所述多路串行码流合并成一路串行码流。具体地，所述预处理电路43对读取的至少两路串行码流进行合并处理时，所述合并处理的含义是：将读取的所述至少两个存储器42缓存的至少两路串行码流合并为一路串行码流；所述预处理电路43对读取的至少两路串行码流进行合并处理后，再对合并得到的一路串行码流进行LED状态编码的排序处理和对齐处理。

实际应用时，为了避免移位寄存器的数据移位过程导致的LED灯的余晖效应，可以在所述预处理电路43和所述移位寄存器44之间设置一个驱动电路；所述驱动电路可以在将所述预处理电路43输出的预处理后的串行码流输入至所述移位寄存器44的过程中，控制所述移位寄存器44先进行内部的数据移位(即先进行所述预处理后的串行码流的串并转换处理，得到多个并行的LED状态编码)，再将所述多个并行的LED状态编码中的每个LED状态编码刷新至相应的输出端口(每个输出端口连接有相应的LED灯)；如此，可以避免LED灯的余晖效应，提升用户体验。

基于此，在一实施例中，所述串行码流控制电路还可以包括：

驱动电路，用于将所述预处理电路43输出的预处理后的串行码流输出至所述移位寄存器44，并在确定所述移位寄存器44完成对所述预处理后的串行码流的串并转换处理时，向所述移位寄存器44输出第三控制信号；

相应地，所述移位寄存器44，具体可以用于：

响应所述第三控制信号，将所述得到的多个并行的LED状态编码中的每个LED状态编码输出至相应的输出端口，以向相应的LED灯输出相应的LED状态编码。

实际应用时，所述驱动电路将所述预处理电路43输出的预处理后的串行码流输出至所述移位寄存器44的过程中，会基于LED_CLK对所述预处理后的串行码流进行分割，并将分割得到的串行的LED状态编码分次输出至所述移位寄存器44；举例来说，假设基于LED_CLK确定所述预处理后的串行码流包含48个LED状态编码，所述驱动电路会将串行的48个LED状态编码分48次输出至所述移位寄存器44，并在最后一个LED状态编码输出至所述移位寄存器44后，确定所述移位寄存器44完成对所述预处理后的串行码流的串并转换处理，并向所述移位寄存器44输出所述第三控制信号。

实际应用时，在需要控制的LED灯的数量较多的情况下，所述移位寄存器44可以通过多个级联的移位寄存器实现；并且，由于74HC164在数据移位过程中，仅支持移位的数据直接驱动(即输出至)LED灯，不支持先进行数据移位，再响应刷新信号(即所述第三控制信号)统一将移位后的数据输出至连接有LED灯的输出端口；因此，所述移位寄存器44可以通过级联的多个74HC595实现。

实际应用时，也可以使用其他具有刷新输出控制功能的移位寄存器实现所述移位寄存器44。

实际应用时，所述检测电路41、所述存储器42、所述预处理电路43和所述驱动电路可以设置在FPGA芯片或CPLD芯片上；FPGA芯片或CPLD芯片的输入端可以连接以太网交换芯片，FPGA芯片或CPLD芯片的输出端可以连接所述移位寄存器44；这样，以太网交换芯片可以向FPGA芯片或CPLD芯片输出LED状态编码的串行码流，并通过所述移位寄存器44驱动(即连接并控制)LED灯；由于LED灯连接在所述移位寄存器44上，无需在FPGA芯片或CPLD芯片上消耗过多的IO端口资源，因此，能够降低成本。

实际应用时，本发明实施例提供的串行码流控制电路具体可以体现为图7所示的硬件连接结构，如图7所示，串行码流控制电路包括：可重复触发单稳态触发逻辑71(即所述检测电路41)、n(n为大于1的整数)个FIFO RAM 72(即所述存储器42)、合并&排序&对齐逻辑73(即所述预处理电路43)、74HC595驱动逻辑74(即所述驱动电路)和级联的多个74HC59575(即所述移位寄存器44)；其中，

所述可重复触发单稳态触发逻辑71由计数器和锁存器实现，并设置为LED_CLK上升沿触发；即能够检测出LED串行流线上的当前运行状态，并产生控制FIFO RAM 72的写使能信号(WR_EN)；以使串行码流写入相应的FIFORAM 72；

所述FIFO RAM 72的输入端口(即所述第一端口)对应的数据传输速率与输出端口(即所述第二端口)对应的数据传输速率不同，所述输出端口对应的数据传输速率满足74HC595对应的时序要求；LED状态编码的串行码流通过FIFO RAM 72可以实现码流速率转换，统一降低为预设速率(例如1MHz)，所述预设速率为所述FIFO RAM 72的输出端口对应的数据传输速率；

所述可重复触发单稳态触发逻辑71检测到n路串行码流均写入相应的FIFO RAM72后，向所述合并&排序&对齐逻辑73发送一个控制信号(即所述第二控制信号)，以控制所述合并&排序&对齐逻辑73读取各FIFO RAM 72缓存的串行码流，并对读取到的n路串行码流进行合并处理、排序处理和对齐处理，得到一路串行码流；

所述合并&排序&对齐逻辑73将合并处理、排序处理和对齐处理后得到的一路串行码流输出至所述74HC595驱动逻辑74；

所述74HC595驱动逻辑74驱动级联的多个74HC595 75对所述得到的一路串行码流进行串并转换处理，即驱动级联的多个74HC595 75在内部进行数据移位，得到并行的多个LED状态编码；再向级联的多个74HC595 75输出刷新信号(即所述第三控制信号)，以使级联的多个74HC595 75统一将所述多个LED状态编码中的每个LED状态编码刷新到相应的IO端口，完成对相应LED灯的控制。

实际应用时，如图8所示，基于图7所示的串行码流控制电路对以太网交换芯片输出的n路LED状态编码的串行码流进行控制，可以包括以下步骤：

步骤801：可重复触发单稳态触发逻辑71检测到第1路串行码流，打开第1路RAM写使能，将第1路串行码流缓存至第1个FIFO RAM 72中；之后执行步骤802；

步骤802：可重复触发单稳态触发逻辑71判断第1路串行码流是否传输结束；若是，执行步骤803；若否，返回步骤801；

步骤803：可重复触发单稳态触发逻辑71检测到第2路串行码流，打开第2路RAM写使能，将第2路串行码流缓存至第2个FIFO RAM 72中；之后执行步骤804；

步骤804：可重复触发单稳态触发逻辑71判断第2路串行码流是否传输结束；若是，执行步骤805；若否，返回步骤803；

步骤805：可重复触发单稳态触发逻辑71判断检测到的第n路串行码流是否传输结束；若是，执行步骤806；若否，返回上一步骤；

步骤806：合并&排序&对齐逻辑73读取各FIFO RAM 72缓存的串行码流，对读取的n路串行码流进行合并处理、排序处理和对齐处理，并将合并处理、排序处理和对齐处理后得到的一路串行码流输出至74HC595驱动逻辑74；之后执行步骤807；

步骤807：74HC595驱动逻辑74驱动级联的多个74HC595 75对得到的一路串行码流进行串并转换处理，得到并行的多个LED状态编码，并向相应的LED灯输出相应的LED状态编码。

这里，步骤801至步骤807的具体实现过程详见上述串行码流控制电路实施例，这里不再赘述。

基于上述串行码流控制电路实施例，本发明实施例还提供了一种串行码流控制方法，如图9所示，所述方法包括以下步骤：

步骤901：检测到有串行码流输入时，向串行码流控制电路的存储器输出第一控制信号，以使所述存储器对通过自身的第一端口输入的串行码流进行缓存；所述串行码流为发光二极管LED状态编码的串行码流；

这里，所述串行码流为LED状态编码的串行码流；所述LED状态编码用于控制LED灯；

步骤902：检测到输入的串行码流缓存至所述存储器时，向所述串行码流控制电路的预处理电路输出第二控制信号，以使所述预处理电路通过所述存储器的第二端口读取所述存储器缓存的串行码流，对读取的串行码流进行预处理，并向所述串行码流控制电路的移位寄存器输出预处理后的串行码流，所述移位寄存器对所述预处理后的串行码流进行串并转换处理，得到多个并行的LED状态编码，并向相应的LED灯输出相应的LED状态编码；

这里，所述第二端口对应的数据传输速率与所述第一端口对应的数据传输速率不同；所述第二端口对应的数据传输速率满足所述移位寄存器对应的时序要求；所述预处理至少包含LED状态编码的排序处理和对齐处理。

在一实施例中，所述检测到有串行码流输入时，向串行码流控制电路的存储器输出第一控制信号，可以包括：

检测到有至少两路串行码流输入时，分别向所述串行码流控制电路的至少两个存储器中的每个存储器输出一个第一控制信号，以使所述至少两个存储器中的每个存储器对通过自身的第一端口输入的串行码流进行缓存；

相应地，所述在检测到输入的串行码流缓存至所述存储器时，向所述预处理电路输出第二控制信号，包括：

在检测到输入的至少两路串行码流中的每路串行码流均缓存至一个对应的存储器时，向所述预处理电路输出第二控制信号，以使所述预处理电路通过所述至少两个存储器中的每个存储器的第二端口读取相应存储器缓存的串行码流，得到所述至少两个存储器缓存的至少两路串行码流，对得到的至少两路串行码流进行预处理，并向所述移位寄存器输出预处理后的串行码流；所述预处理至少包含所述得到的至少两路串行码流的合并处理以及LED状态编码的排序处理和对齐处理。

在一实施例中，所述方法还可以包括：

分别向所述串行码流控制电路的至少两个存储器中的每个存储器输出一个第一控制信号时，根据所述输入的至少两路串行码流的输入顺序，依次向所述至少两个存储器中的每个存储器输出一个第一控制信号；依次向所述至少两个存储器中的每个存储器输出一个第一控制信号时，在检测到当前输入的串行码流缓存至一个对应的存储器时，输出下一个第一控制信号。

需要说明的是：本发明实施例提供的串行码流控制方法与上述串行码流控制电路实施例属于同一构思，其具体实现过程详见上述串行码流控制电路实施例，这里不再赘述。

基于上述串行码流控制电路实施例，且为了实现本发明实施例的方法，本发明实施例还提供了一种电子设备，如图10所示，所述电子设备包括：以太网交换芯片1001、串行码流控制电路1002和多个LED灯1003；其中，

所述串行码流控制电路1002为上述任一串行码流控制电路实施例所述的串行码流控制电路；所述以太网交换芯片1001向所述串行码流控制电路1002输出至少一路串行码流，以通过所述串行码流控制电路1002控制所述多个LED灯1003。

本发明实施例提供的行码流控制电路、方法及电子设备，具备以下优点：

第一，通过FPGA芯片或CPLD芯片接收以太网交换芯片输出的LED编码的串行码流，能够支持带宽4MHz～50MHz的多路LED编码的串行码流的信号输入处理。

第二，通过存储器的对应的数据传输速率不同的输入端口和输出端口，实现了串行码流的速率转换，使得预处理后的串行码流能够以满足移位寄存器对应的时序要求的速率传输到移位寄存器，完成串并转换处理；如此，能够解决串行码流的速率不满足移位寄存器对应的时序要求导致的串行码流传输异常的问题，进而能够正确控制LED灯，提升用户体验；并且，由于对串行码流进行了降速，能够降低移位寄存器端口的EMI风险。

第三，利用了具有刷新输出控制功能的移位寄存器控制LED灯，先进行内部数据移位，再将移位后得到的并行的多个LED状态编码刷新统一刷新至相应端口，能够避免LED灯的余晖效应，提高LED灯的显示效果，提升用户体验。

第四，通过存储器实现了跨时域转换(即串行码流的速率转换)，并且，消耗的FPGA芯片或CPLD芯片的IO端口资源较少，能够降低成本。

需要说明的是：“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。

另外，本发明实施例所记载的技术方案之间，在不冲突的情况下，可以任意组合。

以上所述，仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围。

Claims (10)

1.一种串行码流控制电路，其特征在于，包括：检测电路、存储器、预处理电路和移位寄存器；其中，

所述检测电路，用于在检测到有串行码流输入时，向所述存储器输出第一控制信号，并在检测到输入的串行码流缓存至所述存储器时，向所述预处理电路输出第二控制信号；所述串行码流为发光二极管LED状态编码的串行码流；所述LED状态编码用于控制LED灯；

所述存储器，用于响应所述第一控制信号，对通过自身的第一端口输入的串行码流进行缓存；

所述预处理电路，用于响应所述第二控制信号，通过所述存储器的第二端口读取所述存储器缓存的串行码流，对读取的串行码流进行预处理，并向所述移位寄存器输出预处理后的串行码流；所述第二端口对应的数据传输速率与所述第一端口对应的数据传输速率不同；所述第二端口对应的数据传输速率满足所述移位寄存器对应的时序要求；所述预处理至少包含LED状态编码的排序处理和对齐处理；

所述移位寄存器，用于对所述预处理后的串行码流进行串并转换处理，得到多个并行的LED状态编码，并向相应的LED灯输出相应的LED状态编码。

2.根据权利要求1所述的电路，其特征在于，所述检测电路，具体用于：

检测到有至少两路串行码流输入时，分别向至少两个存储器中的每个存储器输出一个第一控制信号，并在检测到输入的至少两路串行码流中的每路串行码流均缓存至一个对应的存储器时，向所述预处理电路输出第二控制信号；

所述预处理电路，具体用于：

响应所述第二控制信号，通过所述至少两个存储器中的每个存储器的第二端口读取相应存储器缓存的串行码流，得到所述至少两个存储器缓存的至少两路串行码流，对得到的至少两路串行码流进行预处理，并向所述移位寄存器输出预处理后的串行码流；所述预处理至少包含所述得到的至少两路串行码流的合并处理以及LED状态编码的排序处理和对齐处理。

3.根据权利要求2所述的电路，其特征在于，所述检测电路，具体用于：

分别向至少两个存储器中的每个存储器输出一个第一控制信号时，根据所述输入的至少两路串行码流的输入顺序，依次向所述至少两个存储器中的每个存储器输出一个第一控制信号；依次向所述至少两个存储器中的每个存储器输出一个第一控制信号时，在检测到当前输入的串行码流缓存至一个对应的存储器时，输出下一个第一控制信号。

4.根据权利要求1所述的电路，其特征在于，所述串行码流控制电路还包括：

驱动电路，用于将所述预处理电路输出的预处理后的串行码流输出至所述移位寄存器，并在确定所述移位寄存器完成对所述预处理后的串行码流的串并转换处理时，向所述移位寄存器输出第三控制信号；

所述移位寄存器，具体用于：

响应所述第三控制信号，将所述得到的多个并行的LED状态编码中的每个LED状态编码输出至相应的输出端口，以向相应的LED灯输出相应的LED状态编码。

5.根据权利要求1至4任一项所述的电路，其特征在于，所述移位寄存器为级联的多个74HC595。

6.根据权利要求1至4任一项所述的电路，其特征在于，所述存储器为先进先出FIFO随机存取存储器RAM。

7.一种串行码流控制方法，其特征在于，包括：

检测到有串行码流输入时，向串行码流控制电路的存储器输出第一控制信号，以使所述存储器对通过自身的第一端口输入的串行码流进行缓存；所述串行码流为发光二极管LED状态编码的串行码流；所述LED状态编码用于控制LED灯；

在 检测到输入的串行码流缓存至所述存储器时，向所述串行码流控制电路的预处理电路输出第二控制信号，以使所述预处理电路通过所述存储器的第二端口读取所述存储器缓存的串行码流，对读取的串行码流进行预处理，并向所述串行码流控制电路的移位寄存器输出预处理后的串行码流，所述移位寄存器对所述预处理后的串行码流进行串并转换处理，得到多个并行的LED状态编码，并向相应的LED灯输出相应的LED状态编码；所述第二端口对应的数据传输速率与所述第一端口对应的数据传输速率不同；所述第二端口对应的数据传输速率满足所述移位寄存器对应的时序要求；所述预处理至少包含LED状态编码的排序处理和对齐处理。

8.根据权利要求7所述的方法，其特征在于，所述检测到有串行码流输入时，向串行码流控制电路的存储器输出第一控制信号，包括：

检测到有至少两路串行码流输入时，分别向所述串行码流控制电路的至少两个存储器中的每个存储器输出一个第一控制信号，以使所述至少两个存储器中的每个存储器对通过自身的第一端口输入的串行码流进行缓存；

所述在检测到输入的串行码流缓存至所述存储器时，向所述预处理电路输出第二控制信号，包括：

在检测到输入的至少两路串行码流中的每路串行码流均缓存至一个对应的存储器时，向所述预处理电路输出第二控制信号，以使所述预处理电路通过所述至少两个存储器中的每个存储器的第二端口读取相应存储器缓存的串行码流，得到所述至少两个存储器缓存的至少两路串行码流，对得到的至少两路串行码流进行预处理，并向所述移位寄存器输出预处理后的串行码流；所述预处理至少包含所述得到的至少两路串行码流的合并处理以及LED状态编码的排序处理和对齐处理。

9.根据权利要求8所述的方法，其特征在于，所述方法还包括：

分别向所述串行码流控制电路的至少两个存储器中的每个存储器输出一个第一控制信号时，根据所述输入的至少两路串行码流的输入顺序，依次向所述至少两个存储器中的每个存储器输出一个第一控制信号；依次向所述至少两个存储器中的每个存储器输出一个第一控制信号时，在检测到当前输入的串行码流缓存至一个对应的存储器时，输出下一个第一控制信号。

10.一种电子设备，其特征在于，包括：以太网交换芯片、多个发光二极管LED灯和权利要求1至6任一项所述的串行码流控制电路；其中，

所述以太网交换芯片向所述串行码流控制电路输出至少一路串行码流，以通过所述串行码流控制电路控制所述多个LED灯。

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