CN111105825A - 移位寄存器电路、动态随机存储器和电路控制方法 - Google Patents

Abstract

本发明公开了一种移位寄存器电路、动态随机存储器和电路控制方法，涉及集成电路技术领域。该移位寄存器电路应用于DDR4 SDRAM读取路径中，包括：级联的8个D触发器；或门，或门的第一输入端接收输入信号，或门的输出端与8个D触发器中的第1个D触发器的输入端连接；控制单元，至少分别与所述8个D触发器中的第i个D触发器、第8个D触发器以及或门的第二输入端连接；其中，i∈[1，7]且为正整数；其中，控制单元基于一控制信号控制移位寄存器电路的移位长度。本公开可以基于DDR4 SDRAM读取路径的不同场景控制读取路径内移位寄存器的移位长度。

Description

移位寄存器电路、动态随机存储器和电路控制方法

技术领域

本公开涉及集成电路技术领域，具体而言，涉及一种移位寄存器电路、动态随机存储器和电路控制方法。

背景技术

移位寄存器(Shift Register)是一种在若干相同时间脉冲下工作的以触发器为基础的器件。数据可以以并行或串行的方式输入到移位寄存器中，然后每个时间脉冲依次向左或右移动一个比特，在输出端进行输出。移位寄存器应用场景广泛，例如，可以利用移位寄存器构成计数器、顺序脉冲发生器、串行累加器、串行数据与并行数据之间转换的数据转换器等。

随着存储器技术的发展，DDR4SDRAM(Double Data Rate Fourth SynchronousDynamic Random Access Memory，双数据速率四次同步动态随机存储器)应运而生，DDR4SDRAM具有较低的供电电压、较高的传输速率，其上的存储单元组(Bank Group)具有独立启动操作读、写等动作的特性。另外，相比于例如DDR3/DDR2的存储器，DDR4SDRAM在具有快速、省电特性的同时，还可以增强信号的完整性，提高了数据传输及存储的可靠性。

在DDR4SDRAM的读取路径中，存在一移位寄存器，用于为读取路径中的锁存器(Latch)电路提供控制信号。目前，该移位寄存器的移位长度是固定的，当列地址选通信号延迟(Column Address Strobe Latency或CAS Latency)tCL和列操作间隔时间(Cas toCas Delay)tCCD发生变化时，无法满足具体的读取场景的要求。

需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。

发明内容

本公开的目的在于提供一种移位寄存器电路、动态随机存储器和电路控制方法，进而至少在一定程度上解决现有DDR4SDRAM读取路径中移位寄存器的移位长度固定的问题。

根据本公开的一个方面，提供一种移位寄存器电路，应用于DDR4SDRAM读取路径中，包括：级联的8个D触发器；或门，所述或门的第一输入端接收输入信号，所述或门的输出端与所述8个D触发器中的第1个D触发器的输入端连接；控制单元，至少分别与所述8个D触发器中的第i个D触发器、第8个D触发器以及所述或门的第二输入端连接；其中，i∈[1，7]且为正整数；其中，所述控制单元基于一控制信号控制所述移位寄存器电路的移位长度。

可选地，所述控制单元为多路选择器，所述多路选择器具有第一输入端、第二输入端、控制端和输出端。

可选地，所述多路选择器的第一输入端与第8个D触发器的第一输出端连接，所述多路选择器的第二输入端与第i个D触发器的第一输出端连接，所述多路选择器的控制端用于接收所述控制信号，所述多路选择器的输出端与所述或门的第二输入端连接。

可选地，在所述多路选择器基于所述控制信号将第8个D触发器的第一输出端的信号发送至所述或门的第二输入端的第一工作模式下，所述8个D触发器中的每一D触发器的第二输出端与DDR4SDRAM读取路径中的锁存器电路连接，以向所述锁存器电路发送信号；以及/或者，在所述多路选择器基于所述控制信号将第i个D触发器的第一输出端的信号发送至所述或门的第二输入端的第二工作模式下，第1个D触发器至第i个D触发器中的每一D触发器的第二输出端与DDR4SDRAM读取路径中的锁存器电路连接，以向所述锁存器电路发送信号。

可选地，所述移位寄存器电路还包括：控制信号产生单元，所述控制信号产生单元的输出端与所述多路选择器的控制端连接，用于向所述多路选择器的控制端发送所述控制信号。

根据本公开的一个方面，提供一种动态随机存储器，包括上述任意一项所述的移位寄存器电路。

根据本公开的一个方面，提供一种电路控制方法，所述电路控制方法应用于DDR4SDRAM读取路径中的移位寄存器电路，所述移位寄存器包括控制单元、或门和级联的8个D触发器，其中，所述电路控制方法包括：所述控制单元接收所述8个D触发器中第8个D触发器输出的第一信号以及第i个D触发器输出的第二信号；其中，i∈[1，7]且为正整数；所述控制单元基于一控制信号将所述第一信号或所述第二信号发送至所述或门的输入端，以控制所述移位寄存器电路的移位长度。

可选地，在所述控制单元基于所述控制信号将所述第一信号发送至所述或门的输入端的模式下，将所述8个D触发器中的每一D触发器的输出信号发送至DDR4SDRAM读取路径中的锁存器电路；以及/或者在所述控制单元基于所述控制信号将第二信号发送至所述或门的输入端的模式下，将第1个D触发器至第i个D触发器中的每一D触发器的输出信号发送至DDR4SDRAM读取路径中的锁存器电路。

可选地，所述控制单元为多路选择器。

可选地，所述电路控制方法还包括：根据列地址选通信号延迟和列操作间隔时间确定所述控制信号。

在本公开的一些实施例所提供的技术方案中，为DDR4SDRAM读取路径中的移位寄存器电路配置一控制单元，该控制单元可以分别与8个D触发器中的第i个D触发器、第8个D触发器以及或门的输入端连接，用于基于一控制信号控制移位寄存器电路的移位长度。本公开的电路在满足DDR4SDRAM读取路径中移位寄存器电路能提供的最大移位长度的同时，可以通过控制信号来实现其他移位长度，满足了DDR4SDRAM读取路径在不同的应用场景下的需求。另外，在实际仅需移位寄存器中若干D触发器进行工作的情况下，可以通过该控制单元来控制剩余的D触发器不参与工作，由此，可以减少系统的功耗。

应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。

附图说明

此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。在附图中：

图1示意性示出了相关技术中移位寄存器的电路图；

图2示意性示出了根据本公开的示例性实施例的移位寄存器的电路图；

图3示意性示出了根据本公开的示例性实施方式的满足移位长度为8的情况下的波形图；

图4示意性示出了根据本公开的示例性实施方式的满足移位长度为4的情况下的波形图；

图5示意性示出了根据本公开的示例性实施方式的电路控制方法的流程图。

具体实施方式

现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施方式使得本公开将更加全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施方式中。在下面的描述中，提供许多具体细节从而给出对本公开的实施方式的充分理解。然而，本领域技术人员将意识到，可以实践本公开的技术方案而省略所述特定细节中的一个或更多，或者可以采用其它的方法、组元、装置、步骤等。在其它情况下，不详细示出或描述公知技术方案以避免喧宾夺主而使得本公开的各方面变得模糊。

此外，附图仅为本公开的示意性图解，并非一定是按比例绘制。图中相同的附图标记表示相同或类似的部分，因而将省略对它们的重复描述。附图中所示的流程图仅是示例性说明，不是必须包括所有的步骤。例如，有的步骤还可以分解，而有的步骤可以合并或部分合并，因此实际执行的顺序有可能根据实际情况改变。

在DDR4 SDRAM的读取路径中，锁存器电路发挥着重要的作用，例如，锁存器电路可以实现对总线输出的数据进行锁存、实现并行数据的输入、实现串行数据的输出等。

目前，通过一移位寄存器来向锁存器电路发送控制信号，以便对锁存器电路的工作状态进行控制。然而，移位寄存器的移位长度是固定的，当列地址选通信号延迟tCL和列操作间隔时间tCCD发生变化时，现有的移位寄存器将无法满足具体应用场景的要求。

图1示出了相关技术的DDR4SDRAM读取路径中移位寄存器的电路图。参考图1，相关技术的移位寄存器可以由8个D触发器构成，每个D触发器均可以响应使能信号ENABLE、时钟信号CLK和复位信号RESET进行工作。其中，级联的8个D触发器中第8个D触发器的输出与一或门的一个输入端连接，或门的另一输入端用于接收移位寄存器的输入信号，或门的输出端与第1个D触发器的输入连接，由此可知，相关技术的移位寄存器的移位长度为8。

DDR4SDRAM读取路径中移位寄存器的移位长度与列地址选通信号延迟tCL和列操作间隔时间tCCD有关，表1示出了模式寄存器MR0设定的列地址选通信号延迟tCL。

表1

其中，A12、A6、A5、A4、A2表示决定tCL的芯片的输出引脚。另外，表1中tCL的单位为时钟周期，也就是说，本公开中tCL为32可以意指tCL为32个时钟周期。

表2示出了模式寄存器MR6设定的列操作间隔时间tCCD。

表2

其中，A12、A11、A10表示决定tCCD的芯片的输出引脚。另外，表2中tCCD的单位为时钟周期，也就是说，本公开中tCCD为8可以意指tCCD为8个时钟周期。

基于上述表1和表2，在tCL取最大值32且tCCD取最小值4的情况下，所需移位寄存器的移位长度为8，即对应如图1所示的相关技术的移位寄存器。

然而，当tCL和/或tCCD取其他的值时，也就是说，DDR4SDRAM读取路径中锁存器电路需要其他控制信号时，相关技术的移位寄存器无法根据需求调整移位长度。

鉴于此，本公开提供了一种移位寄存器电路。该移位寄存器电路可以应用于DDR4SDRAM读取路径中。然而，本领域技术人员可以基于下面描述的构思将本公开的移位寄存器电路应用到其他场景下，这些均应属于本公开的保护范围。

本公开的移位寄存器电路可以包括级联的8个D触发器，也就是说，8个D触发器中的前一个D触发器的输出信号输入至下一个D触发器的输入端。移位寄存器还可以包括一或门，该或门具有第一输入端、第二输入端和输出端，其中，或门的第一输入端接收输入信号，或门的输出端与8个D触发器中的第1个D触发器的输入端连接。

另外，移位寄存器电路还包括一控制单元，该控制单元分别与上述8个D触发器中的第i个D触发器、第8个D触发器以及或门的第二输入端连接，其中，i∈[1，7]且为正整数。该控制单元可以基于一控制信号控制移位寄存器的移位长度。

在本公开的示例性实施方式中，控制单元可以是多路选择器。具体的，该多路选择器可以是二选一选择器，其中，多路选择器可以具有第一输入端、第二输入端、控制端和输出端。另外，除多路选择器外，还可以采用其他逻辑器件来实现上述控制单元的功能，本示例性实施方式中对此不做特殊限定。

多路选择器的第一输入端可以与第8个D触发器的第一输出端连接；多路选择器的第二输入端可以与第i个D触发器的第一输出端连接；多路选择器的控制端可以用于接收控制信号，即用于选择哪一路输出的选择控制信号；多路选择器的输出端可以与或门的第二输入端连接。

在多路选择器响应控制信号将第8个D触发器的第一输出端的信号发送至或门的第二输入端的第一工作模式下，移位寄存器的移位长度为8。在这种情况下，8个D触发器中的每一D触发器的第二输出端可以与DDR4SDRAM读取路径中的锁存器电路连接，以向锁存器电路发送信号。

在多路选择器响应控制信号将第i个D触发器的第一输出端的信号发送至或门的第二输入端的第二工作模式下，移位寄存器的移位长度为i，也就是说，第1个D触发器至第i个D触发器中的每一D触发器的第二输出端可以与DDR4SDRAM读取路径中的锁存器电路连接，以向所述锁存器电路发送信号。

在上述实例中，控制信号除可以控制多路选择器外，还可以控制第i+1个D触发器至第8个D触发器的状态。具体的，可以将控制信号作为使能信号输入第i+1个D触发器至第8个D触发器的使能端。在上述第一工作模式下，控制信号可以与第1个D触发器至第i个D触发器的使能信号相同，用于同时控制8个D触发器的使能状态；在上述第二工作模式下，第1个D触发器至第i个D触发器的使能信号为1，控制信号为0，以关闭第i+1个D触发器至第8个D触发器，进而可以减少功耗。

此外，本公开的移位寄存器电路还可以包括一控制信号产生单元，该控制信号产生单元的输出端可以与多路选择器的控制端连接，用于向多路选择器的控制端发送控制信号。该控制信号产生单元可以基于DDR4SDRAM读取路径中锁存器电路所需触发的条件而生成控制信号，本公开对控制信号产生单元的电路结构以及部署方式不做特殊限定。

下面将以移位寄存器的移位长度可调整为4为例，参考附图对本公开的移位寄存器电路进行说明。

参考图2，本公开示例性实施方式的移位寄存器电路可以包括级联的D触发器21、D触发器22、D触发器23、D触发器24、D触发器25、D触发器26、D触发器27、D触发器28。其中，D触发器21至D触发器24响应第一使能信号EN1进行工作，D触发器25至D触发器28响应第二使能信号EN2(即，上文所述的控制信号)进行工作。

移位寄存器电路还包括一或门20，其中，或门20的第一输入端接收输入信号IN，或门20的输出端与D触发器21的输入端连接。

移位寄存器电路还包括多路选择器29，其中，多路选择器29的第一输入端与D触发器28的第一输出端连接，多路选择器29的第二输出端与D触发器24的第一输出端连接，多路选择器29的控制端用于接收第二使能信号EN2，多路选择器29的输出端与或门20的第二输入端连接。

在第一使能信号EN1和第二使能信号EN2均为1时，D触发器21至D触发器28均处于工作状态，并且多路选择器29输出的是D触发器28的第一输出端发送的信号。在这种情况下，移位寄存器的移位长度为8，D触发器21至D触发器28的第二输出端的信号可以发送至DDR4SDRAM读取路径的锁存器电路，进而满足tCL为32且tCCD为4的场景需求。图3示出了基于图2的第一使能信号EN1和第二使能信号EN2均为1情况下的移位寄存器电路的效果图。

在第一使能信号EN1为1且第二使能信号EN2均为0时，D触发器21至D触发器24均处于工作状态，而D触发器25至D触发器28关闭。多路选择器29输出的是D触发器24的第一输出端发送的信号。在这种情况下，移位寄存器的移位长度为4，D触发器21至D触发器24的第二输出端的信号可以发送至DDR4SDRAM读取路径的锁存器电路，进而满足tCL为32且tCCD为8的场景需求。图4示出了基于图2的第一使能信号EN1为1且第二使能信号EN2均为0情况下的移位寄存器电路的效果图。

基于图2所示的电路，当仅需要移位长度为4的移位寄存器电路时，可以关闭剩余的D触发器，节约了功耗。

应当理解的是，图2仅示出了电路能实现移位长度为4和8的情况。本领域技术人员根据上述构思容易确定出实现其他移位长度的移位寄存器的电路结构，这些均应属于本公开的保护范围内。

综上所述，基于本公开的移位寄存器电路，可以在满足DDR4SDRAM读取路径中移位寄存器电路能提供的最大移位长度的同时，可以通过控制信号来实现其他移位长度，满足了DDR4SDRAM读取路径在不同的应用场景下的需求。另外，在实际仅需移位寄存器中若干D触发器进行工作的情况下，可以通过该控制单元来控制剩余的D触发器不参与工作，由此，可以减少系统的功耗。

进一步的，本公开的示例性实施方式还提供了一种动态随机存储器，具体的，该动态随机存储器可以是DDR4SDRAM，其包括上述示例性实施方式的移位寄存器电路。

进一步的，本公开的示例性实施方式还提供了一种电路控制方法，该电路控制方法可以应用于上述移位寄存器电路中。

参考图5，本公开的电路控制方法可以包括以下步骤：

S52.控制单元接收所述8个D触发器中第8个D触发器输出的第一信号以及第i个D触发器输出的第二信号；其中，i∈[1，7]且为正整数；

S54.所述控制单元基于一控制信号将所述第一信号或所述第二信号发送至所述或门的输入端，以控制所述移位寄存器电路的移位长度。

根据本公开的示例性实施例，在控制单元基于控制信号将第一信号发送至或门的输入端的模式下，可以将8个D触发器中每一D触发器的输出信号发送至DDR4SDRAM读取路径中的锁存器电路。

根据本公开的示例性实施例，在控制单元基于控制信号将第二信号发送至或门的输入端的模式下，将第1个D触发器至第i个D触发器中的每一D触发器的输出信号发送至DDR4SDRAM读取路径中的锁存器电路。

根据本公开的一些实施例，控制单元为多路选择器。

根据本公开的示例性实施例，本公开的电路控制方法还可以包括：根据列地址选通信号延迟tCL和列操作间隔时间tCCD确定控制信号。

根据本公开的电路控制方法，可以在满足DDR4SDRAM读取路径中移位寄存器电路能提供的最大移位长度的同时，可以通过控制信号来实现其他移位长度，满足了DDR4SDRAM读取路径在不同的应用场景下的需求。另外，在实际仅需移位寄存器中若干D触发器进行工作的情况下，可以通过该控制单元来控制剩余的D触发器不参与工作，由此，可以减少系统的功耗。

本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其他实施例。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由权利要求指出。

应当理解的是，本公开并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本公开的范围仅由所附的权利要求来限。

Claims (10)

1.一种移位寄存器电路，应用于DDR4 SDRAM读取路径中，其特征在于，包括：

级联的8个D触发器；

或门，所述或门的第一输入端接收输入信号，所述或门的输出端与所述8个D触发器中的第1个D触发器的输入端连接；

控制单元，分别与所述8个D触发器中的第i个D触发器、第8个D触发器以及所述或门的第二输入端连接，i∈[1，7]且为正整数；

其中，所述控制单元基于一控制信号控制所述移位寄存器电路的移位长度。

2.根据权利要求1所述的移位寄存器电路，其特征在于，所述控制单元为多路选择器，所述多路选择器具有第一输入端、第二输入端、控制端和输出端。

3.根据权利要求2所述的移位寄存器电路，其特征在于，所述多路选择器的第一输入端与第8个D触发器的第一输出端连接，所述多路选择器的第二输入端与第i个D触发器的第一输出端连接，所述多路选择器的控制端用于接收所述控制信号，所述多路选择器的输出端与所述或门的第二输入端连接。

4.根据权利要求3所述的移位寄存器电路，其特征在于，在所述多路选择器基于所述控制信号将第8个D触发器的第一输出端的信号发送至所述或门的第二输入端的第一工作模式下，所述8个D触发器中的每一D触发器的第二输出端与DDR4SDRAM读取路径中的锁存器电路连接，以向所述锁存器电路发送信号；以及/或者

在所述多路选择器基于所述控制信号将第i个D触发器的第一输出端的信号发送至所述或门的第二输入端的第二工作模式下，第1个D触发器至第i个D触发器中的每一D触发器的第二输出端与DDR4 SDRAM读取路径中的锁存器电路连接，以向所述锁存器电路发送信号。

5.根据权利要求2至4中任一项所述的移位寄存器电路，其特征在于，所述移位寄存器电路还包括：

控制信号产生单元，所述控制信号产生单元的输出端与所述多路选择器的控制端连接，用于向所述多路选择器的控制端发送所述控制信号。

6.一种动态随机存储器，其特征在于，包括权利要求1至5中任一项所述的移位寄存器电路。

7.一种电路控制方法，其特征在于，所述电路控制方法应用于DDR4 SDRAM读取路径中的移位寄存器电路，所述移位寄存器包括控制单元、或门和级联的8个D触发器，其中，所述电路控制方法包括：

所述控制单元接收所述8个D触发器中第8个D触发器输出的第一信号以及第i个D触发器输出的第二信号；其中，i∈[1，7]且为正整数；

所述控制单元基于一控制信号将所述第一信号或所述第二信号发送至所述或门的输入端，以控制所述移位寄存器电路的移位长度。

8.根据权利要求7所述的电路控制方法，其特征在于，在所述控制单元基于所述控制信号将所述第一信号发送至所述或门的输入端的模式下，将所述8个D触发器中的每一D触发器的输出信号发送至DDR4 SDRAM读取路径中的锁存器电路；以及/或者

在所述控制单元基于所述控制信号将第二信号发送至所述或门的输入端的模式下，将第1个D触发器至第i个D触发器中的每一D触发器的输出信号发送至DDR4 SDRAM读取路径中的锁存器电路。

9.根据权利要求7或8所述的电路控制方法，其特征在于，所述控制单元为多路选择器。

10.根据权利要求7或8所述的电路控制方法，其特征在于，所述电路控制方法还包括：

根据列地址选通信号延迟和列操作间隔时间确定所述控制信号。

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