CN114995587B - 时钟信号获得方法、装置、芯片及存储介质 - Google Patents

Abstract

本申请公开了一种时钟信号获得方法、装置、芯片及存储介质、计算机程序产品，其中，所述方法包括：获得与第一设备连接的第二设备的设备参数；获得所述第一设备的主时钟信号，所述主时钟信号能够使所述第一设备输出数据信号；基于所述第二设备的设备参数和所述第一设备的主时钟信号，控制第一目标件和第二目标件的输出信号；基于所述第一目标件的输出信号和所述第二目标件的输出信号，得到第一目标时钟信号，其中所述第一目标时钟信号用于使所述第二设备对所述第一设备输出的数据信号执行控制操作。

Description

时钟信号获得方法、装置、芯片及存储介质

技术领域

本申请涉及信号处理技术领域，尤其涉及一种时钟信号获得方法、装置、芯片及存储介质、计算机程序产品。

背景技术

相关技术中，系统级芯片（SOC，System on a Chip）可与外部设备进行连接，进而实现数据在两个设备之间的传输。在实际应用中，可与SOC进行连接的外部设备有多种类型，不同类型的外部设备之间具有不同的读写特性。要实现与不同类型的外部设备的数据传输，在SOC内部，需要为不同类型的外部设备设置对应的数据处理电路。在SOC与某类型的外部设备进行连接时，通过启用为该类型的外部设备设置的数据处理电路来实现数据从SOC到外部设备的传输。

一方面，为不同类型的外部设备设置对应的数据处理电路，会增加对SOC内部空间的占用，增大SOC的设计成本。另一方面，外部设备需要在外设时钟信号的作用下读取SOC中的数据，不同类型的外部设备对应不同的数据处理电路，不利于外部时钟信号时序的收敛。

发明内容

本申请提供了一种时钟信号获得方法、装置、芯片及存储介质、计算机程序产品。

根据本申请的第一方面，提供了一种时钟信号获得方法，包括：

获得与第一设备连接的第二设备的设备参数；

获得所述第一设备的主时钟信号，所述主时钟信号能够使所述第一设备输出数据信号；

基于所述第二设备的设备参数和所述第一设备的主时钟信号，控制第一目标件和第二目标件的输出信号；

基于所述第一目标件的输出信号和所述第二目标件的输出信号，得到第一目标时钟信号，其中所述第一目标时钟信号用于使所述第二设备对所述第一设备输出的数据信号执行控制操作。

根据本申请的第二方面，提供了一种时钟信号获得装置，包括：

第一获得单元，用于获得与第一设备连接的第二设备的设备参数；

第二获得单元，用于获得所述第一设备的主时钟信号，所述主时钟信号能够使所述第一设备输出数据信号；

控制单元，用于基于所述第二设备的设备参数和所述第一设备的主时钟信号，控制第一目标件和第二目标件的输出信号；

第三获得单元，用于基于所述第一目标件的输出信号和所述第二目标件的输出信号，得到第一目标时钟信号，其中所述第一目标时钟信号用于使所述第二设备对所述第一设备输出的数据信号执行控制操作。

根据本申请的第三方面，提供了芯片，包括前述的时钟信号获得装置。

根据本申请的第四方面，提供了一种芯片，包括：至少一个处理器；以及与所述至少一个处理器通信连接的存储器；其中，

所述存储器存储有可被所述至少一个处理器执行的指令，所述指令被所述至少一个处理器执行，以使所述至少一个处理器能够执行本申请所述的方法。

根据本申请的第五个方面，提供了一种存储有计算机指令的非瞬时计算机可读存储介质，所述计算机指令用于使所述计算机执行本申请所述的方法。

根据本申请的第六个方面，提供了一种计算机程序产品，所述计算机程序产品包括计算机程序或指令，所述计算机程序或指令被处理器执行时实现本申请所述的方法。

本申请的时钟信号获得方法、装置、芯片及存储介质、计算机程序产品，其中，所述方法包括：获得与第一设备连接的第二设备的设备参数；获得所述第一设备的主时钟信号，所述主时钟信号能够使所述第一设备输出数据信号；基于所述第二设备的设备参数和所述第一设备的主时钟信号，控制第一目标件和第二目标件的输出信号；基于所述第一目标件的输出信号和所述第二目标件的输出信号，得到第一目标时钟信号，其中所述第一目标时钟信号用于使所述第二设备对所述第一设备输出的数据信号执行控制操作。

采用两个目标件、基于外设的设备参数以及对两个目标件的输出信号的控制可实现各类型外设需要的外设时钟，与相关技术中的为每个类型的外设设置对应的数据处理电路相比，不仅可令外部时钟的时序进行有效收敛，还可大大节省占用空间和支出成本。

应当理解，本部分所描述的内容并非旨在标识本申请的实施例的关键或重要特征，也不用于限制本申请的范围。本申请的其它特征将通过以下的说明书而变得容易理解。

附图说明

通过参考附图阅读下文的详细描述，本申请示例性实施方式的上述以及其他目的、特征和优点将变得易于理解。在附图中，以示例性而非限制性的方式示出了本申请的若干实施方式，其中：

在附图中，相同或对应的标号表示相同或对应的部分。

图1示出了本申请实施例时钟信号获得方法的实现流程示意图一；

图2示出了本申请实施例时钟信号获得方法的实现流程示意图二；

图3示出了本申请实施例时钟信号获得方法的实现流程示意图三；

图4示出了本申请实施例时钟信号获得方法的实现流程示意图四；

图5示出了本申请实施例在外设为SDR时SOC的主时钟、外设时钟、命令时钟的时序示意图；

图6示出了本申请实施例在外设为DDR时SOC的主时钟、外设时钟、命令时钟的时序示意图；

图7示出了本申请实施例获得外设时钟的电路结构示意图；

图8示出了本申请实施例在外设为DDR时外设时钟的时序示意图；

图9示出了本申请实施例在外设为SDR时外设时钟的时序示意图；

图10示出了本申请实施例获得命令时钟的电路结构示意图一；

图11示出了本申请实施例获得命令时钟的电路结构示意图二；

图12示出了本申请实施例时钟信号获得装置的组成结构示意图；

图13示出了本申请实施例一种芯片的硬件结构示意图。

具体实施方式

为使本申请的目的、特征、优点能够更加的明显和易懂，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而非全部实施例。基于本申请中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

为了使本申请的目的、技术方案和优点更加清楚，下面将结合附图对本申请作进一步地详细描述，所描述的实施例不应视为对本申请的限制，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本申请保护的范围。

在以下的描述中，可选实施方式可以在不冲突的情况下相互结合。

在以下的描述中，所涉及的术语“第一\第二”仅仅是区别类似的对象，不代表针对对象的特定排序，可以理解地，“第一\第二”在允许的情况下可以互换特定的顺序或先后次序，以使这里描述的本申请实施例能够以除了在这里图示或描述的以外的顺序实施。

除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中所使用的术语只是为了描述本申请实施例的目的，不是旨在限制本申请。

应理解，在本申请的各种实施例中，各实施过程的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本申请实施例的实施过程构成任何限定。

在对本申请实施例的技术方案进行介绍之前，先对本申请实施例可能涉及到的技术术语进行说明：

（1）时序

诸如SOC、存储器、单片机这类的芯片的内部存在有各种类型的逻辑门电路，如累加器、选择器、缓存器等。这些逻辑门电路会在各自需要的脉冲信号到来时实现自身的功能。时序指的就是按照时间的先后顺序对这些逻辑门电路进行控制，以实现芯片的不同功能。

（2）时钟

诸如SOC、存储器、单片机这类的芯片的正常运行需要时钟的支持。逻辑门电路在时钟的驱动或触发下方可实现自身的功能。

在芯片内部，至少存在有一个主时钟，通常主时钟是时钟振动电路产生的。如果芯片内部存在有除了主时钟之外的其他时钟，其他时钟可能是由时钟振动电路产生的，还可能是由经对主时钟进行处理如时间延迟、相位翻转等而得来的。

相关技术中，外部时钟信号不收敛的原因主要在于不同类型的外部设备对应不同的数据处理电路。在硬件上，在SOC内部，经由不同的数据处理电路而得到不同外部设备需要的外部时钟信号，相当于经由不同的电路路径给出不同外部设备需要的外部时钟信号。不同的电路路径会造成外部时钟时序不收敛的问题。

本申请实施例中，在无特殊说明的情况下，第一设备为SOC；第二设备为能够作为SOC扩容设备的任何合理的外部设备（简称为外设）。如，为同步动态存储器（SDR）、双倍速率同步动态随机存储器（DDR）等各种类型的设备，还如U盘、闪存、硬盘等设备。优选第二设备为SDR或DDR。

本申请实施例中涉及到三种时钟信号，分别为SOC的主时钟信号、SOC向外部设备提供的时钟信号（第一目标时钟信号）和SOC的控制命令时钟（第二目标时钟信号）。其中，三种时钟信号均由SOC的系统给出。主时钟信号是SOC系统的主时钟。SOC的控制命令时钟用于给出写数据或读数据等控制命令。在外部设备的时钟信号的作用下，外部设备可响应控制命令执行数据写入或读取的流程，进而实现数据在SOC和外设之间的传输。

本申请实施例的技术方案，至少为一种获得外部设备的时钟信号的方案，不论与第一设备连接的第二设备为何种类型的设备，均利用两个目标件（第一目标件和第二目标件），基于对两个目标件的输出信号的控制，实现对外部设备的时钟信号（简称为外设时钟）的获取。利用相同的目标件，相当于由相同的电路路径给出针对各类型的外部设备的外设时钟，这种外设时钟的获取方案，可令外部时钟的时序进行有效收敛，从而令SOC和外设均进行正常工作。避免相关技术中由于采用不同的电路路径而导致的外部时钟时序不收敛的问题。

下面对本申请实施例的技术方案做进一步说明。

图1为本申请实施例的时钟信号获得方法的实现流程示意图一。本申请实施例的时钟信号获得方法可应用在第一设备中。如图1所示，所述方法包括：

S101：获得与第一设备连接的第二设备的设备参数；

本步骤中，设备参数可以是任何能够表征第二设备为何种类型设备的参数，如设备类型，设备名称，设备型号，设备的通信电流、电压等参数中的其中一种或至少两种的组合。

第二设备（外部设备）与第一设备之间可进行接触式的连接，如外部设备通过插入至第一设备的指定管脚进行连接。外部设备与第一设备之间可进行非接触式的连接，如通过无线网络、短距离通信网络等进行连接。在两种设备进行连接的情况下，第一设备可通过读取前述的几种设备参数中的至少其中一种而获知与自身连接的第二设备的设备类型。

S102：获得所述第一设备的主时钟信号，所述主时钟信号能够使所述第一设备输出数据信号；

本步骤中，可接收或读取SOC的系统给出的SOC的主时钟信号（简称为主时钟）。在主时钟的作用下SOC输出希望与外部设备进行传输的数据。

在实际应用中，主时钟信号为周期信号。在一个信号周期内存在有高电平和低电平，如高、低电平的持续时间均占单个信号周期的时长的一半。第一设备可在高电平变成低电平时或者低电平变成高电平时进行数据的输出。

S101和S102无严格的先后顺序，还可以同时进行。

S103：基于所述第二设备的设备参数和所述第一设备的主时钟信号，控制第一目标件和第二目标件的输出信号；

第一目标件和第二目标件均可以是寄存器。第二设备的设备参数不同，即，连接至第一设备的第二设备不同，对于在不同第二设备下而得到的第一目标件的输出信号和第二目标件的输出信号中至少有其中一个输出信号不同。由此可实现针对不同类型的第二设备给出对应的外设时钟的方案。

S104：基于所述第一目标件的输出信号和所述第二目标件的输出信号，得到第一目标时钟信号，其中所述第一目标时钟信号用于使所述第二设备对所述第一设备输出的数据信号执行控制操作。

本步骤中，外设时钟基于两个目标件的输出信号而得到。在外设时钟的作用下，外部设备对可第一设备输出的数据信号执行读或写操作等控制操作，以实现数据在外设和第一设备之间的传输。

S101~S104中，无论与第一设备连接的第二设备为何种类型的设备，均利用两个目标件（第一目标件和第二目标件），基于外设的设备参数以及对两个目标件的输出信号的控制，实现对不同类型的外部设备的时钟信号（简称为外设时钟）的获取。相当于由相同的电路路径给出针对各类型外设的外设时钟，可令外部时钟的时序进行有效收敛，从而令SOC和外设均进行正常工作。此外，在SOC内部，采用两个目标件可实现各类型外设需要的外设时钟，与相关技术中的为每个类型的外设设置对应的数据处理电路相比，可大大节省占用空间和支出成本。

作为一个可选的实施方式，如图2所示，所述方法还包括S105：将所述第一目标时钟信号输出。

示例性地，将第一目标时钟信号输出至与第一设备连接的第二设备，如此，第二设备可在第一目标时钟信号的作用下实现第一设备输出的数据信号的控制操作。可以理解，每个类型的外设均需要与其读写性能对应的外设时钟，以在外设时钟的作用下实现自身的读写能力，保证数据在外设和第一设备之间的正常传输。不同类型的外设可能需要不同的外设时钟。本文中的外设时钟的不同指的是在时钟周期、相位、频率、占空比中的至少之一不同。

通俗来将，本申请实施例中，为使得同一SOC能够产生各类型的外设需要的外设时钟，无需为各个类型的外设设置对应的数据处理电路，仅需要两个目标件，通过在不同第二设备的设备参数下对两个目标件的输出信号的控制，实现对不同类型的外设需要的外设时钟的产生，以令不同类型的外设在自身需要的外设时钟下实现正常的读写能力，保证数据在外设和第一设备之间的正常传输。

作为一个可选实施方式，主时钟信号被输入至所述第一目标件和所述第二目标件；相应的，如图3所示，前述的S103基于所述第二设备的设备参数和所述第一设备的主时钟信号，控制第一目标件和第二目标件的输出信号的方案为：

S103a：基于所述第二设备的设备参数，对输入至所述第一目标件和所述第二目标件所述主时钟信号进行处理，得到所述第一目标件的输出信号和所述第二目标件的输出信号。

前述方案中，基于与第一设备连接的第二设备的设备参数，对输入至两个目标件的主时钟信号进行处理得到两个目标件的输出信号，可在不同的第二设备下实现两个目标件的输出信号中的至少其中之一输出信号的不同。由此，可在第一设备与不同类型的第二设备进行连接的情况下，无需为各个类型的外设设置对应的数据处理电路即可实现对不同类型外设需要的外设时钟的产生。不仅节省空间和设计成本，还可令不同外设的外设时钟经由相同的电路路径输出，实现对外设时钟的有效收敛。

可以理解，本申请实施例中的主时钟、第一目标件的输出信号以及第二目标件的输出信号均为周期信号。为实现SOC对不同类型外设需要的外设时钟的产生，可通过对输入至第一目标件和第二目标件的主时钟信号的处理，实现第一目标件的输出信号的单个信号周期的时长、和第二目标件的输出信号的单个信号周期的时长均为主时钟信号的单个信号周期时长的两倍的设计。如此，SOC可得到不同类型外设需要的外设时钟。

假定主时钟信号的信号周期为第一周期，第一目标件的输出信号的信号周期为第二周期，第二目标件的输出信号的信号周期为第三周期。在两个目标件的输出信号均为主时钟信号的信号周期的两倍的设计下，第二周期和第三周期的周期时长是第一周期的周期时长的两倍。

作为一个可选实施方式，第二设备的设备参数可以有两种，第一参数和第二参数。其中，第一参数表示第二设备的类型为第一类型、与第二参数表示的第二设备的类型为第二类型不同。

示例性地，第一参数表示第二设备的类型为SDR，第二参数表示第二设备的类型为DDR。相反亦可。优选地，第一参数表示第二设备的类型为SDR，第二参数表示第二设备的类型为DDR。

针对这两种不同类型的第二设备，经对输入至第一目标件和第二目标件的主时钟信号的处理，得到的第一目标件的输出信号和第二目标件的输出信号的电平变化情况，再基于两个目标件的输出信号的电平变化情况而得到两种不同类型下的第二设备需要的外部时钟。与相关技术中的为每个类型的外设设置对应的数据处理电路相比，可大大节省占用空间和支出成本。

下面以第二设备的设备参数包括第一参数和第二参数为例，对输入至第一目标件和第二目标件的主时钟信号进行处理，得到在设备参数为第一参数和第二参数的两种情况下两个目标件的输出信号的电平取值。

在第二设备的设备参数为第一参数的情况下，如第一参数表示第二设备为SDR这一类型的外设，第一目标件、第二目标件的输出信号在其自身所处的信号周期（第二周期、第三周期）内的占空比均为50%。即，在一个信号周期内的信号电平有一半周期时长内为高电平，有一半周期时长内为低电平。

在第二设备的设备参数为第一参数的情况下，经对输入至第一目标件的主时钟信号的处理，得到的第一目标件的输出信号在一个信号周期内的电平信号是：第一目标件的输出信号在第二周期的前半周期内的信号电平与主时钟信号在第一周期内的前半周期内的信号电平相同；第一目标件的输出信号在第二周期的后半周期内的信号电平与主时钟信号的前半周期内的信号电平相反。

在第二设备的设备参数为第一参数的情况下，经对输入至第二目标件的主时钟信号的处理，得到的第二目标件的输出信号在一个信号周期内的电平信号是：第二目标件的输出信号在第三周期内的前四分之一周期以及后四分之一周期内的信号电平与主时钟信号在第一周期内的前半周期内的信号电平相反、第二目标件的输出信号在第三周期内的中间二分之一周期内的信号电平与所述主时钟信号的前半周期内的信号电平相同。

在第二设备的设备参数为第二参数的情况下，如第二参数表示第二设备为DDR这一类型的外设，第一目标件的输出信号在其自身所处的信号周期内的占空比均为50%。即，在一个信号周期内的信号电平有一半周期时长内为高电平，有一半周期时长内为低电平。

在第二设备的设备参数为第二参数的情况下，经对输入至第一目标件的主时钟信号的处理，得到的第一目标件的输出信号在一个信号周期内的电平信号是：第一目标件的输出信号在第二周期的前半周期内的信号电平与主时钟信号在第一周期内的前半周期内的信号电平相同；第一目标件的输出信号在第二周期的后半周期内的信号电平与主时钟信号的前半周期内的信号电平相反。

在第二设备的设备参数为第二参数的情况下，经对输入至第二目标件的主时钟信号的处理，得到的第二目标件的输出信号在一个信号周期内的电平信号是：第二目标件的输出信号在第三周期内的信号电平为目标电平。目标电平可以是高电平和低电平中的其中之一。即，第二目标件的输出信号在其所处的时钟周期（第三周期）内的信号电平保持在一个电平值上。

可见，在第二设备的设备参数为不同参数时，第一目标件的输出信号和第二目标件的输出信号中的至少之一输出信号在自身的信号周期内的电平取值是不同的，如此，不论与第一设备连接的外设为何种类型，均可利用两个目标件的输出信号为不同类型的外设提供各类型外设需要的外设时钟。与相关技术中的为每个类型的外设设置对应的数据处理电路相比，可大大节省占用空间和支出成本。

可以理解，本申请实施例中，第二设备对第一设备输出的数据信号执行的控制操作可以是写操作或读操作。第一设备输出的数据信号是写操作或读操作需要的数据。读操作或写操作是在控制命令、如读命令或写命令下而实现的操作。本申请实施例中的控制命令是第一设备在第二目标时钟信号的作用下而产生的命令。即，SOC的写命令或读命令是在第二目标时钟信号的作用下而产生的。具体的，如图4所示，第二目标时钟信号的由来是：

S106：基于第二设备的设备参数和第一设备的主时钟信号，得到第二目标时钟信号；其中，所述第二目标时钟用于使第一设备产生控制命令；相应的，第一目标时钟用于使第二设备对第一设备输出的数据信号执行所述控制命令对应的控制操作。

即，第二目标时钟信号是基于第二设备的设备参数和第一设备的主时钟信号而得到的，可视为一种command（命令）时钟。

S106的步骤可发生在S104之前或S104之后，在图4中是在S104之后。

可见，本申请实施例不仅可获取到外设的外部时钟，还能够基于第二设备的设备参数和第一设备的主时钟获取到command时钟，实现了对外部时钟和命令时钟的产生，进而达到数据在外设和第一设备之间的正常传输。

本公开实施例中，可基于第二设备的设备参数，对第一设备的主时钟信号进行处理，得到第二目标时钟信号。以第二设备的设备参数包括第一参数和第二参数为例，在第二设备的设备参数为第一参数的情况下，如第一参数表示第二设备为SDR这一类型的外设对第一设备的主时钟信号进行处理，得到的第二目标时钟信号是与主时钟信号相同的时钟信号。在第二设备的设备参数为第二参数的情况下，如第二参数表示第二设备为DDR这一类型的外设，第二目标时钟信号是与主时钟信号相反的时钟信号。

本申请实施例中，控制命令可以在第二目标时钟信号的触发或作用下输出，如在第二目标时钟信号的下降沿输出，以实现对控制命令的正常给出。

作为一个实现方式，前述的S104、所述基于所述第一目标件的输出信号和所述第二目标件的输出信号得到第一目标时钟信号的方案为：将所述第一目标件的输出信号和所述第二目标件的输出信号进行目标运算如异或运算，得到第一目标时钟信号。

将两个目标件的输出信号进行目标运算的方式实现第一目标时钟信号的获取，在工程上易于实现，可行性高。

下面结合图5-图11对本申请实施例进行进一步说明。

在本应用场景中，以SOC将数据写入至外设为例，包括两种类型的外设：DDR和SDR，均可插入至SOC，外设在各自需要的外设时钟的作用下将数据从SOC中写入至自身，以实现SOC的数据扩容。

可以理解，DDR的写速率是SDR的2倍，同一时刻SOC仅可插入其中一种类型的外设，这种情况下，同一SOC可在插入外设的情况下，基于外设的类型和主时钟为不同类型的外设提供其需要的外设时钟，以实现数据扩容。

在图5和图6中，clk-int为主时钟，clk-io为外设时钟，clk-cmd为命令时钟，cmd为在命令时钟的作用下产生的写命令，data为在clk-int作用下产生的需要写入至外设的数据。

在图5中，插入至SOC的外设为SDR，外设时钟clk-io和命令时钟clk-cmd均是周期信号，在单个信号周期内的周期时长、占空比均与主时钟clk-int相同。基于此，从图5中看，clk-io、clk-cmd的时序波形均与clk-int保持一致。从clk-cmd的第1个时钟周期开始，在clk-cmd的每个时钟周期的下降沿到来时，SOC均产生写命令。从clk-int的第1个时钟周期开始，在clk-int的每个时钟周期的下降沿到来时，SOC均输出要写入至SDR的数据。从外设时钟clk-io的第1个时钟周期开始，外设需要在该时钟的每个时钟周期的上升沿到来时读取需要写入至外设的数据。针对cmd命令以及data数据的每次输出，cmd命令的一次输出时间、data数据的一次输出时间可从clk-io的前一个时钟周期的下降沿保持至clk-io的当前时钟周期的下降沿。如此，每次外设读取SOC的数据的时间（读取时间，如clk-io的每个时钟周期的上升沿到来的时间）均可位于cmd命令的输出时间、data数据的输出时间的中间。如此，可有效避免外设去读取数据而SOC没有准备好数据以及没有输出有效指令如写命令的情况，避免外设执行无效读取。实现了外设在合适的时间实现对SOC数据的成功读取，以实现了SOC的正常扩容。

在图6中，插入至SOC的外设为DDR，外设时钟clk-io和命令时钟clk-cmd均是周期信号。在单个信号周期内，clk-cmd的周期时长、占空比均与主时钟clk-int相同，但相位相反。clk-io的单个信号周期内的时长是主时钟的两倍，且clk-io的前半周期的信号电平与主时钟的前半周期内的信号电平相反，clk-io的后半周期的信号电平与主时钟的前半周期内的信号电平相同。基于此，从图6中看，在各自的时钟周期内，clk-cmd的时序波形均与clk-int的相位相反的时序波形。clk-io的时序波形的每个时钟周期的时长是clk-int的两个时钟周期的时长。

在图6中，从clk-cmd的第1个时钟周期开始，在clk-cmd的每个时钟周期的下降沿到来时，SOC均产生写命令。从clk-int的第1个时钟周期开始，在clk-int的每个时钟周期的下降沿到来时，SOC均输出要写入至SDR的数据。从外设时钟clk-io的第1个时钟周期开始，外设需要在该时钟的每个时钟周期的上升沿到来时读取需要写入至外设的数据。针对cmd命令的每次输出，cmd命令的一次输出时间从clk-io的每个时钟周期开始持续到每个时钟周期的下降沿。针对data数据的每次输出，data数据的一次输出时间可从clk-io的每个时钟周期的第1/4周期时长开始保持至clk-io的每个时钟周期的第3/4周期时长。如此，每次外设读取SOC的数据的时间（读取时间，如clk-io的每个时钟周期的上升沿到来的时间）均可位于cmd命令的输出时间、data数据的输出时间的中间。如此，可有效避免外设去读取数据而SOC没有准备好数据以及没有输出有效指令如写命令的情况，避免外设执行无效读取。实现了外设在合适的时间实现对SOC数据的成功读取，以实现了SOC的正常扩容。

在本应用场景中，以第一目标件和第二目标件均为寄存器为例。如图7中的可作为第一目标件的clk-pos寄存器和作为第二目标件的clk-neg寄存器。其中，clk-pos寄存器在上升沿进行电平的变化。clk-neg寄存器在下降沿进行电平的变化。从图7中可看出，clk-pos和clk-neg两个寄存器的输入为两个，其中一个是时钟端输入，另外一个是数据端输入。其中，两个寄存器的时钟端输入用于接收SOC的主时钟信号。数据端输入与片选信号（model-sel）有关。具体的，在片选信号为0时，即，插入至SOC的外设为DDR的情况下，clk-neg寄存器的数据端输入为低电平0。在片选信号为1时，在插入至SOC的外设为SDR的情况下，clk-pos寄存器的复位信号为低电平0，clk-pos寄存器的下一时刻的数据端输入信号为其上一个时刻的输出信号经非运算后得到的信号。clk-neg寄存器的数据端输入为在clk-neg的上升沿或下降沿到来时clk-pos寄存器的输出。clk-neg和clk-pos寄存器的输出信号通过异或元件的运算如异或运算，得到针对不同类型外设的外设时钟。可见，在片选信号为1时，clk-pos寄存器的输出信号有三个用途。第一个用途是与clk-neg寄存器同时刻输出的信号进行异或，以得到的外设时钟。第二个用途是反馈至自身，经过非门元件的运算，作为下一时刻自身的输出。第三个用途是将在clk-neg的上升沿或下降沿到来时clk-pos寄存器的输出作为clk-neg寄存器的数据端的输入。

综上，本申请实施例的电路结构设计，即图7所示的电路结构设计，在工程上易于实现，可行性高。且能够兼顾到SDR和DDR两种不同类型外设的时序收敛，采用相同的电路结构为不同类型的外设提供外设时钟。为同一SOC为不同的外设提供每个外设需要的外设时钟提供了一种技术支持。

在图5中，插入至SOC的外设为SDR。在图6中，插入至SOC的外设为DDR。获得插入至SOC的设备参数和SOC的主时钟。其中，可基于设备参数获知所插入的外设类型。主时钟被输入至clk-pos和clk-neg两个寄存器，并采用图7所示的电路对输入至clk-pos和clk-neg两个寄存器的主时钟进行处理，得到图5所示的SDR的外设时钟以及图6所示的DDR的外设时钟。具体请结合图8和图9所示。

在图8中，假定插入至SOC的外设为DDR、model-sel=0，clk-int信号分别输入至clk-pos和clk-neg两个寄存器的时钟输入端。因为片选信号model-sel=0，所以clk-neg寄存器的数据端输入始终为低电平0。clk-neg寄存器的输出波形也始终为低电平0。因为clk-pos寄存器具有上升沿进行电平的变化的特性，所以clk-pos寄存器的输出波形在主时钟clk-int的上升沿到来时进行一次变化。将clk-neg寄存器的输出波形和clk-pos寄存器的输出波形进行异或运算，得到针对DDR这一外设的外设时钟。

在图9中，假定插入至SOC的外设为SDR、model-sel=1，clk-int信号分别输入至clk-pos和clk-neg两个寄存器的时钟输入端。因为片选信号model-sel=1，所以clk-neg寄存器的数据端输入为clk-pos的上一个时刻的输出。因为clk-pos寄存器具有上升沿进行电平的变化的特性，所以clk-pos寄存器的输出波形在主时钟clk-int的上升沿到来时进行一次变化。因为clk-neg寄存器具有下降沿进行电平的变化的特性，所以clk-neg寄存器的输出波形在主时钟clk-int的下降沿到来时进行一次变化。且因为clk-neg寄存器的当前时刻的数据端输入为clk-pos的上一个时刻的输出，所以从整体上看，clk-neg的输出波形为clk-pos的波形的延时输出。考虑到clk-neg、clk-pos的单个输出周期内的输出时长均为clk-int的2倍，所以，从波形的输出效果上来看，clk-neg的输出波形为clk-pos的输出波形延长1/2周期时长而进行输出得到的波形。将clk-neg寄存器的输出波形和clk-pos寄存器的输出波形输入至异或元件，以进行异或运算，从而得到针对SDR这一外设的外设时钟。

需要说明的是，在图8和图9中，假定clk-int、clk-pos、clk-neg的周期波形开始前的复位信号为低电平0而进行的说明。复位信号取值为高电平1，也可以得到前述内容，不赘述。

由此可见，无论与SOC连接的外设设备是DDR还是SDR，均是基于图7所示的两个目标件（clk-neg寄存器和clk-pos寄存器）的电路组成结构，实现的对两个寄存器的输出信号的获取，并基于两个寄存器的输出信号的异或运算，实现对外部设备的时钟信号（简称为外设时钟）的获取。

可以理解，不论外设是DDR还是SDR，主时钟clk-int均是经过clk-neg寄存器和clk-pos寄存器，通过对两个寄存器的输出信号的获取实现外设的时钟信号的计算。其中，主时钟clk-int经过clk-neg寄存器和clk-pos寄存器并经由前述的处理而得到外设时钟，可视为在电路结构中是由相同的电路路径给出针对不同类型外设的外设时钟。由相同电路路径给出的外设时钟，可进行外设时钟的有序收敛，从而令SOC和外设进行正常工作，实现数据从SOC到外设的正常写入。相关技术中，为每个类型的外设设置对应的数据处理电路，相当于通过不同的电路路径给出外设时钟，与相关技术相比，在SOC内部，采用两个寄存器实现的各类型外设需要的外设时钟，不仅可进行外设时钟的有序收敛，实现数据的正常写入，还可大大节省占用空间和支出成本。

下面结合图10和图11来看cmd（命令）时钟是如何得来的。

在插入至SOC的外设为SDR的情况下，可利用同相器进行cmd时钟的获取。具体的，如图10所示，将主时钟clk-int输入至同相器，同相器的输出为cmd时钟信号。因为采用的是同相器，所以同相器的输出与输入保持一致。即，在外设为SDR的情况下，cmd时钟信号是与主时钟clk-int相同的信号，如图5所示的cmd时钟信号和主时钟clk-int的波形走势。在图10中，是利用同相器实现的SDR外设下的cmd时钟信号，此外，还可以不使用同相器，将clk-int信号作为cmd时钟信号。

在插入至SOC的外设为DDR的情况下，可利用反相器进行cmd时钟的获取。具体的，如图11所示，将主时钟clk-int输入至反相器，反相器的输出为cmd时钟信号。因为采用的是反相器，所以反相器的输出与输入的相位相反。即，在外设为DDR的情况下，cmd时钟信号是与主时钟clk-int相位相反、但时钟周期和时钟频率（时钟周期的倒数是时钟频率）均相同的信号，如图6所示的cmd时钟信号和主时钟clk-int的波形走势。

前述方案中，利用同相器或反相器实现的cmd时钟的获取，可保证cmd时钟的获取准确性，在工程上可行性高，易于实施。在cmd时钟准确的情况下，可在准确的时间点上给出准确的控制命令，进而可实现数据的正常读写。

以上方案中涉及到的时钟信号，包括主时钟、命令时钟、外设时钟的占空比均为50%为例进行的说明。其余占空比的说明参见50%的相关说明，重复之处不赘述。

本申请的技术方案使得SOC能够兼顾两种或两种以上不同类型的外设，为不同类型的外设提供外设需要的外设时钟。为不同类型的外设提供的外设时钟可保证时序的收敛，实现SOC和外设之间的正常通信。在SOC内部，本申请采用两个目标件，通过对两个目标件的输出信号的控制实现对外设时钟的获取，在电路处理上逻辑不复杂、易行、可信性高。外设时钟读取data的时间到来时，cmd命令以及data数据均已准备好，避免了外设的无效读取。

可以理解，时钟周期的倒数是时钟频率。在主时钟频率相同的情况下，DDR的数据频率是SDR数据频率的两倍，能满足高数据频率要求高的场景，如需要以更快速度读写数据的场景。而从造价上来看，SDR比DDR经济实惠些，SDR适合应用于对数据频率要求不高的场景。由此可见，本申请实施例中，通过对SOC产生的外设时钟的设计，能够得到兼顾SDR和DDR两种不同类型的SOC，可满足对数据频率要求高和不高的应用需求。

本申请实施例还提供一种时钟信号获得装置，如图12所示，所述装置包括：

第一获得单元1001，用于获得与第一设备连接的第二设备的设备参数；

第二获得单元1002，用于获得所述第一设备的主时钟信号，所述主时钟信号能够使所述第一设备输出数据信号；

控制单元1003，用于基于所述第二设备的设备参数和所述第一设备的主时钟信号，控制第一目标件和第二目标件的输出信号；

第三获得单元1004，用于基于所述第一目标件的输出信号和所述第二目标件的输出信号，得到第一目标时钟信号，其中所述第一目标时钟信号用于使所述第二设备对所述第一设备输出的数据信号执行控制操作。

作为一种实现方式，所述控制操作是与控制命令对应的操作；

其中，所述控制命令是所述第一设备在第二目标时钟信号的作用下而产生的命令；所述第二目标时钟信号是基于所述第二设备的设备参数和所述第一设备的主时钟信号而得到的。

作为一种实现方式，所述主时钟信号被输入至所述第一目标件和所述第二目标件；

所述基于所述第二设备的设备参数和所述第一设备的主时钟信号，控制第一目标件和第二目标件的输出信号，包括：

基于所述第二设备的设备参数，对输入至所述第一目标件和所述第二目标件所述主时钟信号进行处理，得到所述第一目标件的输出信号和所述第二目标件的输出信号。

作为一种实现方式，所述第一目标件的输出信号的单个信号周期的时长、和所述第二目标件的输出信号的单个信号周期的时长均为所述主时钟信号的单个信号周期时长的两倍。

作为一种实现方式，所述第一目标件的输出信号在第二周期的前半周期内的信号电平与所述主时钟信号在第一周期内的前半周期内的信号电平相同；

所述第一目标件的输出信号在第二周期的后半周期内的信号电平与所述主时钟信号的所述前半周期内的信号电平相反；

其中，所述主时钟信号的信号周期为第一周期，所述第一目标件的输出信号的信号周期为第二周期。

作为一种实现方式，在所述第二设备的设备参数为第一参数的情况下，所述第二目标件的输出信号在第三周期内的前四分之一周期以及后四分之一周期内的信号电平与所述主时钟信号在第一周期内的前半周期内的信号电平相反、所述第二目标件的输出信号在第三周期内的中间二分之一周期内的信号电平与所述主时钟信号的所述前半周期内的信号电平相同；

在所述第二设备的设备参数为第二参数的情况下，所述第二目标件的输出信号在第三周期内的信号电平为目标电平；

其中，所述第二目标件的输出信号的信号周期为第三周期。

作为一种实现方式，在所述第二设备的设备参数为第一参数的情况下，所述第二目标时钟信号是与所述主时钟信号相同的时钟信号；

在所述第二设备的设备参数为第二参数的情况下，所述第二目标时钟信号是与所述主时钟信号相反的时钟信号；

其中，所述控制命令在所述第二目标时钟信号的下降沿输出。

作为一种实现方式，所述基于所述第一目标件的输出信号和所述第二目标件的输出信号，得到第一目标时钟信号，包括：

将所述第一目标件的输出信号和所述第二目标件的输出信号进行目标运算，得到第一目标时钟信号。需要说明的是，本申请实施例的时钟信号获得装置，由于该时钟信号获得装置解决问题的原理与前述的时钟信号获得方法相似，因此，时钟信号获得装置的实施过程及实施原理均可以参见前述方法的实施过程及实施原理描述，重复之处不再赘述。

本申请实施例还提供一种芯片，包括图12所示的时钟信号获得装置。

本申请实施例还提供一种计算机程序产品，所述计算机程序产品包括计算机程序或指令，所述计算机程序或指令被处理器执行时实现前述的时钟信号获得方法。

本申请还提供了一种芯片和一种可读存储介质。其中，所述芯片包括：

至少一个处理器；以及与所述至少一个处理器通信连接的存储器；其中，所述存储器存储有可被所述至少一个处理器执行的指令，所述指令被所述至少一个处理器执行，以使所述至少一个处理器能够执行前述的时钟信号获得方法。

其中所述可读存储介质存储有可执行指令，当可执行指令被处理器执行时，将引起处理器执行本申请实施例的时钟信号获得方法，例如，如图1至图11中任一示出的时钟信号获得方法。

在一些实施例中，计算机可读存储介质可以是FRAM、ROM、PROM、EPROM、EEPROM、闪存、磁表面存储器、光盘、或CD-ROM等存储器；也可以是包括上述存储器之一或任意组合的各种设备。

图13示出了可以用来实施本申请的实施例的芯片800的示意性框图。

如图13所示，芯片800包括计算单元801，其可以根据存储在只读存储器（ROM）802中的计算机程序或者从存储单元808加载到随机访问存储器（RAM）803中的计算机程序，来执行各种适当的动作和处理。在RAM 803中，还可存储设备800操作所需的各种程序和数据。计算单元801、ROM 802以及RAM 803通过总线804彼此相连。输入/输出（I/O）接口805也连接至总线804。

芯片800中的多个部件连接至I/O接口805，包括：输入单元806，例如键盘、鼠标等；输出单元807，例如各种类型的显示器、扬声器等；存储单元808，例如磁盘、光盘等；以及通信单元809，例如网卡、调制解调器、无线通信收发机等。通信单元809允许设备800通过诸如因特网的计算机网络和/或各种电信网络与其他设备交换信息/数据。

计算单元801可以是各种具有处理和计算能力的通用和/或专用处理组件。计算单元801的一些示例包括但不限于中央处理单元（CPU）、图形处理单元（GPU）、各种专用的人工智能（AI）计算模块、各种运行机器学习模型算法的计算单元、数字信号处理器（DSP）、以及任何适当的处理器、控制器、微控制器等。计算单元801执行上文所描述的各个方法和处理，例如时钟信号获得方法。

本文中的芯片可以是数字电子电路系统、集成电路系统、场可编程门阵列（FPGA）、专用集成电路（ASIC）、专用标准产品（ASSP）、芯片上系统的系统（SOC）、负载可编程逻辑设备（CPLD）、计算机硬件、固件、软件、和/或它们的组合。

以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。

Claims (9)

1.一种时钟信号获得方法，其特征在于，所述方法包括：

获得与第一设备连接的第二设备的设备参数；

获得所述第一设备的主时钟信号，所述主时钟信号能够使所述第一设备输出数据信号；

基于所述第二设备的设备参数和所述第一设备的主时钟信号，控制第一目标件和第二目标件的输出信号；

基于所述第一目标件的输出信号和所述第二目标件的输出信号，得到第一目标时钟信号，其中所述第一目标时钟信号用于使所述第二设备对所述第一设备输出的数据信号执行控制操作；

其中，所述基于所述第二设备的设备参数和所述第一设备的主时钟，控制第一目标件和第二目标件的输出信号，包括：

所述第一目标件和所述第二目标件的输入端包括数据端和时钟端；其中所述时钟端用于接收所述第一设备的主时钟信号；

在第二设备的设备参数为第一参数的情况下，

控制所述第一目标件的输出信号在第二周期的前半周期内的信号电平与所述主时钟信号在第一周期内的前半周期内的信号电平相同、以及在第二周期的后半周期内的信号电平与所述主时钟信号在第一周期内的所述前半周期内的信号电平相反；

控制所述第二目标件的输出信号在第三周期内的前四分之一周期以及后四分之一周期内的信号电平与所述主时钟信号在第一周期内的前半周期内的信号电平相反、以及在第三周期内的中间二分之一周期内的信号电平与所述主时钟信号的所述前半周期内的信号电平相同；

其中，所述主时钟信号的信号周期为第一周期，所述第一目标件的输出信号的信号周期为第二周期；所述第二目标件的输出信号的信号周期为第三周期；

在第二设备的设备参数为第二参数的情况下，

控制所述第一目标件的输出信号在第二周期的前半周期内的信号电平与所述主时钟信号在第一周期内的前半周期内的信号电平相同、以及在第二周期的后半周期内的信号电平与所述主时钟信号在第一周期内的所述前半周期内的信号电平相反；

控制所述第二目标件的输出信号与所述第二目标件的数据端信号保持一致，为目标电平；

其中，所述第一目标件的输出信号的单个信号周期的时长和所述第二目标件的输出信号的单个信号周期的时长均为所述主时钟信号的单个信号周期时长的两倍。

2.根据权利要求1所述的方法，其特征在于，所述控制操作是与控制命令对应的操作；

其中，所述控制命令是所述第一设备在第二目标时钟信号的作用下而产生的命令；所述第二目标时钟信号是基于所述第二设备的设备参数和所述第一设备的主时钟信号而得到的。

3.根据权利要求2所述的方法，其特征在于，

在所述第二设备的设备参数为第一参数的情况下，所述第二目标时钟信号是与所述主时钟信号相同的时钟信号；

在所述第二设备的设备参数为第二参数的情况下，所述第二目标时钟信号是与所述主时钟信号相反的时钟信号；

其中，所述控制命令在所述第二目标时钟信号的下降沿输出。

4.根据权利要求1或2所述的方法，其特征在于，所述基于所述第一目标件的输出信号和所述第二目标件的输出信号，得到第一目标时钟信号，包括：

将所述第一目标件的输出信号和所述第二目标件的输出信号进行目标运算，得到第一目标时钟信号。

5.一种时钟信号获得装置，其特征在于，所述装置包括：

第一获得单元，用于获得与第一设备连接的第二设备的设备参数；

第二获得单元，用于获得所述第一设备的主时钟信号，所述主时钟信号能够使所述第一设备输出数据信号；

控制单元，用于基于所述第二设备的设备参数和所述第一设备的主时钟信号，控制第一目标件和第二目标件的输出信号；

第三获得单元，用于基于所述第一目标件的输出信号和所述第二目标件的输出信号，得到第一目标时钟信号，其中所述第一目标时钟信号用于使所述第二设备对所述第一设备输出的数据信号执行控制操作；

其中，所述第一目标件和所述第二目标件的输入端包括数据端和时钟端；其中所述时钟端用于接收所述第一设备的主时钟信号；

所述控制单元，用于：

在第二设备的设备参数为第一参数的情况下，

控制所述第一目标件的输出信号在第二周期的前半周期内的信号电平与所述主时钟信号在第一周期内的前半周期内的信号电平相同、以及在第二周期的后半周期内的信号电平与所述主时钟信号在第一周期内的所述前半周期内的信号电平相反；

控制所述第二目标件的输出信号在第三周期内的前四分之一周期以及后四分之一周期内的信号电平与所述主时钟信号在第一周期内的前半周期内的信号电平相反、以及在第三周期内的中间二分之一周期内的信号电平与所述主时钟信号的所述前半周期内的信号电平相同；

其中，所述主时钟信号的信号周期为第一周期，所述第一目标件的输出信号的信号周期为第二周期；所述第二目标件的输出信号的信号周期为第三周期；

在第二设备的设备参数为第二参数的情况下，

控制所述第一目标件的输出信号在第二周期的前半周期内的信号电平与所述主时钟信号在第一周期内的前半周期内的信号电平相同、以及在第二周期的后半周期内的信号电平与所述主时钟信号在第一周期内的所述前半周期内的信号电平相反；

控制所述第二目标件的输出信号与所述第二目标件的数据端信号保持一致，为目标电平；

其中，所述第一目标件的输出信号的单个信号周期的时长和所述第二目标件的输出信号的单个信号周期的时长均为所述主时钟信号的单个信号周期时长的两倍。

6.一种芯片，其特征在于，包括权利要求5所述的时钟信号获得装置。

7.一种芯片，其特征在于，包括：

至少一个处理器；以及

与所述至少一个处理器通信连接的存储器；其中，

所述存储器存储有可被所述至少一个处理器执行的指令，所述指令被所述至少一个处理器执行，以使所述至少一个处理器能够执行权利要求1-4中任一项所述的方法。

8.一种存储有计算机指令的非瞬时计算机可读存储介质，其特征在于，所述计算机指令用于使所述计算机执行根据权利要求1-4中任一项所述的方法。

9.一种计算机程序产品，其特征在于，所述计算机程序产品包括计算机程序或指令，所述计算机程序或指令被处理器执行时实现权利要求1-4中任一项所述的方法。

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