CN106548803B - 一种norflash的读取控制电路和方法 - Google Patents

Abstract

本发明涉及一种norflash的读取控制电路和方法，读取控制电路包括门控时钟电路、延时控制器、数据选择器，门控时钟电路，用于在低频情况下，产生读取触发信号；延时控制器，用于在高频情况下，产生读取触发信号；数据选择器的输入端连接所述门控时钟和延时控制器的输出端，选择输出所述读取触发信号至norflash。本发明norflash读取控制电路和方法，实现CPU工作在更低频率而不损失执行效率，同时支持CPU工作在高频率，实现CPU工作在不同的频率下，达到flash读取的最高效率。

Description

一种norflash的读取控制电路和方法

技术领域

本发明涉及控制电路，具体涉及一种norflash的读取控制电路和方法。

背景技术

IOT技术突飞猛进，MCU作为IOT控制的核心器件，应用越来越广泛，而norflash作为非易失性的存储器件，是MCU集成的片上程序存储器。MCU由于受到SRAM存储容量的限制，CPU的指令一般是在flash上执行，所以flash读取电路的效率直接影响整个芯片的效能。norflash的读取需要一个脉冲触发信号，目前读取控制电路和CPU是采用同频设计，如果要达到最高的读取效率，CPU时钟周期要为flash读取时间的一半，需要提高CPU频率，增加系统的功耗。

发明内容

本发明所要解决的技术问题在于针对上述现有技术中的不足，提供一种norflash的读取控制电路，实现读取数据的最高效率。

为达到上述目的，本发明提供了一种norflash的读取控制电路，包括门控时钟电路、延时控制器、数据选择器，

门控时钟电路，用于在低频情况下，产生读取触发信号；

延时控制器，用于在高频情况下，产生读取触发信号；

数据选择器的输入端连接所述门控时钟和延时控制器的输出端，选择输出所述读取触发信号至norflash；

所述延时控制器包括级联寄存器、与门电路、第一反相器(INV1)、第一数据选择器和第二数据选择器，在所述与门电路的一个输入端输入微处理器输出的读取信号，所述读取信号经所述与门电路连接至所述级联寄存器的第一寄存器1的D端，所述级联寄存器时钟信号输入端连接第二反相器(INV)的输出端，所述级联寄存器的第一寄存器到第N-1寄存器的Q端与所述第一数据选择器的输入端相连，所述第一数据选择器的输出端经所述第一反相器与所述与门电路的另一个输入端连接；

所述级联寄存器的第二寄存器到第N寄存器的Q端与所述第二数据选择器的输入端连接；

其中，所述延时控制器通过述第一寄存器(1)的Q端产生所述读取触发信号。

优选地，以所述读取控制电路连接的微处理器时钟周期作为分界点，所述微处理器时钟周期大于等于所述norflash读取时间为所述低频情况，所述微处理器时钟周期小于等于所述norflash读取时间为所述高频情况。

优选地，所述读取触发信号为边沿触发信号。

优选地，所述门控时钟电路的时钟信号输入端连接第二反相器(INV)的输出端，在所述门控时钟电路的使能端输入微处理器输出的读取信号。

优选地，所述级联寄存器的级数为最大读取延迟，时间单位为微处理器最高工作频率的时钟周期。

优选地，所述级联寄存器的级数由微处理器的最高工作频率和所述norflash的读取时间决定。

为达到上述目的，本发明提供了一种使用norflash的读取控制电路的读取控制方法，在低频情况下，门控时钟电路产生读取触发信号；在高频情况下，延时控制器产生读取触发信号；数据选择器选择输出所述读取触发信号至norflash。

本发明的norflash的读取控制电路和方法能够达到以下有益效果：实现CPU工作在更低频率而不损失执行效率，同时支持CPU工作在高频率，增加的延时选择器，使CPU工作在不同的频率下，都可以达到flash读取的最高效率，不必要求微处理器的时钟周期要小于等于flash读取时间的一半。

应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本发明。

附图说明

以下将参照附图对根据本发明的优选实施方式的一种norflash的读取控制电路进行描述。图中：

图1为根据一示例性实施例示出的norflash的读取控制电路的框图。

图2为根据一示例性实施例示出的延时控制器的电路框图。

图3为根据一示例性实施例示出的门控时钟电路产生的flash读取触发信号时序图。

图4为根据一示例性实施例示出的延时控制器产生的flash读取触发信号时序图。

具体实施方式

这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本发明相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本发明的一些方面相一致的装置和方法的例子。

在进行实施例描述之前，需要说明的是，为了说明的方便及具体化，本组实施例针对的是norflash的读取控制电路，但并不仅限于实施例中列举所限定的范围。

以下示例性实施例中的处理器仅仅是示例性描述，与处理器具有类似属性的其他设备也同样适用，如微控制器、可编程逻辑阵列、专用集成电路、信号处理芯片等。

示例性实施例中的Norflash由于其电路结构的限制，数据读取时间一般为40ns左右，当CPU的时钟频率为25MHz(时钟周期40ns)时，flash的读取时间和CPU的频率是匹配的，以25MHz为分界点，CPU时钟频率小于25MHz为低频，大于25MHz为高频。本发明提出的flash读取控制器主要分为两部分，分别对应CPU工作在低频和高频的两种情况。

图1为根据一示例性实施例示出的norflash的读取控制电路的框图。该读取控制电路包括门控时钟电路21、延时控制器22、数据选择器MUX。

其中，门控时钟电路21，用于在低频情况下，产生读取触发信号；

延时控制器22，用于在高频情况下，产生读取触发信号；

数据选择器的输入端连接所述门控时钟和延时控制器22的输出端，选择输出所述读取触发信号至norflash。

微处理器发出的读取信号RD_EN，分成两条通路，一条为门控时钟(clkgate)电路，另外一条通路为延时控制器22。两条通路经数据选择器MUX后产生norflash3的读取触发信号RD_TRG，norflash读取控制电路的时钟采用CPU同频时钟，相位偏移180度，即反相。

优选地，以所述读取控制电路连接的微处理器时钟周期作为分界点，所述微处理器时钟周期大于等于所述norflash读取时间为所述低频情况，所述微处理器时钟周期小于等于所述norflash读取时间为所述高频情况。

当微处理器工作在低频情况下(时钟频率小于25MHz)，微处理器发出的读取信号RD_EN，由门控时钟电路21产生，时钟门控电路(clkgate)的时钟为微处理器时钟(CLK)的反相，EN信号为RD_EN,该电路的输出信号即为norflash的读取触发信号RD_TRG。其中，RD_EN在CLK的上升沿有效，在CLK的下降沿时，时钟门控电路会输出高电平，并持续半个时钟周期。

优选地，所述读取触发信号为边沿触发信号。

图2为根据一示例性实施例示出的延时控制器22的电路框图。延时控制器22包括级联寄存器、与门电路AND1、第一反相器INV1、第一数据选择器MUX1、第二数据选择器MUX2，与门电路AND1的一个输入端与微处理相连，接收微处理输出的读取信号，级联寄存器时钟信号输入端连接反相器INV1的输出端。级联寄存器由第一寄存器1、第二寄存器2……第N寄存器N组成。微处理器读取信号RD_EN经与门电路AND1接到级联寄存器的第一寄存器1的D端，级联寄存器的级数N为最大读取延迟(read lantency)，时间单位为CPU最高工作频率的时钟周期，级联寄存器的第一寄存器1到第N-1寄存器N-1的Q端由第一数据选择器MUX1选择后，经第一反相器INV1后接到与门AND1的另一输入端，norflash读取触发信号RD_TRG由第一寄存器1的Q端输出，norflash的读取有效信号RD_RDY由第二寄存器2到第N寄存器N的Q端经MUX2产生。

优选地，所述门控时钟电路21的时钟信号输入端连接第二反相器(INV)的输出端，所述门控时钟电路21的使能端连接微处理器，输入微处理器输出的读取信号。

优选地，级联寄存器的级数为最大读取延迟，时间单位为微处理器最高工作频率的时钟周期。

优选地，所述级联寄存器的级数由微处理器的最高工作频率和所述norflash的读取时间决定。

假设微处理器的最高工作频率为75MHz,则最大读取延时为3，即3个75MHz时钟周期。

优选地，所述延时控制器22产生读取有效信号，反馈至与所述读取控制电路连接的微处理器。

图3为根据一示例性实施例示出的门控时钟电路21产生的norflash读取触发信号时序图。

RD_EN在CLK的上升沿有效，在CLK的下降沿时，门控时钟电路21会输出高电平，并持续半个时钟周期。由于norflash的读取触发信号RD_TRG为边沿触发，而非电平触发，所以本发明巧妙的利用了门控时钟电路21的特性，在一个时钟周期内产生了边沿触发信号RD_TRG，同时采用CLK反向的做法，使读取信号提前半个时钟周期发出，norflash3的读取数据在下一个CLK的上升沿即可被CPU使用，使系统效率达到最大，如果采用普通的同步电路设计，要达到同样的效率，处理器的时钟频率需要是本电路的两倍(50MHz)，才能产生出连续的norflash读取触发信号RD_TRG，但时钟频率的提高会增加系统的功耗。

图4为根据一示例性实施例示出的延时控制器22产生的norflash读取触发信号时序图。

微处理器在第一个CLK上升沿发出RD_EN，在第一个CLK下降沿RD_TRG即可产生，MUX1选择reg2的Q端，在第三个CLK下降沿，RD_TRG变为0，保证RD_TRG的高电平时间在任何的工作频率下都能大于20ns，在此种情况下，第二数据选择器MUX2选择寄存器3的Q端，在第三个CLK的下降沿RD_RDY有效，微处理器在第四个CLK的上升沿可以得到norflash3的读取数据。本发明的延时控制器22可以根据处理器频率灵活配置，使微处理器工作在各种频率下都能高效读取norflash3数据。

本发明提出的norflash读取控制电路，由门控时钟电路21和延时控制器22组成，使微处理器在低频和高频的工作情况下，都能达到最高的norflash读取效率，且电路实现简单，配置灵活，并降低系统功耗。即，读取控制电路使微处理器工作在低频情况下(处理器时钟周期大于等于norflash读取时间)，读取norflash数据时可以达到读取数据的最高效率，而不必要求微处理器的时钟周期要小于等于norflash读取时间的一半；读取控制电路使微处理器工作在高频情况下(微处理器时钟周期小于等于norflash读取时间)，读取norflash数据时，增加延时选择器，使微处理器工作在各种频率下，都能达到norflash读取的最高效率。

示例性实施例中的提供一种使用norflash的读取控制电路的读取控制方法，具体的，微处理器发出的读取信号RD_EN，分成两条通路，一条为门控时钟(clkgate)电路，另外一条通路为延时控制器22。在低频情况下，门控时钟电路21产生读取触发信号；在高频情况下，延时控制器22产生读取触发信号；两条通路经数据选择器MUX后选择读取触发信号RD_TRG，将选择的读取触发信号RD_TRG输出至norflash。norflash读取控制电路的时钟采用CPU同频时钟，相位偏移180度，即反相。

本领域的技术人员容易理解的是，在不冲突的前提下，上述各优选方案可以自由地组合、叠加。

应当理解，上述的实施方式仅是示例性的，而非限制性的，在不偏离本发明的基本原理的情况下，本领域的技术人员可以针对上述细节做出的各种明显的或等同的修改或替换，都将包含于本发明的权利要求范围内。

Claims (9)

1.一种norflash的读取控制电路，包括门控时钟电路、延时控制器、数据选择器，其中，

门控时钟电路，用于在低频情况下，产生读取触发信号；

延时控制器，用于在高频情况下，产生读取触发信号；

数据选择器的输入端连接所述门控时钟电路和所述延时控制器的输出端，选择输出所述读取触发信号至norflash；

所述延时控制器包括级联寄存器、与门电路、第一反相器(INV1)、第一数据选择器和第二数据选择器，在所述与门电路的一个输入端输入微处理器输出的读取信号，所述读取信号经所述与门电路连接至所述级联寄存器的第一寄存器(1)的D端，所述级联寄存器时钟信号输入端连接第二反相器(INV)的输出端，所述级联寄存器的第一寄存器到第N-1寄存器的Q端与所述第一数据选择器的输入端相连，所述第一数据选择器的输出端经所述第一反相器与所述与门电路的另一个输入端连接；

所述级联寄存器的第二寄存器到第N寄存器的Q端与所述第二数据选择器的输入端连接；

其中，所述延时控制器通过述第一寄存器(1)的Q端产生所述读取触发信号。

2.根据权利要求1所述的电路，其特征在于，以所述读取控制电路连接的微处理器的时钟周期作为分界点，所述微处理器时钟周期大于等于所述norflash读取时间为所述低频情况，所述微处理器时钟周期小于所述norflash读取时间为所述高频情况。

3.根据权利要求1所述的电路，其特征在于，所述读取触发信号为边沿触发信号。

4.根据权利要求1所述的电路，其特征在于，所述门控时钟电路的时钟信号输入端连接所述第二反相器(INV)的输出端，在所述门控时钟电路的使能端输入微处理器输出的读取信号。

5.根据权利要求1所述的电路，其特征在于，所述级联寄存器的级数为最大读取延迟，时间单位为微处理器最高工作频率的时钟周期。

6.根据权利要求1所述的电路，其特征在于，所述级联寄存器的级数由微处理器的最高工作频率和所述norflash的读取时间决定。

7.根据权利要求1-6任一项所述的电路，其特征在于，所述延时控制器产生读取有效信号，反馈至与所述读取控制电路连接的微处理器。

8.一种使用如权利要求1所述的读取控制电路的读取控制方法，包括：

在低频情况下，门控时钟电路产生读取触发信号；

在高频情况下，延时控制器产生读取触发信号；

数据选择器选择输出所述读取触发信号至norflash。

9.如权利要求8所述的方法，其特征在于：以所述读取控制电路连接的微处理器时钟周期作为分界点，所述微处理器时钟周期大于等于所述norflash读取时间为所述低频情况，所述微处理器时钟周期小于所述norflash读取时间为所述高频情况。

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