CN107632787B - 数据读取方法、装置及系统 - Google Patents

Abstract

本发明提供了一种数据读取方法、装置及系统，属于存储器领域。所述方法包括：所述数据访问模块根据所述控制模块发送的数据读取请求信号开始计时，并基于所述数据访问模块的预设工作时钟计时至预设时长；所述数据访问模块间隔所述预设时长获取所述存储器输出的数据，并传输至所述控制模块。本方法通过基于所述数据访问模块的预设工作时钟计时至预设时长，然后经过预设时长后再获取数据传输至控制模快，与现有技术中通过基于控制模块的工作时钟设置等待时间相比，可有效提高数据读取的效率。

Description

数据读取方法、装置及系统

技术领域

本发明涉及存储器领域，具体而言，涉及一种数据读取方法、装置及系统。

背景技术

NVM(Non-Volatile Memory，非易失性NVM)具有数据可改写、数据掉电保持、成本低等优点，在移动电话、移动计算设备、智能卡芯片等集成电路和电路系统中被广泛使用。在集成电路系统中，NVM的访问通常由处理器发起。随着集成电路的发展，处理器的工作频率已远远高于NVM的数据读取速度，当处理器访问NVM时，处理器需要等待NVM完成数据读取后才能继续工作。

在某些集成电路芯片中，例如非接触卡类的芯片，由于能量供应等因素发生改变，处理器的工作频率会随时发生改变。通过将处理器的工作频率与NVM读取速度进行比较，现有技术中，根据处理器不同的工作频率来控制处理器的等待时间，但是处理器工作在不同频率下，处理器发起NVM读访问后需要的等待时间不固定，且处理器需要等待的时间会随工作频率变化，存在性能损失；由于处理器工作的频率不同，需要根据不同频率让处理器等待不同个数的时钟周期，电路设计复杂度高。

发明内容

本发明的目的在于提供一种数据读取方法、装置及系统，以改善现有技术中数据读取速度慢的问题。

本发明的实施例是这样实现的：

一种数据读取方法，应用于所述数据读取装置，所述装置包括控制模块和数据访问模块，所述控制模块与所述数据访问模块连接，所述数据访问模块用于与存储器连接，所述方法包括：所述数据访问模块根据所述控制模块发送的数据读取请求信号开始计时，并基于所述数据访问模块的预设工作时钟计时至预设时长；所述数据访问模块间隔所述预设时长获取所述存储器输出的数据，并传输至所述控制模块。

在本发明较佳的实施例中，所述数据访问模块包括同步时钟电路、计时电路和检测电路，所述数据访问模块根据所述控制模块发送的数据读取请求信号开始计时，并基于所述数据访问模块的预设工作时钟计时至预设时长，包括：所述控制模块输出数据读取请求信号至所述检测电路；所述检测电路根据所述数据读取请求控制所述计时电路进行计时，并基于所述计时电路的预设工作时钟计时至所述预设时长。

在本发明较佳的实施例中，所述数据访问模块还包括数据返回电路，所述检测电路根据所述数据读取请求控制所述计时电路进行计时，并基于所述计时电路的预设工作时钟计时至所述预设时长，包括：所述检测电路根据所述数据读取请求产生请求标记信号发送给所述计时电路；所述计时电路根据所述请求标记信号开始计时，在基于所述计时电路的预设工作时钟计时至所述预设时长时产生计时结束标记信号发送至所述数据返回电路。

在本发明较佳的实施例中，在计时至所述预设时长时产生计时结束标记信号发送至所述数据返回电路的步骤之后，还包括：所述数据返回电路根据所述计时结束标记信号获取所述存储器输出的数据传输至所述控制模块。

在本发明较佳的实施例中，所述同步时钟电路为所述检测电路、计时电路、数据返回电路提供预设工作时钟，所述预设时长基于所述预设工作时钟设定。

一种数据读取装置，所述装置包括控制模块和数据访问模块，所述控制模块与所述数据访问模块连接，所述数据访问模块用于与存储器连接；所述数据访问模块，用于根据所述控制模块发送的数据读取请求信号开始计时，并基于所述数据访问模块的预设工作时钟计时至预设时长；所述数据访问模块，还用于间隔所述预设时长获取所述存储器输出的数据，并传输至所述控制模块。

在本发明较佳的实施例中，所述数据访问模块包括同步时钟电路、计时电路和检测电路，所述同步时钟电路分别与所述控制模块、所述计时电路和所述检测电路连接；所述控制模块，用于输出数据读取请求信号至所述检测电路；所述检测电路，用于根据所述数据读取请求控制所述计时电路进行计时，并基于所述数据访问模块的预设工作时钟计时至所述预设时长。

在本发明较佳的实施例中，所述数据访问模块还包括数据返回电路，所述数据返回电路与所述控制模块连接，所述数据返回电路还与所述存储器连接；所述检测电路，用于根据所述数据读取请求产生请求标记信号发送给所述计时电路；所述计时电路，用于根据所述请求标记信号开始计时，在基于所述数据访问模块的预设工作时钟计时至所述预设时长时产生计时结束标记信号发送至所述数据返回电路。

在本发明较佳的实施例中，所述数据返回电路，用于根据所述计时结束标记信号获取所述存储器输出的数据传输至所述控制模块。

一种数据读取系统，所述系统包括存储器及数据读取装置，所述数据读取装置与所述存储器连接。

本发明实施例的有益效果是：

本发明实施例提供一种数据读取方法、装置及系统，通过数据访问模块根据所述控制模块发送的数据读取请求信号开始计时，并基于所述数据访问模块的预设工作时钟计时至预设时长，然后所述数据访问模块在间隔所述预设时长后读取所述存储器输出的数据，并传输至所述控制模块，本方法通过基于所述数据访问模块的预设工作时钟计时至预设时长，然后经过预设时长后再获取数据传输至控制模快，与现有技术中通过基于控制模块的工作时钟设置等待时间相比，可有效提高数据读取的效率。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本发明的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。

图1为本发明实施例提供的一种数据读取方法的流程图；

图2为本发明实施例提供的现有技术中数据读取方法应用的波形图；

图3为本发明实施例提供的一种数据读取方法应用的波形图；

图4为本发明实施例提供的一种数据读取系统的结构框图；

图5为本发明实施例提供的一种数据读取装置的结构框图；

图6为本发明实施例提供的另一种数据读取装置的结构框图。

图标：200-数据读取系统；210-存储器；100-数据读取装置；110-控制模块；120-数据访问模块；122-同步时钟电路；124-计时电路；126-检测电路；128-数据返回电路。

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本发明实施例的组件可以以各种不同的配置来布置和设计。

因此，以下对在附图中提供的本发明的实施例的详细描述并非旨在限制要求保护的本发明的范围，而是仅仅表示本发明的选定实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。

此外，术语“第一”、“第二”、“第三”等仅用于区分描述，而不能理解为指示或暗示相对重要性。

在本发明的描述中，还需要说明的是，除非另有明确的规定和限定，术语“设置”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。

本发明的其他特征和优点将在随后的说明书阐述，并且，部分地从说明书中变得显而易见，或者通过实施本发明实施例而了解。本发明的目的和其他优点可通过在所写的说明书、权利要求书、以及附图中所特别指出的结构来实现和获得。

请参照图1，图1为本发明实施例提供的一种数据读取方法的流程图，所述方法应用于数据读取装置，所述装置包括控制模块和数据访问模块，所述控制模块与所述数据访问模块连接，所述数据访问模块用于与存储器连接。所述方法具体包括如下步骤：

步骤S110：所述数据访问模块根据所述控制模块发送的数据读取请求信号开始计时，并基于所述数据访问模块的预设工作时钟计时至预设时长。

所述控制模块为可以是一种集成电路芯片，具有信号的处理能力的处理器。上述的处理器可以是通用处理器，包括中央处理器(Central Processing Unit，简称CPU)、网络处理器(Network Processor，简称NP)等；还可以是数字信号处理器(DSP)、专用集成电路(ASIC)、现成可编程门阵列(FPGA)或者其他可编程逻辑器件、分立门或者晶体管逻辑器件、分立硬件组件。可以实现或者执行本发明实施例中的公开的各方法、步骤及逻辑框图。通用处理器可以是微处理器或者该处理器也可以是任何常规的处理器等。

存储器的主要功能是存储程序和各种数据，并能在计算机运行过程中高速、自动地完成程序或数据的存取，存储器可以包括多种，如只读存储器ROM，随机读写存储器RAM、顺序存储器、永久记忆性存储器、非易失性存储器等。

本实施例中的存储器是指非易失性存储器(Nonvolatile memory，NVM)，目前在采用的主要包括：EEPROM和Flash。NVM通常用来存放程序和数据，可以实现方便的读写操作，因此非常灵活。对于读操作，NVM中的数据与RAM相同，直接引用其地址即可。

所述数据访问模块为控制模块提供工作时钟，并为控制模块读取存储器的数据提供通道。

在控制模块访问所述存储器中的数据时，向所述数据访问模块发送数据读取请求信号，所述数据访问模块检测该数据读取请求信号，若检测到该数据读取请求信号时，内置的时钟模块开始计时，并基于所述数据访问模块的预设工作时钟计时至预设时长，存储器在读出数据需要一定的时间，若数据访问模块在存储器读出数据的时间之前就开始读取数据，那么则获取不到数据，所以预设时长基于所述数据读出时间进行设定，该预设时长设置的时间与所述存储器的读出时间相等，或者比存储器的读出时间略大，则可有效获取存储器输出的数据。

其中，所述预设时长基于所述数据访问模块的预设工作时钟进行设置，从而使得预设时长为一固定值，可有效避免控制模块等待获取数据的时间小于存储器的数据读出时间时获取不到数据。

步骤S120：所述数据访问模块间隔所述预设时长获取所述存储器输出的数据传输至所述控制模块。

控制模块每获取一个数据时，则需发送一次数据读取请求信号，每一次读取数据的过程都需等待预设时长再读取，也就是在经过预设时长读取到数据时，该控制模块再发送下一次的数据读取请求信号，然后数据访问模块开始下一次的计时至预设时长，在计时预设时长结束后读取所述存储器输出的数据传输至所述控制模块，所述预设时长为一固定时间，从而控制模块可有效获取存储器的数据。

作为一种方式，所述数据访问模块包括同步时钟电路、计时电路、检测电路和数据返回电路，所述同步时钟电路分别与控制模块、检测电路、计时电路、数据返回电路连接，所述数据返回电路与所述存储器连接。

所述同步时钟电路，用于为控制模块提供频率可变的工作时钟CLK2，为检测电路、计时电路和数据返回电路提供预设工作时钟，该预设工作时钟为其各个电路的最高频工作时钟CLK1，同步时钟电路为控制模块、检测电路、计时电路和数据返回电路提供的时钟为同步时钟，所述可变时钟CLK2的最高频率与所述CLK1的频率相等，且CLK2为由CLK1进行整数分频得到，CLK2可根据控制模块的可用功耗，软件配置等因数进行动态改变。

同步时钟电路可以通过单片机、FPGA、CPLD等芯片和外围电路进行设计，在此不再过多说明。

所述控制模块输出数据读取请求信号至所述检测电路，所述检测电路根据所述数据读取请求控制所述计时电路进行计时，并基于所述计时电路的预设工作时钟计时至所述预设时长。检测电路在预设工作时钟CLK1下对控制模块发出的数据去读请求进行检测，若检测到数据读取请求信号ADDR1时控制计时电路开始计时，然后对存储器的地址ADDR2进行数据读取访问，以读取数据，在计时电路计时至预设时长后，计时结束，检测电路开始下一次数据读取请求信号的检测。

其中，计时电路由时钟提供的预设工作时钟CLK1进行工作，由检测电路控制计时，等待存储器读访问结束，其计时信号表示为CTRL1，通过信号CTRL1控制控制模块处于等待状态，计时结束后启动检测电路可数据返回电路。

需要说明的是，该预设时长是基于所述预设工作时钟设定的，即信号CTRL1基于预设工作时钟CLK1设定。

具体地，所述检测电路根据所述数据读取请求产生请求标记信号发送给所述计时电路，所述计时电路根据所述请求标记信号开始计时，在基于所述计时电路的预设工作时钟计时至所述预设时长时产生计时结束标记信号发送至所述数据返回电路，所述数据返回电路根据所述计时结束标记信号获取所述存储器输出的数据传输至所述控制模块。

数据返回电路由同步时钟电路提供的预设工作时钟CLK1工作，存储器提供输出的数据DOUT，等待计时电路的计时结束标记信号，将获取到的数据DATA传输给控制模块。

控制模块以同步时钟电路提供的频率可变的时钟CLK2发起数据读取请求信号，即释放访问地址ADDR1，检测电路以同步时钟电路提供的最高频时钟CLK1接收到控制模块发起的数据读取请求，对控制模块释放的访问地址ADDR1进行检测，在检测到访问地址ADDR1时，控制计时电路进行计时，计时电路以同步时钟电路提供的最高频时钟CLK1进行计时，计时至预设时长，在计时结束前，控制模块、检测电路、数据返回电路处于等待状态，这时存储器正在读出数据，在计时电路计时预设时长后，产生计时结束标记信号至所述数据返回电路和检测电路，数据返回电路在获取到该计时结束标记信号后对存储器输出的数据DOUT进行检测，在检测到存储器输出的数据DOUT时将该数据作为DATA数据传输给控制模块，同时，检测电路对控制模块发送的下一次数据读取请求信号进行检测及响应，一次读取数据过程结束。

其中，若计时电路结束计时，若控制模块未发送下一次数据读取请求信号，检测电路将处于等待状态，直到接收到控制模块发送的数据读取请求信号。

本发明实施例中，同步时钟电路为检测电路提供最高频时钟CLK1，可以保证检测电路以最快的速度对控制发出的数据读取请求信号，即访问地址ADDR1进行检测；同步时钟电路为计时电路提供最高频时钟CLK1，可以保证读取数据的等待时间为一固定值，即预设时长为一固定值，且由于计时精度最高，使得读取数据所需等待的时间与存储器数据读出所需时间相差最小，提升了对存储器进行读访问的速度；同步时钟电路为数据返回电路提供最高频时钟CLK1，可以保证计时电路结束计时对存储器的读出数据DOUT进行及时采样。

请参照图2和图3，图2为本发明实施例提供的现有技术中数据读取方法应用的波形图，图3为发明实施例提供的一种数据读取方法应用的波形图。其中，CLK1为同步时钟电路为检测电路、计时电路、数据返回电路提供的最高频工作时钟，CLK1为80M最高频时钟，CLK2由CLK1进行整数分频得到，分频方式为，每16个CLK1时钟周期为1个分频循环，如图2所示，从起始位置计算，1个分频循环中，CLK2有5个时钟出现，则CLK2的频率为80*5/16＝25M，ADDR1为控制模块发起的数据访问地址，即数据读取请求信号，ADDR2为检测电路对ADDR1进行采样地址，并输出至存储器开始读访问，CTRL1是计时电路输出给控制模块的等待控制信号，即计时信号，每4个CLK1为CTRL1的高电平，一个CLK1为CTRL1的低电平，当CTRL1为高电平时，控制模块处于等待状态，输出信号ADDR1不变，检测电路不对ADDR1进行采样，信号ADDR2保持不变，ADDR3为控制模块获取的数据。

其中，图2中存储器210数据读出速度为20M，由于控制模块110发起数据访问请求的频率为25M，比存储器210数据读出速度快，当对数据访问请求地址进行采样时，需要控制计时信号CTRL1变高一个CLK2时钟周期，使得控制模块110等待一个CLK2时钟周期。

DATA出现XXX，表示当前存储器210读访问操作没有结束，输出数据不可用。由图2可以看出，32个CLK1时钟周期时，控制模块110发出的读访问地址ADDR1变化为A0～A5，接受到的返回数据DATA为D0～D4。

图3中，所述CTRL1信号的上升沿为计时电路产生的请求标记信号，所述CTRL1信号的下降沿为计时电路产生的计时结束标记信号。

其中，与图2的区别在于，ADDR2，DOUT，CTRL1信号不是由CLK2控制，而是由最高频时钟CLK1控制。CTRL1信号是由预设工作时钟CLK1控制，CTRL1信号保持高电平时间为一固定时间，即为预设时长，在该高电平期间内，控制模块处于等待状态，其等待时间与存储器数据的读出时间相等，需要说明的是，其等待时间为理想状态下的最小值，由于实际电路中会存在时间延迟，实际设计是，控制控制模块的等待时间应略大于存储器的数据读出时间。

由图3可看出，32个CLK1时钟周期时，控制模块发出的访问地址变化为A0～A7，接受到的返回数据为D0～D6，以读访问的返回数据个数计算读访问速度，图2中计算出的读访问速度为：(8-6)*100％/6＝33.3％，图3中计算出的读访问速度为：(7-5)*100％/5＝40％，由此可看出本发明实施例提供的数据读取方法实现的数据读取速度比现有技术中的读取数据的速度更快。

需要说明的是，为方便说明，本发明实施例中所示，控制模块发起存储器数据读取请求访问为连续访问，而实际应用中，控制模块发起存储器数据读取请求访问也可以是非连续访问。

请参照图4，图4为本发明实施例提供的一种数据读取系统200的结构框图，所述系统包括存储器210及数据读取装置100，所述存储器210与所述数据读取装置100连接。

请参照图5，图5为本发明实施例提供的一种数据读取装置100的结构框图，所述装置包括控制模块110和数据访问模块120，所述控制模块110与所述数据访问模块120连接，所述数据访问模块120用于与存储器210连接。

所述数据访问模块120，用于根据所述控制模块110发送的数据读取请求信号开始计时，并基于所述数据访问模块120的预设工作时钟计时至预设时长。

所述数据访问模块120，还用于间隔所述预设时长获取所述存储器210输出的数据传输至所述控制模块110。

数据访问模块120可以与控制模块110、存储器210集成在同一集成电路上，也可以与控制模块110、存储器210各自以分立器件的方式集成在同一电路系统中。

请参照图6，图6为本发明实施例提供的另一种数据读取装置100的结构框图，所述数据访问模块120包括同步时钟电路122、计时电路124和检测电路126，所述同步时钟电路122分别与所述控制模块110、所述计时电路124和所述检测电路126连接，计时电路124与所述控制模块110连接，检测电路126与所述控制模块110连接，检测电路126与所述计时电路124连接，计时电路124与所述数据返回电路128连接。

所述控制模块110，用于输出数据读取请求信号至所述检测电路126。

所述检测电路126，用于根据所述数据读取请求控制所述计时电路124进行计时，并基于所述数据访问模块120的预设工作时钟计时至所述预设时长。

所述数据访问模块120还包括数据返回电路128，所述数据返回电路128与所述控制模块110连接，所述数据返回电路128还与所述存储器210连接。

所述检测电路126，用于根据所述数据读取请求产生请求标记信号发送给所述计时电路124。

所述计时电路124，用于根据所述请求标记信号开始计时，在基于所述数据访问模块120的预设工作时钟计时至所述预设时长时产生计时结束标记信号发送至所述数据返回电路128。

所述数据返回电路128，用于根据所述计时结束标记信号获取所述存储器210输出的数据传输至所述控制模块110。

其中，所述同步时钟电路122为所述检测电路126、计时电路124、数据返回电路128提供预设工作时钟，所述预设时长基于所述预设工作时钟设定。

所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的装置的具体工作过程，可以参考前述方法中的对应过程，在此不再过多赘述。

综上所述，本发明实施例提供一种数据读取方法、装置及系统，通过数据访问模块根据所述控制模块发送的数据读取请求信号开始计时，并基于所述数据访问模块的预设工作时钟计时至预设时长，然后所述数据访问模块在间隔所述预设时长后读取所述存储器输出的数据，并传输至所述控制模块，本方法通过基于所述数据访问模块的预设工作时钟计时至预设时长，然后经过预设时长后再获取数据传输至控制模快，与现有技术中通过基于控制模块的工作时钟设置等待时间相比，可有效提高数据读取的效率。

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种数据读取方法，其特征在于，应用于数据读取装置，所述装置包括控制模块和数据访问模块，所述控制模块与所述数据访问模块连接，所述数据访问模块用于与存储器连接，所述方法包括：

所述数据访问模块根据所述控制模块发送的数据读取请求信号开始计时，并基于所述数据访问模块的预设工作时钟计时至预设时长；

所述数据访问模块间隔所述预设时长获取所述存储器输出的数据，并传输至所述控制模块；

所述数据访问模块包括同步时钟电路、计时电路和检测电路；

所述同步时钟电路用于为所述控制模块提供频率可变的工作时钟，还用于为所述检测电路以及所述计时电路提供预设工作时钟；其中，所述频率可变的工作时钟的最高频率与所述预设工作时钟的频率相等；

所述预设时长基于所述预设工作时钟设定。

2.根据权利要求1所述的方法，其特征在于，所述数据访问模块根据所述控制模块发送的数据读取请求信号开始计时，并基于所述数据访问模块的预设工作时钟计时至预设时长，包括：

所述控制模块输出数据读取请求信号至所述检测电路；

所述检测电路根据所述数据读取请求控制所述计时电路进行计时，并基于所述计时电路的预设工作时钟计时至所述预设时长。

3.根据权利要求2所述的方法，其特征在于，所述数据访问模块还包括数据返回电路，所述检测电路根据所述数据读取请求控制所述计时电路进行计时，并基于所述计时电路的预设工作时钟计时至所述预设时长，包括：

所述检测电路根据所述数据读取请求产生请求标记信号发送给所述计时电路；

所述计时电路根据所述请求标记信号开始计时，在基于所述计时电路的预设工作时钟计时至所述预设时长时产生计时结束标记信号发送至所述数据返回电路。

4.根据权利要求3所述的方法，其特征在于，在计时至所述预设时长时产生计时结束标记信号发送至所述数据返回电路的步骤之后，还包括：

所述数据返回电路根据所述计时结束标记信号获取所述存储器输出的数据传输至所述控制模块。

5.根据权利要求4所述的方法，其特征在于，所述同步时钟电路为所述检测电路、计时电路、数据返回电路提供预设工作时钟，所述预设时长基于所述预设工作时钟设定。

6.一种数据读取装置，其特征在于，所述装置包括控制模块和数据访问模块，所述控制模块与所述数据访问模块连接，所述数据访问模块用于与存储器连接；

所述数据访问模块，用于根据所述控制模块发送的数据读取请求信号开始计时，并基于所述数据访问模块的预设工作时钟计时至预设时长；

所述数据访问模块，还用于间隔所述预设时长获取所述存储器输出的数据，并传输至所述控制模块；

所述数据访问模块包括同步时钟电路、计时电路和检测电路；

所述同步时钟电路用于为所述控制模块提供频率可变的工作时钟，还用于为所述检测电路以及所述计时电路提供预设工作时钟；其中，所述频率可变的工作时钟的最高频率与所述预设工作时钟的频率相等；

所述预设时长基于所述预设工作时钟设定。

7.根据权利要求6所述的数据读取装置，其特征在于，所述同步时钟电路分别与所述控制模块、所述计时电路和所述检测电路连接；

所述控制模块，用于输出数据读取请求信号至所述检测电路；

所述检测电路，用于根据所述数据读取请求控制所述计时电路进行计时，并基于所述数据访问模块的预设工作时钟计时至所述预设时长。

8.根据权利要求7所述的数据读取装置，其特征在于，所述数据访问模块还包括数据返回电路，所述数据返回电路与所述控制模块连接，所述数据返回电路还与所述存储器连接；

所述检测电路，用于根据所述数据读取请求产生请求标记信号发送给所述计时电路；

所述计时电路，用于根据所述请求标记信号开始计时，在基于所述数据访问模块的预设工作时钟计时至所述预设时长时产生计时结束标记信号发送至所述数据返回电路。

9.根据权利要求8所述的数据读取装置，其特征在于，所述数据返回电路，用于根据所述计时结束标记信号获取所述存储器输出的数据传输至所述控制模块。

10.一种数据读取系统，其特征在于，所述系统包括存储器及权利要求6-9任一所述的数据读取装置，所述数据读取装置与所述存储器连接。

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