CN100392619C - 控制闪存存取时间的方法、闪存的存取系统及闪存控制器 - Google Patents

控制闪存存取时间的方法、闪存的存取系统及闪存控制器 Download PDF

Info

Publication number
CN100392619C
CN100392619C CNB2005100682317A CN200510068231A CN100392619C CN 100392619 C CN100392619 C CN 100392619C CN B2005100682317 A CNB2005100682317 A CN B2005100682317A CN 200510068231 A CN200510068231 A CN 200510068231A CN 100392619 C CN100392619 C CN 100392619C
Authority
CN
China
Prior art keywords
access
flash memory
access time
address
time
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CNB2005100682317A
Other languages
English (en)
Other versions
CN1815454A (zh
Inventor
陈威仁
蔡忠宏
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
MediaTek Inc
Original Assignee
MediaTek Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by MediaTek Inc filed Critical MediaTek Inc
Publication of CN1815454A publication Critical patent/CN1815454A/zh
Application granted granted Critical
Publication of CN100392619C publication Critical patent/CN100392619C/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/32—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2245—Memory devices with an internal cache buffer

Landscapes

  • Read Only Memory (AREA)
  • Memory System Of A Hierarchy Structure (AREA)
  • Storage Device Security (AREA)

Abstract

一种控制闪存存取时间的方法、闪存的存取统及闪存控制器，包含有：将存取闪存的目标地址与先前存取闪存的一已存取地址做比较；若目标地址与已存取地址不对应于闪存中同一页，将存取时间设定为第一存取时间；如果目标地址与已存取地址对应于闪存中同一页，将存取时间设定为第二存取时间，其中第一存取时间大于第二存取时间。

Description

控制闪存存取时间的方法、闪存的存取系统及闪存控制器
技术领域
本发明涉及闪存的存取技术，特别涉及一种用来存取页模式闪存的存取系统、控制器及其方法。具体的讲是一种控制闪存存取时间的方法、闪存的存取系统及闪存控制器。
背景技术
现今的市面上，标准闪存的存取时间大约是70-90ns。图1所示为标准闪存与页模式(page mode)闪存存取时间的对照表。在标准闪存中存取一个字节或者一个字符数据的存取时间是相同的。如图1中所示，标准闪存存取任意一个字节的存取时间tACC都是90ns。即使在同一页中存取多个字节，对于每一字节来说，所需的存取时间仍然维持在相同的数值(90ns)。
为了增强闪存的功能，一些闪存的制造商，如
Figure C20051006823100051
推出了一种页模式(page mode)闪存。这种页模式闪存与前述的标准闪存不同，页模式闪存可以减少存取同一页中多个字节或是多个字符的存取时间。如图1所示，页模式闪存存取第一个字节时与标准闪存相同，都需要90ns的存取时间tACC。但是，当页模式闪存存取同一页的其它字节时，页模式仅仅只需要30ns的存取时间tPACC，很明显，存取时间tPACC远低于存取时间tACC。
如图2所示，图2为现有闪存存取系统10的功能方块图。存取系统10包含有一微处理器12，其与一个标准闪存16连接。传统的微处理器不能支持不同的存取时间，因此，传统的微处理器无法使用页模式闪存。在此请注意，图2所示的微处理器12可为8032微处理器，微处理器12传送地址信息至一锁存器14并且传送地址和数据信息至闪存16。此外，微处理器12会输出一地址锁存选通信号(address latch enable signal)ALE将该地址信息锁存在锁存器14中，以及输出一外部程序内存读取选通信号(program strobe enable signal)PSEN从闪存16中读取数据。
图2所示为图1所示的闪存存取系统10从标准闪存16中读取数据的时序图。如图3所示，闪存存取系统10可以存取闪存16中对应同一页的不同字节的多个地址Aa、Ab、Ac，但是微处理器12存取这些不同字节所需要的存取时间tACC都是一样的。即使将存取得闪存16由标准的闪存换成页模式闪存，微处理器12仍然无法调整对应同一页中后续字节的存取时间。
发明内容
因此本发明的主要目的之一在于提供一种闪存的存取系统、一种与集成电路(integrated circuit)内部总线耦合连接的闪存控制器，以及一种控制闪存存取时间的方法，以解决现有技术中的问题。
本发明提供了：一种控制闪存存取时间的方法，其特征在于包含有：将存取闪存的目标地址与先前存取闪存的已存取地址比较；如果目标地址与已存取地址不对应于闪存的同一页，则将闪存的存取时间设定为一第一存取时间；如果目标地址与已存取地址对应于闪存的同一页，则将闪存的存取时间设定为第二存取时间。第一存取时间大于第二存取时间。
本发明还提供了一种闪存的存取系统，其特征在于包含有：一页地址缓存器，用来储存先前存取闪存的已存取地址；一页地址比较器，用来比较存取闪存的目标地址以及储存在页地址缓存器中的已存取地址；一时序控制器(timingcontroller)，当目标地址与已存取地址未对应于闪存中同一页时，将闪存的存取时间设定为第一存取时间，当目标地址与已存取地址对应于闪存中同一页时，将闪存的存取时间设定为一第二存取时间。第一存取时间大于第二存取时间。
本发明还提供了一种闪存控制器，闪存控制器与集成电路中内部总线耦合连接，闪存控制器包含有：一闪存地址产生器；一芯片选通信号产生器；一页地址缓存器与闪存地址产生器耦合连接，用来储存先前存取闪存的已存取地址；一页地址比较器，用来比较存取闪存的目标地址与储存在页地址缓存器中已存取地址；以及一时序控制器，与芯片选通信号产生器耦合连接，当目标地址与已存取地址不对应于闪存的同一页时，将闪存的一存取时间设定为第一存取时间；当目标地址与已存取地址对应于闪存的同一页时，将闪存的存取时间设定为第二存取时间。第一存取时间大于第二存取时间。
附图说明
图1为标准闪存与页模式闪存的存取时间的对照表；
图2为现有技术中闪存存取系统的功能方块图；
图3为图2所示的闪存存取系统从标准的闪存中读取数据的时序图；
第4图为页模式闪存存取数据的时序图；
图5为本发明存取一页模式闪存的存取系统的第一实施例的功能方块图；
图6为本发明实施例选择一适当的存取时间存取页模式闪存的流程图；
图7为本发明闪存存取系统的第二实施例的功能方块图；
图8为图7所示的闪存存取系统的时序图；
图9为本发明闪存存取系统的第三实施例的功能方块图。
元件符号简单说明：
100  闪存存取系统          110  中央处理器/直接内存存取控制器
112  信号产生电路          120  时序控制器
122  一般存取时序缓存器    124  页模式存取时序缓存器
140  页地址比较器          150  页模式闪存
126  初始时序缓存器        130  页地址缓存器
具体实施方式
图4为页模式闪存存取数据的时序图。图4中，地址Aa、Ab、Ac、Ad与页模式闪存中的同一页的多个字节对应。当存取地址Aa的第一个字节时，存取时间为tACC，但是当存取地址Ab、Ac以及Ad的字节时，页模式闪存需要的存取时间为tPACC。如图4所示，存取时间tPACC明显短于存取时间tACC。
图5为本发明存取一页模式闪存(page mood flash memory)150的存取系统100的第一实施例的功能方块图。存取系统(access system)100选通(enabling)中央处理器(CPU)或是直接内存存取控制器(directly memory access controller，DMA controller)110用于存取页模式闪存150。中央处理器或者直接内存存取控制器110包含有：一信号产生电路112，用来产生地址信号和芯片选通信号(chipenable signal，CE)、以及输出选通信号(output enable signal，OE)，并且向页模式闪存150提供这些信号。针对页模式闪存150，页模式闪存先前被存取过的字节(或字符)对应的已存取地址被储存在一页地址缓存器(Page Address Register)130中；存取系统100包含有一页地址比较器(Page Address Comparator)140，用来比较页模式闪存150现在存取的目标地址与页地址缓存器130中储存的已存取地址，页地址比较器140比较目标地址与已存取地址是否对应于页模式闪存150中的同一页；如果两个地址都对应于同一页，则页地址比较器140会产生一符合(hit)指示信号；而如果两个地址不对应页模式闪存150的同一页，则页地址比较器140不会发出符合指示信号。
存取系统100包含有一时序控制器(timing controller)120，用来决定CPU/DMA控制器110存取页模式闪存150的存取时间。时序控制器120包含有：一个一般时序缓存器(normal access timing register)122，用来储存一般存取时间tACC；一页模式存取时序缓存器124(page access timing register)，用来储存一页模式存取时间tPACC；以及一初始时序缓存器126(initial timing register)，用来储存一初始存取时间值tINIT。开始时，初始存取时间值tINIT储存在初始时序缓存器126，且一般存取时序缓存器122与页模式存取时序缓存器124没有储存任何值。一旦页模式闪存150的时序参数被决定，一般存取时间tACC设定并且储存在一般存取时序缓存器122中，以及页模式存取时间tPACC设定并且储存在页模式存取时序缓存器124中。
时序控制器120根据各种因素选择一适当的存取时间值，而这些因素将通过图6来加以说明。时序控制器120将刚选择的存取时间值发送至CPU或DMA控制器100中的信号产生电路112，因此CPU/DMA控制器110可以采用最有效率的方式存取页模式闪存150。如图6所示，图6为本发明实施例选择一适当的存取时间来存取页模式闪存150的流程图。如图6所示，选择适当的存取时间包含有下列步骤：
步骤50：开始。
步骤52：初始化时(initially)，CPU或DMA控制器110处于闲置模式；芯片选通信号CE以及输出选通信号OE处于未激活(inactive)的状态，使页模式闪存150保持在准备(standby)模式，以节省系统电力。
步骤54：判断CPU或DMA控制器110是否开始存取页模式闪存150；如果是，则执行步骤56，若否，则回到步骤52。
步骤56：检查一般存取时间tACC与页模式存取时间tPACC是否已经分别设定在一般存取时序缓存器122以及页模式存取时序缓存器124中；如果这两个存取时间未被设定，则执行步骤58；若这两个存取时间都已被设定，则执行步骤60。
步骤58：时序控制器120将储存在初始时序缓存器126中的初始存取时间值tINIT输出至CPU或DMA控制器110。由于不同种类闪存的存取时间不同，因此初始存取时间值tINIT必须为一个够大的值，才能支持所有的闪存。一般来说，初始存取时间值tINIT大约只要大于200ns就足够支持所有的闪存。返回步骤54。
步骤60：时序控制器120接收信号产生电路112的芯片选通信号CE，并且判断芯片选通信号CE是否激活(active)。如果芯片选通信号CE已经激活，这表示存取系统100连续存取页模式闪存150，以及内存中与目标地址对应于同一页可能已经被存取过。如果芯片选通信号CE激活，则执行步骤62；否则，执行步骤64。
步骤62：页地址比较器140判断目标地址与页地址缓存器130中存储的已存取地址是否都对应于页模式闪存150的同一页；即，页地址比较器140检查现在存取的地址和先前存取的地址是否都属于页模式闪存150的同一页；如果两个地址都对应同一页，则执行步骤66；否则，执行步骤64。
步骤64：时序控制器120将一般存取时序缓存器122中存储的一般存取时间tACC输出至CPU或DMA控制器110，返回步骤54；以及
步骤66：时序控制器120将页模式存取时序缓存器124中存储的页模式存取时间tPACC输出至CPU或DMA控制器110，返回步骤54。
请同时参阅图7以及图8。图7为本发明闪存存取系统200的第二实施例的示意图。本实施例中，存取系统200包含有一时钟控制器210，用来控制一微处理器220的操作时序，以存取一页模式闪存260。图8为图7所示的存取系统200的时序图。与前一实施例相同，微处理器220可以为
Figure C20051006823100101
8032微处理器，其可以产生一地址信号、一芯片选通信号CE以及一输出选通信号OE。微处理器220输出一地址锁存选通信号ALE，将地址信息锁存于一锁存器250，并且输出一外部程序内存读取选通信号号PSEN，将数据传送至页模式闪存260。微处理器220并不具有任何等待状态(wait state)的控制讯号可以允许微处理器220产生不同的时序参数，因此，时钟产生器210根据输入的时钟信号产生CPU的时钟信号。
与上述的存取系统100相似，存取系统200也包含有一页地址缓存器230以及一页地址比较器240。页地址缓存器230储存先前存取的地址信息，页地址比较器240通过比较目标地址与页地址缓存器230中存储的已存取地址，决定是否为符合(hit)的状态，如果两地址都对应于页模式闪存260的同一页，则页地址比较器240激活一时钟选通信号ENCLK；如果两地址不对应于页模式闪存260的同一页，则时钟选通信号ENCLK在一段较长时间中处于未激活的状态(如图8所示)，时钟选通信号ENCLK未激活的时间长度是根据页模式闪存260的规格而定，选择性激活时钟选通信号ENCLK会控制存取页模式闪存260的存取时间以使其等于一般存取时间tACC或是页模式存取时间tPACC，因此产生的CPU时钟信号形成的存取时间tACC、tPACC是输入至时钟控制器210的时钟周期的多倍。此外，依据内存规格的不同，页模式存取时间tPACC可以具有与输入时钟一样的周期，或是可以具有更长的周期，就这一点而言，页模式存取时间tPACC等于kT，其中k为一整数，而T等于输入时钟的周期。同样，当产生一般存取时间tACC时，时钟选通信号ENCLK在n个时钟周期中并不会激活，其中n也为一整数，并且(n+k)T＞tACC＞(n+k-1)T，使CPU时钟具有的存取时间比一般存取时间tACC还长。
如图9所示为本发明闪存存取系统300的第三实施例的功能方块图。在本实施例中，存取系统300包含有一与一内部总线315耦合连接的闪存控制器320。此外，存取系统300另包含有一CPU或DMA控制器310，与内部总线315耦合连接，通过内部总线315与闪存控制器320进行沟通，闪存控制器320通过内部总线315从CPU或DMA控制器310接收闪存存取信息。一般存取时序缓存器122与页模式存取时序缓存器124分别具有通过内部总线315初始化设定的一般存取时间tACC与页模式存取时间tPACC。如图5所示的存取系统100，时序控制器120根据芯片选通信号CE以及页地址比较器140提供的符合信息(前述的符合指示信号)等等，以控制页模式闪存150所需的正确的存取时间tINIT、tACC或是tPACC。CPU或DMA控制器310通过内部总线315设定时序控制器120中的时序缓存器122、124、126。
与现有技术相比，页模式闪存存取系统提供了一个存取页模式闪存的方法以及装置，使其以更高的速率存取其内部数据。通过比较目标地址与先前已存取过的地址，存取系统便能决定以一般存取时间或是页模式存取时间来存取数据，因此，大大地提升了页模式闪存的整体效能。
以上所述仅为本发明的较佳实施例，根据本发明权利要求书所做的同等变化与修饰，都应包含在本发明的的保护范围中。

Claims (14)

1.一种控制闪存存取时间的方法，其特征在于，包含有：
将存取闪存的目标地址以及先前存取闪存的已存取地址进行比较；
如果目标地址与已存取地址不对应于闪存的同一页，将闪存的存取时间设定为第一存取时间；以及
如果目标地址与已存取地址对应于闪存的同一页，将闪存的存取时间设定为第二存取时间；
其中第一存取时间大于第二存取时间。
2.如权利要求1所述的控制闪存存取时间的方法，其特征在于，还包含有：
如果闪存的芯片选通信号未激活时，无论该目标地址是否与已存取地址对应于闪存的同一页，将闪存的存取时间设定为第一存取时间。
3.如权利要求1所述的控制闪存存取时间的方法，其特征在于还包含有：
如果第一存取时间与第二存取时间尚未初始化时，将闪存的存取时间设定为初始存取时间；
其中初始存取时间大于或等于第一存取时间。
4.如权利要求3所述的控制闪存存取时间的方法，其特征在于，初始存取时间大于第一存取时间。
5.如权利要求1所述的控制闪存存取时间的方法，其特征在于还包含有：
根据存取时间的设定控制时钟产生器输出的时钟信号的周期。
6.一种闪存的存取系统，其特征在于，包含有：
一页地址缓存器，用来储存先前存取闪存的已存取地址；
一页地址比较器，用来比较存取闪存的目标地址以及储存在页地址缓存器中的已存取地址；
一时序控制器，当目标地址与已存取地址未对应于闪存中同一页时，将闪存的存取时间设定为第一存取时间；当目标地址与已存取地址对应于闪存中同一页时，将闪存的存取时间设定为第二存取时间；
其中第一存取时间大于第二存取时间。
7.如权利要求6所述的存取系统，其特征在于，时序控制器包含有一输入端，用来接收一芯片选通信号；当目标地址与已存取地址不对应于闪存中同一页时，时序控制器将存取时间设定为第一存取时间；当闪存的芯片选通信号未激活时，无论该目标地址是否与已存取地址对应于闪存的同一页，将闪存的存取时间设定为第一存取时间；当目标地址与已存取地址对应于闪存中同一页且芯片选通信号已经激活时，时序控制器将存取时间设定为第二存取时间。
8.如权利要求6所述的存取系统，其特征在于，时序控制器为一时钟控制器，用来根据存取时间的设定而控制提供予一中央处理器的一时钟信号的周期。
9.如权利要求6所述的存取系统，其特征在于，包含有：
一初始时序缓存器，用来储存初始存取时间，其中如果第一存取时间与第二存取时间尚未经过初始化，时序控制器将存取时间设定为初始存取时间；
其中初始存取时间大于或等于第一存取时间。
10.如权利要求9所述的存取系统，其特征在于，初始存取时间大于第一存取时间。
11.一种闪存控制器，其特征在于，闪存控制器与一集成电路中一内部总线耦合连接，闪存控制器包含有：
一闪存地址产生器，用来产生闪存的一地址；
一芯片选通信号产生器；
一页地址缓存器，与闪存地址产生器耦合连接，用来储存先前存取闪存的已存取地址；
一页地址比较器，用来比较存取闪存的目标地址与储存在页地址缓存器中的已存取地址；以及
一时序控制器，与芯片选通信号产生器耦合连接，当目标地址与已存取地址不对应于闪存的同一页时，将闪存的存取时间设定为第一存取时间；当目标地址与已存取地址对应于闪存的同一页时，将闪存的存取时间设定为第二存取时间；
其中第一存取时间大于第二存取时间。
12.如权利要求11所述的闪存控制器，其特征在于，时序控制器包含一输入端口，用于接收芯片选通信号产生器产生的芯片选通信号；当目标地址与已存取地址不对应于闪存的同一页时，时序控制器将存取时间设定为第一存取时间；当芯片选通信号未激活时，无论该目标地址是否与已存取地址对应于闪存的同一页，时序控制器将存取时间设定为第一存取时间；当目标地址与已存取地址对应于闪存的同一页且芯片选通信号已经激活时，时序控制器将存取时间设定为第二存取时间。
13.如权利要求11所述的闪存控制器，其特征在于还包含有：
一初始时序缓存器，用来储存一初始存取时间，如果第一存取时间与第二存取时间尚未经过初始化，时序控制器将存取时间为设定为初始存取时间；
其中初始存取时间大于或等于第一存取时间。
14.如权利要求13所述的闪存控制器，其特征在于，初始存取时间大于第一存取时间。
CNB2005100682317A 2005-02-03 2005-04-27 控制闪存存取时间的方法、闪存的存取系统及闪存控制器 Active CN100392619C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/906,102 US7315928B2 (en) 2005-02-03 2005-02-03 Apparatus and related method for accessing page mode flash memory
US10/906,102 2005-02-03

Publications (2)

Publication Number Publication Date
CN1815454A CN1815454A (zh) 2006-08-09
CN100392619C true CN100392619C (zh) 2008-06-04

Family

ID=36758010

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2005100682317A Active CN100392619C (zh) 2005-02-03 2005-04-27 控制闪存存取时间的方法、闪存的存取系统及闪存控制器

Country Status (3)

Country Link
US (1) US7315928B2 (zh)
CN (1) CN100392619C (zh)
TW (1) TWI271619B (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7315928B2 (en) * 2005-02-03 2008-01-01 Mediatek Incorporation Apparatus and related method for accessing page mode flash memory
US7382655B2 (en) * 2006-07-23 2008-06-03 Solid State System Co., Ltd. Access time adjusting circuit and method for non-volatile memory
TWI408551B (zh) * 2009-10-28 2013-09-11 Phison Electronics Corp 快閃記憶體儲存系統及其控制器與資料處理方法
TWI545571B (zh) * 2014-02-18 2016-08-11 慧榮科技股份有限公司 存取快閃記憶體的方法及相關的控制器與記憶裝置
CN108597470B (zh) * 2018-05-08 2021-01-01 Tcl华星光电技术有限公司 显示装置驱动系统及方法和显示装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1010809B (zh) * 1988-05-26 1990-12-12 国际商业机器公司 页式存储器中数据的存取装置和方法
US6128716A (en) * 1998-01-23 2000-10-03 Motorola Inc. Memory controller with continuous page mode and method therefor
US20010042174A1 (en) * 1998-07-31 2001-11-15 Anurag Gupta Method and apparatus for determining interleaving schemes in a computer system that supports multiple interleaving schemes
CN1391166A (zh) * 2001-06-11 2003-01-15 株式会社日立制作所 半导体存储装置

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7315928B2 (en) * 2005-02-03 2008-01-01 Mediatek Incorporation Apparatus and related method for accessing page mode flash memory

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1010809B (zh) * 1988-05-26 1990-12-12 国际商业机器公司 页式存储器中数据的存取装置和方法
US6128716A (en) * 1998-01-23 2000-10-03 Motorola Inc. Memory controller with continuous page mode and method therefor
US20010042174A1 (en) * 1998-07-31 2001-11-15 Anurag Gupta Method and apparatus for determining interleaving schemes in a computer system that supports multiple interleaving schemes
CN1391166A (zh) * 2001-06-11 2003-01-15 株式会社日立制作所 半导体存储装置

Also Published As

Publication number Publication date
TWI271619B (en) 2007-01-21
TW200629061A (en) 2006-08-16
US7315928B2 (en) 2008-01-01
CN1815454A (zh) 2006-08-09
US20060174057A1 (en) 2006-08-03

Similar Documents

Publication Publication Date Title
CN109154918B (zh) 自刷新状态机mop阵列
US6356987B1 (en) Microprocessing device having programmable wait states
US12086615B2 (en) Serial NAND flash with XIP capability
US5109490A (en) Data transfer using bus address lines
KR101105489B1 (ko) Ｎａｎｄ 플래시 메모리의 커맨드 기반 제어
US20040205418A1 (en) ECC control apparatus
US8675425B2 (en) Single-strobe operation of memory devices
JP2010501915A (ja) メモリ用モジュールコマンド構造およびメモリシステム
CN100392619C (zh) 控制闪存存取时间的方法、闪存的存取系统及闪存控制器
CN101872308A (zh) 内存条控制系统及其控制方法
CN104238957A (zh) 串行外围接口控制器、串行外围接口快闪存储器及其存取方法和存取控制方法
US20050283565A1 (en) Method and apparatus for connecting lpc bus and serial flash memory
JP2762138B2 (ja) メモリコントロールユニット
KR20080104177A (ko) 마이크로컨트롤러 기반의 플래시 메모리 디지털 제어기를 위한 펌웨어 확장가능 명령
US6918016B1 (en) Method and apparatus for preventing data corruption during a memory access command postamble
US7743184B2 (en) Coherent access register data transfer device and methods thereof
US7210030B2 (en) Programmable memory initialization system and method
JP4520847B2 (ja) 集積回路における不揮発性メモリからのデータをフェッチするための方法及び対応する集積回路
CN101493759A (zh) 一种任意容量异步先入先出存储器的地址控制方法
US6292867B1 (en) Data processing system
US7065669B2 (en) System and method for providing a write strobe signal to a receiving element before both an address and data signal
US20020069311A1 (en) Bus control device
JP4007122B2 (ja) バス信号処理装置とその方法ならびにデータ処理装置
Wang et al. The design and analysis of a high performance embedded external memory interface
JP4008196B2 (ja) レジスタ制御装置及びマルチｃｐｕシステム

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant