JP2004139422A

JP2004139422A - 情報処理装置、情報記憶装置、情報処理方法、及び情報処理プログラム

Info

Publication number: JP2004139422A
Application number: JP2002304533A
Authority: JP
Inventors: Takeshi Shimoyama; 下山　健
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2002-10-18
Filing date: 2002-10-18
Publication date: 2004-05-13
Anticipated expiration: 2022-10-18
Also published as: CN100346317C; EP1553496A4; US20080075214A1; US20060112295A1; EP1553496A1; JP3800164B2; US7437592B2; CN1695125A; WO2004036430A1; US7793134B2; EP1553496B1; KR100958864B1; KR20050061467A

Abstract

【課題】可変とされる動作周波数を利用した場合でも性能の低下を招かず最適な信号処理が実現される情報処理装置や情報処理方法を提供する。
【解決手段】周波数が可変とされる同期クロックＣＬＫｖの周波数情報Ｉｎｆｑが演算処理される周波数情報演算部１２と、前記同期クロックが動作用のクロックとして供給されると共に前記周波数情報演算部１２で演算処理された結果に応じたタイミングで情報処理を行う情報処理部１１と設け、無駄な時間待ちなどを省いた最適化した処理を進める。
【選択図】　図１

Description

【０００１】
【発明の属する技術分野】
本発明は所要の同期クロックが供給されて動作するメモリ装置、その他のデバイスなどの情報処理装置、情報記憶装置、情報処理方法、及び情報処理プログラムに関し、特に同期クロックの周波数が変化した場合でも最適な信号処理動作を実現し得るための情報処理装置、情報記憶装置、情報処理方法、及び情報処理プログラムに関する。
【０００２】
【従来の技術】
パーソナルコンピュータやＰＤＡ（Ｐｅｒｓｏｎａｌ　Ｄｉｇｉｔａｌ　Ａｓｓｉｓｔａｎｃｅ）などの電子機器は、そのシステム構成として複数のＬＳＩ（Ｌａｒｇｅ−Ｓｃａｌｅ　Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）を内部に配設し、それらＬＳＩの信号の入出力や信号処理に同期クロックを用いているものが広く利用されている。一般に同期動作を行うところは、その信号の周波数に比例して全体の動作速度が決まるように構成されており、このような同期動作を行う素子としては、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）やメモリ、ノースブリッジなどが挙げられる。
【０００３】
一方、常に一定の動作周波数ではなく、装置の動作周波数を可変とする例も知られている。例えば、パーソナルコンピュータ、ＰＤＡ、携帯電話機などの電子機器では、使用状態に応じて必要な動作だけをするように工夫されてきており、例えば待機時やスリープモードの際には、動作周波数を低く制御して低消費電力化を図り、通話時や動画像の信号処理時には動作周波数を高くして高速な演算処理を実現するシステムも増加してきている（例えば、特許文献１参照。）。
【０００４】
【特許文献１】特開２０００−１６３９６５号公報
【０００５】
このような動作周波数を可変とするシステムは、その可変な動作周波数がクロックとして供給される領域が、通常、周波数を変更してはいけない固定周波数の部分とは切り離されており、動作周波数を変化させた場合でも固定周波数で動作する領域には悪影響が現れないように構成されている。
【０００６】
【発明が解決しようとする課題】
しかしながら、上述の可変とされる動作周波数の信号をそのまま同期信号として用いる情報処理装置では、高い周波数であっても低い周波数でも安定した動作が実現されることが求められており、一般に高い周波数でも、すなわち短いクロック間隔でも動作を保証するように設計した場合で逆に低い周波数で動作させた場合では、その信号処理の性能は低下した周波数に比例したものになってしまう。このような単純な動作速度の低減によっても低消費電力化が可能ではあるが、最適化されて制御されているとは言い難く、さらなる高性能な制御が求められている。
【０００７】
そこで、本発明は、上述の技術的な課題に鑑み、可変とされる動作周波数を利用した場合でも性能の低下を招かず最適な信号処理が実現される情報処理装置、情報記憶装置、情報処理方法、及び情報処理プログラムの提供を目的とする。
【０００８】
【課題を解決するための手段】
上述の技術的な課題を解決するため、本発明の情報処理装置は、周波数が可変とされる同期クロックの周波数情報が演算処理される周波数情報演算部と、前記同期クロックが動作用のクロックとして供給されると共に前記周波数情報演算部で演算処理された結果に応じたタイミングで情報処理を行う情報処理部とを有することを特徴とする。
【０００９】
本発明の情報処理装置によれば、周波数情報演算部には周波数が可変とされる同期クロックの周波数情報が入力され、当該周波数情報演算部で周波数情報の加算処理やデコードなどの演算処理が行われる。この演算処理結果に応じて情報処理部では所要の情報処理が行われるが、既に周波数情報が情報処理部では得られており、無駄な時間待ちなどを省いた最適化した処理を進めることができる。
【００１０】
また、本発明の情報記憶装置は、周波数が可変とされる同期クロックの周波数情報が演算処理される周波数情報演算部と、前記同期クロックが動作用のクロックとして供給されると共に前記周波数情報演算部で演算処理された結果に応じたタイミングを利用して情報記憶動作を行う情報記憶部とを有することを特徴とする。
【００１１】
本発明の情報記憶装置によれば、同様に周波数情報演算部には周波数が可変とされる同期クロックの周波数情報が入力され、当該周波数情報演算部で周波数情報の加算処理やデコードなどの演算処理が行われる。この演算処理結果は、当該情報記憶装置では、情報記憶処理に用いられ、同様に、無駄な時間待ちなどを省いた最適化した処理を進めることができる。
【００１２】
【発明の実施の形態】
本発明の情報処理装置の一例として情報記憶装置であるメモリ装置の例について図面を参照しながら説明する。本実施の形態のメモリ装置は、ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ　Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）からなるメモリ１１と、その制御のためのメモリコントローラ１２と、周波数情報Ｉｎｆｑを出力する周波数制御部１３とを主な構成としている。
【００１３】
メモリ１１は、本実施の形態においては、シンクロナス（同期型）ＤＲＡＭであり、はじめに読み出し開始アドレスを入力すれば、クロック信号ＣＬＫｖに同期してデータを連続的に出力することができ、比較的に高速なデータ送出が可能である。特に、本実施の形態では、クロック信号ＣＬＫｖは可変であり、一例を示せば１０ＭＨｚ、３３ＭＨｚ、５０ＭＨｚ、１００ＭＨｚ、１３３ＭＨｚなどのクロック周波数を当該情報処理装置の使用状態や当該情報処理装置が搭載される電子機器の状態に応じて切り替えるように構成されている。可変なクロック信号ＣＬＫｖは、システムのＣＰＵの外部クロックである所謂ベースクロック自体であっても良く、当該メモリ１１の制御専用に生成されるクロック信号であっても良い。この可変なクロック信号ＣＬＫｖは、周波数制御部１３から送出されるが、他の周波数発生回路系から直接供給されるものであっても良い。なお、メモリ１１の具体的な構造例については、後述するが、メモリ１１とメモリコントローラ１２が別のチップとされる構成であっても良く、メモリ１１はメモリコアとされ、メモリコントローラ１２と同じチップ内に設けられていても良い。メモリ１１にはこのような可変なクロック信号ＣＬＫｖが供給されると共に、メモリコントローラ１２からの制御信号Ｓｉｇや、図示しないロウアドレス、カラムアドレス、データ入出力などの信号線が接続する。また、本実施の形態では、メモリ１１はシンクロナスＤＲＡＭであるが、通常のＤＲＡＭやファーストページＤＲＡＭ、ＥＤＯ　ＤＲＡＭ（Ｅｘｔｅｎｄｅｄ　Ｄａｔａ　Ｏｕｔ　Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）などであっても良く、ＳＤＲＡＭもＤＤＲ　ＳＤＲＡＭ　（Ｄｏｕｂｌｅ　Ｄａｔｅ　Ｒａｔｅ　Ｓｙｎｃｈｒｏｎｏｕｓ　Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）であっても良く、ＤＲＤＲＡＭ（Ｄｉｒｅｃｔ　Ｒａｍｂｕｓ　Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）などのメモリでも良い。さらに、メモリ１１はＤＲＡＭに限らず、ＳＲＡＭ（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）やＲＯＭ（Ｒｅａｄ−Ｏｎｌｙ　Ｍｅｍｏｒｙ）、フラッシュメモリなどであっても良い。また、本明細書においてメモリを含んで構成されるメモリ装置若しくは情報処理装置としては、メモリ部を内蔵したマイコンやその他の信号処理チップなどであっても良い。
【００１４】
メモリコントローラ１２はメモリ１１の動作を制御するための制御信号Ｓｉｇを出力するためのデバイスであり、制御信号ＳｉｇはＣＳ（チップセレクト）、ＲＡＳ（ロウアドレスストローブ）、ＣＡＳ（カラムアドレスストローブ）、ＷＥ（ライトイネーブル）、ＣＫＥなどの各種信号を総称したものであり、複数の信号からなる信号群を意味する。このメモリコントローラ１２にも可変なクロック信号ＣＬＫｖが供給され、制御信号Ｓｉｇの出力タイミングを同期させるようにしている。更に、このメモリコントローラ１２では、周波数制御部１３からの周波数情報Ｉｎｆｑが入力されており、この周波数情報Ｉｎｆｑに、クロック信号ＣＬＫｖに関する周波数の情報が含まれる。この周波数情報Ｉｎｆｑは現在のクロック信号ＣＬＫｖについての情報とすることができるが、時間軸上先のクロック信号ＣＬＫｖについての周波数情報Ｉｎｆｑであっても良い。一例として周波数情報Ｉｎｆｑはコード化されており、コード化の例については後述する。また、周波数情報Ｉｎｆｑは可変なクロック信号ＣＬＫｖ自体やその線形変換した情報であっても良い。メモリコントローラ１２では、入力した周波数情報Ｉｎｆｑを用いて演算処理が行われ、後述するような演算結果を反映したメモリ１１の最適な制御が行われる。
【００１５】
周波数制御部１３は周波数情報Ｉｎｆｑを出力する回路部であり、本実施の形態では可変なクロック信号ＣＬＫｖも当該周波数制御部１３から出力されるように構成される。周波数制御部１３はＣＰＵなどからのコマンドに応じて、発生させるクロック信号ＣＬＫｖの周波数を変えられるように構成されており、例えば、ソフトオフ時、待機時、スリープモード時などでは動作クロックを落として電力消費を低下させることが可能となる。この周波数制御部１３もメモリ１１やメモリコントローラ１２と同じチップとする構成でも良く、それぞれ別個のチップとしても良い。
【００１６】
図２は本実施の形態のメモリ装置の動作を説明するタイムチャートであり、図２の（Ａ）は１００ＭＨｚの固定した周波数でのメモリ１１のリード（読み出し）動作を示す図であり、図２の（Ｂ）は比較例の動作を示す図であって、可変な周波数にそのまま固定したタイミングで動作させる場合の処理を示す図であり、図２の（Ｃ）は周波数情報から計算する制御方法の例である。図２の（Ａ）〜（Ｃ）において信号ＣＬＫは固定クロック信号であり、信号ＣＬＫｖは可変クロック信号であり、コマンド（Ｃｏｍｍａｎｄ）信号の部分の中、”Ａ”はアクティベート動作、”Ｒ”はリード動作、”Ｐ”はプリチャージ動作のそれぞれコマンド発行の期間を示す。
【００１７】
ＳＤＲＡＭの制御においては、通常、アクティベート動作からプリチャージ動作までの時間であるＴｒａｓ　（ＲＡＳアクティベート時間）、アクティベート動作からリード動作までの時間であるＴｒｃｄ　（ＲＡＳ−ＣＡＳ遅延時間）、プリチャージ動作からアクティベート動作までの時間であるＴｒｐ　（プリチャージ時間）などのパラメータがあり、コマンド発行には最低でもこれらの時間だけ待つ必要があり、待たない場合には動作保証されないことになる。
【００１８】
ここで本実施の形態における可変周波数のクロック信号に応じた動作を説明する前に、周波数が変化しない固定周波数の場合について簡単に説明すると、動作クロックの周波数が所定の周波数に固定の場合、その最適化は比較的に容易なものとなる。すなわち、図２の（Ａ）に示すように、１００ＭＨｚの固定周波数で動作させる場合には、当該ＳＤＲＡＭの時間パラメータ｛　Ｔｒａｓ，　Ｔｒｃｄ，　Ｔｒｐ｝が｛４０ｎｓ，２０ｎｓ，２０ｎｓ｝、ＣＡＳレイテンシーが２である時では、ＲＡＳアクティベート時間Ｔｒａｓが４クロック、ＲＡＳ−ＣＡＳ遅延時間Ｔｒｃｄが２クロック、プリチャージ時間Ｔｒｐが２クロックのそれぞれ待ち時間となり、この１００ＭＨｚの固定周波数での動作では最適に制御されている。
【００１９】
ところが、動作クロックの周波数を可変とした場合に、そのまま固定周波数の制御方式を用いたときでは、１クロックの期間が長くなった低周波数部分で余分な時間待ちが生じ、これが全体としては性能の低下をもたらす。すなわち、図２の（Ｂ）に示すように、最初のアクティベート動作（”Ａ”）のコマンド発行のクロックの立ち上がりで開始するＲＡＳアクティベート時間Ｔｒａｓは４クロック分の期間のままであり、図２の（Ｂ）では最初の２クロックの周波数が５０ＭＨｚという半分のクロック周波数であるため、本来必要な待ち時間は過ぎているにも拘わらず、丁度１００ＭＨｚの２クロック分だけ長いＲＡＳアクティベート時間Ｔｒａｓとなってしまう。次のアクティベート動作（”Ａ”）のＲＡＳアクティベート時間Ｔｒａｓは、１００ＭＨｚの３クロック分だけ長いＲＡＳアクティベート時間Ｔｒａｓとなってしまう。　同様にＲＡＳ−ＣＡＳ遅延時間Ｔｒｃｄ、プリチャージ時間Ｔｒｐも動作クロック周波数の変化に応じて余分な待ち時間が生じてしまう。
【００２０】
そこで、本実施の形態のメモリ装置では、動作クロックの周波数が変化した場合でも、周波数情報Ｉｎｆｑが用いられて的確な演算処理が行われ、図２の（Ｃ）に示すように、その周波数に応じた信号処理が行われる。すなわち、メモリコントローラ１２には、図１に示したように周波数制御部１３から周波数情報Ｉｎｆｑがデータとして送出されており、このメモリコントローラ１２ではクロック信号の周期を算出できる。従って、余分にコマンド発行のタイミングが待たされる場合には、その前にメモリコントローラ１２からメモリ１３に対してコマンドを発行し、無駄のない高速な処理が実現されることになる。図２の（Ｃ）を用いて詳しく説明すると、メモリコントローラ１２が周波数制御部１３からアクティベート動作（”Ａ”）のコマンド発行終了後に続く周波数情報Ｉｎｆｑとして５０ＭＨｚであるとの情報をリード動作（”Ｒ”）のコマンド発行のタイミングの少なくとも１つ前のクロックの部分で受け取っており、その周波数情報Ｉｎｆｑに基づいてアクティベート動作（”Ａ”）のコマンド発行用のクロックに続いて連続的に次のリード動作（”Ｒ”）のコマンド発行のタイミングが追従する。仮に本実施の形態のメモリ装置を用いない場合では、図２の（Ａ）や（Ｂ）に示すように、１クロック分だけ離間してリード動作（”Ｒ”）のコマンドの発行のタイミングが来ることになるが、本実施の形態のメモリ装置では場合、周波数制御部１３からの周波数情報Ｉｎｆｑによってアクティベート動作（”Ａ”）のコマンド発行と次のリード動作（”Ｒ”）のコマンド発行のタイミングを連続的としても必要な動作が確保されることがメモリコントローラ１２で既に認識されている。従って、連続的なコマンド発行を行ってメモリ１１を最適に制御し、余分な待ち時間などを省いて全体的な高速化を図ることができる。
【００２１】
メモリコントローラは、少なくともアクティベート動作（”Ａ”）のコマンド発行終了時から次のリード動作（”Ｒ”）のコマンド発行終了するまでの期間の周波数情報Ｉｎｆｑに基づいて必要なウェイト時間であるＲＡＳ−ＣＡＳ遅延時間Ｔｒｃｄを満たす場合にリード動作（”Ｒ”）のコマンドを発行してもよい。またはリード動作（”Ｒ”）のコマンド発行中の周波数が１００ＭＨｚであると仮定して、リード動作（”Ｒ”）のコマンド発行前までの周波数情報Ｉｎｆｑに基づき、必要なウェイト時間であるＲＡＳ−ＣＡＳ遅延時間Ｔｒｃｄを満たす場合にリード動作（”Ｒ”）のコマンドを発行してもよい。また同様に、メモリコントローラは、周波数情報Ｉｎｆｑに基づいて、必要なウェイト時間を満たし、プリチャージ時間ＴｒｐやＲＡＳアクティベート時間Ｔｒａｓが最適に短くなるようにアクティベート動作（”Ａ”）のコマンドやプリチャージ動作（”Ｐ”）のコマンドの発行を行う。
【００２２】
ここで必要な動作が確保されることがメモリコントローラ１２で既に認識される点についてさらに説明すると、図２の（Ｃ）では、２クロック目が周波数情報Ｉｎｆｑによって５０ＭＨｚと認識され、その周期が２０ｎｓであることが計算されることになる。ここでＲＡＳ−ＣＡＳ遅延時間Ｔｒｃｄは本ＳＤＲＡＭでは２０ｎｓであり、クロックの周期が２０ｎｓであれば確保されることが分かる。従って、メモリコントローラ１２はアクティベート動作（”Ａ”）のコマンド発行と次のリード動作（”Ｒ”）のコマンド発行を連続クロックとする制御を行い、この連続的なコマンドの発行によって余分な待ち時間などを省き、全体的な高速化が実現される。
【００２３】
次に、周波数情報Ｉｎｆｑについて図３及び図４を参照して更に詳しく説明する。周波数情報Ｉｎｆｑは、一例として可変クロック信号ＣＬＫｖの周波数を指標するデータビットとすることができる。周波数情報Ｉｎｆｑは、図３の（Ａ）に示すように、現在の動作クロック信号ＣＬＫｖの周波数を示すものであっても良く、或いは図３の（Ｂ）に示すように、動作クロック信号ＣＬＫｖの周波数の変化に先行して次のクロックの周波数を指標するようにしても良い。また、図示を省略するが、周波数の変化点だけを指標する信号であっても良く、さらに、未来の動作クロック信号ＣＬＫｖとして次のクロックのものに限定されず、所定数の複数クロック後の周波数を指標するようにしても良い。
【００２４】
クロックの周波数を指標する方法としては、周波数情報Ｉｎｆｑとしてコード化した情報を用い、それをデコードして利用することができる。図４には、２種類のエンコード方法をテーブル形式で示すが、エンコード方法はこれらのものに限定されず他の符号化方法を用いても良い。図４の（Ａ）のエンコード方法は可変なクロック信号ＣＬＫｖの周波数に合わせてそれぞれ２ビットのデータを割り当てる例である。本例では、クロック信号ＣＬＫｖの周波数が１０ＭＨｚの時に｛００｝が割り当てられ、周波数が３３ＭＨｚの時に｛０１｝が割り当てられ、周波数が５０ＭＨｚの時に｛１０｝が割り当てられ、周波数が１００ＭＨｚの時に｛１１｝が割り当てられる。この方式では、周波数が１０倍変化した場合、例えばクロック信号の周波数が１０ＭＨｚから１００ＭＨｚに変化した場合でも、データ長は２ビットのままであり、デコードの際の処理や回路構成を複雑化せずに処理できることになる。
【００２５】
図４の（Ｂ）のエンコード方法は可変なクロック信号ＣＬＫｖの周波数の逆数に合わせたデータを割り当てる例である。クロック信号ＣＬＫｖの周波数の逆数は各周波数における１クロック分の周期に対応する。本例では、クロック信号ＣＬＫｖの周波数が１０ＭＨｚの時に｛１０｝が割り当てられ、周波数が３３ＭＨｚの時に｛３｝が割り当てられ、周波数が５０ＭＨｚの時に｛２｝が割り当てられ、周波数が１００ＭＨｚの時に｛１｝が割り当てられる。これらのデータは、データの表す値そのものが１クロック分の周期に対応することから、単純な乗算によって待ち時間などを形成することができる。すなわち、クロック信号ＣＬＫｖの周波数が１０ＭＨｚ、３３ＭＨｚ、５０ＭＨｚ、１００ＭＨｚの時には、クロック周期は１００ｎｓ、３０ｎｓ、２０ｎｓ、１０ｎｓであり、これらは先のデータ値に１０ｎｓ分を乗算することで容易に算出できることになる。
【００２６】
次に、図５及び図６を参照しながら、本実施の形態のメモリ装置について更に詳しく説明する。図５にはメモリコントローラ３０とメモリユニット３１が示されており、本実施の形態においては、メモリコントローラ３０に周波数情報Ｉｎｆｑが入力されており、動作クロック信号の周波数が変化した場合においても最適化された動作を行う。
【００２７】
先ず、メモリコントローラ３０は前述の如き周波数制御部からの周波数情報Ｉｎｆｑが入力されて、所定のタイミングでコマンドの発行を行う。図６は信号とコマンドの対応表の一例であり、バー記号は簡単のために省略している。ＣＳ（チップセレクト）信号が”Ｌ”（低レベル）となった時に、当該メモリユニット３１が選択されている状態となる。前述の如きアクティベート動作”Ａ”、リード動作”Ｒ”、プリチャージ動作”Ｐ”のそれぞれコマンドは、ＲＡＳ（ロウアドレスストローブ）、ＣＡＳ（カラムアドレスストローブ）、ＷＥ（ライトイネーブル）の組み合わせによって形成される。具体的には、ＲＡＳ信号が”Ｌ”レベル、ＣＡＳ信号が”Ｈ”レベル、ＷＥ信号が”Ｈ”レベルの組み合わせでアクティベート動作のコマンドが構成され、ＲＡＳ信号が”Ｈ”レベル、ＣＡＳ信号が”Ｌ”レベル、ＷＥ信号が”Ｈ”レベルの組み合わせでリード（読み出し）動作のコマンドが構成され、ＲＡＳ信号が”Ｈ”レベル、ＣＡＳ信号が”Ｌ”レベル、ＷＥ信号が”Ｌ”レベルの組み合わせでライト（書き込み）動作のコマンドが構成され、ＲＡＳ信号が”Ｌ”レベル、ＣＡＳ信号が”Ｈ”レベル、ＷＥ信号が”Ｌ”レベルの組み合わせでプリチャージ動作のコマンドが構成される。従って、例えば前述のように、クロック信号ＣＬＫｖの周波数が変化する場合において、図２の（Ｃ）の第２番目のクロックのように、アクティベート動作のためのコマンド発行からリード動作のためのコマンド発行を連続的に行う場合では、ＲＡＳ信号が”Ｌ”レベル、ＣＡＳ信号が”Ｈ”レベルであったものをＲＡＳ信号が”Ｈ”レベル、ＣＡＳ信号が”Ｌ”レベルにそれぞれシフトさせるように信号を送出すれば良く、このレベルシフトを周波数制御部からの周波数情報Ｉｎｆｑに基づく演算結果で行うようにしている。
【００２８】
メモリユニット３１は、メモリバンク５５と、各セルの充電された電荷を増幅させるセンスアンプ５６や、その他の周辺回路から構成される。メモリバンク５５は、実際にデータを記憶するものであり、複数のセル５５ａから構成されている。各セル５５ａは、コンデンサ状の構成となっており、データに対応して、各セル５５ａを電荷が充電された状態とするか、または、充電されない状態とすることにより、各セル５５ａの充電状態のパターンによりデータを記憶するものである。今の場合、セル５５ａは、１個のメモリバンク５５に対して８×８個設けられている例を示しているが、当然のことながら、セル５５ａの数は、これ以外の数であってもよい。
【００２９】
また、メモリバンク５５上の行毎のセル５５ａの集まりは、特にページ５５ｂと呼ばれる。さらに、メモリバンク５５は、図示しないリフレッシュ制御回路のリフレッシュタイミング発生器よりリフレッシュ信号が入力されるか、または、行セレクタ５３より読み出し信号が入力されると、信号が入力された行に対応するページ５５ｂ単位で、各セル５５ａの電荷をセンスアンプ５６に転送する。尚、図３中、メモリバンク５５の縦横に表示された番号（０乃至７）は、メモリバンク５５の各セル５５ａの垂直方向の位置を示す行、および、水平方向の位置を示す例のそれぞれの番号を示している。
【００３０】
センスアンプ５６は、行セレクタ５３により指定されたページ５５ｂのセル５５ａのデータが転送されてくると、それを受け取り、さらに、所定の電位まで増幅し、再び、元のページ５５ｂに転送する。このとき、電荷が蓄積された状態で、列セレクタ５７より指定された列のデータを読み出し信号が入力されると、センスアンプ５６は、指定された列のデータを読み出して、出力アンプ５８に出力する。
【００３１】
尚、図５、センスアンプ５６は、１ページ５５ｂ分のセル５５ａの電荷だけしか増幅できない構成となっている。このため、リフレッシュ処理、または、読み出し処理のいずれかの１ページ分の処理だけしか処理できないので、セルフリフレッシュタイミング発生器より発生されるリフレッシュ信号、または、行セレクタ５３より発生される読み出し信号は、これらの処理が、いずれかの行に対して実行されるタイミングとなるように発生されるように図示しないＣＰＵにより制御される。また、センスアンプ５６は、複数のページ（行）に対して、リフレッシュ処理、または、読み出し処理を同時に並列処理できるよう複数に設けるようにしても良い。
【００３２】
列アドレスラッチ５２は、メモリコントローラ３０から入力されるＣＡＳ信号を受信すると、動作状態をオンにし、メモリバンク５５上のセル５５ａの位置を示すアドレスの列の情報を列セレクタ５７に出力する。列セレクタ５７は、列アドレスラッチ５２より入力された列に対応するセンスアップ５６上のデータの読み出し信号をセンスアップ５６に出力し、出力アンプ５８に読み出させる。出力アンプ５８は、入力された電荷をさらに倍増して、メモリコントローラ３０を介してＣＰＵにデータを出力する。
【００３３】
次に、ＣＰＵからの指令によりメモリコントローラ３０がメモリバンク５５のセル５５ａのデータを読み出す動作について説明する。例えば、ＣＰＵからの指令により、メモリコントローラ３０がＤＲＡＭのメモリバンク５５の６行４行目のセル５５ａのデータを読み出そうとする場合、ＣＰＵは、メモリコントローラ３０に第６行第４列目のセル５５ａのデータを読み出すように指令する。メモリコントローラ３０の制御信号発生部は、この指令を受け取ると、ＲＡＳ信号を行アドレスラッチ５１に出力した後、対応するアドレスの信号を行アドレスラッチ５１、および、列アドレスラッチ５２に出力する。行アドレスラッチ５１は、ＲＡＳ信号を制御信号発生部より受け取ると、その動作をオンにし、続けて受信されるアドレス情報の行の情報を行セレクタ５３に出力する。従って、今の場合、「第６行目」という情報が、行セレクタ５３に出力される。
【００３４】
行セレクタ５３は、行アドレスラッチ５１から入力された行の情報に基づいて、その行に対応するページ５５ｂのセル５５ａの電荷をセンスアンプ５６に転送させる読み出し信号を出力する。すると、今の場合、メモリバンク５５上の図中実線で囲まれた第６行目のページ５５ｂのセル５５ａの電荷が、センスアンプ５６に出力される。センスアンプ５６は、転送されてきた電荷の電荷量を所定の値まで増幅させる。
【００３５】
このとき、制御信号発生部は、ＣＡＳ信号を列アドレスラッチ５２に出力すると共に、アドレス信号を行アドレスラッチ５１、および列アドレスラッチ５２に出力する。列アドレスラッチ５２は、ＣＡＳ信号を制御信号発生部より受け取ると、その動作をオンにし、続けて受信されるアドレス情報の列の情報を列セレクタ５３に出力する。従って、今の場合、「第４列目」という情報が、列セレクタ５７に出力される。
【００３６】
列セレクタ５７は、入力された列の情報に基づいて、その列に対応するセンスアンプ５６で増幅された電荷を出力アンプ５８に転送させる読み出し信号を出力する。すなわち、今の場合、センスアンプ５６は、この読み出し信号に基づいて、図中実線で囲まれた第４列目のセル５５ａの電荷が、出力アンプ５８に出力される。出力アンプ５８は、転送されてきた電荷の電荷量を転送に必要な所定の値まで増幅させた後、メモリコントローラ３０を介してＣＰＵにデータを出力する。尚、この後、センスアンプ５６は、増幅した第６行目のページ５５ｂの電荷を、再びメモリバンク５５上の元のセル５５ａに戻す。従って、データの読み出しがなされた（今の場合、第６行目）ページ５５ｂ上の８個のセル５５ａは、充電電荷量が元の状態（フルチャージ状態）に戻されている。
【００３７】
次に、図７を参照しながら、本発明のメモリ装置を搭載したＰＤＡ（Ｐｅｒｓｏｎａｌ　Ｄｉｇｉｔａｌ　Ａｓｓｉｓｔａｎｃｅ）の例について説明する。このＰＤＡは図示しない液晶表示部やタッチパネルなどに接続されるＰＤＡコア部６０を有しており、このＰＤＡコア部６０には、所要の情報処理手順を進めるＣＰＵ６１やコプロセッサ６２が配設されている。ＣＰＵ６１はバスライン６６に接続されており、このバスライン６６を介して低速な回路部への接続部となるバスブリッジ６７、高速な描画を実現するグラフィックエンジン６３、画像の取り込みを行うカメラとの接続のためのカメラインターフェイス６５、液晶表示部への信号の送受信を行うＬＣＤ（Ｌｉｑｕｉｄ　Ｃｒｙｓｔａｌ　Ｄｉｓｐｌａｙ）コントローラ６４などが接続されている。
【００３８】
バスブリッジ６７には、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ　Ｓｅｒｉａｌ　Ｂｕｓ）コントローラ８１、Ｉ／Ｏ用のＩ／Ｏバス８２、タッチパネルインターフェイス８３、キーボードやジョグダイヤル、発光ダイオードなどのインターフェイス８４などの回路が接続され、更にクロック信号ＣＬＫｖとその周波数情報Ｉｎｆｑを出力する周波数制御部７６もバスブリッジ６７に接続されている。
【００３９】
前述のバスライン６６には、更に情報記憶デバイスであるエンベデットＤＲＡＭ（ｅＤＲＡＭ）７１及びＤＲＡＭコントローラ７２が接続するように構成され、さらに外部メモリコントローラ７３も接続する。ＤＲＡＭコントローラ７２は、エンベデットＤＲＡＭ７１に対する制御信号を送る回路部であり、特に本実施の形態では、例えば周波数制御部７６から可変とされるクロック信号ＣＬＫｖの周波数情報Ｉｎｆｑが供給される。ＤＲＡＭコントローラ７２は周波数情報Ｉｎｆｑを用いデコードなどの演算処理を行い、クロック信号ＣＬＫｖの周波数が変わったときでもエンベデットＤＲＡＭ７１の最適な処理を行う。これらエンベデットＤＲＡＭ７１とＤＲＡＭコントローラ７２からなるメモリシステム４１では、クロック信号ＣＬＫｖの周波数が変わった際に、周波数情報Ｉｎｆｑに応じた処理で余分な待ち時間を省いた高速な処理が可能である。
【００４０】
また、メモリシステム４１だけではなく、外部メモリコントローラ７３についても可変とされるクロック信号ＣＬＫｖの周波数情報Ｉｎｆｑを供給することができる。外部メモリコントローラ７３は、外部メモリバスを介して接続するＲＯＭ７４やＳＤＲＡＭ７５に対する制御信号を送出する回路である。この外部メモリコントローラ７３でも周波数情報Ｉｎｆｑが用いられてデコードなどの演算処理を行い、クロック信号ＣＬＫｖの周波数が変わった際にＲＯＭ７４やＳＤＲＡＭ７５での余分な待ち時間を省いた最適な処理を行う。これら外部メモリコントローラ７３からなるコントローラ部４２と、ＲＯＭ７４及びＳＤＲＡＭ７５からなるメモリ部４３とでメモリシステムが構成され、前述のメモリシステム４１と同様に高速な処理が実現される。なお、上述の構成例では、ＤＲＡＭコントローラ７２と外部メモリコントローラ７３の両方が周波数情報Ｉｎｆｑを用いて余分な待ち時間を省いた高速な処理をするものとしているが、どちらか一方だけがそのような周波数情報Ｉｎｆｑを用いて高速化を図るものであっても良い。また、外部メモリコントローラ７３に接続するメモリとしてＲＯＭ７４やＳＤＲＡＭ７５は例示に過ぎず他のメモリや他の信号処理素子などであっても良い。更に、外部メモリコントローラ７３とＤＲＡＭコントローラ７２にそれぞれ供給される周波数情報Ｉｎｆｑも同じものであっても良く、異なるクロック信号を用いる場合などでは異なる周波数情報Ｉｎｆｑを用いるようにしても良い。
【００４１】
次に、図８及び図９を参照して、本実施の形態のメモリ装置における情報処理方法についてその手順を追って説明する。このような情報処理方法は、例えばメモリーコントローラーのハードウェアの動作の一例を示すものであり、更には、例えば、本発明の情報処理装置がマイコンなどの形式である場合には、所要の媒体形式で供給したプログラムを所定のコントローラに読み込んで実行することも可能である。
【００４２】
先ず、主なプログラムの流れである図８の流れについて説明する前に、図９のサブルーチン＃１の流れについて説明する。サブルーチン＃１が開始した後では、手順Ｓ２１では既に該当する制限を満たしたか否かが判断される。該当する制限とは、例えばそのメモリの性能に依存する制限であるが、ＳＤＲＡＭの時間パラメータ｛Ｔｒａｓ，　Ｔｒｃｄ，　Ｔｒｐ｝が｛４０ｎｓ，２０ｎｓ，２０ｎｓ｝であった場合には、コマンド発行の対象にかかる時間が既に経過したか否が判断される。既に該当する制限を満たした場合（ＹＥＳ）には、サブルーチン＃１から図８のプログラムルーチンに戻る。
【００４３】
手順Ｓ２１では既に該当する制限を満たしていない場合（ＮＯ）には、手順Ｓ２２に進み待ち時間レジスタがリセットされる。この待ち時間レジスタがリセットされた後、手順Ｓ２３でレジスタの値に例えば次順のクロックの周波数状態の周期の値、或いはそれに比例した数値を加算する。ここで該加算処理に周波数情報Ｉｎｆｑが用いられる。この加算処理によって、次順のクロックの周波数状態を反映した待ち時間レジスタが形成され、次の手順Ｓ２４で該待ち時間レジスタの値がコマンド発行のための待ち時間を満たしたか否かが判断される。この手順Ｓ２４で待ち時間レジスタの値がコマンド発行のための待ち時間を満たした場合（ＹＥＳ）では、前述の手順Ｓ２１と同様にサブルーチン＃１から図８のプログラムルーチンに戻る。手順Ｓ２４で待ち時間レジスタの値がコマンド発行のための待ち時間を満足していない場合（ＮＯ）では、手順Ｓ２５に進み、１クロック待つことになる。この１クロックの待機の後、手順Ｓ２３に戻り、再びレジスタの値に例えば現在の周波数状態の周期の値、或いはそれに比例した数値を加算し、同様の処理を行う。
【００４４】
このように図９のサブルーチン＃１の各手順からは制御すべきメモリの制限である時間パラメータとの比較が行われ、制限が満たされた状態では次のクロックまで待つことなく信号処理が進められることになる。従って、余分な待ち時間を省いた高速な処理が可能である。手順Ｓ２３での処理には、現在の周波数状態の周期の値、或いはそれに比例した数値が加算され、該加算処理には周波数情報Ｉｎｆｑが有効に用いられる。
【００４５】
図８はコントローラにおける主なプログラムの流れを示す図であり、プログラムの開始後、コントローラがＣＰＵからリクエストを受信したものとする（手順Ｓ１１）。すると、手順Ｓ１２で次に読む又は書くアドレスとＤＲＡＭの該当するセンスアンプの現在の状態が調査され、その結果に応じて、異なる処理を開始するようにジャンプがなされる。
【００４６】
手順Ｓ１２でセンスアンプに別のロウアドレスのデータが入っている場合では、手順Ｓ１３に進みＲＡＳアクティベート時間Ｔｒａｓに関する処理が進められる。このＲＡＳアクティベート時間Ｔｒａｓに関する処理は、先に図９で示したサブルーチン＃１が用いられる。基本的に図９のサブルーチン＃１は時間待ちのルーチンであり、所要時間の時間待ちが終了した時点で手順Ｓ１４に進み、プリチャージのコマンドを発行する。ＤＲＡＭ側では、プリチャージのコマンドを受け、センスアンプに存在しているデータを所定の各メモリセルに充電する。
【００４７】
このプリチャージのコマンドを発行した後、手順Ｓ１５に進み、プリチャージ時間Ｔｒｐに関する処理が進められる。このプリチャージ時間Ｔｒｐに関する処理にも先に図９で示したサブルーチン＃１が用いられる。同様にサブルーチン＃１は時間待ちのルーチンであり、所要時間の時間待ちが終了した時点で手順Ｓ１６に進み、アクティベートのコマンドを発行する。ＤＲＡＭ側では、アクティベートのコマンドを受け、所定のアドレスにかかる各メモリセルのデータをセンスアンプに読み出し増幅する。
【００４８】
このアクティベートのコマンドを発行した後、手順Ｓ１７に進み、ＲＡＳ−ＣＡＳ遅延時間Ｔｒｃｄに関する処理が進められる。このＲＡＳ−ＣＡＳ遅延時間Ｔｒｃｄに関する処理にも先に図９で示したサブルーチン＃１が用いられる。サブルーチン＃１は時間待ちのルーチンであることから、所要時間の時間待ちが終了した時点で手順Ｓ１８に進み、リード若しくはライトのコマンドを発行する。ＤＲＡＭ側では、リード若しくはライトのコマンドを受け、所定のアドレスにかかる各メモリセルのデータをセンスアンプのノードから読み出し或いはセンスアンプのノードに対して書き込みする。この信号が読み出され或いは書き込まれることになる。続いて、手順Ｓ１９に進み、次のリクエストの待機状態に入る。
【００４９】
手順Ｓ１２でセンスアンプにデータが入っていない場合では、プリチャージ動作が不要となる。従って、手順Ｓ１３がスキップされ、プリチャージの発行（手順Ｓ１４）も省略される。センスアンプにデータが入っていない場合、手順Ｓ１２から手順Ｓ１５に進み、そこからプリチャージ時間Ｔｒｐに関する処理と、ＲＡＳ−ＣＡＳ遅延時間Ｔｒｃｄに関する処理とが先に説明した時間待ちのルーチンであるサブルーチン＃１を用いてそれぞれ進められる。最終的に、手順Ｓ１９に進み、次のリクエストの待機状態に入ることは、手順Ｓ１２でセンスアンプに別のロウアドレスのデータが入っている場合と同様である。
【００５０】
最後に、手順Ｓ１２でセンスアンプに入っているデータのロウアドレスと当該リード又はライトの動作にかかるデータのロウアドレスが一致する場合、プリチャージ動作のみならずアクティベート動作も不要となる。従って、手順Ｓ１３から手順Ｓ１６までがスキップされ、プリチャージの発行（手順Ｓ１４）及びアクティベートの発行（手順Ｓ１６）も省略される。従って、手順Ｓ１２から手順Ｓ１７に進み、ＲＡＳ−ＣＡＳ遅延時間Ｔｒｃｄに関する処理が時間待ちのルーチンであるサブルーチン＃１を用いてそれぞれ進められる。なお、最終的に手順Ｓ１９に進み、次のリクエストの待機状態に入ることは、手順Ｓ１２でセンスアンプに別のロウアドレスのデータが入っている場合と同様である。
【００５１】
このように本実施の形態の情報処理装置では、リード又はライトにかかるアドレスと、センスアンプに残っているデータのアドレスとの比較が行われ、一致する場合はそのデータがそのまま利用されることから、高速な読み出しや書き込みが実現されることになる。また、コマンド発行のタイミング制御には、図９で示した時間待ちプログラムが利用されることになり、その時間待ちの計算には周波数情報Ｉｎｆｑが用いられることから、余分な待ち時間を省いた高速な処理が実現されることになる。また、換言すれば、高速動作を実現しながらも、待機時やスリープモード時などの期間では、ゆっくりとしたクロックでも確実に動作することになり、逆に全体として消費電力を十分に抑えることができることになる。なお、上述した一連の処理はハードウェアで実行させることも可能であるが、ソフトウェアにより実行させることも可能である。
【００５２】
なお、上述の実施の形態においては、主にメモリなどの記憶素子のコントローラに周波数情報Ｉｎｆｑを読み取り制御を調整する機構を設けたものとして説明しているが、これに限定されず、他の信号処理素子や回路などに可変クロックが供給される場合であっても良く、その可変クロック信号の周波数情報を演算処理することで、必要な待ち時間の計算などにより最適化された情報処理を行う回路であっても良い。
【００５３】
また、上述の実施の形態においては、次のクロックの周波数状態に基づいて待ち時間の計算などの処理が行われているが、図３に示すように数回先のクロックの周波数情報を既に得ている場合には、予め演算するように構成しても良い。すなわち、図１０の（Ａ）に示すように、ｎ番目のクロックの時点でｎ＋２番目のクロックの周波数情報（例えば２０ｎｓ）が得られる場合には、そのｎ＋２番目のクロックの周波数情報を用いて演算可能である。また、上述の図８、図９のフローチャートでは、次順のクロック時の可否を現在の周波数情報を用いて１つ前のクロック時に判断するようにしているが、これに限らず、次々順のクロック（ｎ＋２）時の可否を次順のクロック（ｎ＋１）に対する周波数情報を用いて２つ前のクロック時に予め判断するようにしても良い。例えば図１０の（Ｂ）に示すように、Ｔｒａｓ＝４０ｎｓの場合に、この期間を満たすか否かの判断を次順のクロック（ｎ＋１）に対する周波数情報を用いて２つ前のクロック時（ｎ番目のクロック）に予め判断することも可能である。また、次順のクロックの可否を次順のクロックに対する周波数情報を用いて予め判断するようにしても良い。更には、（ｍ−１）（ｍは自然数）クロック先のリクエストを予め受信でき、かつ（ｍ−１）クロック先の周波数情報をも予め得ることができるような場合には、数クロック前に判断するようにしても良い。
【００５４】
更に、上述の実施の形態においては、周波数情報Ｉｎｆｑを取得する構成部を周波数制御部として説明したが、これ限らず、ＣＰＵなどの周波数を変化させる指令を出す処理部から直接周波数情報Ｉｎｆｑを取得するようにしても良い。また、本実施の形態が搭載される電子機器もＰＤＡやパーソナルコンピュータに限定されず、プリンターやファクシミリ、パソコン用周辺機器、電話機、テレビジョン受像機、画像表示装置、通信機器、携帯電話機、カメラ、ラジオ、オーディオビデオ機器、扇風機、冷蔵庫、ヘアドライヤー、アイロン、ポット、掃除機、炊飯器、電磁調理器、照明器具、ゲーム機やラジコンカーなどの玩具、電動工具、医療機器、測定機器、車両搭載用機器、事務機器、健康美容器具、電子制御型ロボット、衣類型電子機器、各種電動機器、車両、船舶、航空機などの輸送用機械、家庭用若しくは事業用発電装置、その他の用途に使用できる種々の電子機器に搭載可能である。
【００５５】
【発明の効果】
本発明の情報処理装置によれば、クロック周波数の変化時に周波数情報Ｉｎｆｑが時間待ちの計算などの演算処理に用いられる。このため余分な待ち時間を省いた極めて高速な処理が実現されることになり、換言すれば、高速動作を実現しながらも、待機時やスリープモード時などの期間では逆に消費電力を抑えることができることになる。従って、ＰＤＡやパーソナルコンピュータに使用した場合では、高速動作と低消費電力の双方を実現できることになる。
【図面の簡単な説明】
【図１】本発明の情報処理装置の一例を示すブロック図である。
【図２】メモリ装置の動作を説明するタイムチャートであって、（Ａ）は固定クロックの場合の動作、（Ｂ）は可変なクロック周波数の信号にそのまま固定したタイミングで動作させる場合の動作、（Ｃ）は周波数情報から計算する場合の動作のそれぞれタイムチャートである。
【図３】周波数情報の例を示すタイムチャートであって、（Ａ）は周波数情報が現在の動作クロック信号ＣＬＫｖの周波数を示す場合のタイムチャートであり、（Ｂ）は周波数情報が動作クロック信号ＣＬＫｖの周波数の変化に先行して次のクロックの周波数を指標する場合のタイムチャートである。
【図４】周波数情報のエンコード方法の例を示すテーブルであって、（Ａ）は２ビットで指標する例であり、（Ｂ）は周期に比例した値のデータを用いる例である。
【図５】本発明の情報処理装置の一例として、メモリコントローラとＳＤＲＡＭを用いた場合のブロック図である。
【図６】図５のＳＤＲＡＭの信号とコマンドの対応表の一例を示すテーブルである。
【図７】本発明の情報処理装置の一例として、ＰＤＡにメモリコントローラとメモリを組み込んだ例を示すブロック図である。
【図８】本発明の情報処理方法の一例として、ＳＤＲＡＭにおいてセンスアンプのデータにかかるアドレスの一致を見ながら処理する場合の流れ図である。
【図９】本発明の情報処理方法の一例として、待ち時間の演算処理を周波数情報に基づいて行う場合のサブルーチンの一例を示す流れ図である。
【図１０】本発明の情報処理装置の一例における他の情報処理方法の例を示すタイムチャートである。
【符号の説明】
１１　メモリ
１２　メモリコントローラ
１３　周波数制御部
３０　メモリコントローラ
３１　メモリユニット
６１　ＣＰＵ
６６　バスライン
７１　エンベデットＤＲＡＭ
７２　ＤＲＡＭコントローラ
７３　外部メモリコントローラ
７４　ＲＯＭ
７５　ＳＤＲＡＭ
７６　周波数制御部
Ｉｎｆｑ　周波数情報
ＣＬＫｖ　可変クロック信号

Claims

周波数が可変とされる同期クロックの周波数情報が演算処理される周波数情報演算部と、前記同期クロックが動作用のクロックとして供給されると共に前記周波数情報演算部で演算処理された結果に応じたタイミングで情報処理を行う情報処理部とを有することを特徴とする情報処理装置。
前記周波数情報演算部における同期クロックの周波数情報についての前記演算処理は、前記同期クロックが供給された状態における情報処理のタイミングを得るための時間を算出する処理であることを特徴とする請求項１記載の情報処理装置。
前記同期クロックの周波数情報は、現在若しくは時間的に後となる周波数情報であることを特徴とする請求項１記載の情報処理装置。
前記周波数情報の演算処理はコード化された前記周波数情報をデコードすることで行われることを特徴とする請求項１記載の情報処理装置。
前記周波数情報の演算処理は、前記周波数情報の周波数に対応した信号周期を加算処理することで行われることを特徴とする請求項１記載の情報処理装置。
周波数が可変とされる同期クロックの周波数情報が演算処理される周波数情報演算部と、前記同期クロックが動作用のクロックとして供給されると共に前記周波数情報演算部で演算処理された結果に応じたタイミングを利用して情報記憶動作を行う情報記憶部とを有することを特徴とする情報記憶装置。
前記情報記憶部は、電荷を蓄積することでデータを格納できる複数のメモリセルを有し、前記情報記憶動作は前記メモリセルの一部から増幅器までの電荷の取出し動作、前記増幅器についての入出力動作、及び前記増幅器から前記メモリセルに対して電荷を蓄積させる動作の少なくとも１つを含むことを特徴とする請求項６記載の情報記憶装置。
前記メモリセルはメモリ本体部に形成され、前記周波数情報演算部は、前記メモリ本体部を制御するメモリ制御部に形成されることを特徴とする請求項７記載の情報記憶装置。
前記周波数情報の演算処理はコード化された前記周波数情報をデコードすることで行われることを特徴とする請求項６記載の情報記憶装置。
前記周波数情報の演算処理は、前記周波数情報の周波数に対応した信号周期を加算処理することで行われることを特徴とする請求項６記載の情報記憶装置。
周波数が可変とされる同期クロックの周波数情報を発生させる周波数制御部と、前記周波数情報が演算処理される周波数情報演算部と、前記同期クロックが動作用のクロックとして供給されると共に前記周波数情報演算部で演算処理された結果に応じたタイミングを利用して情報記憶動作を行う情報記憶部とを有することを特徴とする情報記憶装置。
前記周波数制御部は、中央演算処理装置から指令に基づき同期クロックの周波数を変化させ、その同期クロックの現在又は時間的に後となる周波数についての周波数情報を出力することを特徴とする請求項１１記載の情報記憶装置。
周波数が可変とされる同期クロックの周波数情報を演算処理する手順と、情報処理を行う情報処理部に対して前記同期クロックを動作用のクロックとして供給すると共に前記演算処理された結果に応じたタイミングで前記情報処理を進める手順とを有することを特徴とする情報処理方法。
前記情報処理は、電荷を蓄積することでデータを格納できる複数のメモリセルに対する情報記憶動作を含み、該メモリセルの一部から増幅器までの電荷の取出し動作、前記増幅器についての入出力動作、及び前記増幅器から前記メモリセルに対して電荷を蓄積させる動作の少なくとも１つを含むことを特徴とする請求項１３記載の情報処理方法。
周波数が可変とされる同期クロックの周波数情報を演算処理する手順と、情報処理を行う情報処理部に対して前記同期クロックを動作用のクロックとして供給すると共に前記演算処理された結果に応じたタイミングで前記情報処理を進める手順とを実行することを特徴とする情報処理プログラム。
前記情報処理は、電荷を蓄積することでデータを格納できる複数のメモリセルに対する情報記憶動作を含み、該メモリセルの一部から増幅器までの電荷の取出し動作、前記増幅器についての入出力動作、及び前記増幅器から前記メモリセルに対して電荷を蓄積させる電荷の蓄積動作の少なくとも１つを含むことを特徴とする請求項１３記載の情報処理プログラム。