JP2005141866A

JP2005141866A - メモリ制御装置および電子装置

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Publication number: JP2005141866A
Application number: JP2003379181A
Authority: JP
Inventors: Yuji Kurotsuchi; 勇二黒土; Yoshihiro Ohira; 祥広大平
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2003-11-07
Filing date: 2003-11-07
Publication date: 2005-06-02
Anticipated expiration: 2023-11-07
Also published as: TW200523732A; WO2005045679A1; CN100371911C; US20060018185A1; JP4114749B2; KR20060106625A; CN1720506A

Abstract

【課題】同期型メモリを制御するためには、同期信号が必要であり、大抵の場合クロック信号を利用した。その結果、消費電力等で改善の余地が認められた。
【解決手段】同期信号生成回路２２は非同期型のアクセス信号から同期型メモリのための同期信号を生成する。主アクセス回路２４は、同期信号に対して必要なタイミング関係を満たすコマンドを生成する。副アクセス回路２６は、ホストＣＰＵ以外のデータ処理主体に対し、アクセス信号の生成を代行する。ＲＡＭ３０は、同期型メモリである。同期信号生成回路２２および副アクセス回路２６において、同期型のアクセス信号が生成されるため、外部からは非同期型のメモリを制御しているようにみえながら、効果的に同期型メモリへのアクセスが保証される。
【選択図】図２

Description

この発明は、メモリ制御装置と電子装置に関し、特に、アクセスのために同期信号を要する同期型メモリの制御装置と、その装置を利用した電子装置に関する。

ＤＲＡＭ（ダイナミックランダムアクセスメモリ）は大容量化に向くため、コンピュータその他の電子装置のメインメモリとして広く利用されている。歴史的にみれば、当初、ＤＲＡＭはアクセスの際にクロックその他の同期信号を必要としない非同期型が主流であったが、ＣＰＵ等のアクセス主体の動作周波数の高まりとともに非同期制御が困難になり、同期型が開発され、普及している。同期型のＤＲＡＭの制御において、リードサイクルであればアクセスタイムを確保する間隔で同期信号のエッジを順次アクティブにしてやることでデータを順次読み出すことができる。ライトサイクルも同様に、同期信号の制御により、データを順次書き込むことができる。したがって、比較的多量のデータをシーケンシャルにリードライトするアプリケーション、例えばマルチメディア系の処理やＣＰＵが利用する大規模なプログラムの実行の高速化にとって、同期型のＤＲＡＭは非常に有用である。なお、特許文献１、２には、デュアルポートメモリを利用してデータ転送を改善する提案がなされている。
特開平１−６１１３３号公報特開昭６３−３０２６５４号公報

同期型のＤＲＡＭをはじめとする同期型メモリ（以下単に「同期型メモリ」と総称する）はアクセス高速化を容易にするものであるが、その反面、同期信号のもととなるクロック信号が必要になる。アクセスを高速化するためには、より高い周波数のクロック信号がいる。高速なクロック信号の利用は、消費電力の増加、不要輻射ノイズの増加、配線引き回しの困難、レーシングによる誤動作回避の困難など、概して好ましくない効果を伴う。

本発明はこうした課題に鑑みてなされたものであり、その目的は、クロック信号を用いないか、または最低限の利用にとどめつつ同期型メモリを制御することの可能なメモリ制御装置およびその装置を用いた電子装置を提供することにある。

本発明のメモリ制御装置は、アクセスのために同期信号を要しない非同期型メモリ（以下単に「非同期型メモリ」という）を想定するアクセス主体から出力される非同期型アクセス信号を入力し、当該非同期型アクセス信号の変化点をもとに、アクセスのために同期信号を要する同期型メモリのための同期信号を生成する同期信号生成回路と、生成した同期信号に対して、前記同期型メモリが必要とするタイミング条件を満たすよう前記非同期型アクセス信号を加工して同期型アクセス信号を生成する主アクセス回路とを有する。

「アクセス主体」は例えばホストＣＰＵであり、別の観点では、非同期型アクセス信号を単に固定的なレベル信号、すなわちレジスタで切り換えるなどしない限り「１」または「０」を保持する信号としてでなく、コマンド信号のように所定のタイミングで自ら変化する信号を生成する回路である。そのタイミングを利用すれば、同期信号の生成が比較的容易になる。以上の構成によれば、非同期型アクセス信号から同期信号が生成されるため、クロック信号が不要となり、前述の課題を解決できる。なお、クロック信号を利用しない場合、アクセスサイクルがクロックの周期の整数倍である必要がなく、アクセスサイクルを必要最小限の長さにすることも可能になる。

このメモリ制御装置はさらに、前記のアクセス主体とは異なるデータ処理主体のために、同期型メモリに対するアクセス権を獲得するアービタ回路と、そのデータ処理主体のために同期型メモリに対するアクセス信号を生成する副アクセス回路とを備えてもよい。また、この副アクセス回路は、クロック信号を利用して同期型メモリに対するアクセス信号を生成してもよい。

「データ処理主体」は、インテリジェントな主体ではなく、単にデータの授受がなされる機能ユニットのようなものでもよい。その場合、その機能ユニットは非同期型アクセス信号を自ら生成できなかったり、できても、単に固定的なレベル信号として出力する程度であったりする。その場合、同期信号を生成するためのタイミングの契機が存在しないため、このときに限り、クロック信号を利用してもよい。いずれにしても、この構成によれば、データ処理主体のために同期型メモリへのアクセスを実施できるので、同期型メモリの用途を広げるとともに、ユーザの利便性が高まる。

前記の同期信号生成回路は、リードサイクルにおいては、前記変化点から比較的短い時間をおいて有効な同期エッジが発生するよう同期信号を生成し、ライトサイクルにおいては、前記変化点から比較的長い時間をおいて有効な同期エッジが発生するよう同期信号を生成してもよい。同期型メモリにおいては、同期エッジの発生タイミングでリードまたはライト動作が確定することが多い。この構成では、リード動作の確定が早くなるため、リードサイクルを短くすることができる。一方、ライト動作の確定を遅らせることができるため、ライトデータのセットアップタイムを長くとることができる。

本発明の別の態様は、電子装置に関する。この電子装置は、ホストＣＰＵと、メモリ制御装置と、撮像ユニットと、表示ユニットとを備え、前記メモリ制御装置は、アクセスのために同期信号を要する同期型メモリと、前記ホストＣＰＵから非同期型アクセス信号を入力し、当該非同期型アクセス信号から前記同期信号を生成することにより、前記同期型メモリが必要とする同期型アクセス信号を生成する回路と、前記撮像ユニットにて取得された画像データを入力してこれを前記同期型メモリへ書き込む回路と、前記同期型メモリからデータを読み出し、前記表示ユニットへ表示せしめる回路とを備える。

この構成によれば、メモリ制御装置に関する前述の利点を享受でき、また、同期型メモリの用途の多様化に寄与する。この電子装置は、撮像ユニットを有する、例えば携帯機器のような実装スペースや消費電力上の要請が厳しい用途に好都合である。

本発明のメモリ制御回路によれば、消費電力その他の面で有利である。また、本発明の電子装置によれば、そのメリットを電子装置として享受できる。

図１は実施の形態に係る携帯型電子装置１００の全体構成を示す。携帯型電子装置１００はホストＣＰＵ１２、カメラモジュール１４、ＬＣＤユニット１６、メモリ制御装置２０を備え、メモリ制御装置２０がホストＣＰＵ１２、カメラモジュール１４、ＬＣＤユニット１６のために、メモリ制御装置２０の内蔵するメモリ（図示せず）に対するアクセスを制御する。カメラモジュール１４は、図示しないＣＣＤを備え、撮像によって得られたデータを適宜メモリ制御装置２０のメモリへ格納する。メモリ制御装置２０は、そのためのメモリライト制御を実行する。ＬＣＤユニット１６は、メモリ制御装置２０のメモリから読み出され、必要な変換が加えられたデータを順次表示する。

この構成において、ホストＣＰＵ１２は自らメモリアクセスのための信号を生成するが、その信号は非同期型メモリを想定するものとし、したがって、クロック信号などの同期信号は発生しないとする。一方、メモリ制御装置２０が内蔵するメモリは同期型メモリとし、そのアクセスのためには当然同期信号を必要とする。従って、メモリ制御装置２０は非同期型アクセス信号を同期型のアクセス信号へ変換するブリッジ機能を備える。またそのブリッジ機能は、後述する如く、ホストＣＰＵ１２からのアクセスに対して、外部からクロック信号の入力を必要としない。より具体的には、クロック信号に代えて、ホストＣＰＵ１２が生成する非同期型アクセス信号のエッジを利用して同期信号を内部的に発生する。

カメラモジュール１４は、撮像によって得られたデータを順次メモリ制御装置２０のメモリへ転送する。しかし、カメラモジュール１４はホストＣＰＵ１２のようにインテリジェントな構成ではなく、メモリへアクセスするための信号を自ら生成することはない。このため、メモリ制御装置２０はカメラモジュール１４からのデータを受け入れるべく、カメラモジュール１４に代わってアクセス信号を生成する。その際、ホストＣＰＵ１２からのアクセスとカメラモジュール１４からのデータの受け入れが競合しないよう、メモリ制御装置２０はアービタ機能を有する。

ＬＣＤユニット１６は、メモリ制御装置２０のメモリから変換された表示用データを順次表示する。しかし、ＬＣＤユニット１６もインテリジェントな構成ではなく、メモリへのアクセス信号を自ら生成することはない。そのため、メモリ制御装置２０はＬＣＤユニット１６に対してもアクセス信号の生成を代行する。以上、この携帯型電子装置１００によれば、メモリ制御装置２０が同期型メモリを内蔵し、この同期型メモリにアクセスするホストＣＰＵ１２、カメラモジュール１４およびＬＣＤユニット１６に対して効果的なメモリ制御を実施するため、コンパクトな構成でありながら、メモリの利用効率を高めることができる。また、少なくともホストＣＰＵ１２からの非同期型アクセス信号を同期型アクセス信号へ変換するためにクロック信号を必要としないため、ホストＣＰＵ１２からのアクセスサイクルがクロック信号の周期に拘束されず、ホストＣＰＵ１２およびメモリ制御装置２０の内蔵するメモリの性能を最大限に発揮することができる。なお、カメラモジュール１４からのデータ転送については、カメラモジュール１４が非同期型のアクセス信号すら発生しないため、メモリ制御装置２０において同期信号を生成すべく、本実施の形態では、外部からのクロック信号を利用する。

図２は、メモリ制御装置２０の詳細な内部構成を示す。ここでまず、同図に現れる信号名を説明する。以下の信号名において、末尾にＢがつくものは、アクティブローの信号であり、Ｂがつかない信号はアクティブハイの信号である。
ＷＥＢ：ホストＣＰＵ１２からの非同期のメモリライト信号。
ＲＥＢ：ホストＣＰＵ１２からの非同期のメモリリード信号。
ＥＸＣＬＫ：外部からのクロック信号入力。
ＣＳＢ：副アクセス回路２６にコマンドを書き込むためのチップセレクト信号。
ＣＲＱ／ＣＡＫ：ＣＲＱはカメラモジュール１４からのデータをメモリへ転送するためにカメラモジュール１４から出されるバス要求信号で、ＣＡＫはそのバス要求に対する許可信号。
ＨＬＤ／ＨＬＤＡＫ：ＨＬＤはカメラモジュール１４からのデータ転送中、ホストＣＰＵ１２をホールドさせるための要求信号で、ＨＬＤＡＫはその要求信号に対してホストＣＰＵ１２が実際にホールドされたときアクティブになる信号。
ＨＯＳＴ＿Ｄ：ホストＣＰＵ１２のデータバス。
ＣＡＭ＿Ｄ：カメラモジュール１４から転送されるデータのデータバス。
ＲＣＰ０：ホストＣＰＵ１２からのアクセスのために生成された同期信号。
ＲＲＷ０：ホストＣＰＵ１２からのアクセスのためにＲＣＰ０に対して必要なタイミング関係を示すリードまたはライト信号。
ＲＣＰ１：カメラモジュール１４からのデータのアクセスの際に必要となる同期信号。
ＲＲＷ１：カメラモジュール１４からのアクセスの際に必要となるリードまたはライト信号で、ＲＣＰ１と所定のタイミング関係を満たす信号。
ＣＣＡＭ＿Ｄ：ＣＡＭ＿Ｄに対して所定の処理がなされたデータ信号。
ＲＣＰ：同期型メモリ（以下単に「ＲＡＭ」ともいう）のアクセスに必要な同期信号。
ＲＲＷ：ＲＡＭのアクセスに必要なリードまたはライト信号。
ＲＡＭ＿Ｄ：ＲＡＭのデータバス。
ＬＣＤ＿Ｄ：ＬＣＤに出力すべき表示データのバス。

以上が信号の概要であり、以下信号名をこれらのアルファベットで略記する。なお、ＲＡＭに対するアクセスは、ホストＣＰＵ１２以外にカメラモジュール１４だけでなく、ＬＣＤユニット１６へのデータ出力の際にも発生する。しかしながら、ＬＣＤユニット１６のための処理は、カメラモジュール１４のためのアクセス信号の生成と概略同様であるため、以下ＲＡＭへのアクセスはホストＣＰＵ１２およびカメラモジュール１４の２つの主体からなされるものとして説明を簡略化する。

メモリ制御装置２０の同期信号生成回路２２は、ＷＥＢおよびＲＥＢを入力し、これらの非同期型アクセス信号のエッジタイミングをもとに、ＲＣＰ０を生成する。主アクセス回路２４は、ＷＥＢを入力し、ＲＲＷ０を生成する。同期信号生成回路２２および主アクセス回路２４が、ホストＣＰＵ１２のための信号変換回路である。

副アクセス回路２６は、ＥＸＣＬＫ、ＣＡＫを入力し、これらの信号からＲＣＰ１およびＲＲＷ１を生成する。なお、カメラモジュール１４は自らアクセス信号を生成することができないため、副アクセス回路２６は既知のＤＭＡＣ（ダイレクトメモリアクセスコントローラ）として機能する。そのため、ＤＭＡＣにリード、ライトなどのコマンドや転送バイト数を設定するために、副アクセス回路２６をデバイスとしてセレクトするためにＣＳＢ、ＨＯＳＴ＿ＤおよびＷＥＢが入力されている。但し、ＤＭＡＣの機能自体は既知であるため、以下の説明では適宜省略する。

アービタ３２は、ＲＡＭに対するアクセス主体をホストＣＰＵ１２とカメラモジュール１４の間で切り替えるための調停回路である。アービタ３２は、ＣＲＱが入力されたとき、ホストＣＰＵ１２に対してＨＬＤを出力し、ホストＣＰＵ１２からＨＬＤＡＫが戻されたとき、ＣＡＫをアクティブにする。ＣＡＫは、副アクセス回路２６、第１スイッチ回路２８および第２スイッチ回路３６へ入力される。カメラデータ変換回路３４は、カメラモジュール１４から入力された撮像データに必要な色変換等の処理を施し、変換後のデータを第２スイッチ回路３６へ出力する。

第１スイッチ回路２８は、ＲＡＭに対するアクセス主体がホストＣＰＵ１２であるときは、ＲＣＰ０をＲＣＰとして出力し、ＲＡＭに対するアクセス主体がカメラモジュール１４であるときは、ＲＣＰ１をＲＣＰとして出力する。同様に、ＲＲＷ０およびＲＲＷ１の一方を選択してＲＲＷとして出力する。ＣＡＫがロー、すなわちインアクティブのとき、ＲＣＰ０およびＲＲＷ０がそれぞれＲＣＰおよびＲＲＷとして出力される。ＣＡＫがアクティブのときは逆に、ＲＣＰ１およびＲＲＷ１がそれぞれＲＣＰおよびＲＲＷとして出力される。

第２スイッチ回路３６は、ＣＡＫがインアクティブのときはＨＯＳＴ＿ＤとＲＡＭ＿Ｄのバスを接続し、一方、ＣＡＫがアクティブのときはＣＣＡＭ＿ＤのバスとＲＡＭ＿Ｄのバスを接続する。以上、第１スイッチ回路２８および第２スイッチ回路３６は、それぞれＲＡＭに対するアクセス主体によってコマンド系列およびバス系列の切替を行う。

ＲＡＭ３０は、ＲＣＰの立ち上がりエッジにおいて、ＲＲＷをサンプリングし、ＲＲＷがハイのときはリード動作、一方ローのときはライト動作を実行する。ＬＣＤデータ変換回路３８は、適宜ＲＡＭ３０から読み出されたデータを表示用のデータへ変換し、ＬＣＤ＿ＤとしてＬＣＤユニット１６へ出力する。

図３は、同期信号生成回路２２の内部構成を示す。ＲＥＢはオアゲート５０の一方の入力へ接続され、また遅延ゲート５２へ入力される。遅延ゲート５２の出力はインバータ５４へ入力され、インバータ５４の出力はオアゲート５０の他方の入力へ接続される。オアゲート５０の出力はアンドゲート５６の一方の入力へ接続され、ＷＥＢはアンドゲート５６の他方の入力へ接続される。アンドゲート５６の出力はＲＣＰ０となる。この構成により、同期信号生成回路２２はＷＥＢがアクティブになったときはその信号をそのままＲＣＰへ出力する。一方、ＲＥＢがアクティブになったときは、ＲＣＰ０が一定期間だけローになるようなパルスを生成する。ＲＣＰ０の立ち上がりエッジが同期信号として意味のあるエッジであり、従ってＷＥＢがアクティブになったときは、同期信号は比較的遅いタイミングでアクティブになる。一方、ＲＥＢがアクティブになったときは、同期信号は比較的早いタイミングでアクティブになる。その結果、リードサイクルにおいては、リード動作の確定が早くなるため、リードサイクル全体を短くする効果がある。

図４は、主アクセス回路２４の内部構成を示す。ＷＥＢは遅延ゲート６０へ入力され、遅延ゲート６０の出力がＲＲＷ０となる。この構成によれば、ＷＥＢを遅らせることによってＲＲＷ０が生成されるため、ＲＣＰ０の立ち上がりエッジに対してＲＲＷ０のホールドタイムを確保することができる。

図５は、アービタ３２の内部構成を示す。ＣＲＱはフリップフロップ７０のクロック入力へ接続される。このフリップフロップ７０のデータ入力はプルアップされる。同じくリセットは後述の第１のアンドゲート７６の出力へ接続される。フリップフロップ７０の出力がＨＬＤとなる。

２番目のフリップフロップ７２についても、データ入力はプルアップされる。また、リセットは第１のアンドゲート７６の出力へ接続される。このフリップフロップ７２はネガティブトリガタイプで、そのクロック入力はＣＡＫである。フリップフロップ７２の反転出力は遅延ゲート７４を経て第１のアンドゲート７６の一方の入力へ接続される。第１のアンドゲート７６の他方の入力はシステムリセット信号であるＲＳＴＢを入力する。以上の構成により、１番目のフリップフロップ７０と２番目のフリップフロップ７２は、初期化の際、ＲＳＴＢによってリセットされ、通常はＨＬＤがローになる。しかし、ＣＲＱがハイになると、ＨＬＤがハイになる。ＣＡＫがハイからローへ変化すると、第２のフリップフロップ７２が反応し、その反転出力がローになり、この信号が遅延ゲート７４および第１のアンドゲート７６を経て第２のフリップフロップ７２自身をリセットする。その結果第１のフリップフロップ７０もリセットされ、ＨＬＤがローに戻る。すなわち、第２のフリップフロップ７２はいわゆる自己リセットパルスを生成するために存在する。

第３のフリップフロップ８０は第１のフリップフロップ７０と同じ構成であるが、そのクロック入力はＨＬＤＡＫであり出力はＣＡＫである。第４のフリップフロップ８２は第２のフリップフロップ７２と同じ構成であるが、その反転クロック入力はＣＲＱである。以上の構成により、ＣＲＱがアクティブになると速やかにＨＬＤがアクティブになり、それに応答してＨＬＤＡＫがアクティブになると速やかにＣＡＫがアクティブになる。これによりＲＡＭのアクセス主体がカメラモジュール１４へ切り替わる。逆に、カメラモジュール１４のデータ転送が終了すると、まずＣＲＱがインアクティブになり、これを受けてＣＡＫが速やかにインアクティブになり続いてＨＬＤがインアクティブになる。その結果、ＨＬＤＡＫがインアクティブになり、アクセス主体がホストＣＰＵ１２へ戻る。

図６は、副アクセス回路２６の内部構成を示す。ＣＡＫとＥＸＣＬＫはアンドゲート９０へ入力され、アンドゲート９０の出力がＲＣＰ１となる。フリップフロップ９４のデータ入力にはＨＯＳＴ＿Ｄ０、すなわちＨＯＳＴからのデータの最下位ビットが入力される。フリップフロップ９４のクロック入力はオアゲート９２の出力である。オアゲート９２の入力はＷＥＢおよびＣＳＢである。フリップフロップ９４のリセット入力にはＲＳＴＢが接続され、フリップフロップ９４の出力がＲＲＷ１になる。従って、ＲＣＰ１はＣＡＫがアクティブになっている間、ＥＸＣＬＫがそのまま現れる。一方、フリップフロップ９４はカメラモジュール１４によるデータの転送がリードであるかライトであるかをレジスタによって設定する。オアゲート９２は、このレジスタへの書き込みを実現する。図６の場合、フリップフロップ９４に「１」が書き込まれれば転送がリード、「０」が書き込まれれば転送がライトとなる。

以上の構成による動作を説明する。図７は、アクセス主体がホストＣＰＵ１２であるときのメモリアクセスのタイミングチャートである。ここでは、カメラモジュール１４からのアクセス要求が発生せず、ＣＲＱ、ＨＬＤ、ＨＬＤＡＫおよびＣＡＫがいずれもローのままとなっている。この状態で、まずホストＣＰＵ１２がＲＡＭに対する書き込みを要求する。すなわち時刻ｔ０においてＷＥＢがハイからローへ変化する。その結果、ＲＣＰがハイからローへ変化する。一方、ＲＲＷはＷＥＢから遅延してローになる。ホストＣＰＵ１２から出力されたライトデータはＨＯＳＴ＿Ｄおよび第２スイッチ回路３６を経てＲＡＭ＿Ｄへ現れる。ＲＡＭ３０に対する書き込みはＷＥＢがローからハイへ変化する時刻ｔ１で行われる。より正確には、時刻ｔ１においてＷＥＢがローからハイへ変化し、これを受けてＲＣＰがローからハイへ変化する。ＲＡＭ３０に対する書き込みはこの瞬間にＲＡＭ＿Ｄへ現れていたデータによって実現される。その際、このサイクルがライトサイクルであることが時刻ｔ１においてＲＲＷがローであること（図中点Ｐ）で確定する。

次に、ホストＣＰＵ１２によるリードアクセスを説明する。ホストＣＰＵ１２は、時刻ｔ２においてＲＡＭ３０に対するリードアクセスを開始する。すなわち時刻ｔ２でＲＥＢハイからローへ変化する。これを受けて、ＲＣＰに短いローパルスが現れる。ローパルスが終了する時刻ｔ３において、ＲＲＷがサンプリングされ（図中Ｑ）、このサイクルがリードサイクルであることが確定する。その結果時刻ｔ３から所定のアクセスタイムを経てＲＡＭ３０からリードデータが出力される。このリードデータのホストＣＰＵ１２によるサンプリングは時刻ｔ４で行われる。以上が、ホストＣＰＵ１２によるＲＡＭ３０へのリードおよびライトアクセスである。この図からわかる通り、ホストＣＰＵ１２は非同期型アクセス信号を生成するだけであるにもかかわらず、メモリ制御装置２０の作用により同期型メモリであるＲＡＭ３０へのアクセスが実現する。

図８は、カメラモジュール１４からＲＡＭ３０へのアクセスの動作を示すタイミングチャートである。まずＲＳＴＢが初期化の際にローアクティブとなり、初期化が終わるとハイに戻る。これにより、アービタ３２および副アクセス回路２６の回路が初期化される。次に、時刻ｔ０においてカメラモジュール１４からのアクセス要求が発生する。このためＣＲＱが時刻ｔ０でローからハイへ変化し、これを受けてＨＬＤがローからハイへ変化する。ＨＬＤはホストＣＰＵ１２へ出力され、ホストＣＰＵ１２がこれを受けてＨＬＤＡＫを時刻ｔ１でローからハイへ変化させる。これを受けてＣＡＫがローからハイへ変化する。以上の一連のプロセスにより、ＣＡＫがアクティブになるため、メモリアクセス主体がホストＣＰＵ１２からカメラモジュール１４へ移行する。

ＣＡＫがハイになることにより、ＲＣＰにＥＸＣＬＫが現れる。その結果、ＲＣＰが時刻ｔ２においてローからハイへ変化し、これが同期信号のエッジとして機能する。このとき図８ではＲＲＷがハイであるから時刻ｔ２においてこのサイクルがリードサイクルであると確定する（図中点Ｐ）。そのためＲＡＭ３０から出力されたリードデータが時刻ｔ２から所定のアクセス時間を経てＲＡＭ＿Ｄ上で確定する。同様に時刻ｔ３およびｔ４においてＲＣＰが立ち上がりエッジを形成するため、これらの点でリードサイクルが確定し（図中点ＱおよびＲ）、所定のアクセスタイムを経てリードデータが確定している。カメラモジュール１４からのデータのアクセスが終了したとき、ＣＲＱが時刻ｔ５においてハイからローへ変化し、これに応じてＣＡＫがハイからローへ変化し、その結果ＨＬＤがハイからローへ変化する。そののち、ホストＣＰＵ１２が時刻ｔ６においてＨＬＤＡＫをハイからローへ変化させ、アクセス主体がホストＣＰＵ１２へ戻っている。

以上、本発明を実施の形態をもとに説明した。なお、実施の形態は例示に過ぎず、様々な応用例や変形例が存在することは当業者には理解されるところである。以下そうした変形例を挙げる。

実施の形態では、副アクセス回路２６で利用するクロック信号を外部から入力した。しかし、このクロック信号はメモリ制御装置２０内部で例えばリングオシレータなどによって発生させることもできる。その場合、当然ながら外部からのクロック信号の入力が不要となる。

実施の形態では、副アクセス回路２６において、ＣＡＫとＥＸＣＬＫを単純にアンドしてＲＣＰ１を生成した。しかしながら、ＣＡＫとＥＸＣＬＫのタイミング関係によっては、ＲＣＰ１に無用なパルスが発生しうる。その場合、ＣＡＫを一旦フリップフロップなどで受け、ＥＸＣＬＫの立ち上がりまたは立ち下がりエッジによって同期化し、同期化後のＣＬＫを用いてＲＣＰ１を生成すればよい。

実施の形態では、アクセス主体をホストＣＰＵ１２、カメラモジュール１４およびＬＣＤユニット１６とした。しかしながら、これらは例示に過ぎず、これら以外の色々なアクセス主体またはデータ処理主体を想定することができる。たとえば、各種マルチメディア機能ブロックや、ＤＳＰその他の回路または装置が考えられる。

実施の形態では、ＲＡＭ３０としてＤＲＡＭを想定したが、当然これは任意の同期型メモリであってもよく、たとえばＳＲＡＭであってもよい。

実施の形態では、ホストＣＰＵ１２からバス使用権を取得するために、ホストＣＰＵ１２をホールドさせる構成とした。しかし、これ以外にもホストＣＰＵ１２をウエイトさせるなど、いろいろな実現方法がある。

実施の形態に係る携帯型電子装置の全体構成を示す図である。実施の形態に係るメモリ制御装置の内部構成を示す図である。メモリ制御装置の同期信号生成回路の内部構成を示す図である。メモリ制御装置の主アクセス回路の内部構成を示す図である。メモリ制御装置のアービタの内部構成を示す図である。メモリ制御装置の副アクセス回路の内部構成を示す図である。実施の形態に係るメモリ制御装置の動作を示すタイミングチャートである。実施の形態に係るメモリ制御装置の動作を示すタイミングチャートである。

符号の説明

２０メモリ制御装置、２２同期信号生成回路、２４主アクセス回路、２６副アクセス回路、３０ＲＡＭ、３２アービタ、１００携帯型電子装置。

Claims

アクセスのために同期信号を要しない非同期型メモリを想定するアクセス主体から出力される非同期型アクセス信号を入力し、当該非同期型アクセス信号の変化点をもとに、アクセスのために同期信号を要する同期型メモリのための同期信号を生成する同期信号生成回路と、
生成した同期信号に対して、前記同期型メモリが必要とするタイミング条件を満たすよう前記非同期型アクセス信号を加工して同期型アクセス信号を生成する主アクセス回路と、
を有することを特徴とするメモリ制御装置。
前記アクセス主体とは異なるデータ処理主体のために、前記同期型メモリに対するアクセス権を獲得するアービタ回路と、
前記データ処理主体のために前記同期型メモリに対するアクセス信号を生成する副アクセス回路と、
をさらに備えることを特徴とする請求項１に記載のメモリ制御装置。
前記副アクセス回路は、クロック信号を利用して前記同期型メモリに対するアクセス信号を生成することを特徴とする請求項２に記載のメモリ制御装置。
前記同期信号生成回路は、リードサイクルにおいては、前記変化点から比較的短い時間をおいて有効な同期エッジが発生するよう同期信号を生成し、ライトサイクルにおいては、前記変化点から比較的長い時間をおいて有効な同期エッジが発生するよう同期信号を生成することを特徴とする請求項１〜３のいずれかに記載のメモリ制御装置。
ホストＣＰＵと、メモリ制御装置と、撮像ユニットと、表示ユニットとを備え、
前記メモリ制御装置は、
アクセスのために同期信号を要する同期型メモリと、
前記ホストＣＰＵから非同期型アクセス信号を入力し、当該非同期型アクセス信号から前記同期信号を生成することにより、前記同期型メモリが必要とする同期型アクセス信号を生成する回路と、
前記撮像ユニットにて取得された画像データを入力してこれを前記同期型メモリへ書き込む回路と、
前記同期型メモリからデータを読み出し、前記表示ユニットへ表示せしめる回路と、
を備えることを特徴とする電子装置。