JP2001014213A

JP2001014213A - マイクロコンピュータおよびマイクロコンピュータを用いたシステム

Info

Publication number: JP2001014213A
Application number: JP11182904A
Authority: JP
Inventors: Yutaka Yoshida; 吉田　　裕; Tatsuya Kamei; 達也亀井
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1999-06-29
Filing date: 1999-06-29
Publication date: 2001-01-19
Anticipated expiration: 2019-06-29
Also published as: JP3865972B2

Abstract

(57)【要約】【課題】クロックの立ち上がりと立ち下がりでデータ
の取り込み、もしくは書き込みを行なうダブルデータレ
ート（ＤＤＲ）方式のシンクロナスＤＲＡＭとの高速ア
クセスと、実装面積を削減することが可能なプロセッサ
の提供。【解決手段】プロセッサ内部にＤＤＲ−ＳＤＲＡＭを
制御するための手段を設け、プロセッサの動作周波数を
利用して、ＤＤＲ−ＳＤＲＡＭの制御を行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体メモリに接
続されるマイクロコンピュータに関するものであり、特
にダブルデータレート（ＤＤＲ）方式のシンクロナスダ
イナミックランダムアクセスメモリ（ＳＤＲＡＭ）と接
続し、データの読み出しおよびデータの書き込みを行う
マイクロコンピュータに適用して有効な技術に関するも
のである。

【０００２】また、本発明は、前記マイクロコンピュー
タと、前記ダブルデータレート方式のシンクロナスダイ
ナミックランダムメモリとにより構成されたマイクロコ
ンピュータシステムに適用しても有効な技術に関するも
のである。

【０００３】

【従来の技術】ダブルデータレート（ＤＤＲ）方式を採
用するシンクロナスランダムアクセスメモリ（ＳＤＲＡ
Ｍ）にマイクロコンピュータを接続し、メモリからデー
タを読み出し、またはデータの書き込みを行う技術は従
来から用いられている。この場合、マイクロコンピュー
タをＤＤＲ−ＳＤＲＡＭに接続させるための、マイクロ
コンピュータとＤＤＲ−ＳＤＲＡＭとの間に、マイクロ
コンピュータとメモリとは別にＤＤＲ方式のＳＤＲＡＭ
を制御するためのメモリコントローラを接続していた。

【０００４】

【発明が解決しようとする課題】マイクロコンピュータ
とダブルデータレート（ＤＤＲ）方式のメモリとを接続
するために、メモリコントローラをマイクロコンピュー
タとＤＤＲ−ＳＤＲＡＭとは独立して設けた場合、マイ
クロコンピュータとメモリコントローラとの間、及びメ
モリコントローラとメモリとの間でアドレスやデータの
やり取りを行う必要がある。そのため、データやアドレ
スのやり取りをメモリコントローラを介して行っている
分、速度性能を落とすこととなっていた。更に、無駄な
経路を信号が通過するため、消費電力の面でも無駄が生
じていた。上記により、マイクロコンピュータとＤＤＲ
−ＳＤＲＡＭとを組み合わせたマイコンシステムの性能
向上の妨げとなっていた。

【０００５】また、マイクロコンピュータとＤＤＲ−Ｓ
ＤＲＡＭとを一つの半導体基板に形成する場合にも、同
一基板上に形成されたマイクロコンピュータとＤＤＲ−
ＳＤＲＡＭとの外にＤＤＲ方式のメモリを制御するため
のメモリコントローラを接続する必要があり、上述した
如く、性能向上の妨げとなっていた。

【０００６】更に、上記の如くマイクロコンピュータと
ＤＤＲ−ＳＤＲＡＭとの間にＤＤＲ方式のメモリコント
ローラを接続した場合、部品点数が増加し、実装面積が
増大し、コストを下げる上での障害となっていた。

【０００７】本発明の目的は、マイクロコンピュータと
ＤＤＲ方式のメモリコントローラの機能をマイクロコン
ピュータに内蔵することで、マイクロコンピュータとＤ
ＤＲ−ＳＤＲＡＭとの間のデータの読み出しおよび書き
込みの性能の向上を図ったマイクロコンピュータを提供
することである。

【０００８】更に、本発明の目的は、マイクロコンピュ
ータにメモリコントローラを組み込むことで、部品点数
を抑え、実装面積を縮小させることが可能となり、ＤＤ
Ｒ方式のＳＤＲＡＭを使用したシステムを安価に提供す
ることにある。

【０００９】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１０】

【課題を解決するための手段】本発明のうち代表的なも
のの概要を以下に簡単に説明する。

【００１１】本発明では上記目的を達成するために、マ
イクロコンピュータと同一の半導体基板上に、前記マイ
クロコンピュータの中央処理ユニット（ＣＰＵ）から出
力される複数ビットからなるアドレス信号により、ＤＤ
Ｒ−ＳＤＲＡＭからのデータの読み出しとデータの書き
込みを行うためにダブルデータレート方式でメモリを制
御するための各種ストローブ信号を生成し出力するメモ
リ制御手段と、前記中央処理ユニットとメモリ制御手段
とに対してメモリ制御等に必要なクロックを供給するた
めのクロック制御手段とを形成する。

【００１２】具体的には、マイクロコンピュータと同一
の半導体基板上に、メモリ制御のためのアドレス信号の
生成やストローブ信号の生成およびデータの入出力のた
めの基準となる高速な内部クロック信号とメモリへ供給
する低速な外部出力クロック信号とを使用してダブルデ
ータレート方式でメモリからのデータの読み出しおよび
書き込みを行うことを可能にする手段を形成する。

【００１３】上記によりマイクロコンピュータとＤＤＲ
−ＳＤＲＡＭとを直接接続し、マイクロコンピュータと
ＤＤＲ−ＳＤＲＡＭとの間にメモリコントローラを別に
接続させる必要の無いマイクロコンピュータの提供が可
能となる。更に、前記マイクロコンピュータとＤＤＲ−
ＳＤＲＡＭとを直接接続したマイコンシステムの構築が
可能となる。

【００１４】更に、マイクロコンピュータとＤＤＲ方式
のメモリを同一半導体基板上に形成する際、前記半導体
基板外にＤＤＲ方式のメモリコントローラを接続させる
必要の無いマイクロコンピュータやマイコンシステムの
提供が可能となる。

【００１５】以上により、マイクロコンピュータとメモ
リとの間のデータのやりとりの効率が向上し高速なデー
タ転送が可能となり、消費電力の低減も可能となる。更
に、部品点数が少なく、従来よりも小面積で、低コスト
のシステムを提供することが可能となる。

【００１６】

【発明の実施の形態】図１には本発明の代表的な実施形
態の一つを示している。一つの半導体基板に形成された
マイクロコンピュータ（ＭＰＵ：マイクロプロセッサユ
ニット）と、一つの半導体基板上に形成されたダブルデ
ータレート方式のシンクロナスＤＲＡＭ（ＤＤＲ−ＳＤ
ＲＡＭ）２１とが示されている。図では、ＤＤＲ−ＳＤ
ＲＡＭは一つしか示されていないが、一つのマイクロコ
ンピュータに複数のＤＤＲ−ＳＤＲＡＭを接続する構成
であってもよい。

【００１７】図１のマイクロプロセッサユニット内部の
説明を行う。１は２１のＤＤＲ方式のメモリを制御する
メモリインタフェースモジュール、２は中央処理装置
（ＣＰＵ）及びキャッシュメモリ（Ｃａｃｈｅ）とで構
成されたモジュール、３はダイレクトメモリアクセスコ
ントローラ（ＤＭＡＣ）モジュールである。２のＣＰＵ
／Ｃａｃｈｅモジュールと３のＤＭＡＣモジュールは、
１のメモリインタフェースモジュールに向けて、メモリ
に記憶されているデータの読み出し又はメモリにデータ
を記憶させるため、メモリ内の所定メモリセルを指定す
るためのアドレスの他に、アクセス要求も出力する。Ｃ
ＰＵ／Ｃａｃｈｅモジュールがメモリインタフェースモ
ジュールに対して行うアクセス要求としては、メモリか
らのリードとメモリへのライトを行うためのメモリアク
セス要求と、メモリインタフェースモジュール内部のレ
ジスタ６に対するリード／ライトのレジスタアクセス要
求などがある。ＤＭＡＣモジュールがメモリインタフェ
ースモジュールに対して行うアクセス要求としては、メ
モリのリード／ライトを行うためのメモリアクセス要求
がある。

【００１８】上記に示した、ＣＰＵ／Ｃａｃｈｅモジュ
ールからメモリインタフェース内のレジスタ６に対する
レジスタアクセス要求のうち、レジスタへのライト要求
を行う場合、ＣＰＵ／Ｃａｃｈｅモジュールはリクエス
トとしてレジスタライトアクセス要求をメモリインタフ
ェースモジュール内のリクエスト制御部４に出力する。
それと同時に、レジスタ６に書き込むデータを１０３を
介してレジスタ６に出力する。ＣＰＵ／Ｃａｃｈｅモジ
ュールより、レジスタへの書き込みの要求を受けたリク
エスト制御部４はレジスタアクセスリクエスト１０１を
レジスタＲ／Ｗ制御部５に出力する。レジスタアクセス
リクエストを受けたレジスタＲ／Ｗ制御部は、レジスタ
６に対してレジスタ書き込み信号１０２を出力する。上
述した一連の動作により、ＣＰＵ／Ｃａｃｈｅモジュー
ルからレジスタ６に送られるデータがレジスタ６に書き
込まれる。

【００１９】ＣＰＵ／ＣａｃｈｅモジュールがＤＤＲ−
ＳＤＲＡＭに記憶されているデータを必要とした場合、
ＣＰＵ／Ｃａｃｈｅモジュールはリクエストとしてメモ
リアクセス要求とＤＤＲ−ＳＤＲＡＭの所定箇所を指定
するためのアドレスをメモリインタフェースモジュール
内のリクエスト制御部４に出力する。メモリアクセス要
求を受けたリクエスト制御部は、ＣＰＵ／Ｃａｃｈｅモ
ジュールがメモリへのアクセスを要求していることを認
識すると、メモリインタフェースモジュール内の外部バ
ス制御部７にメモリアクセスリクエスト１０４を出力す
る。メモリアクセスリクエストを受けた外部バス制御部
はアドレス制御部８、制御信号生成部９、データ制御部
１０を制御し、ＤＤＲ−ＳＤＲＡＭとのメモリアクセス
を開始する。

【００２０】上述したアドレス制御部８ではあらかじめ
レジスタに記憶されているデータのうちのメモリアドレ
スと、リクエスト制御部４から出力されるリクエストア
ドレス１０７から、メモリへ出力するアドレス情報を生
成する。生成されたアドレスは、ＤＤＲ−ＳＤＲＡＭに
接続されているアドレスバス３４を介してメモリ２１に
転送される。制御信号生成部９では、あらかじめレジス
タ６に記憶されたデータのなかのメモリ情報１０５を外
部バス制御部７を介して受け取り、受け取ったメモリ情
報にしたがってメモリアクセスに必要なメモリ制御信号
３５を生成し、メモリに出力する。メモリ制御信号とし
ては、メモリからのリード／メモリへのライト等をメモ
リに指示するための各種コマンドである。データ制御部
１０は、外部バス制御部７からの指示により、バスデー
タバッファ１１を制御し、ＤＤＲ−ＳＤＲＡＭに接続さ
れたデータバス３６を介して行われる、マイクロプロセ
ッサとメモリとの間のデータの授受の制御を行う。

【００２１】なお、本実施例ではＤＭＡＣモジュールを
内蔵したマイクロプロセッサを用いているが、ＤＭＡＣ
モジュールを内蔵していないマイクロプロセッサでもよ
い。

【００２２】図２では、図１のマイクロプロセッサの中
に形成されているクロック制御部１２の詳細例を示す。
クロック制御部１２は、基準となるクロックを生成する
クロック生成部１３、クロック生成部１３で生成された
クロックの１／２の周波数を生成するクロック分周器１
４とで主に構成される。クロック生成部１３にて生成さ
れたクロックは、本実施例のマイクロプロセッサの基準
クロック、つまり、中央処理ユニット等に供給される内
部クロック３０となる。なお、本実施例では基準クロッ
クはクロック生成部にて生成しているが、外部から供給
されるクロックであっても問題ない。

【００２３】クロック分周器１４は、ラッチ手段１５と
分周器用インバータ１６とで主に構成される。ラッチ１
５の出力を分周器用インバータ１６を通して反転してラ
ッチの入力とし、クロック信号の立ち上がりでデータを
取り込むことで、基準クロックつまり内部クロック１３
に対して１／２の周波数のクロックが生成される。クロ
ック分周器で生成された内部クロックの１／２の周波数
のクロックは、外部クロック３１としてマイクロプロセ
ッサの外部、つまり、ＤＤＲ−ＳＤＲＡＭなどに出力さ
れる。また、クロック分周器で生成された内部クロック
の１／２の周波数のクロックを外部クロック用インバー
タ１７により反転した信号が、反転クロック３２として
外部に出力される。更に、基準クロックの１／２の周波
数のクロックはメモリインタフェースモジュール１内の
外部バス制御部にも送られ、出力コマンド同期化信号３
３として使用される。クロック分周器などの構成は本実
施例の他にも多様な変形例が存在するが、それらについ
ての説明は割愛する。

【００２４】図３にはメモリインタフェースモジュール
１でのコマンド同期タイミングを示す。

【００２５】メモリインタフェースモジュールには、ク
ロック制御部１２から出力される、プロセッサの内部ク
ロックと、前記内部クロックの１／２の周波数のコマン
ド同期化信号３３とが供給されている。コマンド同期化
信号は、プロセッサ外部のＤＤＲ−ＳＤＲＡＭに供給さ
れる外部クロックと同じ周波数で、同じ位相をもったク
ロックである。メモリインタフェースモジュールは、メ
モリが外部クロック３１の立ち上がりで各種コマンドを
受け取れるよう制御する。メモリは、外部クロックがＬ
ＯＷの期間（Ｔ２）にメモリに対して出力されたコマン
ドについては、外部クロックの次の立ち上がりの時点で
受け取ることが可能であるが、外部クロックがＨＩＧＨ
の期間にメモリに対して与えられたコマンドについては
受け取ることが出来ない。そのためコマンド出力可能期
間、つまり外部クロックがＬＯＷのときにのみ制御信号
を出力し、コマンド出力不可期間には制御信号の出力は
しないようにする必要がある。

【００２６】なお、本実施例では、コマンドの出力サイ
クルを内部クロック（３０）の１サイクルとしている
が、コマンド出力サイクルを外部クロック（３１）の１
サイクルとしてもよい。

【００２７】図４にマイクロプロセッサとダブルデータ
レート（ＤＤＲ）方式のシンクロナスＤＲＡＭとの接続
例を示す。ＤＤＲ−ＳＤＲＡＭ２１のアクセスに必要な
メモリ制御信号にはクロック（ＣＬＯＣＫ）、反転クロ
ック（／ＣＬＯＣＫ）、クロックイネーブル信号（ＣＫ
Ｅ）、チップセレクト信号（／ＣＳ）、ロウアドレスス
トローブ信号（／ＲＡＳ）、カラムアドレスストローブ
（／ＣＡＳ）、ライトイネーブル信号（／ＷＥ）、デー
タマスクイネーブル信号（ＤＱＭ）、およびデータスト
ローブ信号（ＤＱＳ）がある。これらのメモリ制御信号
の他には、メモリのアドレスを指定するためのアドレス
（Ａｄｄｒ．）と、マイクロプロセッサとメモリとの間
でやり取りされるデータ（ＤＡＴＡ）とがある。マイク
ロプロセッサは各種制御信号を出力することでダブルデ
ータレートシンクロナスＤＲＡＭに対して、メモリの動
作を規定するための各種コマンドやアドレス、データを
与え、メモリからのリードやメモリへのライトアクセス
を実現する。尚、図面において、アルファベットの上部
に横線が入っている信号、及び、上記においてアルファ
ベットの前に斜線が入っている信号は、信号がＬＯＷレ
ベルになったときに信号が活性化することを示してい
る。

【００２８】図５にはマイクロプロセッサ内のレジスタ
６の概要図を示す。特に制限されないが、本実施形態で
はレジスタ６は３２ビットのレジスタで構成される。Ｔ
ＲＣ０から２、ＴＰＣ０から２、ＲＣＤ０から１、Ｔ
ＲＷＬ２から０にはメモリアクセスのタイミング情報が
設定される。また、ＡＭＸ２から０にはロウアドレスと
カラムアドレスのそれぞれのビット数が設定される。こ
れらのレジスタ６の内容は、使用するＤＤＲ−ＳＤＲＡ
Ｍの種類、動作周波数に合わせて設定することが可能で
ある。

【００２９】図６には、マイクロプロセッサによるＤＤ
Ｒ−ＳＤＲＡＭからのリードアクセス時のタイミングチ
ャート、図７には、マイクロプロセッサにからＤＤＲ−
ＳＤＲＡＭへのライトアクセス時のタイミングチャート
を示している。

【００３０】図６において、プロセッサの内部クロック
の１周期であるＴｒサイクルでＤＤＲ−ＳＤＡＲＭに対
して図示していないＡＣＴＶコマンドを発行する。それ
と伴にロウアドレス（Ｒｏｗ）をアドレス（Ａｄｄ
ｒ．）線を介してメモりに通知する。Ｔｒに続くＴｒｗ
サイクルの立ち上がり、つまり外部クロックの立ち上が
りでメモリはアドレス線を介して印加されているロウア
ドレス（Ｒｏｗ）を取り込む。その後メモリ２１は規定
のサイクルだけ待機する。規定サイクル経過した後、Ｔ
ｃ１サイクルでＲＥＡＤコマンドを発行してカラムアド
レス（ｃ１）を通知し、Ｔｃ２サイクルの開始時、つま
り外部クロックの立ち上がりの際にメモリ２１はアドレ
ス線を介して印加されているカラムアドレス（ｃ１）を
取り込む。その後、メモリに事前に規定されているレイ
テンシに応じた周期、Ｔｃ２、Ｔｃ３を待ってからリー
ドＤＡＴＡのサンプリングを行なう。なお、本実施例で
はメモリのバースト長を４としているためＴｃ１サイク
ルでＲＥＡＤコマンドを発行した４サイクル後に、後続
のコマンドとしてオートプリチャージつきリードコマン
ドであるＲＥＡＤＡコマンドを発行し、プリチャージを
実行している。

【００３１】メモリへの書き込みの際のタイミングを示
している図７についても、ＴｒサイクルでＡＣＴＶコマ
ンドを発行し、アドレス線（Ａｄｄｒ．）を介してメモ
リに対してロウアドレスを供給する。メモリへ供給され
る外部クロックの、Ｔｒに続く次のサイクルであるＴｒ
ｗの立ち上がりで、メモリは供給されたロウアドレスを
取り込む。次に、Ｔｗ１サイクルでＷＲＩＴコマンドを
発行し、アドレス線を介してメモリにカラムアドレスを
供給する。更にＴｗ１のサイクルにおいて、ライトＤＡ
ＴＡのドライブを行なう。なお、本実施例ではメモリの
バースト長を４としているためＴｗ１サイクルでＷＲＩ
Ｔコマンドを発行した4サイクル後に、後続のコマンド
としてオートプリチャージつきライトコマンドであるＷ
ＲＩＴＡコマンドを発行し、プリチャージを実行してい
る。

【００３２】さらに続くアクセスがＴｒで発行した時の
ロウアドレスと同一アドレスに対するアクセスの場合、
アクセスの終了時にプリチャージつきのリード／ライト
コマンドではなく、プリチャージなしのリード／ライト
コマンドで終了し、Ｔｃ１サイクルのリードもしくはラ
イトコマンドを発行するだけでアクセスを続けることも
可能であり、Ｔｒ、Ｔｒｗサイクルだけ高速にアクセス
を行なうことができる。

【００３３】図８には、図１で示したバスデータバッフ
ァ１１と制御信号生成部９との詳細を示している。制御
信号生成部については、データストローブ制御部５０の
みを示している。ＤＤＲ−ＳＤＲＡＭでは、データ読み
出し時にメモリから出力されるデータ信号の変化と、デ
ータストローブ信号の変化とは同一のタイミングであ
る。メモリインタフェースは、データストローブ信号を
外部クロックに対して９０度位相を遅らせた信号でデー
タを取り込むようになっている。また、メモリ動作クロ
ックとデータ変化タイミングは規定が無く、メモリ動作
クロックでデータをサンプリングすることはできない。

【００３４】一方、データ書き込み時、メモリはデータ
をデータストローブ信号の立ち上がりエッジ、及び立ち
下がりエッジで取り込めるようにデータストローブ信号
の出力が規定され、データストローブ信号に対してデー
タのセットアップ／ホールド時間が規定されている。

【００３５】データの書き込み時に、メモリコントロー
ラは外部クロックの立ち上がりと立ち下がりに同期して
データを出力し、同時に外部クロックに対して９０度位
相の遅れたデータストローブ信号を出力する必要があ
る。

【００３６】メモリ動作の基準となる外部クロックと、
外部クロックの２倍の周波数の内部クロックを共にプロ
セッサ内部で生成するため、外部クロックと内部クロッ
クの位相差の制御が可能となる。また、外部クロックの
２倍の周波数の内部クロックを使用することで、外部ク
ロックに対して９０度の位相シフトを容易に行うことが
出来る。

【００３７】外部クロックと内部クロックの位相差の制
御が可能であるため、データの読み出し時のデータの取
り込みの際にデータストローブ信号を使用せず、内部ク
ロックの立ち上がりでデータを取り込むことが可能とな
る。内部クロックは外部クロックの２倍の周波数であ
り、外部クロックの立ち上がりと立ち下がりに同期して
変化するデータを内部クロックの立ち上がりで取り込む
ことが可能となる。メモリの出力するデータストローブ
信号を使用した場合、位相を９０度遅らせるための位相
シフト回路が必要となるが、本実施例の場合は特に必要
とはならない。このことにより、周波数の変更に伴って
も、位相シフト回路の変更が不要となるといった利点も
ある。更に、プロセッサ外部にメモリコントローラを設
けた場合、データストローブ信号を９０度位相を遅らせ
て取り込まれたデータとプロセッサ動作の基準となるク
ロックとの間に相関関係が無く、非同期信号となるため
データ信号の同期化回路が必要となってしまう。つまり
速度的に不利となる。

【００３８】データの書き込み時には、内部クロックを
使用し、内部クロックの立ち下がりでデータストローブ
信号が変化するように出力することで、外部クロックの
９０度位相シフトが容易に可能となる。読み出し時と同
様に位相シフト回路が不要となる。データ信号はデータ
の読み込み時にはメモリ側からドライブされるので信号
が衝突しないようにトライステートバッファによりドラ
イブコントロールを行う。

【００３９】また、外部クロックの２倍の周波数の内部
クロックを使用することで、速度性能の向上のための外
部クロックの周波数の変更にも対応できる。

【００４０】以上、プロセッサ内部にＤＤＲ−ＳＤＲＡ
Ｍのメモリコントローラ及びクロック制御部を内蔵する
ことによって、プロセッサ動作の基準となる内部クロッ
クとメモリ動作の基準となる外部クロックとの供給が可
能となり、メモリ制御信号の生成やデータ信号の入出力
制御が簡単な回路で実現できる。更に、不要な同期化回
路の削減も可能となる。

【００４１】尚、上述した実施形態はあくまでも本発明
の一つの実施形態であり、本発明が上記実施形態に限定
されるものではない。例えば、図３に示した内部クロッ
ク、同期化信号及び外部クロックについての位相は図面
に限定されるものではなく、同期化信号及び／又は外部
クロックは、図面と反転した信号であってもよい。ま
た、図８に関連する記載において、メモリからのデータ
の読み出しの際、内部クロックの立ち上がりでデータを
取り込むのではなく、クロックの立ち下がりでデータを
取り込むことも可能である。同様にデータの書き込みの
際のタイミングについても同様のことが言える。

【００４２】

【発明の効果】本発明により、ダブルデータレート（Ｄ
ＤＲ）方式のシンクロナスＤＲＡＭ（ＳＤＲＡＭ）を、
メモリコントローラを別に接続すること無く、プロセッ
サに接続することが可能となる。更に、プロセッサ内部
のクロックを利用することで、ＤＤＲ−ＳＤＲＡＭの制
御を行うための回路を削減することが可能となり、面積
効率が高く、かつ、プロセッサとＤＤＲ−ＳＤＲＡＭと
の間の高速アクセスが可能となる。

【図面の簡単な説明】

【図１】本発明に係わるマイクロコンピュータ及びメモ
リのブロック図。

【図２】本発明に係わるクロック制御部のブロック図。

【図３】本発明に係わるメモリ制御に必要となるクロッ
クのタイミング図。

【図４】本発明に係わるマイクロコンピュータとメモリ
との接続図。

【図５】本発明に係わるレジスタの概要図。

【図６】本発明に係わるダブルデータレートシンクロナ
スＤＲＡＭ（ＤＤＲ−ＤＲＡＭ）をリードアクセスした
時のタイミングチャート。

【図７】本発明に係わるメモリ制御装置を使用してダブ
ルデータレートシンクロナスＤＲＡＭ（ＤＤＲ−ＳＤＲ
ＡＭ）をライトアクセスした時のタイミングチャート。

【図８】本発明に係わるバスデータバッファと制御信号
生成部とのブロック図。

【符号の説明】

（１）メモリインタフェースモジュール、（２）ＣＰＵ
／Ｃａｃｈｅモジュール、（３）ＤＭＡＣ、（４）リク
エスト制御部、（５）レジスタＲ／Ｗ制御部、（６）レ
ジスタ、（７）外部バス制御部、（８）アドレス制御
部、（９）制御信号生成部、（１０）データ制御部、
（１１）データバッファ、（１２）クロック制御部、
（１３）クロック生成部、（１４）クロック分周器、
（１５）ラッチ、（１６）分周器用インバータ、（１
７）外部クロック用インバータ、（２０）マイクロプロ
セッサ、（２１）ダブルデータレートシンクロナスＤＲ
ＡＭ（ＤＤＲ−ＳＤＲＡＭ）、（３０）内部クロック、
（３１）外部クロック、（３２）反転クロック、（３
３）出力コマンド同期化信号、（３４）アドレス、（３
５）メモリ制御信号、（３６）データ、（１０１）レジ
スタアクセスリクエスト、（１０２）レジスタ書き込み
信号、（１０３）データ、（１０４）メモリアクセスリ
クエスト、（１０５）メモリタイミング情報、（１０
６）メモリアドレス情報、（１０７）リクエストアドレ
ス。

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 5B024 AA15 BA21 BA25 CA27 5B060 CC03 5B062 AA01 AA03 CC01 DD05 DD10 HH02

Claims

【特許請求の範囲】

【請求項１】中央処理ユニットと、前記中央処理ユニットに接続されたメモリ制御手段と、前記中央処理ユニットと前記メモリ制御手段とにクロッ
クを供給するためのクロック制御部とを有するマイクロ
コンピュータであって、前記メモリ制御手段によって制御されるメモリは、ダブ
ルデータレート方式のメモリであることを特徴とする一
つの半導体チップ上に形成されたマイクロコンピュー
タ。
【請求項２】前記マイクロコンピュータには、更に、メ
モリアクセス手段を有し、前記メモリアクセス手段は、前記メモリ制御手段に対し
て、メモリアクセスのためのアドレスを供給することを
特徴とする請求項１記載のマイクロコンピュータ。
【請求項３】前記クロック制御部は、第１の周波数のク
ロックを前記中央処理ユニットと前記メモリ制御手段と
に供給し、前記第１の周波数よりも低い周波数の第２の
周波数のクロックを前記メモリ制御手段と前記メモリに
供給することを特徴とする請求項１又は２記載のマイク
ロコンピュータ。
【請求項４】前記第１の周波数は、前記第２の周波数の
２倍の周波数であることを特徴とする請求項３記載のマ
イクロコンピュータ。
【請求項５】前記メモリ制御手段は、前記メモリから前
記メモリに記憶されているデータを取り込む際、前記第
１の周波数のクロックの立ち上がり或いは立ち下がりで
データを取り込むことを特徴とする請求項３又は４記載
のマイクロコンピュータ。
【請求項６】前記メモリ制御手段は、前記メモリへのデ
ータを書き込む際、前記第１の周波数のクロックの立ち
上がり或いは立ち下がりに同期して、前記メモリに対し
てデータストローブ信号を出力することを特徴とする請
求項３又は４記載のマイクロコンピュータ。
【請求項７】中央処理ユニットと、前記中央処理ユニットが出力したアドレスをメモリに供
給するメモリ制御手段と、前記中央処理ユニットと前記
メモリ制御手段とにクロックを供給するクロック制御部
とを有するマイクロコンピュータであって、前記クロック制御手段は、第１の周波数のクロックを前
記中央処理ユニットと前記メモリ制御手段とに供給し、
前記第１の周波数よりも低い周波数のクロックを前記メ
モリ制御手段と前記メモリとに供給しすることを特徴と
する一つの半導体チップ上に形成されたマイクロコンピ
ュータ。
【請求項８】前記第１の周波数は、前記第２の周波数の
２倍の周波数であることを特徴とする請求項７記載のマ
イクロコンピュータ。
【請求項９】前記メモリ制御手段は、前記メモリから前
記メモリに記憶されているデータを取り込む際、前記第
１の周波数のクロックの立ち上がり或いは立ち下がりで
データを取り込むことを特徴とする請求項７又は８記載
のマイクロコンピュータ。
【請求項１０】前記メモリ制御手段は、前記メモリへデ
ータを書き込む際、前記第１の周波数のクロックの立ち
上がり或いは立ち下がりに同期して、前記メモリに対し
てデータストローブ信号を出力することを特徴とする請
求項７又は８記載のマイクロプロセッサ。
【請求項１１】前記メモリは、ダブルデータレート方式
のメモリであることを特徴とする請求項７乃至１０記載
のマイクロコンピュータ。
【請求項１２】マイクロコンピュータと、前記マイクロ
コンピュータに接続されたメモリとを有するマイコンシ
ステムであって、前記マイクロコンピュータは、中央処
理ユニットと、前記中央処理ユニットが出力したアドレ
スを前記メモリに供給するメモリ制御手段と、前記中央
処理ユニットと前記メモリ制御手段とに第１の周波数の
クロックを供給し、前記メモリ制御手段と前記メモリと
に前記第１の周波数よりも低い周波数のクロックを供給
しするクロック制御手段とを有していることを特徴とす
るマイコンシステム。
【請求項１３】前記第１の周波数は、前記第２の周波数
の２倍の周波数であることを特徴とする請求項１２記載
のマイコンシステム。
【請求項１４】前記メモリ制御手段は、前記メモリから
前記メモリに記憶されているデータを取り込む際、前記
第１の周波数のクロックの立ち上がり或いは立ち下がり
でデータを取り込むことを特徴とする請求項１２又は１
３記載のマイコンシステム。
【請求項１５】前記メモリ制御手段は、前記メモリへデ
ータを書き込む際、前記第１の周波数のクロックの立ち
上がり或いは立ち下がりに同期して、前記メモリに対し
てデータストローブ信号を出力することを特徴とする請
求項１２又は１３記載のマイコンシステム。
【請求項１６】前記メモリは、ダブルデータレート方式
のメモリであることを特徴とする請求項１２乃至１５記
載のマイコンシステム。
【請求項１７】前記マイクロコンピュータと前記メモリ
とが同一の半導体基板上に形成されていることを特徴と
する請求項１２乃至１６記載のマイコンシステム。