JP4070051B2 - 半導体メモリ装置のデータマスキング方法とその回路、及び該回路を有する半導体メモリ装置 - Google Patents
半導体メモリ装置のデータマスキング方法とその回路、及び該回路を有する半導体メモリ装置 Download PDFInfo
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- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
Description
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に係り、特に半導体メモリ装置のデータマスキング方法とその回路、及び該回路を有する半導体メモリ装置に関するものである。
【０００２】
【従来の技術】
コンピュータシステムの性能が向上されるに従って、半導体メモリ装置の速度がシステム性能を制限する要因になっており、これを解決するために、シンクＤＲＡＭ(SDRAM)、ＲＡＭバスＤＲＡＭ(RAM BUS DRAM)、シンク-リンクＤＲＡＭ(Sync-Link DRAM)のような高性能ＤＲＡＭが出現している。
【０００３】
シンクＤＲＡＭは、ＳＤＲ(Single Data Rate)シンクＤＲＡＭからＤＤＲ(Double Data Rate)シンクＤＲＡＭに変化してきている。ＳＤＲシンクＤＲＡＭは、クロックの立上りエッジまたは立下りエッジでのみデータの入出力が可能なのに比べ、ＤＤＲシンクＤＲＡＭは、クロックの立上りエッジのみならず立下りエッジでもデータの入出力ができるので、クロック周波数の２倍のデータ伝送幅を有するようになる。また、シンクＤＲＡＭは、データ読出し/書込みコマンドが発生する時に、望まないデータをマスキングするためのデータ入出力マスキングピン(DQM Pin：Data input/output masking Pin)を具備しており、データマスキング信号がアクチベーションされる時には、定められた待ち時間によってデータの入出力をディスエーブルする。
【０００４】
図１は、従来の技術によるＳＤＲシンクＤＲＡＭのデータマスキング方法を説明するために示したタイミング図である。
【０００５】
前記図１を参照すれば、データＤＱ、コマンドＣＭＤ、及びデータマスキング信号ＤＱＭは、クロックＣＬＫの立上りエッジに同期され、この時の前記データＤＱを読出す場合のマスキング待ち時間は２（クロック）であり、前記データＤＱを書込む場合のマスキング待ち時間は０（クロック）である。
【０００６】
したがって、書込みコマンドＣＭＤが発生する場合、データマスキング信号ＤＱＭが論理ハイにアクチベーションされる時のデータＤＱ、すなわち第１番入力データＤＩＮ１がマスキングされ、読出しコマンドＣＭＤが発生する場合、前記データマスキング信号ＤＱＭが論理ハイにアクチベーションされた後の前記クロックＣＬＫの２周期後のデータ、すなわち第１番出力データＤＯＵＴ１がマスキングされる。図中、前記データＤＱ中マスキングされた第１番入力データＤＩＮ１及び第１番出力データＤＯＵＴ１は斜線で示した。
【０００７】
半導体メモリ装置はチップセットのコントロールによりデータの入出力がなされるが、データ読出し命令ではメモリセルからＣＰＵにデータを伝達するので、ＤＲＡＭでデータをマスキングする必要はなくチップセット自体でマスキングできるが、データ書込み命令ではＣＰＵからメモリセルにデータを伝達するので、使いたくないデータをマスキングしなければならない。したがって、ＤＲＡＭではデータ書込み命令によるデータ入力時にのみデータマスキングが必要であり、データ読出し命令によるデータ出力ではデータマスキングが必要でない。
【０００８】
ところが、ＤＤＲシンクＤＲＡＭではデータがクロックの立上りエッジと立下りエッジでサンプリングされ、データを除いた全ての命令はクロックの立上りエッジでサンプリングされるので、クロックの１周期の間、データマスキング信号が論理ハイにアクチベーションされる時には、２個の連続されるデータがマスキングされ、データのサンプリングウィンドウがＳＤＲシンクＤＲＡＭに比べ１／２になり、短い時間でデータをフェッチ(fetch)しなければならない問題点がある。
【０００９】
前記のような問題点を解決するための方法として、入出力データをフェッチするためのデータストローブ(data strobe)信号を利用し、データを前記データストローブ信号に同期させて入出力する。
【００１０】
図２は、従来の技術によるＤＤＲシンクＤＲＡＭのデータマスキング方法を説明するために示したタイミング図である。
【００１１】
前記図２を参照すれば、データマスキング信号ＤＱＭはクロックＣＬＫの立上りエッジに同期され、データＤＱはクロックＣＬＫに同期せず、前記データＤＱをフェッチするためのデータストローブ信号ＤＳの立上りエッジと立下りエッジに同期する。したがって、前記データストローブ信号ＤＳの一周期の間に、２個のデータＤＱが書込まれる。
【００１２】
前記データマスキング信号ＤＱＭは前記クロックＣＬＫの立上りエッジに同期して、偶数番号データＤＱをマスキングするための第１データマスキング信号ＤＱＭ_ＥＶＥＮと、奇数番号データＤＱをマスキングするための第２データマスキング信号ＤＱＭ_ＯＤＤとに区分される。前記第１及び第２データマスキング信号ＤＱＭ_ＥＶＥＮ、ＤＱＭ_ＯＤＤによりマスキングされたデータは斜線で示した。
【００１３】
【発明が解決しようとする課題】
しかしながら、上記の方法では、データマスキング信号が２個に増えることによって前記データマスキング信号が入力されるピン数を２倍に増やさなければならないので、これに伴いチップセットのピン数も増やさなければならないという問題点が発生する。例えば、現PCチップセットはデータマスキング信号が入力されるデータマスキングピンを８個具備しているが、ここにシンクＤＲＡＭパッケージでデータマスキングピンを１６個に増やせれば、チップセットのデータマスキングピンも１６個に増やさなければならない。
【００１４】
本発明の目的は、データマスキング信号が入力されるピン数を増やさずデータをマスキングする半導体メモリ装置のデータマスキング方法とその回路、及び該回路を有する半導体メモリ装置を提供することにある。
【００１５】
【課題を解決するための手段】
前記目的を達成するために、本発明では、クロックに同期されたアドレスと、データを書込むためのコマンドと、データをマスクするためのデータマスキング信号の第１信号と第２信号とを入力して、次のクロックの立ち上がりエッジに同期して奇数番目のデータを伝達あるいはマスキングする第１カラム選択線信号と偶数番目のデータを伝達あるいはマスキングする第２カラム選択線信号とを出力するカラム選択線信号発生部と、データストローブ信号の立下りエッジに同期して奇数番目のデータを入力して、前記データストローブ信号の立上りエッジに同期して偶数番目のデータを入力し、次のクロックの立ち上がりエッジに同期して奇数番目の第１データと偶数番目の第２データとを出力するデータ伝達部と、前記第１及び第２カラム選択線信号に各々応答し、前記第１データと第２データを各々第１及び第２データラインに伝達あるいはマスキングするカラム選択部と、奇数番目のデータをマスクするための前記データストローブ信号の立下りエッジに同期する前記第１信号と、偶数番目のデータをマスクするための前記データストローブ信号の立上りエッジに同期する前記第２信号とを含む１つのデータマスキング信号を入力するデータマスキング信号入力線とを有し、前記第１データと第２データとを前記第１信号と第２信号とによりそれぞれマスクして、各々第１及び第２データラインに伝達することを特徴とする半導体メモリ装置のデータマスキング回路を提供する。
【００１６】
前記他の目的を達成するための本発明の一実施の形態は、次の通りである。
【００１７】
まず、クロックに同期されたアドレスとデータを書込むためのコマンドを発生する。データストローブ信号に同期されたデータを入力する。前記データストローブ信号に同期されたデータマスキング信号を発生する。前記アドレス、コマンド、及び前記データマスキング信号を組合せてマスキングされた第１カラム選択線信号と第２カラム選択線信号を発生する。前記データを前記データストローブ信号の立上りエッジ及び立下りエッジ中のいずれか１つに同期された第１データと前記データストローブ信号の立上りエッジ及び立下りエッジ中の他の１つに同期された第２データとに区分する。前記第１カラム選択線信号がアクチベーションされれば前記第１データを伝送し、前記第２カラム選択線信号がアクチベーションされれば前記第２データを伝送する。
【００１８】
前記他の目的を達成するための本発明の他の実施の形態は、次の通りである。
【００１９】
クロックに同期されたアドレスとデータを書込むためのコマンドを発生する。データストローブ信号に同期されたデータを入力する。前記データストローブ信号に同期されたデータマスキング信号を発生する。前記アドレス及びコマンドを組合せて第１カラム選択線信号と第２カラム選択線信号を発生する。前記データを前記データストローブ信号の立上りエッジ及び立下りエッジ中のいずれか１つに同期され、前記データマスキング信号によりマスキングされた第１データと前記データストローブ信号の立上りエッジ及び立下りエッジ中の他の１つに同期され、前記データストローブ信号に同期されたデータマスキング信号によりマスキングされた第２データに区分する。前記第１カラム選択線信号がアクチベーションされれば前記第１データを伝送し、前記第２カラム選択線信号がアクチベーションされれば前記第２データを伝送する。
【００２０】
かかる構成によれば、データマスキング信号ＤＱＭとデータＤＱのすべてがデータストローブ信号ＤＳに同期されるので、電圧、温度、工程変化などの条件に同一に反応しデータのサンプリングウィンドウが大きくなり、またデータマスキング信号ＤＱＭを入力するためのピンを増やす必要がない。
【００２１】
【発明の実施の形態】
以下、添附した図面を参照して本発明の望ましい実施の形態を詳細に説明する。
【００２２】
図３は、本発明による半導体メモリ装置のデータマスキング回路の一実施の形態を示す図である。
【００２３】
前記図３を参照すれば、データマスキング回路は、アドレスバッファ４１、コマンドバッファ４２、データ入出力バッファ４３、データマスキングバッファ４４、カラム選択線信号発生部４５、データ伝達部４６、及びカラム選択部４７とからなる。
【００２４】
前記アドレスバッファ４１は、半導体メモリ装置の外部からの外部アドレスＡＤＤとクロックＣＬＫを入力にし、前記クロックＣＬＫに同期してバッファリングされた内部アドレスＰＡＤＤを出力し、前記コマンドバッファ４２は、半導体メモリ装置の外部からデータを読出しまたは書込むためのコマンドＣＭＤとクロックＣＬＫを入力にし、前記クロックＣＬＫに同期してバッファリングされた内部コマンドＰＣＭＤを出力する。
【００２５】
そして、前記データ入出力バッファ４３は、外部データＤＱとデータストローブ信号ＤＳを入力にし、前記データストローブ信号ＤＳに同期してバッファリングされた内部データＰＤＱを出力する。この時、前記データストローブ信号ＤＳは、前記外部データＤＱをフェッチするために半導体メモリ装置の外部から入力された信号である。
【００２６】
前記データマスキングバッファ４４は、前記外部データＤＱをマスキングするためのデータマスキング信号ＤＱＭと前記データストローブ信号ＤＳを入力にし、前記データストローブ信号ＤＳに同期してバッファリングされた内部データマスキング信号ＰＤＱＭを出力する。
【００２７】
前記データ伝達部４６は、前記データストローブ信号ＤＳの立上りエッジと立下りエッジに同期した内部データＰＤＱを入力にし、それぞれ次のクロックＣＬＫの立上りエッジに応答して所定の遅延時間後に同時に第１データＤ_ＥＶＥＮ及び第２データＤ_ＯＤＤを出力する。
【００２８】
前記カラム選択線信号発生部４５は、前記内部アドレスＰＡＤＤ、内部コマンドＰＣＭＤ、及び内部データマスキング信号ＰＤＱＭを入力にし、前記内部アドレスＰＡＤＤと前記内部データマスキング信号ＰＤＱＭを組合せて、前記第１データＤ_ＥＶＥＮを出力するための第１カラム選択線信号ＣＳＬ_ＥＶＥＮと、前記第２データＤ_ＯＤＤを出力するための第２カラム選択線信号ＣＳＬ_ＯＤＤを発生する。前記第１及び第２カラム選択線信号ＣＳＬ_ＥＶＥＮ、ＣＳＬ_ＯＤＤは、前記内部データマスキング信号ＰＤＱＭがアクチベーションされる時にはアクチベーションされないように、上記次のクロックＣＬＫ立上りエッジに応答して内部データマスキング信号ＰＤＱＭを受けて選択的に出力される。
【００２９】
前記カラム選択部４７は、第１ＮＭＯＳトランジスタＱ１と第２ＮＭＯＳトランジスタＱ２とで構成されるが、前記第１ＮＭＯＳトランジスタＱ１は前記第１カラム選択線信号ＣＳＬ_ＥＶＥＮが論理ハイになる時ターンオンされ前記第１データＤ_ＥＶＥＮを伝送し、前記第２ＮＭＯＳトランジスタＱ２は前記第２カラム選択線信号ＣＳＬ_ＯＤＤが論理ハイになる時ターンオンされ前記第２データＤ_ＯＤＤを伝送する。しかし、前記第１カラム選択線信号ＣＳＬ_ＥＶＥＮがアクチベーションされないと前記第１データＤ_ＥＶＥＮはマスキングされ、前記第２カラム選択線信号ＣＳＬ_ＯＤＤがアクチベーションされないと前記第２データＤ_ＯＤＤがマスキングされる。この時、前記第１及び第２カラム選択線信号ＣＳＬ_ＥＶＥＮ、ＣＳＬ_ＯＤＤは、前記データＤＱを書込むための外部コマンドＣＭＤより前記クロックＣＬＫの１周期以上後に発生されるのが望ましい。
【００３０】
言い換えれば、本実施の形態では、外部データＤＱと外部データマスキング信号ＤＱＭを、クロックＣＬＫではなくデータストローブ信号ＤＳに同期させ、前記内部アドレスＰＡＤＤと前記内部データマスキング信号ＰＤＱＭを組合せて、第１及び第２カラム選択線信号ＣＳＬ_ＥＶＥＮ、ＣＳＬ_ＯＤＤを発生し、前記第１及び第２カラム選択線信号ＣＳＬ_ＥＶＥＮ、ＣＳＬ_ＯＤＤにより前記データＤＱの一部がマスキングされた第１及び第２データＤ_ＥＶＥＮ、Ｄ_ＯＤＤを、各々第１及び第２データラインＤＬ_ＥＶＥＮ、ＤＬ_ＯＤＤに伝送する。したがって、データマスキング信号ＤＱＭとデータＤＱのすべてがデータストローブ信号ＤＳに同期するので、電圧、温度、工程変化などの条件に同一に反応してデータのサンプリングウィンドウが大きくなり、またデータマスキング信号ＤＱＭを入力するためのピンを増やす必要がないという長所がある。
【００３１】
図４は、前記図３に示した回路の各部の信号のタイミング図である。
【００３２】
前記図４を参照すれば、外部データＤＱはデータストローブ信号ＤＳの立上りエッジと立下りエッジに同期し、外部データマスキング信号ＤＱＭは前記データＤＱ中２番及び５番データ２、５をマスキングする場合あって、この時、前記データストローブ信号ＤＳは外部データＤＱを書込むためのコマンドＣＭＤが入力された後に入力される。
【００３３】
第１データＤ_ＥＶＥＮは前記データストローブ信号ＤＳの立上りエッジに同期されたデータ０、２、４、６により構成され、第２データＤ_ＯＤＤは前記データストローブ信号ＤＳの立下りエッジに同期されたデータ１、３、５、７からなる。
【００３４】
第１及び第２カラム選択線信号ＣＳＬ_ＥＶＥＮ、ＣＳＬ_ＯＤＤは、上記次のクロックＣＬＫの立上りエッジに同期し、前記データマスキング信号ＤＱＭが論理ハイにアクチベーションされる時にはアクチベーションされない。前記第１カラム選択線信号ＣＳＬ_ＥＶＥＮがアクチベーションされる時、前記第１データＤ_ＥＶＥＮは第１データラインＤＬ_ＥＶＥＮに出力され、前記第２カラム選択線信号ＣＳＬ_ＯＤＤがアクチベーションされる時、前記第２データＤ_ＯＤＤは第２データラインＤＬ_ＯＤＤに出力される。したがって、前記第１データラインＤＬ_ＥＶＥＮでは前記第１データＤ_ＥＶＥＮ中の２番データ２がマスキングされ、前記第２データラインＤＬ_ＯＤＤでは前記第２データＤ_ＯＤＤ中の５番データ５がマスキングされる。
【００３５】
図５は、本発明による半導体メモリ装置のデータマスキング回路の他の実施の形態を示す図である。
【００３６】
前記図５を参照すれば、データマスキング回路は、アドレスバッファ６１、コマンドバッファ６２、データ入出力バッファ６３、データマスキングバッファ６４、カラム選択線信号発生部６５、データ伝達部６６、及びカラム選択部６７からなる。
【００３７】
前記アドレスバッファ６１、前記コマンドバッファ６２、前記データ入出力バッファ６３、及び前記データマスキングバッファ６４は、図３に示されたアドレスバッファ４１、コマンドバッファ４２、データ入出力バッファ４３、及びデータマスキングバッファ４４と同様な構成要素である。
【００３８】
前記データ伝達部６６は、前記データストローブ信号ＤＳの立上りエッジと立下りエッジに同期した内部データＰＤＱ及び内部データマスキング信号ＰＤＱＭを入力にし、第１データＤ_ＥＶＥＮと第２データＤ_ＯＤＤとを出力する。前記第１及び第２データＤ_ＥＶＥＮ、Ｄ_ＯＤＤは、前記内部データマスキング信号ＰＤＱＭが論理ハイにアクチベーションされる時にはマスキングされ、それぞれ次のクロックＣＬＫの立上りエッジに応答して所定の遅延時間後に同時に出力される。
【００３９】
前記カラム選択線信号発生部６５は、前記アドレスバッファ６１から出力された内部アドレスＰＡＤＤ及び前記コマンドバッファ６２から出力された内部コマンドＰＣＭＤを入力にし、第１カラム選択線信号ＣＳＬ_ＥＶＥＮ及び第２カラム選択線信号ＣＳＬ_ＯＤＤを発生する。前記第１カラム選択線信号ＣＳＬ_ＥＶＥＮは、上記次のクロックＣＬＫの立上りエッジに応答してアクチベーションされ、前記データＤＱを書込むためのコマンドＣＭＤより前記クロックＣＬＫの１周期以上後に発生する。
【００４０】
前記カラム選択部６７は、第１ＮＭＯＳトランジスタＱ１と第２ＮＭＯＳトランジスタＱ２とで構成されるが、前記第１ＮＭＯＳトランジスタＱ１は前記第１カラム選択線信号ＣＳＬ_ＥＶＥＮが論理ハイになる時ターンオンされ、第１データラインＤＬ_ＥＶＥＮに前記第１データＤ_ＥＶＥＮを伝送し、前記第２ＮＭＯＳトランジスタＱ２は前記第２カラム選択線信号ＣＳＬ_ＯＤＤが論理ハイになる時ターンオンされ、前記第２データラインＤＬ_ＯＤＤに前記第２データＤ_ＯＤＤを伝送する。
【００４１】
図６は、前記図５に示した回路の各部の信号のタイミング図である。
【００４２】
前記図６を参照すれば、外部データＤＱはデータストローブ信号ＤＳの立上りエッジと立下りエッジに交互に同期し、外部データマスキング信号ＤＱＭは前記データＤＱ中の２番及び５番データ２、５をマスキングする場合であって、この時、前記データストローブ信号ＤＳは前記外部データＤＱを書込むためのコマンドＣＭＤが入力された後に入力される。
【００４３】
第１及び第２データＤ_ＥＶＥＮ、Ｄ_ＯＤＤは上記次のクロックＣＬＫの立上りエッジに応答し、前記データマスキング信号ＤＱＭがアクチベーションされない場合にのみ発生する。したがって、前記第１データＤ_ＥＶＥＮでは２番データ２がマスキングされ、第２データＤ_ＯＤＤでは５番データ５がマスキングされる。
【００４４】
第１及び第２カラム選択線信号ＣＳＬ_ＥＶＥＮ、ＣＳＬ_ＯＤＤは、上記次のクロックＣＬＫの立上りエッジに応答してアクチベーションされる。前記第１及び第２カラム選択線信号ＣＳＬ_ＥＶＥＮ、ＣＳＬ_ＯＤＤがアクチベーションされる時、前記第１及び第２データＤ_ＥＶＥＮ、Ｄ_ＯＤＤは各々第１及び第２データラインＤＬ_ＥＶＥＮ、ＤＬ_ＯＤＤに出力される。
【００４５】
以上、本発明はこれに限らず、多くの変形が本発明の技術的思想内で当分野において通常の知識を有する者によって可能であることは明白である。
【００４６】
【発明の効果】
前記のように、本発明による半導体メモリ装置のデータマスキング方法とその回路、及び該回路を有する半導体メモリ装置は、データマスキング信号ＤＱＭとデータＤＱのすべてがデータストローブ信号ＤＳに同期されるので、電圧、温度、工程変化などの条件に同一に反応し、データのサンプリングウィンドウが大きくなり、またデータマスキング信号ＤＱＭを入力するためのピンを増やす必要がないという効果が得られる。
【００４７】
【図面の簡単な説明】
【図１】従来の技術によるＳＤＲシンクＤＲＡＭのデータマスキング方法を説明するために示したタイミング図である。
【図２】従来の技術によるＤＤＲシンクＤＲＡＭのデータマスキング方法を説明するために示したタイミング図である。
【図３】本発明による半導体メモリ装置のデータマスキング回路の一実施の形態を示す図である。
【図４】前記図３に示した回路の各部の信号のタイミング図である。
【図５】本発明による半導体メモリ装置のデータマスキング回路の他の実施の形態を示す図である。
【図６】前記図５に示した回路の各部の信号のタイミング図である。
【符号の説明】
４１，６１ アドレスバッファ
４２，６２ コマンドバッファ
４３，６３ データ入出力バッファ
４４，６４ データマスキングバッファ
４５，６５ カラム選択線信号発生部
４６，６６ データ伝達部
４７，６７ カラム選択部
ＡＤＤ 外部アドレス
ＣＬＫ クロック
ＣＭＤ コマンド
ＣＳＬ_ＥＶＥＮ 第１データＤ_ＥＶＥＮを出力するための第１カラム選択線信号
ＣＳＬ_ＯＤＤ 第２データＤ_ＯＤＤを出力するための第２カラム選択線信号Ｄ_ＥＶＥＮ データストローブ信号ＤＳの立上りエッジに同期された第１データ
Ｄ_ＯＤＤ データストローブ信号ＤＳの立下りエッジに同期された第２データ
ＤＱ 外部データ
ＤＱＭ マスキングするためのデータマスキング信号
ＤＳ データストローブ信号
ＰＡＤＤ バッファリングされた内部アドレス
ＰＣＭＤ バッファリングされた内部コマンド
ＰＤＱ 立上りエッジと立下りエッジに同期された内部データ
ＰＤＱＭ バッファリングされた内部データマスキング信号
【発明の属する技術分野】
本発明は半導体メモリ装置に係り、特に半導体メモリ装置のデータマスキング方法とその回路、及び該回路を有する半導体メモリ装置に関するものである。
【０００２】
【従来の技術】
コンピュータシステムの性能が向上されるに従って、半導体メモリ装置の速度がシステム性能を制限する要因になっており、これを解決するために、シンクＤＲＡＭ(SDRAM)、ＲＡＭバスＤＲＡＭ(RAM BUS DRAM)、シンク-リンクＤＲＡＭ(Sync-Link DRAM)のような高性能ＤＲＡＭが出現している。
【０００３】
シンクＤＲＡＭは、ＳＤＲ(Single Data Rate)シンクＤＲＡＭからＤＤＲ(Double Data Rate)シンクＤＲＡＭに変化してきている。ＳＤＲシンクＤＲＡＭは、クロックの立上りエッジまたは立下りエッジでのみデータの入出力が可能なのに比べ、ＤＤＲシンクＤＲＡＭは、クロックの立上りエッジのみならず立下りエッジでもデータの入出力ができるので、クロック周波数の２倍のデータ伝送幅を有するようになる。また、シンクＤＲＡＭは、データ読出し/書込みコマンドが発生する時に、望まないデータをマスキングするためのデータ入出力マスキングピン(DQM Pin：Data input/output masking Pin)を具備しており、データマスキング信号がアクチベーションされる時には、定められた待ち時間によってデータの入出力をディスエーブルする。
【０００４】
図１は、従来の技術によるＳＤＲシンクＤＲＡＭのデータマスキング方法を説明するために示したタイミング図である。
【０００５】
前記図１を参照すれば、データＤＱ、コマンドＣＭＤ、及びデータマスキング信号ＤＱＭは、クロックＣＬＫの立上りエッジに同期され、この時の前記データＤＱを読出す場合のマスキング待ち時間は２（クロック）であり、前記データＤＱを書込む場合のマスキング待ち時間は０（クロック）である。
【０００６】
したがって、書込みコマンドＣＭＤが発生する場合、データマスキング信号ＤＱＭが論理ハイにアクチベーションされる時のデータＤＱ、すなわち第１番入力データＤＩＮ１がマスキングされ、読出しコマンドＣＭＤが発生する場合、前記データマスキング信号ＤＱＭが論理ハイにアクチベーションされた後の前記クロックＣＬＫの２周期後のデータ、すなわち第１番出力データＤＯＵＴ１がマスキングされる。図中、前記データＤＱ中マスキングされた第１番入力データＤＩＮ１及び第１番出力データＤＯＵＴ１は斜線で示した。
【０００７】
半導体メモリ装置はチップセットのコントロールによりデータの入出力がなされるが、データ読出し命令ではメモリセルからＣＰＵにデータを伝達するので、ＤＲＡＭでデータをマスキングする必要はなくチップセット自体でマスキングできるが、データ書込み命令ではＣＰＵからメモリセルにデータを伝達するので、使いたくないデータをマスキングしなければならない。したがって、ＤＲＡＭではデータ書込み命令によるデータ入力時にのみデータマスキングが必要であり、データ読出し命令によるデータ出力ではデータマスキングが必要でない。
【０００８】
ところが、ＤＤＲシンクＤＲＡＭではデータがクロックの立上りエッジと立下りエッジでサンプリングされ、データを除いた全ての命令はクロックの立上りエッジでサンプリングされるので、クロックの１周期の間、データマスキング信号が論理ハイにアクチベーションされる時には、２個の連続されるデータがマスキングされ、データのサンプリングウィンドウがＳＤＲシンクＤＲＡＭに比べ１／２になり、短い時間でデータをフェッチ(fetch)しなければならない問題点がある。
【０００９】
前記のような問題点を解決するための方法として、入出力データをフェッチするためのデータストローブ(data strobe)信号を利用し、データを前記データストローブ信号に同期させて入出力する。
【００１０】
図２は、従来の技術によるＤＤＲシンクＤＲＡＭのデータマスキング方法を説明するために示したタイミング図である。
【００１１】
前記図２を参照すれば、データマスキング信号ＤＱＭはクロックＣＬＫの立上りエッジに同期され、データＤＱはクロックＣＬＫに同期せず、前記データＤＱをフェッチするためのデータストローブ信号ＤＳの立上りエッジと立下りエッジに同期する。したがって、前記データストローブ信号ＤＳの一周期の間に、２個のデータＤＱが書込まれる。
【００１２】
前記データマスキング信号ＤＱＭは前記クロックＣＬＫの立上りエッジに同期して、偶数番号データＤＱをマスキングするための第１データマスキング信号ＤＱＭ_ＥＶＥＮと、奇数番号データＤＱをマスキングするための第２データマスキング信号ＤＱＭ_ＯＤＤとに区分される。前記第１及び第２データマスキング信号ＤＱＭ_ＥＶＥＮ、ＤＱＭ_ＯＤＤによりマスキングされたデータは斜線で示した。
【００１３】
【発明が解決しようとする課題】
しかしながら、上記の方法では、データマスキング信号が２個に増えることによって前記データマスキング信号が入力されるピン数を２倍に増やさなければならないので、これに伴いチップセットのピン数も増やさなければならないという問題点が発生する。例えば、現PCチップセットはデータマスキング信号が入力されるデータマスキングピンを８個具備しているが、ここにシンクＤＲＡＭパッケージでデータマスキングピンを１６個に増やせれば、チップセットのデータマスキングピンも１６個に増やさなければならない。
【００１４】
本発明の目的は、データマスキング信号が入力されるピン数を増やさずデータをマスキングする半導体メモリ装置のデータマスキング方法とその回路、及び該回路を有する半導体メモリ装置を提供することにある。
【００１５】
【課題を解決するための手段】
前記目的を達成するために、本発明では、クロックに同期されたアドレスと、データを書込むためのコマンドと、データをマスクするためのデータマスキング信号の第１信号と第２信号とを入力して、次のクロックの立ち上がりエッジに同期して奇数番目のデータを伝達あるいはマスキングする第１カラム選択線信号と偶数番目のデータを伝達あるいはマスキングする第２カラム選択線信号とを出力するカラム選択線信号発生部と、データストローブ信号の立下りエッジに同期して奇数番目のデータを入力して、前記データストローブ信号の立上りエッジに同期して偶数番目のデータを入力し、次のクロックの立ち上がりエッジに同期して奇数番目の第１データと偶数番目の第２データとを出力するデータ伝達部と、前記第１及び第２カラム選択線信号に各々応答し、前記第１データと第２データを各々第１及び第２データラインに伝達あるいはマスキングするカラム選択部と、奇数番目のデータをマスクするための前記データストローブ信号の立下りエッジに同期する前記第１信号と、偶数番目のデータをマスクするための前記データストローブ信号の立上りエッジに同期する前記第２信号とを含む１つのデータマスキング信号を入力するデータマスキング信号入力線とを有し、前記第１データと第２データとを前記第１信号と第２信号とによりそれぞれマスクして、各々第１及び第２データラインに伝達することを特徴とする半導体メモリ装置のデータマスキング回路を提供する。
【００１６】
前記他の目的を達成するための本発明の一実施の形態は、次の通りである。
【００１７】
まず、クロックに同期されたアドレスとデータを書込むためのコマンドを発生する。データストローブ信号に同期されたデータを入力する。前記データストローブ信号に同期されたデータマスキング信号を発生する。前記アドレス、コマンド、及び前記データマスキング信号を組合せてマスキングされた第１カラム選択線信号と第２カラム選択線信号を発生する。前記データを前記データストローブ信号の立上りエッジ及び立下りエッジ中のいずれか１つに同期された第１データと前記データストローブ信号の立上りエッジ及び立下りエッジ中の他の１つに同期された第２データとに区分する。前記第１カラム選択線信号がアクチベーションされれば前記第１データを伝送し、前記第２カラム選択線信号がアクチベーションされれば前記第２データを伝送する。
【００１８】
前記他の目的を達成するための本発明の他の実施の形態は、次の通りである。
【００１９】
クロックに同期されたアドレスとデータを書込むためのコマンドを発生する。データストローブ信号に同期されたデータを入力する。前記データストローブ信号に同期されたデータマスキング信号を発生する。前記アドレス及びコマンドを組合せて第１カラム選択線信号と第２カラム選択線信号を発生する。前記データを前記データストローブ信号の立上りエッジ及び立下りエッジ中のいずれか１つに同期され、前記データマスキング信号によりマスキングされた第１データと前記データストローブ信号の立上りエッジ及び立下りエッジ中の他の１つに同期され、前記データストローブ信号に同期されたデータマスキング信号によりマスキングされた第２データに区分する。前記第１カラム選択線信号がアクチベーションされれば前記第１データを伝送し、前記第２カラム選択線信号がアクチベーションされれば前記第２データを伝送する。
【００２０】
かかる構成によれば、データマスキング信号ＤＱＭとデータＤＱのすべてがデータストローブ信号ＤＳに同期されるので、電圧、温度、工程変化などの条件に同一に反応しデータのサンプリングウィンドウが大きくなり、またデータマスキング信号ＤＱＭを入力するためのピンを増やす必要がない。
【００２１】
【発明の実施の形態】
以下、添附した図面を参照して本発明の望ましい実施の形態を詳細に説明する。
【００２２】
図３は、本発明による半導体メモリ装置のデータマスキング回路の一実施の形態を示す図である。
【００２３】
前記図３を参照すれば、データマスキング回路は、アドレスバッファ４１、コマンドバッファ４２、データ入出力バッファ４３、データマスキングバッファ４４、カラム選択線信号発生部４５、データ伝達部４６、及びカラム選択部４７とからなる。
【００２４】
前記アドレスバッファ４１は、半導体メモリ装置の外部からの外部アドレスＡＤＤとクロックＣＬＫを入力にし、前記クロックＣＬＫに同期してバッファリングされた内部アドレスＰＡＤＤを出力し、前記コマンドバッファ４２は、半導体メモリ装置の外部からデータを読出しまたは書込むためのコマンドＣＭＤとクロックＣＬＫを入力にし、前記クロックＣＬＫに同期してバッファリングされた内部コマンドＰＣＭＤを出力する。
【００２５】
そして、前記データ入出力バッファ４３は、外部データＤＱとデータストローブ信号ＤＳを入力にし、前記データストローブ信号ＤＳに同期してバッファリングされた内部データＰＤＱを出力する。この時、前記データストローブ信号ＤＳは、前記外部データＤＱをフェッチするために半導体メモリ装置の外部から入力された信号である。
【００２６】
前記データマスキングバッファ４４は、前記外部データＤＱをマスキングするためのデータマスキング信号ＤＱＭと前記データストローブ信号ＤＳを入力にし、前記データストローブ信号ＤＳに同期してバッファリングされた内部データマスキング信号ＰＤＱＭを出力する。
【００２７】
前記データ伝達部４６は、前記データストローブ信号ＤＳの立上りエッジと立下りエッジに同期した内部データＰＤＱを入力にし、それぞれ次のクロックＣＬＫの立上りエッジに応答して所定の遅延時間後に同時に第１データＤ_ＥＶＥＮ及び第２データＤ_ＯＤＤを出力する。
【００２８】
前記カラム選択線信号発生部４５は、前記内部アドレスＰＡＤＤ、内部コマンドＰＣＭＤ、及び内部データマスキング信号ＰＤＱＭを入力にし、前記内部アドレスＰＡＤＤと前記内部データマスキング信号ＰＤＱＭを組合せて、前記第１データＤ_ＥＶＥＮを出力するための第１カラム選択線信号ＣＳＬ_ＥＶＥＮと、前記第２データＤ_ＯＤＤを出力するための第２カラム選択線信号ＣＳＬ_ＯＤＤを発生する。前記第１及び第２カラム選択線信号ＣＳＬ_ＥＶＥＮ、ＣＳＬ_ＯＤＤは、前記内部データマスキング信号ＰＤＱＭがアクチベーションされる時にはアクチベーションされないように、上記次のクロックＣＬＫ立上りエッジに応答して内部データマスキング信号ＰＤＱＭを受けて選択的に出力される。
【００２９】
前記カラム選択部４７は、第１ＮＭＯＳトランジスタＱ１と第２ＮＭＯＳトランジスタＱ２とで構成されるが、前記第１ＮＭＯＳトランジスタＱ１は前記第１カラム選択線信号ＣＳＬ_ＥＶＥＮが論理ハイになる時ターンオンされ前記第１データＤ_ＥＶＥＮを伝送し、前記第２ＮＭＯＳトランジスタＱ２は前記第２カラム選択線信号ＣＳＬ_ＯＤＤが論理ハイになる時ターンオンされ前記第２データＤ_ＯＤＤを伝送する。しかし、前記第１カラム選択線信号ＣＳＬ_ＥＶＥＮがアクチベーションされないと前記第１データＤ_ＥＶＥＮはマスキングされ、前記第２カラム選択線信号ＣＳＬ_ＯＤＤがアクチベーションされないと前記第２データＤ_ＯＤＤがマスキングされる。この時、前記第１及び第２カラム選択線信号ＣＳＬ_ＥＶＥＮ、ＣＳＬ_ＯＤＤは、前記データＤＱを書込むための外部コマンドＣＭＤより前記クロックＣＬＫの１周期以上後に発生されるのが望ましい。
【００３０】
言い換えれば、本実施の形態では、外部データＤＱと外部データマスキング信号ＤＱＭを、クロックＣＬＫではなくデータストローブ信号ＤＳに同期させ、前記内部アドレスＰＡＤＤと前記内部データマスキング信号ＰＤＱＭを組合せて、第１及び第２カラム選択線信号ＣＳＬ_ＥＶＥＮ、ＣＳＬ_ＯＤＤを発生し、前記第１及び第２カラム選択線信号ＣＳＬ_ＥＶＥＮ、ＣＳＬ_ＯＤＤにより前記データＤＱの一部がマスキングされた第１及び第２データＤ_ＥＶＥＮ、Ｄ_ＯＤＤを、各々第１及び第２データラインＤＬ_ＥＶＥＮ、ＤＬ_ＯＤＤに伝送する。したがって、データマスキング信号ＤＱＭとデータＤＱのすべてがデータストローブ信号ＤＳに同期するので、電圧、温度、工程変化などの条件に同一に反応してデータのサンプリングウィンドウが大きくなり、またデータマスキング信号ＤＱＭを入力するためのピンを増やす必要がないという長所がある。
【００３１】
図４は、前記図３に示した回路の各部の信号のタイミング図である。
【００３２】
前記図４を参照すれば、外部データＤＱはデータストローブ信号ＤＳの立上りエッジと立下りエッジに同期し、外部データマスキング信号ＤＱＭは前記データＤＱ中２番及び５番データ２、５をマスキングする場合あって、この時、前記データストローブ信号ＤＳは外部データＤＱを書込むためのコマンドＣＭＤが入力された後に入力される。
【００３３】
第１データＤ_ＥＶＥＮは前記データストローブ信号ＤＳの立上りエッジに同期されたデータ０、２、４、６により構成され、第２データＤ_ＯＤＤは前記データストローブ信号ＤＳの立下りエッジに同期されたデータ１、３、５、７からなる。
【００３４】
第１及び第２カラム選択線信号ＣＳＬ_ＥＶＥＮ、ＣＳＬ_ＯＤＤは、上記次のクロックＣＬＫの立上りエッジに同期し、前記データマスキング信号ＤＱＭが論理ハイにアクチベーションされる時にはアクチベーションされない。前記第１カラム選択線信号ＣＳＬ_ＥＶＥＮがアクチベーションされる時、前記第１データＤ_ＥＶＥＮは第１データラインＤＬ_ＥＶＥＮに出力され、前記第２カラム選択線信号ＣＳＬ_ＯＤＤがアクチベーションされる時、前記第２データＤ_ＯＤＤは第２データラインＤＬ_ＯＤＤに出力される。したがって、前記第１データラインＤＬ_ＥＶＥＮでは前記第１データＤ_ＥＶＥＮ中の２番データ２がマスキングされ、前記第２データラインＤＬ_ＯＤＤでは前記第２データＤ_ＯＤＤ中の５番データ５がマスキングされる。
【００３５】
図５は、本発明による半導体メモリ装置のデータマスキング回路の他の実施の形態を示す図である。
【００３６】
前記図５を参照すれば、データマスキング回路は、アドレスバッファ６１、コマンドバッファ６２、データ入出力バッファ６３、データマスキングバッファ６４、カラム選択線信号発生部６５、データ伝達部６６、及びカラム選択部６７からなる。
【００３７】
前記アドレスバッファ６１、前記コマンドバッファ６２、前記データ入出力バッファ６３、及び前記データマスキングバッファ６４は、図３に示されたアドレスバッファ４１、コマンドバッファ４２、データ入出力バッファ４３、及びデータマスキングバッファ４４と同様な構成要素である。
【００３８】
前記データ伝達部６６は、前記データストローブ信号ＤＳの立上りエッジと立下りエッジに同期した内部データＰＤＱ及び内部データマスキング信号ＰＤＱＭを入力にし、第１データＤ_ＥＶＥＮと第２データＤ_ＯＤＤとを出力する。前記第１及び第２データＤ_ＥＶＥＮ、Ｄ_ＯＤＤは、前記内部データマスキング信号ＰＤＱＭが論理ハイにアクチベーションされる時にはマスキングされ、それぞれ次のクロックＣＬＫの立上りエッジに応答して所定の遅延時間後に同時に出力される。
【００３９】
前記カラム選択線信号発生部６５は、前記アドレスバッファ６１から出力された内部アドレスＰＡＤＤ及び前記コマンドバッファ６２から出力された内部コマンドＰＣＭＤを入力にし、第１カラム選択線信号ＣＳＬ_ＥＶＥＮ及び第２カラム選択線信号ＣＳＬ_ＯＤＤを発生する。前記第１カラム選択線信号ＣＳＬ_ＥＶＥＮは、上記次のクロックＣＬＫの立上りエッジに応答してアクチベーションされ、前記データＤＱを書込むためのコマンドＣＭＤより前記クロックＣＬＫの１周期以上後に発生する。
【００４０】
前記カラム選択部６７は、第１ＮＭＯＳトランジスタＱ１と第２ＮＭＯＳトランジスタＱ２とで構成されるが、前記第１ＮＭＯＳトランジスタＱ１は前記第１カラム選択線信号ＣＳＬ_ＥＶＥＮが論理ハイになる時ターンオンされ、第１データラインＤＬ_ＥＶＥＮに前記第１データＤ_ＥＶＥＮを伝送し、前記第２ＮＭＯＳトランジスタＱ２は前記第２カラム選択線信号ＣＳＬ_ＯＤＤが論理ハイになる時ターンオンされ、前記第２データラインＤＬ_ＯＤＤに前記第２データＤ_ＯＤＤを伝送する。
【００４１】
図６は、前記図５に示した回路の各部の信号のタイミング図である。
【００４２】
前記図６を参照すれば、外部データＤＱはデータストローブ信号ＤＳの立上りエッジと立下りエッジに交互に同期し、外部データマスキング信号ＤＱＭは前記データＤＱ中の２番及び５番データ２、５をマスキングする場合であって、この時、前記データストローブ信号ＤＳは前記外部データＤＱを書込むためのコマンドＣＭＤが入力された後に入力される。
【００４３】
第１及び第２データＤ_ＥＶＥＮ、Ｄ_ＯＤＤは上記次のクロックＣＬＫの立上りエッジに応答し、前記データマスキング信号ＤＱＭがアクチベーションされない場合にのみ発生する。したがって、前記第１データＤ_ＥＶＥＮでは２番データ２がマスキングされ、第２データＤ_ＯＤＤでは５番データ５がマスキングされる。
【００４４】
第１及び第２カラム選択線信号ＣＳＬ_ＥＶＥＮ、ＣＳＬ_ＯＤＤは、上記次のクロックＣＬＫの立上りエッジに応答してアクチベーションされる。前記第１及び第２カラム選択線信号ＣＳＬ_ＥＶＥＮ、ＣＳＬ_ＯＤＤがアクチベーションされる時、前記第１及び第２データＤ_ＥＶＥＮ、Ｄ_ＯＤＤは各々第１及び第２データラインＤＬ_ＥＶＥＮ、ＤＬ_ＯＤＤに出力される。
【００４５】
以上、本発明はこれに限らず、多くの変形が本発明の技術的思想内で当分野において通常の知識を有する者によって可能であることは明白である。
【００４６】
【発明の効果】
前記のように、本発明による半導体メモリ装置のデータマスキング方法とその回路、及び該回路を有する半導体メモリ装置は、データマスキング信号ＤＱＭとデータＤＱのすべてがデータストローブ信号ＤＳに同期されるので、電圧、温度、工程変化などの条件に同一に反応し、データのサンプリングウィンドウが大きくなり、またデータマスキング信号ＤＱＭを入力するためのピンを増やす必要がないという効果が得られる。
【００４７】
【図面の簡単な説明】
【図１】従来の技術によるＳＤＲシンクＤＲＡＭのデータマスキング方法を説明するために示したタイミング図である。
【図２】従来の技術によるＤＤＲシンクＤＲＡＭのデータマスキング方法を説明するために示したタイミング図である。
【図３】本発明による半導体メモリ装置のデータマスキング回路の一実施の形態を示す図である。
【図４】前記図３に示した回路の各部の信号のタイミング図である。
【図５】本発明による半導体メモリ装置のデータマスキング回路の他の実施の形態を示す図である。
【図６】前記図５に示した回路の各部の信号のタイミング図である。
【符号の説明】
４１，６１ アドレスバッファ
４２，６２ コマンドバッファ
４３，６３ データ入出力バッファ
４４，６４ データマスキングバッファ
４５，６５ カラム選択線信号発生部
４６，６６ データ伝達部
４７，６７ カラム選択部
ＡＤＤ 外部アドレス
ＣＬＫ クロック
ＣＭＤ コマンド
ＣＳＬ_ＥＶＥＮ 第１データＤ_ＥＶＥＮを出力するための第１カラム選択線信号
ＣＳＬ_ＯＤＤ 第２データＤ_ＯＤＤを出力するための第２カラム選択線信号Ｄ_ＥＶＥＮ データストローブ信号ＤＳの立上りエッジに同期された第１データ
Ｄ_ＯＤＤ データストローブ信号ＤＳの立下りエッジに同期された第２データ
ＤＱ 外部データ
ＤＱＭ マスキングするためのデータマスキング信号
ＤＳ データストローブ信号
ＰＡＤＤ バッファリングされた内部アドレス
ＰＣＭＤ バッファリングされた内部コマンド
ＰＤＱ 立上りエッジと立下りエッジに同期された内部データ
ＰＤＱＭ バッファリングされた内部データマスキング信号
Claims (23)
- クロックに同期されたアドレスと、データを書込むためのコマンドと、データをマスクするためのデータマスキング信号の第１信号と第２信号とを入力して、次のクロックの立ち上がりエッジに同期して奇数番目のデータを伝達あるいはマスキングする第１カラム選択線信号と偶数番目のデータを伝達あるいはマスキングする第２カラム選択線信号とを出力するカラム選択線信号発生部と、
データストローブ信号の立下りエッジに同期して奇数番目のデータを入力して、前記データストローブ信号の立上りエッジに同期して偶数番目のデータを入力し、次のクロックの立ち上がりエッジに同期して奇数番目の第１データと偶数番目の第２データとを出力するデータ伝達部と、
前記第１及び第２カラム選択線信号に各々応答し、前記第１データと第２データを各々第１及び第２データラインに伝達あるいはマスキングするカラム選択部と、
奇数番目のデータをマスクするための前記データストローブ信号の立下りエッジに同期する前記第１信号と、偶数番目のデータをマスクするための前記データストローブ信号の立上りエッジに同期する前記第２信号とを含む１つのデータマスキング信号を入力するデータマスキング信号入力線とを有し、
前記第１データと第２データとを前記第１信号と第２信号とによりそれぞれマスクして、各々第１及び第２データラインに伝達することを特徴とする半導体メモリ装置のデータマスキング回路。 - クロックに同期されたアドレスとデータを書込むためのコマンドとを入力して、次のクロックの立ち上がりエッジに同期して奇数番目のデータを伝達する第１カラム選択線信号と偶数番目のデータを伝達する第２カラム選択線信号とを出力するカラム選択線信号発生部と、
データストローブ信号の立下りエッジに同期して奇数番目のデータを入力して、前記データストローブ信号の立上りエッジに同期して偶数番目のデータを入力すると共に、データをマスクするためのデータマスキング信号の第１信号と第２信号とを入力し、次のクロックの立ち上がりエッジに同期して前記第１信号と第２信号とによりそれぞれマスクされた奇数番目の第１データと偶数番目の第２データとを出力するデータ伝達部と、
前記第１及び第２カラム選択線信号に各々応答し、前記第１データと第２データを各々第１及び第２データラインに伝達するカラム選択部と、
奇数番目のデータをマスクするための前記データストローブ信号の立下りエッジに同期する前記第１信号と、偶数番目のデータをマスクするための前記データストローブ信号の立上りエッジに同期する前記第２信号とを含む１つのデータマスキング信号を入力するデータマスキング信号入力線とを有し、
前記第１データと第２データとを前記第１信号と第２信号とによりそれぞれマスクして、各々第１及び第２データラインに伝達することを特徴とする半導体メモリ装置のデータマスキング回路。 - 前記アドレスは、前記半導体メモリ装置の外部からアドレスとクロックを入力してバッファリングするアドレスバッファから出力されることを特徴とする請求項１又は２に記載の半導体メモリ装置のデータマスキング回路。
- 前記コマンドは、前記半導体メモリ装置の外部からコマンドとクロックを入力してバッファリングするコマンドバッファから出力されることを特徴とする請求項１又は２に記載の半導体メモリ装置のデータマスキング回路。
- 前記データは、前記半導体メモリ装置の外部からデータとデータストローブ信号を入力してバッファリングするデータ入出力バッファから出力されることを特徴とする請求項１又は２に記載の半導体メモリ装置のデータマスキング回路。
- 前記データマスキング信号は、前記半導体メモリ装置の外部からデータマスキング信号とデータストローブ信号を入力してバッファリングするデータマスキングバッファから出力されることを特徴とする請求項１又は２に記載の半導体メモリ装置のデータマスキング回路。
- 前記カラム選択部は、前記第１カラム選択線信号がアクチベーションされる時にターンオンされ前記第１データを前記第１データラインに伝送する第１トランジスタと、前記第２カラム選択線信号がアクチベーションされる時にターンオンされ前記第２データを前記第２データラインに伝送する第２トランジスタとを含むことを特徴とする請求項１又は２に記載の半導体メモリ装置のデータマスキング回路。
- 前記半導体メモリ装置にデータを書込むためのコマンドが入力された後に前記データストローブ信号が入力されることを特徴とする請求項１又は２に記載の半導体メモリ装置のデータマスキング回路。
- 前記第１及び第２カラム選択線信号は、前記半導体メモリ装置にデータを書込むためのコマンドが入力された後の前記クロックの１周期以上後に発生されることを特徴とする請求項１又は２に記載の半導体メモリ装置のデータマスキング回路。
- クロックに同期されたアドレス及びデータを書込むためのコマンドを発生する段階と、
データをフェッチするためのデータストローブ信号の立下りエッジに同期される奇数番目のデータを入力し、前記データストローブ信号の立上りエッジに同期される偶数番目のデータを入力する段階と、
奇数番目のデータをマスクするための前記データストローブ信号の立下りエッジに同期する第１信号と、偶数番目のデータをマスクするための前記データストローブ信号の立上りエッジに同期する第２信号とを含む１つのデータマスキング信号を入力する段階と、
前記アドレス、コマンド、及びデータマスキング信号の前記第１信号及び第２信号を組合せて、奇数番目のデータを伝達あるいはマスキングする第１カラム選択線信号と偶数番目のデータを伝達あるいはマスキングする第２カラム選択線信号とを発生する段階と、
前記データを、前記データストローブ信号の立下りエッジに同期して入力された第１データと、前記データストローブ信号の立上りエッジに同期して入力された第２データとに区分して出力する段階と、
前記第１カラム選択線信号がアクチベーションされれば前記第１データを第１データラインに伝達し、前記第２カラム選択線信号がアクチベーションされれば前記第２データを第２データラインに伝達する段階とを具備することを特徴とする半導体メモリ装置のデータマスキング方法。 - 前記アドレスは、前記半導体メモリ装置の外部からアドレスとクロックを入力してバッファリングするアドレスバッファから出力することを特徴とする請求項１０に記載の半導体メモリ装置のデータマスキング方法。
- 前記コマンドは、前記半導体メモリ装置の外部からコマンドとクロックを入力してバッファリングするコマンドバッファから出力することを特徴とする請求項１０に記載の半導体メモリ装置のデータマスキング方法。
- 前記データは、前記半導体メモリ装置の外部からデータとデータストローブ信号を入力してバッファリングするデータ入出力バッファから出力することを特徴とする請求項１０に記載の半導体メモリ装置のデータマスキング方法。
- 前記データマスキング信号は、前記半導体メモリ装置の外部からデータマスキング信号とデータストローブ信号を入力してバッファリングするデータマスキングバッファから出力することを特徴とする請求項１０に記載の半導体メモリ装置のデータマスキング方法。
- 前記第１及び第２カラム選択線信号は、前記半導体メモリ装置にデータを書込むためのコマンドを入力した後の前記クロックの１周期以上後に発生することを特徴とする請求項１０に記載の半導体メモリ装置のデータマスキング方法。
- クロックに同期されたアドレス及びデータを書込むためのコマンドを発生する段階と、
データをフェッチするためのデータストローブ信号の立下りエッジに同期される奇数番目のデータを入力し、前記データストローブ信号の立上りエッジに同期される偶数番目のデータを入力する段階と、
奇数番目のデータをマスクするための前記データストローブ信号の立下りエッジに同期する第１信号と、偶数番目のデータをマスクするための前記データストローブ信号の立上りエッジに同期する第２信号とを含む１つのデータマスキング信号を入力する段階と、
前記アドレス及びコマンドを組合せて、奇数番目のデータを伝達する第１カラム選択線信号と偶数番目のデータを伝達する第２カラム選択線信号とを発生する段階と、
前記データを、前記データストローブ信号の立下りエッジに同期して入力され前記データマスキング信号の第１信号によりマスキングされた奇数番目の第１データと、前記データストローブ信号の立上りエッジに同期して入力され前記データマスキング信号の第２信号によりマスキングされた偶数番目の第２データとに区分して出力する段階と、
前記第１カラム選択線信号がアクチベーションされれば前記第１データを第１データラインに伝達し、前記第２カラム選択線信号がアクチベーションされれば前記第２データを第１データラインに伝達する段階とを具備することを特徴とする半導体メモリ装置のデータマスキング方法。 - 前記アドレスは、前記半導体メモリ装置の外部からアドレスとクロックを入力してバッファリングするアドレスバッファから出力することを特徴とする請求項１６に記載の半導体メモリ装置のデータマスキング方法。
- 前記コマンドは、前記半導体メモリ装置の外部からコマンドとクロックを入力してバッファリングするコマンドバッファから出力することを特徴とする請求項１６に記載の半導体メモリ装置のデータマスキング方法。
- 前記データは、前記半導体メモリ装置の外部からデータとデータストローブ信号を入力してバッファリングするデータ入出力バッファから出力することを特徴とする請求項１６に記載の半導体メモリ装置のデータマスキング方法。
- 前記データマスキング信号は、前記半導体メモリ装置の外部からデータマスキング信号とデータストローブ信号を入力してバッファリングするデータマスキングバッファから出力することを特徴とする請求項１６に記載の半導体メモリ装置のデータマスキング方法。
- 前記第１及び第２カラム選択線信号は、前記半導体メモリ装置にデータを書込むためのコマンドを入力した後前記クロックの１周期以上後に発生することを特徴とする請求項１６に記載の半導体メモリ装置のデータマスキング方法。
- データマスキング回路を有する半導体メモリ装置であって、
該データマスキング回路が、
クロックに同期されたアドレスと、データを書込むためのコマンドと、データをマスクするためのデータマスキング信号の第１信号と第２信号とを入力して、次のクロックの立ち上がりエッジに同期して奇数番目のデータを伝達あるいはマスキングする第１カラム選択線信号と偶数番目のデータを伝達あるいはマスキングする第２カラム選択線信号とを出力するカラム選択線信号発生部と、
データストローブ信号の立下りエッジに同期して奇数番目のデータを入力して、前記データストローブ信号の立上りエッジに同期して偶数番目のデータを入力し、次のクロックの立ち上がりエッジに同期して奇数番目の第１データと偶数番目の第２データとを出力するデータ伝達部と、
前記第１及び第２カラム選択線信号に各々応答し、前記第１データと第２データを各々第１及び第２データラインに伝達あるいはマスキングするカラム選択部と、
奇数番目のデータをマスクするための前記データストローブ信号の立下りエッジに同期する前記第１信号と、偶数番目のデータをマスクするための前記データストローブ信号の立上りエッジに同期する前記第２信号とを含む１つのデータマスキング信号を入力するデータマスキング信号入力線とを有し、
前記第１データと第２データとを前記第１信号と第２信号とによりそれぞれマスクして、各々第１及び第２データラインに伝達することを特徴とする半導体メモリ装置。 - データマスキング回路を有する半導体メモリ装置であって、
該データマスキング回路が、
クロックに同期されたアドレスとデータを書込むためのコマンドとを入力して、次のクロックの立ち上がりエッジに同期して奇数番目のデータを伝達する第１カラム選択線信号と偶数番目のデータを伝達する第２カラム選択線信号とを出力するカラム選択線信号発生部と、
データストローブ信号の立下りエッジに同期して奇数番目のデータを入力して、前記データストローブ信号の立上りエッジに同期して偶数番目のデータを入力すると共に、データをマスクするためのデータマスキング信号の第１信号と第２信号とを入力し、次のクロックの立ち上がりエッジに同期して前記第１信号と第２信号とによりそれぞれマスクされた奇数番目の第１データと偶数番目の第２データとを出力するデータ伝達部と、
前記第１及び第２カラム選択線信号に各々応答し、前記第１データと第２データを各々第１及び第２データラインに伝達するカラム選択部と、
奇数番目のデータをマスクするための前記データストローブ信号の立下りエッジに同期する前記第１信号と、偶数番目のデータをマスクするための前記データストローブ信号の立上りエッジに同期する前記第２信号とを含む１つのデータマスキング信号を入力するデータマスキング信号入力線とを有し、
前記第１データと第２データとを前記第１信号と第２信号とによりそれぞれマスクして、各々第１及び第２データラインに伝達することを特徴とする半導体メモリ装置。
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