KR19990040440A - 반도체 메모리장치의 데이터 마스킹 회로 및 데이터 마스킹방법 - Google Patents

반도체 메모리장치의 데이터 마스킹 회로 및 데이터 마스킹방법 Download PDF

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Abstract

본 발명은 데이터 마스킹 신호가 입력되는 핀 수를 증가시키지 않고 데이터를 마스킹하는 반도체 메모리 장치의 데이터 마스킹 회로 및 데이터 마스킹 방법을 개시한다. 데이터 마스킹 회로는 클럭에 동기된 어드레스와 코멘드, 및 데이터 스트로브 신호에 동기된 데이타 마스킹 신호와 데이터 중 일부를 입력으로하여 제 1 및 제 2 칼럼 선택선 신호를 출력하는 칼럼 선택선 신호 발생부, 상기 데이터 스트로브 신호에 동기된 데이터를 입력으로하여 홀수번째인 제 1 데이터와 짝수번째인 제 2 데이터를 출력하는 데이터 전달부, 및 상기 제 1 및 제 2 칼럼 선택선 신호에 각각 응답하여 상기 제 1 데이터와 제 2 데이터를 각각 제 1 및 제 2 내부 데이터 라인으로 전달하는 칼럼 선택부를 포함한다.

Description

반도체 메모리 장치의 데이터 마스킹 회로 및 데이터 마스킹 방법
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 반도체 메모리 장치의 데이터 마스킹 회로 및 데이터 마스킹 방법에 관한 것이다.
점차 시스템 성능(Performance)이 증가됨에 따라 반도체 메모리 장치의 속도는 시스템 성능을 제한시키는 요인이 되고있고, 이를 해결하기 위해 씽크 디램(SDRAM), 램버스 디램(RAMBUS DRAM). 씽크-링크 디램(Sync-Link DRAM)과 같은 고성능 디램이 출현하고 있다.
씽크 디램은 SDR(Single Data Rate) 씽크 디램에서 DDR(Double Data Rate) 씽크 디램으로 변화되고 있다. SDR 씽크 디램은 클럭의 라이징 에지(rising edge) 또는 폴링 에티(falling edge)에서만 데이터의 입출력이 가능한데 비해 DDR 씽크디램은 클럭의 라이징 에지 뿐만 아니라 폴링 에지에서도 데이터의 입출력이 이루어지므로 클럭 주파수의 2배인 데이터 전송폭(data bandwidth)을 갖게된다. 또한 씽크 디램은 데이터 리드/라이트 코멘드가 발생할 때 원하지 않는 데이터를 마스킹하기 위한 데이터 입출력 마스킹 핀(DQM Pin;Data input/output masking Pin)을 구비하여 데이터 마스킹 신호가 액티베이션될 때 정해진 레이턴시에 따라 데이터의 입출력을 디세이블한다.
도 1은 종래 기술에 의한 SDR 씽크 디램의 데이터 마스킹 방법을 설명하기 위해 도시한 타이밍도이다.
상기 도 1을 참조하면, 데이터(DQ), 코멘드(CMD), 및 데이터 마스킹 신호(DQM)는 클럭(CLK)의 라이징 에지에 동기되어 입력되고 이때 상기 데이터(DQ)를 리드할 경우의 마스킹 레이턴시는 2이고 상기 데이터(DQ)를 라이트할 경우의 마스킹 레이턴시는 0이다.
따라서 라이트 코멘드(CMD)가 발생할 경우 데이터 마스킹 신호(DQM)가 논리 하이로 액티베이션될 때의 데이터(DQ), 즉 제 1 번 입력 데이터(DIN1)는 마스킹되고, 리드 코멘드(CMD)가 발생할 경우 상기 데이터 마스킹 신호(DQM)가 논리 하이로 액티베이션된 후 상기 클럭(CLK)의 2 주기 후의 데이터, 즉 제 1 번 출력 데이터(DOUT1)가 마스킹된다. 이때 상기 데이터(DQ)들 중 마스킹된 제 1 번 입력 데이터(DIN1) 및 제 1 번 출력 데이터(DOUT1)는 빗금으로 나타내었다.
반도체 메모리 장치는 칩셋의 컨트롤에 의해 데이터의 입출력이 이루어지는데, 데이터 리드 명령에서는 메모리 셀로부터 CPU로 데이터를 전달하는 것이므로 데이터를 마스킹할 필요 없이 칩셋 자체에서 마스킹할 수 있지만, 데이터 라이트 명령에서는 CPU로부터 메모리 셀로 데이터를 전달하는 것이어서 쓰고싶지 않는 데이터를 마스킹할 필요가 있다. 따라서 데이터 라이트 명령에 의한 데이터 입력시에만 데이터 마스킹이 필요하고 데이터 리드 명령에 의한 데이터 출력에서는 데이터 마스킹이 필요하지 않다.
그런데 DDR 씽크 디램에서는 데이터가 클럭의 라이징 에지와 폴링 에지에서 샘플링되고 데이터를 제외한 모든 명령(COMMAND)은 클럭의 라이징 에지에서 샘플링되므로 클럭의 1주기동안 데이터 마스킹 신호가 논리 하이로 액티베이션될 때 2개의 연속되는 데이터가 마스킹되고 데이터의 셈플링 윈도우(sampling window)가 SDR 씽크 디램에 비해 1/2로 되어 짧은 시간 동안 데이터를 패치(fetch)해야 하는 문제점이 있다.
상기와 같은 문제점을 해결하기 위한 방법으로 입출력 데이터를 패치하기 위한 데이터 스트로브(data strobe) 신호를 이용하는데, 즉 데이터를 상기 데이터 스트로브 신호에 동기시켜 데이터를 입출력한다.
도 2는 종래 기술에 의한 DDR 씽크 디램의 데이터 마스킹 방법을 설명하기 위해 도시한 타이밍도이다.
상기 도 2를 참조하면, 데이터 마스킹 신호(DQM)는 클럭(CLK)의 라이징 에지에 동기되어 입력되고 데이터(DQ)는 클럭(CLK)에 동기되지 않고 상기 데이터(DQ)를 패치(fetch)하기 위한 데이터 스트로브 신호(DS)의 라이징 에지와 폴링 에지에 동기된다.
따라서 상기 데이터 스트로브 신호(DS)의 한 주기 동안 2개의 데이터(DQ)가 입력된다.
상기 데이터 마스킹 신호(DQM)는 상기 클럭(CLK)의 라이징 에지에 동기되어 짝수번 데이터(DQ)를 마스킹하기 위한 제 1 데이터 마스킹 신호(DQM_EVEN)와 홀수번 데이터(DQ)를 마스킹하기 위한 제 2 데이터 마스킹 신호(DQM_ODD)로 구분된다. 상기 제 1 및 제 2 데이터 마스킹 신호(DQM_EVEN,DQM_ODD)에 의해 마스킹된 데이터는 빗금으로 나타내었다.
그러나 상기의 방법에서는 2개의 연속되는 데이터(DQ)가 마스킹되는 문제점은 해결되었지만 데이터 마스킹 신호가 2개로 증가함으로써 상기 데이터 마스킹 신호가 입력되는 핀수를 2배로 증가시켜야 하고 이에따라 칩셋의 핀 수도 증가시켜야하는 문제점이 발생한다. 예를 들어 현 PC 칩셋은 데이터 마스킹 신호가 입력되는 데이터 마스킹핀을 8개 구비하고 있는데 여기에 씽크 디램 패키지에서 데이터 마스킹핀을 16개로 증가시키면 칩셋의 데이터 마스킹핀도 16개로 늘려야한다.
본 발명이 이루고자 하는 기술적 과제는, 데이터 마스킹 신호가 입력되는 핀 수를 증가시키지 않고 데이터를 마스킹하는 반도체 메모리 장치의 데이터 마스킹 회로를 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 상기 반도체 메모리 장치의 데이터 마스킹 회로의 데이터 마스킹 방법을 제공하는데 있다.
도 1은 종래 기술에 의한 에스디알(SDR) 씽크 디램의 데이터 마스킹 방법을 설명하기 위해 도시한 타이밍도이다.
도 2는 종래 기술에 의한 디디알(DDR) 씽크 디램의 데이터 마스킹 방법을 설명하기 위해 도시한 타이밍도이다.
도 3은 본 발명에 의한 반도체 메모리 장치의 데이터 마스킹 회로의 일 실시예이다.
도 4는 상기 도 3에 도시한 신호들의 타이밍도이다.
도 5는 본 발명에 의한 반도체 메모리 장치의 데이터 마스킹 회로의 다른 실시예이다.
도 6은 상기 도 5에 도시한 신호들의 타이밍도이다.
상기 과제를 이루기 위한 본 발명은, 클럭에 동기된 어드레스와 코멘드, 및 데이터 스트로브 신호에 동기된 데이타 마스킹 신호와 데이터 중 일부를 입력으로하여 제 1 및 제 2 칼럼 선택선 신호를 출력하는 칼럼 선택선 신호 발생부, 상기 데이터 스트로브 신호에 동기된 데이터를 입력으로하여 홀수번째인 제 1 데이터와 짝수번째인 제 2 데이터를 출력하는 데이터 전달부, 및 상기 제 1 및 제 2 칼럼 선택선 신호에 각각 응답하여 상기 제 1 데이터와 제 2 데이터를 각각 제 1 및 제 2 내부 데이터 라인으로 전달하는 칼럼 선택부를 포함하는 것을 특징으로하는 반도체 메모리 장치의 데이터 마스킹 회로를 제공한다.
상기 데이터 전달부는 상기 데이터 스트로브 신호에 동기된 데이터를 입력으로하여 상기 데이터 스트로브 신호에 동기된 데이터 중 홀수번째 입력되는 제 1 데이터와 짝수번째 입력되는 제 2 데이터를 구분하여 출력하고, 상기 칼럼 선택선 신호 발생부는 상기 클럭에 동기된 어드레스와 코멘드, 및 데이터 스트로브 신호에 동기된 데이타 마스킹 신호를 입력으로하여 상기 제 1 데이터를 마스킹하기 위한 제 1 칼럼 선택선 신호와 상기 제 2 데이터를 마스킹하기 위한 제 2 칼럼 선택선 신호를 출력하는 것이 바람직하다.
상기 데이터 전달부는 상기 데이터 스트로브 신호에 동기된 데이터 및 데이터 마스킹 신호를 입력으로하여 상기 데이터 스트로브 신호에 동기된 데이터 마스킹 신호에 의해 상기 데이터 스트로브 신호에 동기된 데이터를 마스킹한 후 상기 마스킹된 데이터들 중 홀수번째인 제 1 데이터와 짝수번째인 제 2 데이터를 구분하여 출력하고, 상기 칼럼 선택선 신호 발생부는 상기 클럭에 동기된 어드레스와 코멘드를 입력으로하여 상기 제 1 데이터를 상기 제 1 데이터 라인으로 전달하기 위한 제 1 칼럼 선택선 신호와 상기 제 2 데이터를 상기 제 2 데이터 라인으로 전달하기 위한 제 2 칼럼 선택선 신호를 출력하는 것잉 바람직하다.
상기 클럭에 동기된 어드레스는, 상기 반도체 메모리 장치 외부로부터 어드레스와 클럭을 입력으로하여 버퍼링하는 어드레스 버퍼에서 출력된 것이 바람직하다.
상기 클럭에 동기된 코멘드는, 상기 반도체 메모리 장치 외부로부터 코멘드와 클럭을 입력으로하여 버퍼링하는 코멘드 버퍼에서 출력된 것이 바람직하다.
상기 데이터 스트로브 신호에 동기된 데이터는, 상기 반도체 메모리 장치 외부로부터 데이터와 데이터 스트로브 신호를 입력으로하여 버퍼링하는 데이터 입출력 버퍼에서 출력된 것이 바람직하다.
상기 데이터 스트로브 신호에 동기된 데이터 마스킹 신호는, 상기 반도체 메모리 장치 외부로부터 데이터 마스킹 신호와 데이터 스트로브 신호을 입력으로하여 버퍼링하는 데이터 마스킹 버퍼에서 출력된 것이 바람직하다.
상기 칼럼 선택부는 상기 제 1 칼럼 선택선 신호가 논리 하이로 액티베이션될 때 턴온되어 상기 제 1 데이터를 전송하는 제 1 앤모스 트랜지스터, 및 상기 제 2 칼럼 선택선 신호가 논리 하이로 액티베이션될 때 턴온되어 상기 제 2 데이터를 전송하는 제 2 앤모스 트랜지스터를 포함하는 것이 바람직하다.
상기 반도체 메모리 장치에 테이터를 라이트하기 위한 코멘드가 입력된 후 상기 데이터 스트로브 신호가 입력되고, 상기 제 1 및 제 2 칼럼 선택선 신호는 상기 반도체 메모리 장치에 테이터를 라이트하기 위한 코멘드가 입력된 후 상기 클럭의 1주기 이상 후에 발생되는 것이 바람직하다.
상기 다른 과제를 이루기 위한 본 발명에 의한 반도체 메모리 장치의 데이터 마스킹 방법중 그 일 실시예는 다음과 같다.
먼저 클럭에 동기된 어드레스 및 코멘드를 발생한다. 데이터 스트로브 신호에 동기된 데이터들을 발생한다. 상기 데이터 스트로브 신호에 동기된 데이터 마스킹 신호를 발생한다. 상기 클럭에 동기된 어드레스 및 코멘드와 상기 데이터 스트로브 신호에 동기된 데이터 마스킹 신호를 조합하여 마스킹된 제 1 칼럼 선택선 신호와 제 2 칼럼 선택선 신호를 발생한다. 상기 데이터 스트로브 신호에 동기된 데이터들을 상기 데이터 스트로브 신호의 라이징 에지 및 폴링 에지 중 어느 하나에 동기된 제 1 데이터와 상기 데이터 스트로브 신호의 라이징 에지 및 폴링 에지중 다른 하나에 동기된 제 2 데이터로 구분한다. 상기 제 1 칼럼 선택선 신호가 액티베이션되면 상기 제 1 데이터를 전송하고 상기 제 2 칼럼 선택선 신호가 액티베이션되면 상기 제 2 데이터를 전송한다.
상기 다른 과제를 이루기 위한 반도체 메모리 장치의 데이터 마스킹 방법중 그 다른 실시예는 다음과 같다.
먼저 클럭에 동기된 어드레스 및 코멘드를 발생한다. 데이터 스트로브 신호에 동기된 데이터들을 발생한다. 상기 데이터 스트로브 신호에 동기된 데이터 마스킹 신호를 발생한다. 상기 클럭에 동기된 어드레스 및 코멘드를 조합하여 제 1 칼럼 선택선 신호와 제 2 칼럼 선택선 신호를 발생한다. 상기 데이터 스트로브 신호에 동기된 데이터들을 상기 데이터 스트로브 신호의 라이징 에지 및 폴링 에지 중 어느 하나에 동기되고 상기 데이터 스트로브 신호에 동기된 데이터 마스킹 신호에 의해 마스킹된 제 1 데이터와 상기 데이터 스트로브 신호의 라이징 에지 및 폴링 에지중 다른 하나에 동기되고 상기 데이터 스트로브 신호에 동기된 데이터 마스킹 신호에 의해 마스킹된 제 2 데이터로 구분한다. 상기 제 1 칼럼 선택선 신호가 액티베이션되면 상기 제 1 데이터를 전송하고 상기 제 2 칼럼 선택선 신호가 액티베이션되면 상기 제 2 데이터를 전송한다.
상기 제 1 실시예 및 제 2 실시예에 있어서, 상기 클럭에 동기된 어드레스는 상기 반도체 메모리 장치 외부로부터 어드레스와 클럭을 입력으로하여 버퍼링하는 어드레스 버퍼에서 출력하고, 상기 클럭에 동기된 코멘드는 상기 반도체 메모리 장치 외부로부터 코멘드와 클럭을 입력으로하여 버퍼링하는 코멘드 버퍼에서 출력하고, 상기 데이터 스트로브 신호에 동기된 데이터는 상기 반도체 메모리 장치 외부로부터 데이터와 데이터 스트로브 신호를 입력으로하여 버퍼링하는 데이터 입출력 버퍼에서 출력하고, 상기 데이터 스트로브 신호에 동기된 데이터 마스킹 신호는 상기 반도체 메모리 장치 외부로부터 데이터 마스킹 신호와 데이터 스트로브 신호을 입력으로하여 버퍼링하는 데이터 마스킹 버퍼에서 출력하는 것이 바람직하다.
따라서 본 발명에 의한 반도체 메모리 장치의 데이터 마스킹 회로 및 데이터 마스킹 방법은, 데이터 마스킹 신호(DQM)와 데이터(DQ) 모두 데이터 스트로브 신호(DS)에 동기되므로 전압, 온도, 공정 변화(process variation) 등의 조건에 동일하게 반응하여 데이터의 샘플링 윈도우가 커지고 또한 데이터 마스킹 신호(DQM)를 입력하기 위한 핀을 증가시킬 필요가 없다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
도 3은 본 발명에 의한 반도체 메모리 장치의 데이터 마스킹 회로의 일 실시예이다.
상기 도 3을 참조하면, 데이터 마스킹 회로는 어드레스 버퍼(41), 코멘드 버퍼(42), 데이터 입출력 버퍼(43), 데이터 마스킹 버퍼(44), 칼럼 선택선 신호 발생부(45), 데이터 전달부(46) 및 칼럼 선택부(47)로 이루어진다.
상기 어드레스 버퍼(41)는 반도체 메모리 장치 외부로부터 외부 어드레스(ADD)와 클럭(CLK)을 입력으로하여 상기 클럭(CLK)에 동기되고 버퍼링된 내부 어드레스(PADD)를 출력하고, 상기 코멘드 버퍼(42)는 반도체 메모리 장치 외부로부터 데이터를 리드 또는 라이트하기 위한 코멘드(CMD)와 클럭(CLK)을 입력으로하여 상기 클럭(CLK)에 동기되고 버퍼링된 내부 코멘드(PCMD)를 출력한다.
그리고 상기 데이터 입출력 버퍼(43)는 외부 데이터(DQ)와 데이터 스트로브 신호(DS)를 입력으로하여 상기 데이터 스트로브 신호(DS)에 동기되고 버퍼링된 내부 데이터(PDQ)를 출력한다. 이때 상기 데이터 스트로브 신호(DS)는 상기 데이터(DQ)를 패치하기 위해 반도체 장치 외부로부터 입력된 신호이다.
상기 데이터 마스킹 버퍼(44)는 상기 데이터(DQ)를 마스킹하기 위한 데이터 마스킹 신호(DQM)와 상기 데이터 스트로브 신호(DS)를 입력으로하여 상기 데이터 스트로브 신호(DS)에 동기되고 버퍼링된 내부 데이터 마스킹 신호(PDQM)를 출력한다.
상기 칼럼 선택선 신호 발생부(45)는 상기 내부 어드레스(PADD), 내부 코멘드(PCMD), 및 내부 데이터 마스킹 신호(PDQM)를 입력으로하여 상기 내부 어드레스(PADD)와 상기 내부 데이터 마스킹 신호(PDQM)를 조합하여 제 1 칼럼 선택선 신호(CSL_EVEN) 및 제 2 칼럼 선택선 신호(CSL_ODD)를 발생한다. 상기 제 1 칼럼 선택선 신호(CSL_EVEN)는 상기 내부 데이터 마스킹 신호(PDQM)가 논리 하이이고 상기 데이터 스트로브 신호(DS)가 논리 하이로 라이징될 때 액티베이션되지 않고, 제 2 칼럼 선택선 신호(CSL_ODD)는 상기 내부 데이터 마스킹 신호(PDQM)가 논리 하이이고 상기 데이터 스트로브 신호(DS)가 논리 로우로 폴링될 때 액티베이션되지 않는다.
상기 데이터 전달부(46)는 상기 데이터 스트로브 신호(DS)의 라이징 에지와 폴링 에지에 동기된 내부 데이터(PDQ)를 입력으로하여 상기 데이터 스트로브 신호(DS)의 라이징 에지에 동기된 제 1 데이터(D_EVEN)와 상기 데이터 스트로브 신호(DS)의 폴링 에지에 동기된 제 2 데이터(D_ODD)를 출력한다.
상기 칼럼 선택부(47)는 제 1 앤모스 트랜지스터(Q1)와 제 1 2 앤모스 트랜지스터(Q2)로 구성되는데, 상기 제 1 앤모스 트랜지스터(Q1)는 상기 제 1 칼럼 선택선 신호(CSL_EVEN)가 논리 하이될 때 턴온되어 상기 제 1 데이터(D_EVEN)를 전송하고 상기 제 2 앤모스 트랜지스터(Q2)는 상기 제 2 칼럼 선택선 신호(CSL_ODD)가 논리 하이될 때 턴온되어 상기 제 2 데이터(D_ODD)를 전송한다. 그러나 상기 제 1 칼럼 선택선 신호(CSL_EVEN)가 액티베이션되지 않으면 상기 제 1 데이터(D_EVEN)는 마스킹되고 상기 제 2 칼럼 선택선 신호(CSL_ODD)가 액티베이션되지 않으면 상기 제 2 데이터(D_ODD)가 마스킹된다. 이때 상기 제 1 및 제 2 칼럼 선택선 신호(CSL_EVEN,CSL_ODD)는 상기 데이터(DQ)를 라이트하기 위한 코멘드(CMD)보다 상기 클럭(CLK)의 1주기 이상 후에 발생되는 것이 바람직하다.
다시말해서 본 발명은 데이터(DQ)와 데이터 마스킹 신호(DQM)를 클럭(CLK)이 아닌 데이터 스트로브 신호(DS)에 동기시키고 상기 내부 어드레스(PADD)와 상기 내부 데이터 마스킹 신호(PDQM)를 조합하여 제 1 및 제 2 칼럼 선택선 신호(CSL_EVEN,CSL_ODD)를 발생하고 상기 제 1 및 제 2 칼럼 선택선 신호(CSL_EVEN,CSL_ODD)에 의해 상기 데이터(DQ)의 일부가 마스킹된 제 1 및 제 2 데이터(D_EVEN, D_ODD)를 각각 제 1 및 제 2 데이터 라인(DL_EVEN,DL_ODD)으로 전송한다. 따라서 데이터 마스킹 신호(DQM)와 데이터(DQ) 모두 데이터 스트로브 신호(DS)에 동기되므로 전압, 온도, 공정 변화(process variation) 등의 조건에 동일하게 반응하여 데이터의 샘플링 윈도우가 커지고 또한 데이터 마스킹 신호(DQM)를 입력하기 위한 핀을 증가시킬 필요가 없다는 장점이 있다.
도 4는 상기 도 3에 도시한 신호들의 타이밍도이다.
상기 도 4를 참조하면, 데이터 입출력 버퍼(도 4의 43)는 데이터 스트로브 신호(DS)의 라이징 에지와 폴링 에지에 동기되어 데이터(DQ)들을 입력하고 데이터 마스킹 버퍼(도 4의 44)는 상기 데이터(DQ)들 중 2번 및 5번 데이터(2,5)를 마스킹하기 위한 데이터 마스킹 신호(DQM)를 발생하는 경우를 나타낸 것으로서, 이때 상기 데이터 스트로브 신호(DS)는 라이트 코멘드(CMD)가 입력된 후에 입력된다.
제 1 데이터(D_EVEN)는 상기 데이터 스트로브 신호(DS)의 라이징 에지에 동기된 데이터들(0,2,4,6)로 구성되고, 제 2 데이터(D_ODD)는 상기 데이터 스트로브 신호(DS)의 폴링 에지에 동기된 데이터들(1,3,5,7)로 이루어진다.
제 1 칼럼 선택선 신호(CSL_EVEN)는 상기 데이터 스트로브 신호(DS)의 라이징 에지에 동기된 신호로서 상기 데이터 마스킹 신호(DQM)가 논리 하이로 액티베이션될 경우에는 마스킹되어 나타나지 않는다. 마찬가지로 제 2 칼럼 선택선 신호(CSL_ODD)는 상기 데이터 스트로브 신호(DS)의 폴링 에지에 동기된 신호로서 상기 데이터 마스킹 신호(DQM)가 논리 하이로 액티베이션될 경우 마스킹된다.
따라서 상기 제 1 칼럼 선택선 신호(CSL_EVEN)가 액티베이션될 때 제 1 데이터 라인(DL_EVEN)에는 상기 제 1 데이터(D_EVEN)중 2번 데이터(2)만 마스킹되고, 상기 제 2 칼럼 선택선 신호(CSL_ODD)가 액티베이션될 때 제 2 데이터 라인(DL_ODD)에는 상기 제 2 데이터(D_ODD)중 5번 데이터(5)만 마스킹된다.
도 5는 본 발명에5의한 반도체 메모리 장치의 데이터 마스킹 회로의 다른 실시예이다.
상기 도 5를 참조하면, 데이터 마스킹 회로는 어드레스 버퍼(61), 코멘드 버퍼(62), 데이터 입출력 버퍼(63), 데이터 마스킹 버퍼(64), 칼럼 선택선 신호 발생부(65), 데이터 전달부(66), 및 칼럼 선택부(67)로 이루어진다.
상기 칼럼 선택선 신호 발생부(65)는 상기 어드레스 버퍼(61)로부터 출력된 내부 어드레스(PADD) 및 상기 코멘드 버퍼(62)로부터 출력된 내부 코멘드(PCMD)를 입력으로하여 제 1 칼럼 선택선 신호(CSL_EVEN) 및 제 2 칼럼 선택선 신호(CSL_ODD)를 발생한다. 상기 제 1 칼럼 선택선 신호(CSL_EVEN)는 데이터 스트로브 신호(DS)가 논리 하이로 라이징될 때 액티베이션되고, 상기 제 2 칼럼 선택선 신호(CSL_ODD)는 상기 데이터 스트로브 신호(DS)가 논리 로우로 폴링될 때 액티베이션된다. 이때 상기 제 1 및 제 2 칼럼 선택선 신호(CSL_EVEN,CSL_ODD)는 상기 데이터(DQ)를 라이트하기 위한 코멘드(CMD)보다 상기 클럭(CLK)의 1주기 이상 후에 발생한다.
상기 데이터 전달부(66)는 상기 데이터 스트로브 신호(DS)의 라이징 에지와 폴링 에지에 동기된 내부 데이터(PDQ) 및 내부 데이터 마스킹 신호(PDQM)를 입력으로하여 상기 내부 데이터(PDQ)에서 상기 데이터 스트로브 신호(DS)의 라이징 에지에 동기된 제 1 데이터(D_EVEN)와 상기 내부 데이터(PDQ)에서 상기 데이터 스트로브 신호(DS)의 폴링 에지에 동기된 제 2 데이터(D_ODD)를 출력한다. 그러나 상기 내부 데이터 마스킹 신호(PDQM)가 논리 하이일 경우 상기 제 1 및 제 2 데이터(D_EVEN, D_ODD)는 마스킹된다.
상기 칼럼 선택부(67)는 제 1 앤모스 트랜지스터(Q1)와 제 2 앤모스 트랜지스터(Q2)로 구성되는데, 상기 제 1 앤모스 트랜지스터(Q1)는 상기 제 1 칼럼 선택선 신호(CSL_EVEN)가 논리 하이될 때 턴온되어 제 1 데이터 라인(DL_EVEN)으로 상기 제 1 데이터(D_EVEN)를 전송하고 상기 제 2 앤모스 트랜지스터(Q2)는 상기 제 2 칼럼 선택선 신호(CSL_ODD)가 논리 하이될 때 턴온되어 상기 제 2 데이터 라인(DL_ODD)으로 상기 제 2 데이터(D_ODD)를 전송한다.
도 6은 상기 도 5에 도시한 신호들의 타이밍도이다.
상기 도 6을 참조하면, 데이터 입출력 버퍼(도 6의 63)는 데이터 스트로브 신호(DS)의 라이징 에지와 폴링 에지에 동기되어 데이터(DQ)들을 입력하고 데이터 마스킹 버퍼(도 4의 44)는 상기 데이터(DQ)들 중 2번 및 5번 데이터(2,5)를 마스킹하기 위한 데이터 마스킹 신호(DQM)를 발생하는 경우를 나타낸 것으로서, 이때 상기 데이터 스트로브 신호(DS)는 라이트 코멘드(CMD)가 입력된 후에 입력된다.
제 1 데이터(D_EVEN)는 상기 데이터 스트로브 신호(DS)의 라이징 에지에 동기되어 상기 데이터 마스킹 신호(DQM)가 논리 하이로 액티베이션되지 않을 경우에만 나타나고, 제 2 데이터(D_ODD)는 상기 데이터 스트로브 신호(DS)의 폴링 에지에 동기되어 상기 데이터 마스킹 신호(DQM)가 논리 하이로 액티베이션되지 않을 경우에만 나타난다. 즉, 상기 데이터 마스킹 신호(DQM)가 논리 하이로 액티베이션되면 제 1 데이터 라인(DL_EVEN)에는 2번 데이터(2)가 마스킹된 제 1 데이터(D_EVEN)가 전송되고 제 2 데이터 라인(DL_ODD)에는 5번 데이터(5)가 마스킹된 제 2 데이터(D_ODD)가 전송된다.
제 1 칼럼 선택선 신호(CSL_EVEN)는 상기 데이터 스트로브 신호(DS)의 라이징 에지에 동기된 신호이고 제 2 칼럼 선택선 신호(CSL_ODD)는 상기 데이터 스트로브 신호(DS)의 폴링 에지에 동기된 신호이다.
본 발명은 이에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.
이상, 설명된 바와 같이 본 발명에 의한 반도체 메모리 장치의 데이터 마스킹 회로 및 데이터 마스킹 방법은, 데이터 마스킹 신호(DQM)와 데이터(DQ) 모두 데이터 스트로브 신호(DS)에 동기되므로 전압, 온도, 공정 변화(process variation) 등의 조건에 동일하게 반응하여 데이터의 샘플링 윈도우가 커지고 또한 데이터 마스킹 신호(DQM)를 입력하기위한 핀을 증가시킬 필요가 없다.

Claims (22)

  1. 클럭에 동기된 어드레스와 코멘드, 및 데이터 스트로브 신호에 동기된 데이타 마스킹 신호와 데이터 중 일부를 입력으로하여 제 1 및 제 2 칼럼 선택선 신호를 출력하는 칼럼 선택선 신호 발생부;
    상기 데이터 스트로브 신호에 동기된 데이터를 입력으로하여 홀수번째인 제 1 데이터와 짝수번째인 제 2 데이터를 출력하는 데이터 전달부; 및
    상기 제 1 및 제 2 칼럼 선택선 신호에 각각 응답하여 상기 제 1 데이터와 제 2 데이터를 각각 제 1 및 제 2 내부 데이터 라인으로 전달하는 칼럼 선택부를 포함하는 것을 특징으로하는 반도체 메모리 장치의 데이터 마스킹 회로.
  2. 제 1 항에 있어서, 상기 데이터 전달부는
    상기 데이터 스트로브 신호에 동기된 데이터를 입력으로하여 상기 데이터 스트로브 신호에 동기된 데이터 중 홀수번째 입력되는 제 1 데이터와 짝수번째 입력되는 제 2 데이터를 구분하여 출력하고,
    상기 칼럼 선택선 신호 발생부는
    상기 클럭에 동기된 어드레스와 코멘드, 및 데이터 스트로브 신호에 동기된 데이타 마스킹 신호를 입력으로하여 상기 제 1 데이터를 마스킹하기 위한 제 1 칼럼 선택선 신호와 상기 제 2 데이터를 마스킹하기 위한 제 2 칼럼 선택선 신호를 출력하는 것을 특징으로하는 반도체 메모리 장치의 데이터 마스킹 회로.
  3. 제 1 항에 있어서, 상기 데이터 전달부는
    상기 데이터 스트로브 신호에 동기된 데이터 및 데이터 마스킹 신호를 입력으로하여 상기 데이터 스트로브 신호에 동기된 데이터 마스킹 신호에 의해 상기 데이터 스트로브 신호에 동기된 데이터를 마스킹한 후 상기 마스킹된 데이터들 중 홀수번째인 제 1 데이터와 짝수번째인 제 2 데이터를 구분하여 출력하고,
    상기 칼럼 선택선 신호 발생부는
    상기 클럭에 동기된 어드레스와 코멘드를 입력으로하여 상기 제 1 데이터를 상기 제 1 데이터 라인으로 전달하기 위한 제 1 칼럼 선택선 신호와 상기 제 2 데이터를 상기 제 2 데이터 라인으로 전달하기 위한 제 2 칼럼 선택선 신호를 출력하는 것을 특징으로하는 반도체 메모리 장치의 데이터 마스킹 회로.
  4. 제 1 항에 있어서, 상기 클럭에 동기된 어드레스는,
    상기 반도체 메모리 장치 외부로부터 어드레스와 클럭을 입력으로하여 버퍼링하는 어드레스 버퍼에서 출력된 것을 특징으로하는 반도체 메모리 장치의 데이터 마스킹 회로.
  5. 제 1 항에 있어서, 상기 클럭에 동기된 코멘드는,
    상기 반도체 메모리 장치 외부로부터 코멘드와 클럭을 입력으로하여 버퍼링하는 코멘드 버퍼에서 출력된 것을 특징으로하는 반도체 메모리 장치의 데이터 마스킹 회로.
  6. 제 1 항에 있어서, 상기 데이터 스트로브 신호에 동기된 데이터는,
    상기 반도체 메모리 장치 외부로부터 데이터와 데이터 스트로브 신호를 입력으로하여 버퍼링하는 데이터 입출력 버퍼에서 출력된 것을 특징으로하는 반도체 메모리 장치의 데이터 마스킹 회로.
  7. 제 1 항에 있어서, 상기 데이터 스트로브 신호에 동기된 데이터 마스킹 신호는,
    상기 반도체 메모리 장치 외부로부터 데이터 마스킹 신호와 데이터 스트로브 신호을 입력으로하여 버퍼링하는 데이터 마스킹 버퍼에서 출력된 것을 특징으로하는 반도체 메모리 장치의 데이터 마스킹 회로.
  8. 제 1 항에 있어서, 상기 칼럼 선택부는
    상기 제 1 칼럼 선택선 신호가 논리 하이로 액티베이션될 때 턴온되어 상기 제 1 데이터를 전송하는 제 1 앤모스 트랜지스터; 및
    상기 제 2 칼럼 선택선 신호가 논리 하이로 액티베이션될 때 턴온되어 상기 제 2 데이터를 전송하는 제 2 앤모스 트랜지스터를 포함하는 것을 특징으로하는 반도체 메모리 장치의 데이터 마스킹 회로.
  9. 제 1 항에 있어서, 상기 반도체 메모리 장치에 테이터를 라이트하기 위한 코멘드가 입력된 후 상기 데이터 스트로브 신호가 입력되는 것을 특징으로하는 반도체 메모리 장치의 데이터 마스킹 회로.
  10. 제 1항에 있어서, 상기 제 1 및 제 2 칼럼 선택선 신호는
    상기 반도체 메모리 장치에 테이터를 라이트하기 위한 코멘드가 입력된 후 상기 클럭의 1주기 이상 후에 발생되는 것을 특징으로하는 반도체 메모리 장치의 데이터 마스킹 회로.
  11. 클럭에 동기된 어드레스 및 코멘드를 발생하는 단계;
    데이터 스트로브 신호에 동기된 데이터들을 발생하는 단계;
    상기 데이터 스트로브 신호에 동기된 데이터 마스킹 신호를 발생하는 단계;
    상기 클럭에 동기된 어드레스 및 코멘드와 상기 데이터 스트로브 신호에 동기된 데이터 마스킹 신호를 조합하여 마스킹된 제 1 칼럼 선택선 신호와 제 2 칼럼 선택선 신호를 발생하는 단계;
    상기 데이터 스트로브 신호에 동기된 데이터들을 상기 데이터 스트로브 신호의 라이징 에지 및 폴링 에지 중 어느 하나에 동기된 제 1 데이터와 상기 데이터 스트로브 신호의 라이징 에지 및 폴링 에지중 다른 하나에 동기된 제 2 데이터로 구분하는 단계; 및
    상기 제 1 칼럼 선택선 신호가 액티베이션되면 상기 제 1 데이터를 전송하고 상기 제 2 칼럼 선택선 신호가 액티베이션되면 상기 제 2 데이터를 전송하는 단계를 구비하는 것을 특징으로하는 반도체 메모리 장치의 데이터 마스킹 방법.
  12. 제 11 항에 있어서, 상기 클럭에 동기된 어드레스는,
    상기 반도체 메모리 장치 외부로부터 어드레스와 클럭을 입력으로하여 버퍼링하는 어드레스 버퍼에서 출력하는 것을 특징으로하는 반도체 메모리 장치의 데이터 마스킹 방법.
  13. 제 11 항에 있어서, 상기 클럭에 동기된 코멘드는,
    상기 반도체 메모리 장치 외부로부터 코멘드와 클럭을 입력으로하여 버퍼링하는 코멘드 버퍼에서 출력하는 것을 특징으로하는 반도체 메모리 장치의 데이터 마스킹 방법.
  14. 제 11 항에 있어서, 상기 데이터 스트로브 신호에 동기된 데이터는,
    상기 반도체 메모리 장치 외부로부터 데이터와 데이터 스트로브 신호를 입력으로하여 버퍼링하는 데이터 입출력 버퍼에서 출력하는 것을 특징으로하는 반도체 메모리 장치의 데이터 마스킹 방법.
  15. 제 11 항에 있어서, 상기 데이터 스트로브 신호에 동기된 데이터 마스킹 신호는,
    상기 반도체 메모리 장치 외부로부터 데이터 마스킹 신호와 데이터 스트로브 신호을 입력으로하여 버퍼링하는 데이터 마스킹 버퍼에서 출력하는 것을 특징으로하는 반도체 메모리 장치의 데이터 마스킹 방법.
  16. 제 11 항에 있어서, 상기 제 1 및 제 2 칼럼 선택선 신호는
    상기 반도체 메모리 장치에 테이터를 라이트하기 위한 코멘드를 입력한 후 상기 클럭의 1주기 이상 후에 발생하는 것을 특징으로하는 반도체 메모리 장치의 데이터 마스킹 방법.
  17. 클럭에 동기된 어드레스 및 코멘드를 발생하는 단계;
    데이터 스트로브 신호에 동기된 데이터들을 발생하는 단계;
    상기 데이터 스트로브 신호에 동기된 데이터 마스킹 신호를 발생하는 단계;
    상기 클럭에 동기된 어드레스 및 코멘드를 조합하여 제 1 칼럼 선택선 신호와 제 2 칼럼 선택선 신호를 발생하는 단계;
    상기 데이터 스트로브 신호에 동기된 데이터들을 상기 데이터 스트로브 신호의 라이징 에지 및 폴링 에지 중 어느 하나에 동기되고 상기 데이터 스트로브 신호에 동기된 데이터 마스킹 신호에 의해 마스킹된 제 1 데이터와 상기 데이터 스트로브 신호의 라이징 에지 및 폴링 에지중 다른 하나에 동기되고 상기 데이터 스트로브 신호에 동기된 데이터 마스킹 신호에 의해 마스킹된 제 2 데이터로 구분하는 단계; 및
    상기 제 1 칼럼 선택선 신호가 액티베이션되면 상기 제 1 데이터를 전송하고 상기 제 2 칼럼 선택선 신호가 액티베이션되면 상기 제 2 데이터를 전송하는 단계를 구비하는 것을 특징으로하는 반도체 메모리 장치의 데이터 마스킹 방법.
  18. 제 17 항에 있어서, 상기 클럭에 동기된 어드레스는,
    상기 반도체 메모리 장치 외부로부터 어드레스와 클럭을 입력으로하여 버퍼링하는 어드레스 버퍼에서 출력하는 것을 특징으로하는 반도체 메모리 장치의 데이터 마스킹 방법.
  19. 제 17 항에 있어서, 상기 클럭에 동기된 코멘드는,
    상기 반도체 메모리 장치 외부로부터 코멘드와 클럭을 입력으로하여 버퍼링하는 코멘드 버퍼에서 출력하는 것을 특징으로하는 반도체 메모리 장치의 데이터 마스킹 방법.
  20. 제 17 항에 있어서, 상기 데이터 스트로브 신호에 동기된 데이터는,
    상기 반도체 메모리 장치 외부로부터 데이터와 데이터 스트로브 신호를 입력으로하여 버퍼링하는 데이터 입출력 버퍼에서 출력하는 것을 특징으로하는 반도체 메모리 장치의 데이터 마스킹 방법.
  21. 제 17 항에 있어서, 상기 데이터 스트로브 신호에 동기된 데이터 마스킹 신호는,
    상기 반도체 메모리 장치 외부로부터 데이터 마스킹 신호와 데이터 스트로브 신호을 입력으로하여 버퍼링하는 데이터 마스킹 버퍼에서 출력하는 것을 특징으로하는 반도체 메모리 장치의 데이터 마스킹 방법.
  22. 제 17 항에 있어서, 상기 제 1 및 제 2 칼럼 선택선 신호는
    상기 반도체 메모리 장치에 테이터를 라이트하기 위한 코멘드를 입력한 후 상기 클럭의 1주기 이상 후에 발생하는 것을 특징으로하는 반도체 메모리 장치의 데이터 마스킹 방법.
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