KR100306883B1

KR100306883B1 - 반도체메모리장치의입력버퍼

Info

Publication number: KR100306883B1
Application number: KR1019980057323A
Authority: KR
Inventors: 이승현; 윤미경
Original assignee: 박종섭; 주식회사 하이닉스반도체
Priority date: 1998-12-22
Filing date: 1998-12-22
Publication date: 2001-11-02
Also published as: JP4902903B2; US6618457B1; JP2000187986A; KR20000041464A

Abstract

본 발명은, 집적회로의 칩 외부에서는 클럭의 라이징에지 및 폴링에지에서 각각 데이터가 발생되고, 칩 내부는 클럭의 한쪽에지에 동기되는 두 개의 데이터로 처리되는 경우, 상기 칩외부로부터 상기 칩내부로 입력되는 입력신호를 버퍼링하는 방법 및 장치에 관한 것으로서, 본 발명의 버퍼장치는 입력신호를 입력받아 버퍼링하는 버퍼링수단; 상기 버퍼링된 입력신호중 데이터스트로브신호의 라이징에지 활성화되는 신호를 제1신호로, 상기 데이터스트로브신호의 폴링에지 활성화되는 신호를 제2신호로서 분류하는 분류수단; 상기 제1신호와 상기 제2신호가 동일 시점에 동기되도록 상호 얼라인시키는 얼라인수단; 상호 얼라인된 상기 제1신호 및 상기 제2신호를 각각 메인클럭에 동기된 신호로 생성하는 수단을 포함하여 이루어진다.

Description

반도체 메모리 장치의 입력버퍼{Input Buffers of Semiconductor Memory Device}

본 발명은 집적회로에서 외부의 신호를 받아들여 내부로 보내는 버퍼(buffer)에 관한 것으로, 특히 클락(cluck)의 양쪽 에지(edge)에서 발생하는 데이터를 클럭의 한쪽 에지에서 동기된 2개의 데이터로 변환시키는 버퍼에 관한 것이다. 본 발명은 DDR(double data rate) SDRAM(synchronous DRAM)에서 데이터입력버퍼 및 데이터마스크버퍼 등에 적용할 수 있다.

잘 알려진 바와 같이, 반도체메모리소자중 DRAM은 동작 속도 향상을 위하여 외부의 시스템 클럭에 동기되어 동작하는 싱크로너스 DRAM(synchronous DRAM, 이하 SDRAM)이 널리 사용되고 있다. 특히, SDR(single data rate) SDRAM은 클럭의 라이징(rising) 에지(edge)만을 사용하여 데이터를 쓰거나 읽는 소자인데 반하여, DDR SDRAM은 클럭 라이징 및 폴링(falling) 에지를 모두 사용하기 때문에 더 빠른 동작 속도를 구현할 수 있어 차세대 DRAM으로서 크게 각광받고 있다.

이렇듯, 종래의 SDRAM을 포함한 대부분의 DRAM에서는 데이터가 클럭의 한쪽에지에서만 발생하기 때문에, 데이터마스크버퍼나 데이터입력버퍼는 공지의 다이나믹형(dynamic type) 버퍼나 스태틱형(static type) 버퍼를 그대로 사용하였다. 그러나 DDR SDRAM을 포함하는 고속 DRAM에서는 데이터가 클럭의 양쪽 에지(상승에지 및 하강에지)에서 발생하기 때문에, 이를 버퍼링하는데는 종래와는 다른 방식이 필요하다.

즉, DDR SDRAM에서, 코어(core) 회로는 그 특성상 SDR SDRAM과 마찬가지로 클럭의 한주기에 데이터를 처리하는 반면에, 칩 외부에서 데이터가 입력될때는 클럭의 반주기마다 하나씩의 데이터가 입력되기 때문에, 코어회로와 칩외부를 인터페이스하는 부분(데이터 입력버퍼)에서는 이 입력데이터가 코어회로로 입력될 때 종래(예컨대 SDR SDRAM)와 같이 그대로 버퍼링만을 수행하여서는 안된다.

본 발명은 상기 제반 요구사항 및 상기 종래기술의 문제점을 해결하기 위하여 안출된 것으로써, 집적회로의 칩 외부에서는 클럭의 라이징에지 및 폴링에지에서 각각 데이터가 발생되고, 칩 내부는 클럭의 한쪽에지에 동기되는 두 개의 데이터로 처리되는 경우, 상기 칩외부로부터 상기 칩내부로 입력되는 입력신호를 버퍼링하는 방법 및 장치를 제공하는데 그 목적이 있다.

더욱 상세하게 설명하면, DDR SDRAM을 비롯한 고속메모리집적소자는, 칩 외부에서는 클럭의 라이징에지 및 폴링에지에서 각각 데이터가 발생되고, 칩 내부는 클럭의 한쪽에지에 동기되는 두 개의 데이터로 처리된다. 즉, DDR SDRAM은 데이터 입력이 클럭의 라이징 및 폴링에지에서 모두 이루어져 클럭의 반주기마다 하나씩의 데이터가 입력된다고는 하나, 실제적으로 칩 내부에서는 클럭의 반주기마다 하나씩의 데이터를 처리할 수가 없다. 따라서, 칩내부와 칩외부 사이를 인터페이스하는 데이터입력버퍼는 입력되는 데이터를 그냥 버퍼링만 하여서는 안되고, 이 입력신호가 칩내부에서 사용되어질수 있도록 적절히 처리하여야 한다. 본 발명은 이러한 경우에 필요한 입력신호 버퍼링 장치 및 방법을 제공하고자 하는 것으로, 데이터입력버퍼 및 데이터마스크버퍼 등에 모두 적용 가능하다.

도1은 본 발명에 의한 데이터 입력버퍼의 블록 구성도,

도2는 본 발명의 버퍼링부를 나타내는 일예시도,

도3은 본 발명의 제1 및 제2신호생성부를 나타내는 일예시도,

도4는 본 발명의 제2래치부를 나타내는 일예시도,

도5는 도1의 각 신호에 대한 타이밍도.

* 도면의 주요부분에 대한 부호의 설명

200 : 버퍼링부

300a, 300b : 제1 및 제2 신호생성부

400 : 제2래치부

500 : 제1래치부

상기 목적을 달성하기 위한 본 발명은, 집적회로의 칩 외부에서는 클럭의 라이징에지 및 폴링에지에서 각각 데이터가 발생되고, 칩 내부는 클럭의 한쪽에지에 동기되는 두 개의 데이터로 처리되는 경우, 상기 칩외부로부터 상기 칩내부로 입력되는 입력신호를 버퍼링하는 방법에 있어서, 상기 입력신호를 입력받아 버퍼링하는 제1단계; 상기 입력신호중 데이터스트로브신호의 라이징에지 활성화되는 신호를 제1신호로, 상기 데이터스트로브신호의 폴링에지 활성화되는 신호를 제2신호로서 분류하는 제2단계; 상기 제1신호와 상기 제2신호가 동일 시점에 동기되도록 상호 얼라인시키는 제3단계; 및 상호 얼라인된 상기 제1신호 및 상기 제2신호를 각각 메인클럭에 동기된 신호로 생성하는 제4단계를 포함하여 이루어는 것을 특징으로 한다.

또한 본 발명은, 집적회로의 칩 외부에서는 클럭의 라이징에지 및 폴링에지에서 각각 데이터가 발생되고, 칩 내부는 클럭의 한쪽에지에 동기되는 두 개의 데이터로 처리되는 경우, 상기 칩외부로부터 상기 칩내부로 입력되는 입력신호를 버퍼링하는 장치에 있어서, 상기 입력신호를 입력받아 버퍼링하는 버퍼링수단; 상기 버퍼링된 입력신호중 데이터스트로브신호의 라이징에지 활성화되는 신호를 제1신호로, 상기 데이터스트로브신호의 폴링에지 활성화되는 신호를 제2신호로서 분류하는 분류수단; 상기 제1신호와 상기 제2신호가 동일 시점에 동기되도록 상호 얼라인시키는 얼라인수단; 상호 얼라인된 상기 제1신호 및 상기 제2신호를 각각 메인클럭에동기된 신호로 생성하는 수단을 포함하여 이루어진다.

또한, 본 발명은 집적회로의 칩 외부에서는 클럭의 라이징에지 및 폴링에지에서 각각 데이터가 발생되고, 칩 내부는 클럭의 한쪽에지에 동기되는 두 개의 데이터로 처리되는 경우, 상기 칩외부로부터 상기 칩내부로 입력되는 입력신호를 버퍼링하는 장치에 있어서, 상기 입력신호를 입력받아 버퍼링하여 출력하는 버퍼링수단; 데이터스트로브신호의 라이징에지에서 발생된 제1스트로브신호와 상기 버퍼링수단의 출력신호를 입력받아, 상기 버퍼링수단의 출력신호중 데이터스트로브신호의 라이징에지에서 활성화된 신호를 제1신호로서 생성하여 출력하는 제1신호생성수단; 상기 데이터스트로브신호의 폴링에지에서 발생된 제2스트로브신호와 상기 버퍼링수단의 출력신호를 입력받아, 상기 버퍼링수단의 출력신호중 상기 데이터스트로브신호의 폴링에지에서 활성화된 신호를 제2신호로서 생성하여 출력하는 제2신호생성수단; 상기 제1신호와 상기 제2신호가 동일 시점에 동기되도록 상호 얼라인시키기 위하여, 상기 제2스트로브신호에 응답하여 상기 제1신호를 래치한 후 출력하는 제1래치수단; 및 상기 제1래치수단의 출력신호와 상기 제2신호를 각각 메인클럭에 동기된 신호로서 생성하기 위하여, 상기 메인클럭의 라이징에지 또는 폴링에지에서 발생된 제3스트로브신호에 응답하여 상기 제1래치수단의 출력신호와 상기 제2신호를 각각 래치한 후 출력하는 제2래치수단을 포함하여 이루어진다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도1은 본 발명에 의한 데이터입력버퍼의 일실시예를 나타내는 블록 구성도이고, 도5는 각 신호에 대한 타이밍도이다. 도5에서, CLK는 메인(Main) 클럭을, DQ는 데이터신호를, DQS는 데이터스트로브신호를 각각 나타내며, 이들은 모두 칩외부로부터 입력되는 신호로서, DDR SDRAM에서 입력되는 데이터신호는 데이터스트로브신호 DQ에 동기되어 입력되며, 칩내부에서는 메인 클럭 CLK에 동기되어 동작하게 된다. 잘 알려진 바와같이, 데이터스트로브신호 DQS는 칩 모듈 간의 딜레이타임에 따른 타임 스큐를 없애기 위한 것이다.

그럼, 도1을 참조하여 본 발명에 의한 데이터입력버퍼 구성을 살펴보도록 하겠다. 본 발명에 의한 데이터입력버퍼는, 버퍼링부(200), 제1신호생성부(300a), 제2신호생성부(300b), 제1래치부(500) 및 제2래치부(400)로 구성된다.

버퍼링부(200)는 데이터신호 DQ를 입력받아 버퍼링하여 출력하는 바, 도2에 도시된 바와같은 공지의 다이나믹 버퍼를 사용할 수 있다. 도2를 참조하면, 버퍼링부(200)은 인에이블신호 en_b가 '로우'로 활성화되면, 비교전압 Vref와 데이터신호 DQ를 비교하여 출력한다.

제1신호생성부(300a) 및 제2신호생성부(300b)는 버퍼링된 데이터신호중 데이터스트로브신호 DQS의 라이징에지 활성화되는 데이터데이터신호 a를 제1신호로, 데이터스트로브신호 DQS의 폴링에지 활성화되는 데이터신호 b를 제2신호로서 분류하는 역할을 한다. 제1신호생성부(300a)는 데이터스트로브신호 DQS의 라이징에지에서발생된 제1스트로브신호 r_outclk와 버퍼링부(200)의 출력신호를 입력받아 버퍼링부(200)의 출력신호중 데이터스트로브신호 DQS의 라이징에지에서 활성화된 데이터신호 a를 제1신호로서 생성하여 노드1로 출력한다. 제2신호생성부(300b)는 데이터스트로브신호 DQS의 폴링에지에서 발생된 제2스트로브신호 f_outclk와 버퍼링부(100)의 출력신호를 입력받아, 버퍼링부(200)의 출력신호중 데이터스트로브신호 DQS의 폴링에지에서 활성화된 데이터신호 b를 제2신호로서 생성하여 노드2로 출력한다. 도3은 제1신호생성부(300a) 또는 제2신호생성부(300b)의 일예적인 회로도를 도시한 것으로, 이는 공지의 다이나믹 래치회로이다. 도3을 참조하면, 제1스트로브신호 r_outclk 또는 제2스트로브신호 f_outclk가 발생하는 순간에 입력신호를 래치하여 출력신호 out을 만든다. 이 출력신호 out는 도1의 노드1 및 노드2로 출력된다.

제1래치부(500)는 노드1의 제1신호와 노드2의 제2신호가 동일 시점에 동기되도록 상호 얼라인시켜주는 역할을 하는 것으로, 본 실시예에서는 제2스트로브신호 f_outclk에 응답하여 노드1의 제1신호를 래치한 후 출력하도록 실시 되어 있다. 즉, 제1래치부(500)는, 제2스트로브신호 f_outclk에 게이트 제어받아 제1신호생성부(300a)의 출력신호를 스위칭 전달하는 전달게이트(510)과, 전달게이트(510)의 출력신호를 래치한 후 출력하는 래치(520)를 포함한다. 제2스트로브신호 f_outclk는 두 개의 직렬연결된 인버터(530)를 통해 버퍼링되어 입력된다.

제2래치부(400)는 상호 얼라인된 노드3의 신호와 노드2의 제2신호를 각각 메인클럭 CLK에 동기된 신호로 생성하여 칩내부로 출력하는 장치로서, 메인클럭 CLK의 라이징에지 또는 폴링에지에서 발생된(도5에서는 라이징에지에서 생성된 신호로 도시함) 제3스트로브신호 inclk에 응답하여 제1래치부(500)의 출력신호인 노드3의 신호와 노드2의 제2신호를 각각 래치한 후 출력한다. 도4에 일예시적인 제2래치부(400)가 도시되어 있다. 도4를 참조하면, 제2래치부(400)는 제3스트로브신호 inclk에 게이트 제어받아 제1래치부(500)의 출력신호인 노드3의 신호를 스위칭 전달하는 전달게이트(410)와, 전달게이트(410)의 출력신호를 래치한 후 출력하는 래치(420)와, 제3스트로브신호 inclk에 게이트 제어받아 제2신호생성부(300b)의 출력신호인 노드2의 신호를 스위칭 전달하는 전달게이트(430)와, 전달게이트(430)의 출력신호를 래치한 후 출력하는 래치(440)을 포함한다. 또한, 제2래치부(400)는 제3스트로브신호 inclk에 게이트 제어받아 래치(420)의 출력신호를 스위칭 전달하는 전달게이트(450)와, 전달게이트(450)의 출력신호를 래치한 후 출력하는 래치(460)와, 제3스트로브신호 inclk에 게이트 제어받아 래치(440)의 출력신호를 스위칭 전달하는 전달게이트(470), 및 전달게이트(470)의 출력신호를 래치한 후 출력하는 래치(480)을 더 포함할 수 있다. 도4에 도시된 바와같이, 두단계 래치를 구성한 이유는 안정된 회로 동작을 위한 것으로서, 1단계 래치를 수행하기 위한 구성(410, 420, 430, 440)만 으로도 회로 동작은 가능하다. 그리고, 역시 제3스트로브신호 inclk는 두 개의 직렬 연결된 인버터(490)에 의해 버퍼링되어 입력된다.

이상에서 설명한 바와 같은 도1의 전체적인 동작을 도5를 참조하면서 살펴본다.

먼저, 입력된 데이터신호 DQ는 버퍼링부(200)에서 버퍼링된 다음, 제1신호생성부(300a) 및 제2신호생성부(300b)에 의해 노드1 및 노드2의 두 신호로서 분류된다. 노드1의 신호는 데이터스트로브신호 DQS의 라이징에지에서 활성된 신호들로서 데이터 a, c, e만을 갖는 신호이고, 노드2의 신호는 데이터스트로브신호 DQS의 폴링에지에서 활성된 신호들로서 데이터 b, d, f만을 갖는 신호이다. 각 데이터들은 그 주기가 두배로 커진다.

이어서, 이 노드1의 신호 및 노드2의 신호는 서로 동일한 시점에 동기되어 있지 않기 때문에 이 두신호는 제1래치부(500)에 의해 서로 동일한 시점에 동기되도록 얼라인된다. 즉, 노드1의 신호가 다시 제2스트로브신호 f_outclk에 응답하여 래치되어 노드3의 신호로서 발생된다. 결국 노드2 및 노드3의 신호는 서로 얼라인 된다.

이어서, 칩내부에서 데이터신호는 클럭에 동기되어 동작하여야 하기 때문에, 이를 제2래치부(400)이 수행하게 된다.

본 실시예에서는 데이더신호에 대해서만 언급하였으나, 외부로부터 입력되는 데이터마스크신호도 동일한 원리로 버퍼링할 수 있다. 본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

본 발명의 버퍼는 DDR SDRAM을 비롯한 고속 DRAM의 동작방식처럼 칩외부에서 발생하는 데이터는 클락의 양쪽 에지에서 모두 발생하고, 칩내부의 실제동작은 클락의 한쪽 에지에만 동기되는 2개의 데이터로 수행되는 모든 경우에, 이러한 제품의 동작요건을 충족시킬수 있다.

Claims

집적회로의 칩 외부에서는 클럭의 라이징에지 및 폴링에지에서 각각 데이터가 발생되고, 칩 내부는 클럭의 한쪽에지에 동기되는 두 개의 데이터로 처리되는 경우, 상기 칩외부로부터 상기 칩내부로 입력되는 입력신호를 버퍼링하는 방법에 있어서,

상기 입력신호를 입력받아 버퍼링하는 제1단계;

상기 버퍼링된 입력신호중 데이터스트로브신호의 라이징에지 활성화되는 신호를 제1신호로, 상기 데이터스트로브신호의 폴링에지 활성화되는 신호를 제2신호로서 분류하는 제2단계;

상기 제1신호와 상기 제2신호가 동일 시점에 동기되도록 상호 얼라인시키는 제3단계; 및

상호 얼라인된 상기 제1신호 및 상기 제2신호를 각각 메인클럭에 동기된 신호로 생성하는 제4단계

를 포함하여 이루어진 입력신호 버퍼링 방법.
제1항에 있어서,

상기 제2단계에서, 상기 제1신호 및 제2신호는 그 주기가 두배로 증가되면서 분류되도록 하는 것을 특징으로 하는 입력신호 버퍼링 방법.
제1항에 있어서,

상기 제3단계에서, 상기 제2신호는 그대로 두고 상기 제1신호를 상기 스트로브신호의 폴링에지에 동기시키는 것을 특징으로 하는 입력신호 버퍼링 방법.
제1항 내지 제3항중 어느한 항에 있어서,

상기 입력신호는 데이터신호 또는 데이터마스크신호인 것을 특징으로 하는 입력신호 버퍼링 방법.
집적회로의 칩 외부에서는 클럭의 라이징에지 및 폴링에지에서 각각 데이터가 발생되고, 칩 내부는 클럭의 한쪽에지에 동기되는 두 개의 데이터로 처리되는 경우, 상기 칩외부로부터 상기 칩내부로 입력되는 입력신호를 버퍼링하는 장치에 있어서,

상기 입력신호를 입력받아 버퍼링하여 출력하는 버퍼링수단;

데이터스트로브신호의 라이징에지에서 발생된 제1스트로브신호와 상기 버퍼링수단의 출력신호를 입력받아, 상기 버퍼링수단의 출력신호중 데이터스트로브신호의 라이징에지에서 활성화된 신호를 제1신호로서 생성하여 출력하는 제1신호생성수단;

상기 데이터스트로브신호의 폴링에지에서 발생된 제2스트로브신호와 상기 버퍼링수단의 출력신호를 입력받아, 상기 버퍼링수단의 출력신호중 상기 데이터스트로브신호의 폴링에지에서 활성화된 신호를 제2신호로서 생성하여 출력하는 제2신호생성수단;

상기 제1신호와 상기 제2신호가 동일 시점에 동기되도록 상호 얼라인시키기 위하여, 상기 제2스트로브신호에 응답하여 상기 제1신호를 래치한 후 출력하는 제1래치수단; 및

상기 제1래치수단의 출력신호와 상기 제2신호를 각각 메인클럭에 동기된 신호로서 생성하기 위하여, 상기 메인클럭의 라이징에지 또는 폴링에지에서 발생된 제3스트로브신호에 응답하여 상기 제1래치수단의 출력신호와 상기 제2신호를 각각 래치한 후 출력하는 제2래치수단

을 포함하여 이루어진 입력신호 버퍼링 장치.
제5항에 있어서,

상기 제1래치수단은,

상기 제2스트로브신호에 게이트 제어받아 상기 제1신호생성수단의 출력신호를 스위칭 전달하는 전달게이트; 및

상기 전달게이트의 출력신호를 래치한 후 출력하는 래치부

를 포함하는 것을 특징으로 하는 입력신호 버퍼링 장치.
제6항에 있어서,

상기 제1래치수단은,

상기 제2스트로브신호를 버퍼링하여 상기 전달게이트의 게이트로 전달하는 버퍼링부를 더 포함하는 것을 특징으로 하는 입력신호 버퍼링 장치.
제5항에 있어서,

상기 제2래치수단은,

상기 제3스트로브신호에 게이트 제어받아 상기 제1래치수단의 출력신호를 스위칭 전달하는 제1전달게이트;

상기 제1전달게이트의 출력신호를 래치한 후 출력하는 제1래치부;

상기 제3스트로브신호에 게이트 제어받아 상기 제2신호생성수단의 출력신호를 스위칭 전달하는 제2전달게이트; 및

상기 제2전달게이트의 출력신호를 래치한 후 출력하는 제2래치부

를 포함하는 것을 특징으로 하는 입력신호 버퍼링 장치.
제8항에 있어서,

상기 제2래치수단은,

상기 제3스트로브신호에 게이트 제어받아 상기 제1래치부의 출력신호를 스위칭 전달하는 제3전달게이트;

상기 제3전달게이트의 출력신호를 래치한 후 출력하는 제3래치부;

상기 제3스트로브신호에 게이트 제어받아 상기 제2래치부의 출력신호를 스위칭 전달하는 제4전달게이트; 및

상기 제4전달게이트의 출력신호를 래치한 후 출력하는 제4래치부

를 포함하는 것을 특징으로 하는 입력신호 버퍼링 장치.
제9항에 있어서,

상기 제2래치수단은,

상기 제3스트로브신호를 버퍼링하여 상기 제1, 제2, 제3 및 제4 전달게이트의 게이트로 전달하는 버퍼링부를 더 포함하는 것을 특징으로 하는 입력신호 버퍼링 장치.
제5항에 있어서,

상기 제1 및 제2 신호생성수단은 다이나믹 래치 임을 특징으로 하는 입력신호 버퍼링 장치.
제5항 내지 제11항중 어느한 항에 있어서,

상기 입력신호는 데이터신호 또는 데이터마스크신호인 것을 특징으로 하는 입력신호 버퍼링 장치.
집적회로의 칩 외부에서는 클럭의 라이징에지 및 폴링에지에서 각각 데이터가 발생되고, 칩 내부는 클럭의 한쪽에지에 동기되는 두 개의 데이터로 처리되는 경우, 상기 칩외부로부터 상기 칩내부로 입력되는 입력신호를 버퍼링하는 장치에 있어서,

상기 입력신호를 입력받아 버퍼링하는 버퍼링수단;

상기 버퍼링된 입력신호중 데이터스트로브신호의 라이징에지 활성화되는 신호를 제1신호로, 상기 데이터스트로브신호의 폴링에지 활성화되는 신호를 제2신호로서 분류하는 분류수단;

상기 제1신호와 상기 제2신호가 동일 시점에 동기되도록 상호 얼라인시키는 얼라인수단; 및

상호 얼라인된 상기 제1신호 및 상기 제2신호를 각각 메인클럭에 동기된 신호로 생성하는 수단

을 포함하여 이루어진 입력신호 버퍼링 장치.