JPH0197008A

JPH0197008A - 半導体集積回路装置

Info

Publication number: JPH0197008A
Application number: JP62254877A
Authority: JP
Inventors: Tsukasa Ichinose; 市ノ瀬　吏
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1987-10-09
Filing date: 1987-10-09
Publication date: 1989-04-14

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、半導体集積回路装置に関するもので、例え
ば、バイポーラ・ＣＭＯＳ複合ゲート回路を基本構成と
するマイクロコンピュータ等の高速論理築積回路等に利
用して有効な技術に関するものである。

〔従来の技術〕

ＣＭＯＳ（相補型ＭＯ３ＦＥＴ）とトーテムポール接続
される一対の出力バイポーラトランジスタとからなるバ
イポーラ・ＣＭＯＳ複合ゲート回路がある。また、この
ようなバイポーラ・ＣＭＯ８複合ゲート回路を基本構成
とするマイクロコンピュータ等の論理集積回路がある。

バイポーラ・ＣＭＯＳ複合ゲート回路については、例え
ば、日経マグロウヒル社発行、１９８６年３月１０日付
１日経エレクトロニクスｊの１９９頁〜２１７頁に記載
されている。

ＣＢ明が解決しようとする問題点〕本願発明者等は、上記のようなマイクロコンビエータを
構成する基本論理回路の一つとして、第７図に示される
ようなバイポーラ・０Ｍ０８７９７１７０７１回路を、
この発明に先立って開発した。このバイポーラ・０Ｍ０
３７９７１７０７１回路は、ＣＭＯＳインバータ回路Ｎ
９とＣＭＯＳクロックドインバータ回路ＣＮ４が交差接
続されてなるデータ保持用のラッチと、このラッチの反
転及び非反転出力信号を伝達するバイポーラ・ＣＭＯＳ
インバータ回路ＢＮ３及びＢＮ４とを含む。

上記ランチの状態は、クロ７り信号ＧＫがハイレベルと
されるとき、入力データＤに従って遷移される。バイポ
ーラ・ＣＭＯＳインバータ回路ＢＮ３及びＢＮ４の出力
信号は、それぞれバイポーラ・０Ｍ０３７９７１７０７
１回路の非反転出力信号Ｑ及び反転出力信号Ｑとされる
。これにより、第７図のバイポーラ・ＣＭＯＳフリップ
フロンプ回路は、動作の高速化が図られるとともに、比
較的大きな駆動能力を持つものとされる。

ところが、上記のようなバイポーラ・ＣＭＯＳフリップ
フロップ回路には、次のような問題点があることが、本
願発明者等によって明らかとなった。すなわち、上記バ
イポーラ・ＣＭＯＳインバータ回路ＢＮ３及びＢＮ４等
のバイポーラ・ＣＭＯ８複合ゲート回路は、第５図に示
されるように、トーテムポール接続されるバイポーラ型
の出力トランジスタＴ１及びＴ２等を含む、したがって
、これらのバイポーラ・ＣＭＯ５複合ゲート回路の出力
信号のハイレベルｖＨは、出力トランジスタＴＩ等のペ
ニス・エミッタ電圧ＶＢＥＩ分だけシフトされ、ＶＨ！ＶＣＣ−Ｖｅ２＋となる、同様に、上記バイポーラ・ＣＭＯＳ複合ゲート
回路の出力信号のロウレベルＶＬは、出力トランジスタ
Ｔ２等のベース・エミッタ電ｊ）：Ｖｗ２分だけシフト
され、ＶＬ　＝ｍＶｓｓ＋Ｖｗｚとなる、このため、バイポーラ・ＣＭＯＳフリップフロ
ップ回路の出力信号振幅が圧縮され、後段の論理ゲート
回路等までの配線長が制限されるとともに、後段回路と
して多入力の論理ゲート回路を使用できないなど、いく
つかの点で設計制約を受けるものである。

この発明の目的は、バイポーラ・ＣＭＯＳ複合ゲート回
路を介して伝達される相補信号の振幅をＣＭＯＳレベル
まで拡大することにある。この発明の他の目的は、バイ
ポーラ・ＣＭＯＳフリップフロフプ回路等を含むマイク
ロコンビエータ等の設計自由度を大きくすることにある
。

この発明の前記ならびにその４１１の目的と新規な特徴
は、この明細書の記述及び添付図面から明らかになるで
あろう。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、バイポーラ・ＣＭＯＳフリップフロップ回路
等において、一対の相補出力信号を伝達する２個のバイ
ポーラ・ＣＭＯ５複合ゲート回路の出力端子の間に、そ
の入力端子及び出力端子が互いに交差接続される２個の
ＣＭＯＳインバータ回路を設けるものである。

（作　　用）上記した手段によれば、交差接続される２個のＣＭＯＳ
インバータ回路により相補出力信号の振幅をＣＭＯＳレ
ベルまで拡大できるため、バイポーラ・ＣＭＯＳフリッ
プフロップ回路の高速性を維持しつつ、その駆動能力を
増大させ、後段回路に係る設計自由度を大きくすること
ができる。

〔実施例１〕第１図には、この発明が適用されたバイポーラ・ＣＭＯ
Ｓフリップフロップ回路の一実施例の回路図が示されて
いる。また、第３図ないし第５図には、第１図のバイポ
ーラ・ＣＭＯＳフリンプフロップ回路を構成するＣＭＯ
Ｓインバータ回路。

ＣＭＯＳクロックドインバータ回路及びバイポーラ・Ｃ
ＭＯＳインバータ回路の一実施例の回路図が示されてい
る。この実施例のバイポーラ・ＣＭＯＳフリップフロッ
プ回路は、特に制限されないが、マイクロコンピュータ
を構成する基本論理回路として使用される。マイクロコ
ンピュータを構成する各ブロックには、それぞれ複数の
バイポーラ・ＣＭＯＳフリップフロップ回路が含まれる
。

第１図及び第３図ないし第５図の各回路素子は、マイク
ロコンピュータを構成する他の回路素子とともに、特に
制限されないが、単結晶シリコンのような１個の半導体
基板上において形成される。

これらの図において、チャンネル（バンクゲート）部に
矢印が付加されるＭＯＳＦＥＴはＰチャンネル型であっ
て、矢印の付加されないＮチャンネルＭＯ５ＦＥＴと区
別される。また、図示されるバイポーラトランジスタは
、すべてＮＰＮ型トランジスタである。以下、第１図及
び第３図ないし第５図の回路図に従って、この実施例の
バイポーラ・ＣＭＯＳフリ７プフロツプ回路の構成と動
作の概要を説明する。

第１図において、この実施例のバイポーラ・ＣＭＯＳフ
リップフロップ回路は、特に制限されないが、ＣＭＯＳ
インバータ回路Ｎ３及びＣＭＯＳクロンクドインバータ
回路ＣＮ２が交差接続されてなるデータ保持用のランチ
を基本構成とする。

ここで、Ｎ３等のＣＭＯＳインバータ回路は、第３図に
示されるように、例えば＋５■とされるような電源電圧
Ｖｃｃと、例えばＯｖすなわち接地電位とされるような
電源電圧Ｖｓｓとの間に直列形態に設けられるＰチャン
ネルＭＯ３ＦＥＴＱ１及びＮチャンネルＭＯ３ＦＥＴＱ
Ｉ　ｌにより構成される。ＭＯ３ＦＥＴＱＩ及びＱｌｌ
のゲートは共通結合され、このＣＭＯＳインバータ回路
ノ入力端子ｉとされる。また、ＭＯ３ＦＥＴＱＩ及びＱ
ｌｌの共通結合されたドレインは、このＣＭＯＳインバ
ータ回路の出力端子０とされる。これにより、ＣＭＯＳ
インバータ回路は、入力端子ｌに供給される入力信号の
レベルを反転し、そのハイレベルをほぼ電源電圧Ｖｃｃ
としそのロウレベルをほぼ電源電圧ＶｓｓとするＣＭＯ
Ｓレベルの出力信号として、出力端子０に伝達する。

一方、ＣＮ２等のＣＭＯＳクロックドインバータ回路は
、第４図に示されるように、電源電圧ＶＣｅと電源電圧
Ｖｓｓとの間に直列形態に設けられるＰチャンネルＭＯ
３ＦＥＴＱ２．Ｑ３及びＮチャンネルＭＯ３ＦＥＴＱＩ
　２．Ｑｌ　３により構成される。ＭＯＳＦＥＴＱ２の
ゲートは反転クロック入力端子Ｃに結合され、ＭＯＳＦ
ＥＴＱ１３のゲートは非反転クロック入力端子Ｃに結合
される。

ＭＯＳＦＥＴＱ３及びＭＯ３ＦＥＴＱＩ　２のゲートは
共通結合され、このＣＭＯＳクロックドインバータ回路
の入力端子ｉとされる。また、ＭＯＳＦＥＴＱ３及びＱ
ｌ２の共通結合されたドレインは、このＣＭＯＳクロッ
クドインバータ回路の出力端子０とされる。これにより
、ＣＭＯＳクロックドインバータ回路は、反転クロック
入力端子Ｔに供給される反転クロック信号がロウレベル
とされまた鼻反転りロンク入力端子Ｃに供給される非反
転クロック信号がハイレベルとされるとき、入力端子ｌ
に供給される入力信号のレベルを反転して、出力端子０
に伝達する。このとき、出力端子０における信号振幅は
、上記ＣＭＯＳインバータ回路と同様に、ＣＭＯＳレベ
ルとされる。

第１図において、データ保持用のラッチを構成するＣＭ
ＯＳクロンクドインバータ回路ＣＮ２の反転クロンク入
力端子Ｃには、クロック信号ＣＫが供給される。また、
ＣＭＯＳクロックドインバ　　　　　１一タ回路ＣＮ２
の非反転クロック入力端子Ｃには、上記クロック信号Ｃ
ＫのＣＭＯＳインバータ回路Ｎ４による反転信号すなわ
ち反転クロック信号ＣＫが供給される。

ＣＭＯＳインバータ回ＢＮ３の入力端子には、さらにＣ
ＭＯＳクロンクドインバータ回路ＣＮＩを介して、入力
データＤの反転信号が供給される。

ＣＭＯＳクロックドインバータ回路ＣＮＩの非反転クロ
ンク入力端子Ｃには、上記クロック信号ＣＫが供給され
、その反転クロック入力端子Ｃには、上記反転クロック
信号ＧＫが供給される。これにより、ＣＭＯＳクロック
ドインバータ回路ＣＮＩは、上記ＣＭＯＳクロックドイ
ンバータ回路ＣＮ２と相補的に伝達状態とされる。

ＣＭＯＳクロックドインバータ回路ＣＮ２の出力端子は
、上記ＣＭＯＳインバータ回路Ｎ３の入力端子に結合さ
れるとともに、バイポーラ・ＣＭＯＳインバータ回路Ｂ
ＮＩ（第１のバイポーラ・ＣＭＯＳゲート回路）の入力
端子に結合される。

バイポーラ・ＣＭＯＳインバータ回路ＢＮＩの出力信号
は、このバイポーラ・ＣＭＯＳフリップフロップ回路の
非反転出力信号Ｑとされる。同様に、ＣＭＯＳインバー
タ回路Ｎ３の出力端子は、上記ＣＭＯＳクロックドイン
バータ回路ＣＮ２の入力端子に結合されるとともに、バ
イポーラ・ＣＭＯＳインバータ回路ＢＮ２　（第２のバ
イポーラ・ＣＭＯＳゲート回路）の入力端子に結合され
る。バイポーラ・ＣＭＯＳインバータ回路ＢＮ２の出力
信号は、このバイポーラ・ＣＭＯＳフリンプフロップ回
路の反転出力信号Ｑとされる。

ここで、ＢＮｌ及びＢＮ２等のバイポーラ・ＣＭＯＳイ
ンバータ回路は、第５図に示されるように、電源電圧Ｖ
ｃｃと電源電圧Ｖｓｓとの間にトーテムポール形態に設
けられるバイポーラ型の出力トランジスタＴ１及びＴ２
を含む、出力トランジスタＴＩのベースと入力端子ｉと
の間には、ＰチャンネルＭＯ３ＦＥＴＱ４及びＮチャン
ネルＭＯ３ＦＥＴＱｌ’４からなるＣＭＯＳインバータ
回路が設けられる。出力トランジスタＴｌのエミッタす
なわち出力トランジスタＴ２のコレクタと出力トランジ
スタＴ２のベースとの間には、そのゲートが入力端子ｌ
に共通結合されるＮチャンネルＭＯ３ＦＥＴＱ１７が設
けられる。また、出力トランジスタＴ２のベースと電源
電圧Ｖｓｓとの間には、そのゲートが上記出力トランジ
スタＴ１のベースに共通結合されるＮチャンネルＭＯ５
ＦＥＴＱＩ８が設けられる。出力トランジスタＴ１のエ
ミッタすなわち出力トランジスタＴ’２のコレクタは、
このバイポーラ・ＣＭＯＳＭＯＳＦＥＴ回路の出力端子
Ｏとされる。

バイポーラ・ＣＭＯＳインバータ回路の入力端子ｌがロ
ウレベルとされるとき、出力トランジスタＴｌのベース
はハイレベルとなり、出力トランジスタＴ１はオン状態
となる。また、入力端子ｌがロウレベルとされることで
ＭＯＳＦＥＴＱ１７がオフ状態となり、出力トランジス
タＴ１のベースがハイレベルとされることでＭＯＳＦＥ
ＴＱＩ８がオン状態となる。これにより、トランジスタ
Ｔ２は、そのベース電流が切断されまたそのベー雫　　
　　　ス容量がディスチャージされるため、カットオフ
状態となる。したがって、出力端子Ｏのレベルは、出力
トランジスタＴ１を介して電源電圧Ｖｃｃが供給される
ことで、急速にハイレベルとなる。この出力端子Ｏのハ
イレベルｖＨは、出力トランジスタＴ１のベース電位が
ほぼ電源電圧Ｖｃｃとされることから、出力トランジス
タＴ１のベース・エミッタ電圧ｖ８Ｉ：１分だけシフト
され、ＶＨ＝Ｖｃｃ−ＶＥＩＥＩとなる、一方、バイポーラ・ＣＭＯＳインバータ回路の
入力端子ｌがハイレベルとされるとき、出力トランジス
タＴＩのベースはロウレベルとなり、出力トランジスタ
Ｔ１はカットオフ状態となる。

また、入力端子ｉがハイレベルとされることでＭＯＳＦ
ＥＴＱ１７がオン状態となり、出力トランジスタＴＩの
ベースがロウレベルとされることでＭＯ３ＦＥ’ｒＱ１
８がオフ状態となる。これにより、トランジスタＴ２は
、出力端子Ｏがロウレベルとされるまでの間ＭＯ３ＦＥ
ＴＱＩ　７を介してベース電流が供給されるため、オン
状態となる。

したがって、出力端子０のレベルは、急速に引き抜かれ
、ロウレベルとなる。この出力端子０のロウレベルＶＬ
は、出力トランジスタＴ２のベース電位とほぼ等しくな
ることから、出力トランジスタＴ２のベース・工文ンタ
電圧ｖ阪２分だけシフトされ、ＶＬ　−Ｖｓ３＋ＶＩＩＩＥ２となる、つまり、バイポーラ・ＣＭＯＳインバータ回路
ＢＮＩ及びＢＮ２等は、その出力段がトーテムポール接
続されるバイポーラトランジスタによって構成されるこ
とから、その動作が高速化されまた駆動能力が増大され
る反面、その出力信号振幅が出力トランジスタＴ１及び
Ｔ２のベース・エミッタ電圧骨だけ圧縮される。

第１図において、バイポーラ・ＣＭＯＳインバータ回路
ＢＮＩ及びＢＮ２の出力端子すなわちバイポーラ・ＣＭ
ＯＳフリップフロップ回路の非反転出力信号Ｑ及び反転
出力信号Ｑの間には、その入力端子及び出力端子が互い
に交差接続される２個のＣＭＯＳインバータ回路Ｎｌ（
第１のＣＭＯＳインバータ回路）及びＮ２（第２のＣＭ
ＯＳインバータ回路）が設けられる。

この実施例のバイポーラ・０Ｍ０３７９７１７０７７回
路において、クロック信号ＣＫに従ってデータ保持用の
ラッチが状態遷移されるとき、上記バイポーラ・ＣＭＯ
Ｓインバータ回路ＢＮＩ及びＢＮ２の出力信号は、ほぼ
同時に状態遷移されるように設計される。

次に、この実施例のバイポーラ・ＣＭ　ＯＳフリップフ
ロップ回路の動作の概要を説明する。

クロック信号ＣＫがロウレベルとされるとき、ＣＭＯＳ
クロンクドインバータ回路ＣＮＩは非伝達状態とされ、
ＣＭＯＳクロックドインバータ回路ＣＮ２が伝達状態と
される。このため、ＣＭＯＳインバータ回路Ｎ３及びＣ
ＭＯＳＭＯＳクロックドインバータＮ２からなるラッチ
は、データ保持状態とされる。このとき、バイポーラ・
ＣＭ　ＯＳインバータ回路ＢＮＩ及びＢＮ２の出力信号
すなわち非反転出力信号Ｑ及び反転出力信号Ｑは、上記
ラッチの保持データをそれぞれ反転して、相補的にハイ
レベル又はロウレベルとなる。これらの出力信号は、前
述のように、それぞれ出力トランジスタのベース・エミ
ンタ電圧分だけシフトされるが、ＣＭＯＳインバータ回
路Ｎ１及びＮ２の出力信号がＣＭＯＳレベルであること
から、最終的にはほぼ電源電圧Ｖｃｃ及び電源電圧Ｖｓ
ａのようなＣＭＯＳレベルに拡大される。

クロック信号ＣＫがハイレベルになると、ＣＭＯＳクロ
ックドインバータ回路ＣＮ２は非伝達状態とされ、代わ
ってＣＭＯＳクロックドインバータ回路ＣＮＩが伝達状
態とされる。このため、入力データＤは、ＣＭＯＳクロ
ックドインバータ回路ＣＮＩによって反転された後、Ｃ
ＭＯＳインバータ回路Ｎ３に伝達される。これにより、
バイポーラ・ＣＭＯＳインバータ回路ＢＮＩ及びＢＮ２
の出力信号すなわち非反転出力信号Ｑ及び反転出力信号
Ｑは、入力データＤに従ったレベルとなる。

また、これらの非反転出力信号Ｑ及び反転出力信号Ｑの
レベルは、−時的にバイポーラ・ＣＭＯＳインバータ回
路ＢＮＩ及びＢＮ２の出力トランジスタのベース・エミ
ッタ電圧骨だけシフトされるが、前述のように、ＣＭＯ
Ｓインバータ回路Ｎ１及びＮ２の状態遷移が終了した時
点でＣＭＯＳレベルに拡大される。

ところで、上記クロック信号ＧＫがハイレベルとされる
ときデータ保持用のラッチの状態が反転される場合、前
述のように、バイポーラ・ＣＭＯＳインバータ回路ＢＮ
Ｉ及びＢＮ２の出力信号は同時に状態遷移するように設
計される。したがって、ＣＭＯＳインバータ回路Ｎ１及
びＮ２の出力信号もほぼ同時に状態遷移されるため、バ
イポーラ・ＣＭＯＳインバータ回路ＢＮＩとＣＭＯＳイ
ンバータ回路Ｎ２又はバイポーラ・ＣＭＯＳインバータ
回路ＢＮ２とＣＭＯＳインバータ回路Ｎ１の出力信号の
レベルが異なることによって生ずる貫通電流はほぼ抑制
される。これにより、バイポーラ・０Ｍ０３７９７１７
０７７回路の低消Ｒｆｆｉ力化が図られる。

以上のように、この実施例のバイポーラ・ＣＭＯＳフリ
ップフロップ回路は、データ保持用のランチの相補出力
信号を受ける２個のバイポーラ・ＣＭＯＳインバータ回
路ＢＮＩ及びＢＮ２を含む。

これらのバイポーラ・ＣＭＯＳインバータ回路の出力端
子すなわちバイポーラ・ＣＭＯＳフリップフロップ回路
の非反転出力信号Ｑと反転出力信号Ｑとの間には、その
入力端子及び出力端子が互いに交差接続される２個のＣ
ＭＯＳインバータ回路Ｎ１及びＮ２が設けられる。さら
に、クロック信号ＣＫに従って上記データ保持用のラッ
チが状態遷移されるとき、バイポーラ・ＣＭＯＳインバ
ータ回路ＢＮＩ及びＢＮ２の出力信号はほぼ同時に状態
遷移されるように設計される。このため、この実施例の
バイポーラ・ＣＭＯＳフリップフロシブ回路は、バイポ
ーラ・ＣＭＯＳインバータ回路ＢＮＩ及びＢＮ２を用い
ることで、その動作が高速化される。また、これらのバ
イポーラ・ＣＭＯＳインバータ回路を用いることで、そ
の出力信号振幅は圧縮されようとするが、交差接続され
るＣＭＯＳインバータ回路Ｎ１及びＮ２が設けられるこ
とで、出力信号振幅はＣＭＯＳレベルまで拡大される。

言うまでもなく、ＣＭＯＳインバータ回路Ｎ１及びＮ２
が交差接続され、センスアンプ形態とされることで、こ
れらのＣＭＯＳインバータ回路による出力信号振幅の拡
大動作は、より高速化されるものである。

〔実施例２〕第２図には、この発明が通用されたバイポーラ・ＣＭＯ
Ｓフリンブフロップ回路の第２の実施例の回路図が示さ
れている。また、第６図には、第２図のバイポーラ・Ｃ
ＭＯＳフリップフロップ回路を構成するバイポーラ・Ｃ
ＭＯＳクロックドインバータ回路の一実施例の回路図が
示されている。

以下、第２図及び第６図に従って、この実施例のバイポ
ーラ・ＣＭＯＳＭＯＳフリップフロップ構成と動作の概
要を説明する。なお、この実施例は、基本的には上記第
１の実施例を踏襲するものであるため、上記第１の実施
例と異なる部分についてのみ説明を追加する。

この実施例のバイポーラ・ＣＭＯＳフリップフロップ回
路において、特に制限されないが、データ保持用のラン
チは特別に設けられず、非反転出力端子Ｑ及び反転出力
端子Ｑの間に設けられるＣＭＯＳインバータ回路Ｎ５及
びＮ６が上記データ保持用のラッチを兼ねる。これによ
り、この実施例のバイポーラ・ＣＭＯＳフリップフロッ
プ回路は、回路の簡素化が図られる。

第２図において、入力データＤは、バイポーラ・ＣＭＯ
Ｓクロックドインバータ回路ＢＣＮ２　（第２のバイポ
ーラ・ＣＭＯＳゲート回路）の入力端子に供給されると
ともに、ＣＭＯＳインバータ回路Ｎ７よって反転された
後、バイポーラ・ＣＭＯＳクロックドインバータ回路Ｂ
ＣＮＩ　（第１のバイポーラ・ＣＭＯＳゲート回路）の
入力端子に供給される。

ここで、ＢＣＮＩ及びＢＣＮ２等のバイポーラ・ＣＭＯ
Ｓクロックドインバータ回路は、第６図に示されるよう
に、電源電圧Ｖｃｃと電源電圧Ｖｓｓとの間にトーテム
ポール形態に設けられる出力トランジスタＴ３及びＴ４
を含む、出力トランジスタＴ３のベースと入力端子ｌと
の間には、ＰチャンネルＭＯ３ＦＥＴ’Ｑ５．Ｑ６及び
ＮチャンネルＭＯ８ＦＥＴＱ１５．Ｑ１６からなるＣＭ
ＯＳクロックドインバータ回路が設けられる。このＣＭ
ＯＳクロックドインバータ回路の入力端子は、上記入力
端子ｉに結合され、その非反転クロック入力端子及び反
転クロック入力端子は、このバイポーラ・ＣＭＯＳクロ
ックドインバータ回路の非反転クロック入力端子Ｃ及び
反転クロック入力端子Ｃに結合される。出力トランジス
タＴ３のエミッタすなわち出力トランジスタＴ４のコレ
クタと出力トランジスタＴ４のベースとの間には、Ｎチ
ャンネルＭＯ５ＦＥＴＱＩ　９及びＱ２０が直列形態に
設けられる。このうち、ＭＯ３ＦＥＴＱＩ　９のゲート
は上記入力端子ｉに共通結合され、ＭＯＳＦＥ’ｒＱ２
Ｇのゲートは上記非反転クロック入力端子Ｃに共通結合
される。出力トランジスタＴ４のベースと電源電圧Ｖｓ
ｓとの間には、そのゲートが上記出力トランジスタＴ３
のベースに共通結合されるＮチャンネルＭＯ３ＦＥＴＱ
２１が設けられる。さらに、出力トランジスタＴ３のベ
ースと電源電圧Ｖｓｓとの間には、そのゲートが上記反
転クロック入力端子Ｃに共通結合されるＮチャンネルＭ
Ｏ３ＦＥＴＱ２２が設けられる。また、出力トランジス
タＴ４のベースと電源電圧Ｖｓｓとの間には、そのゲー
トが上記反転クロンク入力端子Ｃに共通結合されるＮチ
ャンネルＭＯ３ＦＥＴＱ２３が設けられる。出力トラン
ジスタＴ３のエミフタすなわち出力トランジスタＴ４の
コレクタは、このバイポーラ・ＣＭＯＳクロックドイン
バータ回路の出力端子０とされる。

非反転クロンク入力端子Ｃに供給される非反転クロック
信号がロウレベルとされ、反転クロック入力端子Ｃに供
給される反転クロック信号がハイレベルとされるとき、
ＭＯ３ＦＥＴＱ５．Ｑ６及びＱ１０．Ｑ１６からなるＣ
ＭＯＳクロックドインバータ回路は非伝達状態とされる
。また、ＭＯ３ＦＥＴＱ２０がオフ状態となり、ＭＯ３
ＦＥＴＱ２２及びＱ２３がともにオン状態となるため、
出力トランジスタＴ３及びＴ４はともにカットオフ状態
となる。したがって、このバイポーラ・ＣＭＯＳクロッ
クドインバータ回路は、その出力端子０がハイインピー
ダンス状態となり、非伝達状態とされる。

一方、非反転クロック入力端子Ｃに供給される非反転ク
ロック信号がハイレベルとされ、反転クロック入力端子
Ｃに供給される反転クロック信号がロウレベルとされる
とき、ＭＯ３ＦＥＴＱ５゜Ｑ６及びＱ１５．Ｑ１６から
なるＣＭＯＳクロックドインバータ回路は伝達状態とさ
れる。また、ＭＯ３ＦＥＴＱ２０がオン状態となり、Ｍ
Ｏ３ＦＥＴＱ２２及びＱ２３がともにオフ状態となるた
め、出力トランジスタＴ３及びＴ４はカットオフ状態を
解かれる。これにより、このバイポーラ・ＣＭ　ＯＳク
ロックドインバータ回路は伝達状態とされ、その出力端
子０のレベルは、上述のバイポーラ・ＣＭＯＳインバー
タ回路と同様に、入力端子ｉに供給される入力信号を反
転したレベルとなる。このとき、バイポーラ・ＣＭＯＳ
クロンクドインバータ回路の出力信号のレベルは、上記
バイポーラ・ＣＭ　ＯＳ−ｆンバータ回路と同様に、出
力トランジスタＴ３又はＴ４のベース・エミッタ電圧分
だけシフトされるが、出力トランジスタＴ３及びＴ４に
よって、その動作は高速化され、その駆動能力は太き（
される。

第２図において、バイポーラ・ＣＭＯＳクロックドイン
バータ回路ＢＣＮＩ及びＢＣＮ２の非反転クロック入力
端子Ｃには、クロック信号ＣＫが共通に供給される。ま
た、このバイポーラ・ＣＭＯＳクロックドインバータ回
路の反転クロック入力端子Ｃには、上記クロック信号Ｇ
ＫのＣＭＯＳインバータ回路Ｎ８による反転信号すなわ
ち反転クロック信号ＧＫが共通に供給される。これによ
り、バイポーラ・ＣＭＯＳクロックドインバータ回路Ｂ
ＣＮＩ及びＢＣＮ２は、ともにクロック信号ＧＫがハイ
レベルとされることで選択的に伝達状態とされる。

バイポーラ・ＣＭＯＳクロックドインバータ回路ＢＣＮ
Ｉの出力信号は、このバイポーラ・ＣＭＯＳフリップフ
ロップ回路の算反転出力信号Ｑとされる。また、バイポ
ーラ・ＣＭＯＳクロックドインバータ回路ＢＣＮ２の出
力信号は、このバイポーラ・ＣＭＯＳフリップフロップ
回路の反転出力信号Ｑとされる。これらの非反転出力端
子Ｑ及び反転出力端子Ｑの間には、その入力端子及び出
力端子が互いに交差接続される２個のＣＭＯＳインバー
タ回路Ｎ５（第１のＣＭＯＳインバータ回路）及びＮ６
（第２のＣＭＯＳインパーク回路）が設けられる。前述
のように、これらのＣＭＯＳインバータ回路は、このバ
イポーラ・ＣＭＯＳフリンブフロップ回路のデータ保持
用のランチとしての機能を兼ね備える。

次に、この実施例のバイポーラ・ＣＭＯＳフリップフロ
７プ回路の動作の概要を説明する。

クロック信号ＣＫがロウレベルとされるとき、バイポー
ラ・ＣＭＯＳＭＯＳクロックドインバータＣＮＩ及びＢ
ＣＮ２はともに非伝達状態とされる。したがって、ＣＭ
ＯＳインパーク回路Ｎ５及びＮ６からなるラッチは、入
力データＤのレベルにかかわらず、クロック信号ＣＫが
ロウレベルとされる直前の入力データＤを保持する。こ
のとき、バイポーラ・ＣＭＯＳクロックドインバータ回
路ＢＣＮＩ及びＢ　ＣＮ　２の出力信号すなわち非反転
出力信号Ｑ及び反転出力信号Ｑの信号振幅は、出力トラ
ンジスタのベース・エミッタ電圧分だけ圧縮されるが、
ＣＭＯＳインバータ回路Ｎ５及びＮ６により、ＣＭＯＳ
レベルに拡大される。

クロック信号ＣＫがハイレベルとされると、バイポーラ
・ＣＭＯＳクロックドインバータ回路ＢＣＮＩ及びＢＣ
Ｎ２はともに伝達状態とされる。

したがって、ＣＭＯＳインバータ回路Ｎ５の入力端子に
は、入力データＤのインバータ回路Ｎ７による反転信号
のさらに反転された信号すなわち非反転入力データＤが
供給される。また、ＣＭＯＳインパーク回路Ｎ６の入力
端子には、入力データＤの反転信号が供給される。これ
により、非反転出力信号Ｑ及び反転出力信号Ｑは、入力
データＤに従ったレベルとされる。このとき、上述の場
合と同様に、非反転出力信号Ｑ及び反転出力信号Ｑの（
３９振幅は、バイポーラ・ＣＭＯＳＭＯＳクロックドイ
ンバータ出力トランジスタのベース・エミッタ電圧分だ
け圧縮されるが、ＣＭＯＳインバータ回路Ｎ５及びＮ６
の状態遷移が終了した時点で、ＣＭＯＳレベルに拡大さ
れる。

以上のように、この実施例のバイポーラ・ＣＭｏ５フリ
ップフロップ回路は、クロック信号ＣＫに従って入力デ
ータＤ又はその反転信号を選択的に伝達する２個のバイ
ポーラ・ＣＭＯＳクロックドインバータ回路ＢＣＮＩ及
びＢＣＮ２を含む。

これらのバイポーラ・ＣＭＯＳクロックドインバータ回
路の出力信号は、それぞれこのバイポーラ・０Ｍ０３７
９７１７０７１回路の非反転出力信号Ｑ及び反転出力信
号Ｑとされる。非反転出力端子Ｑと反転出力端子Ｑとの
間には、その入力端子及び出力端子が互いに交差接続さ
れる２個のＣＭｏ５インバ一タ回路Ｎ５及びＮ６が設け
られる。

これらのＣＭＯＳインバータ回路は、このバイポーラ・
０Ｍ０３７９７１７０７１回路のデータ保持用のラッチ
を兼ねる。これにより、このバイポーラ・０Ｍ０３７９
７１７０７１回路の保持状態は、クロック信号ＧＫがハ
イレベルとされるとき入力データＤに従って遷移される
。このとき、非反転出力信号Ｑ及び反転出力信号Ｑの信
号振幅は、バイポーラ・ＣＭＯＳクロンクドインバータ
回路ＢＣＮＩ及びＢＣＮ２の出力トランジスタのベース
・エミッタ電圧分だけ圧縮されるが、ＣＭＯＳインバー
タ回路Ｎ５及びＮ６の状態遷移が終了することで、最終
的にＣＭＯＳレベルまで拡大される。つまり、この実施
例のバイポーラ・０Ｍ０３７９７１７０７１回路は、比
較的簡単な回路構成とされるにもかかわらず、上記第１
の実施例と同様な効果を持つものである。

以上の二つの実施例に示されるように、この発明をバイ
ポーラ・ＣＭＯＳゲート回路を基本構成とするマイクロ
コンビエータ等の半導体集積回路装置に通用することで
、次のような効果が得られる。すなわち、（１）マイクロコンビエータ等に内蔵されるバイポーラ
・ＣＭＯＳフリップフロップ回路等において、一対の相
補出力信号を伝達する２個のバイポーラ・ＣＭＯＳ複合
ゲート回路の出力端子の間に、交差接続される２個のＣ
ＭＯＳインバータ回路を設けることで、バイポーラ・Ｃ
ＭＯＳフリフブフロンブ回路の動作の高速化と駆動能力
の増大を図りつつ、その出力信号振幅をＣＭＯＳレベル
に拡大できるという効果が得られる。

（２）上記（１）項により、バイポーラ・ＣＭＯＳフリ
ップフロップ回路の出力端子から後段の論理ゲート回路
までの配線長の制限ｉｌ！履を延長し、またその後段に
多入力論理ゲート回路を設けることができる等、バイポ
ーラ・ＣＭＯＳフリ７１７０７１回路の後段回路に係る
詞約を解（ことができるという効果が得られる。

（３）上記（１）項及び（２）項により、バイポーラ・
ＣＭＯＳフリップフロップ回路等を含むマイクロコンビ
ニ−身等の動作の高速性を維持しつつ、その設計自由度
を大きくすることができるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない０例えば、第１図の回路
図において、データ保持用ラッチを２個のＣＭＯＳイン
バータ回路によって構成し、それぞれの前段にＣＭＯＳ
クロックドインバータ回路を設けるようにしてもよい。

また、第１図及び第２図の実施例において、入力データ
Ｄは反転信号であってもよいし、バイポーラ・ＣＭＯＳ
フリップフロ７７回路の前段で相補信号とされるもので
あってもよい、同様に、クロック信号ＣＫも、バイポー
ラ・ＣＭＯＳフリップフロップ回路の前段で相補信号と
されるものであってもよい。さらに、第１図及び第２図
に示されるバイポーラ・ＣＭ　ＯＳフリ７ブフロツプ回
路の具体的な構成や、第３図ないし第６図に示されるＣ
ＭＯＳインバータ回路、ＣＭＯＳＭＯＳクロックドイン
バータバイポーラ・ＣＭＯＳインバータ回路及びバイポ
ーラ・ＣＭＯＳクロックドインバータ回路の具体的な構
成は、種々の実施形態を採りうるちのである。

以上の説明では主として本発明者によってなされた発明
をその雪景となつた利用分野であるマイクロコンピュー
タ等のバイポーラ・ＣＭＯＳフリップフロップ回路に通
用した場合について説明したが、それに限定されるもの
ではなく、例えば、マイクロコンピュータ等の信号分配
回路やバイポーラ・ＣＭＯＳ複合ゲート回路を用いた他
のブロックにも通用できる。また、同様なバイポーラ・
ＣＭＯＳ複合ゲート回路を含むバイポーラ・ＣＭＯ８型
Ｉ？ＡＭ等の半導体記憶装置や各種のディジクル集積回
路装置にも適用できる０本発明は、少なくとも相補信号
を伝達する１対以上のバイポーラ・ＣＭ　ＯＳゲート回
路を含む半導体集積回路装置に広く通用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。すなわち、マイクロコンピュータ等に内蔵されるバ
イポーラ・ＣＭＯＳフリップフロップ回路等において、
一対の相補出力信号を伝達する２個のバイポーラ・ＣＭ
　ＯＳ　′６ｉ合ゲート回路の出力端子の間に、交差接
続される２個のＣＭＯＳインパーク回路を設けることで
、その出力信号振幅をＣＭＯＳレベルまで拡大すること
ができるため、バイポーラ・ＣＭＯＳフリップフロ７ブ
回路等の高速性を維持しつつ、その駆動能力を増大させ
ることができるとともに、後段回路に係る制約を解き、
その設針自由度を大きくすることができるものである。

【図面の簡単な説明】

第１図は、この発明が適用されたバイポーラ・ＣＭＯＳ
フリップフロ７ブ回路の一実施例を示す回路図、第２図は、この発明が通用されたバイポーラ・ＣＭ　Ｏ
Ｓフリップフロップ回路の第２の実施例を示す回路図、第３図は、第１図及び第２図のバイポーラ・ＣＭＯＳフ
リップフロップ回路に含まれるＣＭＯＳインバータ回路
の一実施例を示す回路図、第４図は、第１図の°バイポ
ーラ・ＣＭＯＳフリップフロップ回路に含まれるＣＭＯ
Ｓクロックドインバータ回路の一実施例を示す回路図、
第５図は、第１図のバイポーラ・ＣＭＯＳフリップフロ
ップ回路に含まれるバイポーラ・ＣＭＯＳインバータ回
路の一実施例を示す回路図、第６図は、第２図のバイポ
ーラ・ＣＭＯＳフリップフロップ回路に含まれるバイポ
ーラ・ＣＭＯＳＭＯＳクロックドインバータ一実施例を
示す回路図、８７図は、この発明に先立って本願発明者等が開発した
バイポーラ・ＣＭＯＳフリップフロップ回路の回路図で
ある。Ｎ１〜ＮＩＯ・・・ＣＭ　ＯＳインバータ回路、ＣＮＩ
〜ＣＮ４・・・ＣＭＯＳクロックドインバータ回路、Ｂ
ＮＩ〜ＢＮ４・・・バイポーラ・ＣＭＯＳインバータ回
路、ＢＣＮＩ、ＢＣＮ２・・・バイポーラ・ＣＭＯＳＭ
ＯＳクロックドインバータＴ１〜Ｔ４・・・ＮＰＮ型バ
イポーラトランジスタ、Ｑ１〜Ｑ６・・・Ｐチャンネル
ＭＯ３ＦＥＴ、Ｑｌｌ〜Ｑ２３・・・ＮチャンネルＭＯ
３ＦＥＴ。

Claims

【特許請求の範囲】１、一対の相補信号を伝達する第１及び第２のバイポー
ラ・ＣＭＯＳ複合ゲート回路と、上記第１のバイポーラ
・ＣＭＯＳ複合ゲート回路の出力端子と上記第２のバイ
ポーラ・ＣＭＯＳ複合ゲート回路の出力端子との間に設
けられその入力端子及び出力端子が互いに交差接続され
る第１及び第２のＣＭＯＳインバータ回路とを具備する
ことを特徴とする半導体集積回路装置。２、上記第１及び第２のバイポーラ・ＣＭＯＳ複合ゲー
ト回路ならびに上記第１及び第２のＣＭＯＳインバータ
回路は、バイポーラ・ＣＭＯＳフリップフロップ回路に
含まれるものであることを特徴とする特許請求の範囲第
１項記載の半導体集積回路装置。３、上記バイポーラ・ＣＭＯＳフリップフロップ回路は
、さらに上記第１及び第２のバイポーラ・ＣＭＯＳ複合
ゲート回路の前段に設けられるデータ保持用のラッチを
含み、上記相補信号は、上記ラッチの非反転出力信号及
び反転出力信号であることを特徴とする特許請求の範囲
第１項又は第２項記載の半導体集積回路装置。４、上記第１及び第２のバイポーラ・ＣＭＯＳ複合ゲー
ト回路の出力信号は、ほぼ同時に状態遷移するように設
計されることを特徴とする特許請求の範囲第１項、第２
項又は第３項記載の半導体集積回路装置。５、上記第１及び第２のＣＭＯＳインバータ回路は、上
記バイポーラ・ＣＭＯＳフリップフロップ回路のデータ
保持用のラッチを兼ねることを特徴とする特許請求の範
囲第１項又は第２項記載の半導体集積回路装置。