JP2880298B2 - ＢｉＣＭＯＳマルチプレクサ及び論理ゲート及びこれを使用する加算器 - Google Patents

ＢｉＣＭＯＳマルチプレクサ及び論理ゲート及びこれを使用する加算器

Info

Publication number
JP2880298B2
JP2880298B2 JP2418242A JP41824290A JP2880298B2 JP 2880298 B2 JP2880298 B2 JP 2880298B2 JP 2418242 A JP2418242 A JP 2418242A JP 41824290 A JP41824290 A JP 41824290A JP 2880298 B2 JP2880298 B2 JP 2880298B2
Authority
JP
Japan
Prior art keywords
differential
gate
circuit
electrode
coupled
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2418242A
Other languages
English (en)
Other versions
JPH06237160A (ja
Inventor
デイル フレッチャー トーマス
アリン バートン エドワード
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Koninklijke Philips NV
Original Assignee
Koninklijke Philips Electronics NV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Koninklijke Philips Electronics NV filed Critical Koninklijke Philips Electronics NV
Publication of JPH06237160A publication Critical patent/JPH06237160A/ja
Application granted granted Critical
Publication of JP2880298B2 publication Critical patent/JP2880298B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/50—Adding; Subtracting
    • G06F7/501—Half or full adders, i.e. basic adder cells for one denomination
    • G06F7/503—Half or full adders, i.e. basic adder cells for one denomination using carry switching, i.e. the incoming carry being connected directly, or only via an inverter, to the carry output under control of a carry propagate signal
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
    • H03K17/693—Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
    • H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
    • H03K19/21—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Analysis (AREA)
  • Computational Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Computer Hardware Design (AREA)
  • Pure & Applied Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Power Engineering (AREA)
  • Mathematical Optimization (AREA)
  • Logic Circuits (AREA)
  • Electronic Switches (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、バイポーラ及び電界効
果トランジスタ（ＦＥＴ）を使用する素子に関する。更
に詳細には、本発明は、ＢｉＣＭＯＳマルチプレクサ及
び差動入力を利用し高い駆動、低い遅延差動出力を与え
るＯＲ／ＮＯＲ及びＸＯＲ／ＸＮＯＲの様な論理ゲート
に関する。ＢｉＣＭＯＳマルチプレクサ及び論理ゲート
は全加算器を提供するために合わせて使用されることが
望ましい。
【０００２】
【従来の技術】単一素子内でバイポーラ及びＣＭＯＳト
ランジスタを利用するＢｉＭＯＳに関する新技術がここ
数年で盛んに研究されている。通常のＣＭＯＳ又はバイ
ポーラ回路に対するＢｉＣＭＯＳの利点は、バイポーラ
回路の高速特徴がＣＭＯＳ回路の低電力パワー消費特性
で或る集積密度を有して得られる。
【０００３】ＢｉＣＭＯＳバッファー、インバータ、及
びゲートがこの分野で知られている。しかしながら、Ｂ
ｉＣＭＯＳ技術は普通マルチプレクサ又はマルチプレク
サと類似の構造を有する論理ゲートに応用されてはいな
い。また、単一入力、単一出力ＢｉＣＭＯＳ技術を越え
る別の速度を与える異なる入力、異なる出力のＢｉＣＭ
ＯＳ技術を用いるマルチプレクサー及び論理ゲートは現
在まで知られていない。
【０００４】従来のマルチプレクサーの例が、Ｂｅｓｔ
の米国特許４，４１７，３１４に含まれる。これは論理
ＡＮＤ、ＯＲ、ＸＮＯＲ、及びＸＯＲ出力と同様に和及
びキャリー出力を与えるＣＭＯＳ加算器回路及び加算器
の応用を開示している。またＰＣＴ国際公表ＷＯ８６／
０７１７３は、単一２入力ゲート及び一対のパストラン
ジスタマルチプレクサからなる全加算器回路を開示して
いる。いずれも、ＢｉＣＭＯＳ技術は利用していない。
また、差動入力の利用及び差動出力を開示していない。
【０００５】
【発明の目的】従って、本発明の目的は、差動入力、差
動出力ＢｉＣＭＯＳマルチプレクサを提供することにあ
る。本発明の他の目的は、ＢｉＣＭＯＳマルチプレクサ
と関係する差動入力、差動出力ＢｉＣＭＯＳ論理ゲート
を提供することにある。本発明の更に別の目的は、差動
入力、差動出力ＢｉＣＭＯＳマルチプレクサを利用する
全加算器を提供することにある。
【０００６】
【発明の要約】本発明の目的に従って、差動入力及び差
動出力ＢｉＣＭＯＳマルチプレクサが提供される。マル
チプレクサはこれに対する入力、即ち、第１差動入力の
非反転及び反転入力、第２差動入力の非反転及び反転入
力、及び差動選択入力の非反転及び反転入力を有してい
る。マルチプレクサは、選択入力に基づいて第１及び第
２差動入力のいずれかで対応する出力で信号を与えるよ
うに構成されている。
【０００７】マルチプレクサは広義には４つの単一ＦＥ
Ｔパスゲート、２つのバイポーラプルアップトランジス
タ、２つのプルダウンＦＥＴ、及び２つのプルダウンＦ
ＥＴからなる。第１及び第２差動入力の各非反転及び反
転入力が４つの単一ＦＥＴパスゲートの対応するドレー
ンに結合されている。非反転選択入力信号は、差動入力
の一つに結合されたＦＥＴパスゲートのゲートに与えら
れ、反転選択入力信号は差動入力の別の入力に結合され
るＦＥＴパスゲートのゲートに与えられる。非反転入力
に結合されるＦＥＴパスゲートのソースは第１バイポー
ラトランジスタのベースに結合される。反転入力に結合
されるＦＥＴパスゲートのソースが第２バイポーラトラ
ンジスタのベースに結合される。両バイポーラトランジ
スタのコレクタは第１電圧レールに結合される。マルチ
プレクサに対する非反転出力は非反転入力に結合される
バイポーラトランジスタのエミッターから得られる。マ
ルチプレクサの反転出力は反転入力に結合されるバイポ
ーラトランジスタのエミッターから得られる。各バイポ
ーラトランジスタのコレクタ及びベースの間に、コレク
タに結合されたソース及びベースに結合されたドレーン
を有するプルアップＦＥＴトランジスタが結合される。
非反転出力信号を与えるバイポーラトランジスタに結合
するプルアップＦＥＴトランジスタのゲートは、反転入
力に結合するＦＥＴパスゲートのソースに結合される。
反転出力信号を与えるバイポーラトランジスタに結合さ
れるソースを有するプルアップＦＥＴトランジスタのゲ
ートは非反転入力に結合されるＦＥＴパスゲートのソー
スに結合される。バイポーラトランジスタのエミッタ及
び第２電圧レールの間に、プルダウンＦＥＴが結合さ
れ、これらのドレーンはエミッタに接続され、ソースは
第２電圧レールに接続される。非反転出力に結合するプ
ルダウンＦＥＴのゲートは反転入力に結合されるＦＥＴ
パスゲートのソースに結合するゲートを有する。非反転
出力に結合するプルダウンＦＥＴのゲートが、非反転入
力に結合するＦＥＴパスゲートのソースと結合するゲー
トを有する。
【０００８】第１差動入力の非反転入力を第２差動入力
の反転入力に結合することにより、そして第１差動入力
の判定入力を第２差動入力の非判定入力に結合すること
により、排他的ＯＲ／排他的ＮＯＲ（ＸＯＲ／ＸＮＯ
Ｒ）ゲートがマルチプレクサから発生される。結合され
た入力の第１のものは、非反転入力であり、結合された
入力の第２のものは第１差動入力の非反転入力である。
差動選択入力は第２差動入力として機能する。更に、第
１ＦＥＴパスゲートを高電圧レールに、第３ＦＥＴパス
ゲートを低電圧レールに、第１差動入力を非反転入力
に、そして第１差動入力の反転入力を第４ＦＥＴパスゲ
ートに結び付けることにより、差動選択入力が第２差動
入力として機能する時、ＯＲ／ＮＯＲゲートがマルチプ
レクサから形成される。
【０００９】本発明の別の実施例に従うと、別のＯＲ／
ＮＯＲゲートが提供される。これは、第１及び第２差動
入力及び差動（ＯＲ／ＮＯＲ）出力を有している。ＯＲ
／ＮＯＲゲートは、２つのＦＥＴパスゲート、第１電圧
レールに結合されるＦＥＴ又はバイポーラトランジス
タ、及び第３及び第４ＦＥＴパスゲートの代わりに第２
電圧に結びつくＦＥＴトランジスタ、二つのプルダウン
バイポーラトランジスタ、プルダウンとして機能するＦ
ＥＴ及び反転器の結合体の２つの組みを利用する。
【００１０】ＯＲ／ＮＯＲゲートは、２つのＦＥＴパス
ゲートのソースに結合する第１差動入力の非反転及び反
転入力を有する。第３ＦＥＴのソースは第２電圧レール
に結び付けられ、バイポーラトランジスタのコレクター
は第１電圧レールと結ばれる。第２電圧レールに結び付
けられるＦＥＴのゲート及び第１電圧レールに結ばれる
バイポーラトランジスタのベースは第２差動入力の非反
転入力に結合される。ＦＥＴパスゲートのゲートは第２
差動入力の反転入力と結ばれる。第１電圧レールに結ば
れるバイポーラトランジスタのエミッター及び第１差動
入力の非反転入力に結合されるパスゲートＦＥＴのソー
スの両方は第１プルアップバイポーラトランジスタのベ
ースに結合される。第２電圧レールに結合されるＦＥＴ
のソース及び第１差動入力の反転入力に結合するパスゲ
ートＦＥＴは第２プルアップバイホーラトランジスタの
ベースに結合される。ゲート非反転（ＯＲ）出力が、第
１プルアップバイポーラトランジスタのエッミターから
得られる。ゲートの反転（ＮＯＲ）出力は第２バイポー
ラトランジスタのエミッターから得られる。両プルアッ
フバイポーラトランジスタは第１電圧レールに結合され
るコレクタを有する。プルアップバイポーラトランジス
タの各々のコレクター及びエミッターの間には、ＦＥＴ
及びインバータの結合体が結合されており、このＦＥＴ
のソースはコレクタに結合され、このＦＥＴのゲートは
エミッターに結合され、このＦＥＴのドレーンは他のプ
ルアップバイポーラトランジスタのベースと結合され
る。反転器の反転入力はまたＦＥＴのドレーンとも結合
され、インバータの反転出力はＦＥＴのゲートに結合さ
れる。
【００１１】二つのＸＯＲ／ＸＮＯＲゲート及びマルチ
プレクサはキャリー入力及びキャリー出力を有する全加
算器を提供する。２つのＸＯＲ／ＸＮＯＲゲートの第１
のものは、２つの差動入力信号を受け、第１差動出力信
号を提供する。第１差動出力信号は第２ＸＯＲ／ＸＮＯ
Ｒゲートに対する第１差動入力信号として使用される。
差動入力信号のキャリーは第２差動入力信号を、第２差
動出力信号を提供する第２ＸＯＲ／ＸＮＯＲゲートに対
する第２差動入力信号として使用される。第２差動出力
の非反転出力は和として捕らえられ、非反転出力はその
和の反転とされる。マルチプレクサは第１ＸＯＲ／ＸＮ
ＯＲゲートからの第１差動出力信号を、第２差動入力信
号及び差動入力信号のキャリーを切り換える差動選択入
力信号として使用する。マルチプレクサの非反転出力信
号はキャリー出力として用いられ、マルチプレクサの反
転出力信号はキャリー出力の反転である。
【００１２】本発明のマルチプレクサ及びゲートは、パ
リティーチェック、ＤＲＡＭ制御、及びフローティング
ポイントプロセッサでの使用のため等を含む多くの目的
のために有用である。本発明の別の目的及び利点は添付
図面と関連する詳細な記述を参照すると明らかになる。
反転入力及び出力は図面及び説明図のプライム（ ’）
記号によって示されている。
【００１３】
【実施例】図面に示される回路を説明する前に、本出願
の目的に対しては用語“ＢｉＣＭＯＳ”は、ＭＯＳＦＥ
Ｔ又はＩＧＦＥＴの他の形態が使用されるか、ｐチャン
ネル及びｎチャンネル形態ＦＥＴが単一回路で利用され
るかに関わらずバイポーラトランジスタ及びＦＥＴトラ
ンジスタを有する回路を指すとことを理解すべきであ
る。実際、ＭＯＳトランジスタとしてのトランジスタの
種類は、最も広い意味で使用されるべきと意図され、Ｉ
ＧＦＥＴの他の形態を含み、金属ゲートＦＥＴに限定さ
れるべきではない。回路は好ましくはｎｐｎバイポーラ
トランジスタを含む種別のものであり、バイポーラ及び
ＭＯＳトランジスタの極性が反転される場合も、等しい
機能の回路が得られると理解されるべきである。これに
よって“プルアップ”トランジスタは“プルダウン”ト
ランジスタになり、“プルダウン”トランジスタはプル
アップ”トランジスタになる。更に、回路の“入力”及
び“出力”が説明されるが、この入力又は出力が信号で
あるかノードであるかに関してはほとんど違いが無く、
当業者は信号かノードかが記述されていることが容易に
理解されるであろう。
【００１４】パスゲートは第１及び第２電極、及び第１
及び第２電極間の電流の流れを制御するための制御電極
を通常有している。これらの電極は、パスゲートがＦＥ
Ｔの場合それぞれ第１及び第２ソース／ドレーン素子及
びゲート電極である。これらの電極はそれぞれ、パスゲ
ートがバイポーラトランジスタの場合、コレクター、エ
ミッター及びベースである。
【００１５】第１図に戻る。本発明のＢｉＣＭＯＳ差動
入力、差動出力マルチプレクサ１０が分かる。第１図に
示される様に、マルチプレクサ１０への入力は２つの差
動入力の非反転及び反転入力（ｄ０，ｄ０’，及びｄ
１，ｄ１’）と選択入力の非反転入力及び反転入力
（Ｓ，Ｓ’）を含む。差動出力が非反転出力ｒ及び反転
出力ｒ’に関して示される
【００１６】マルチプレクサは、広義的には４つの単一
ｎＭＯＳパスゲート１２、１４、１６、１８、２つのｎ
ｐｎバイポーラトランジスタ２２及び２６、２つのｎＭ
ＯＳトランジスタ３４及び３８、及び２つのｐＭＯＳト
ランジスタ４３及び４７からなる。入力ｄ１，ｄ０，ｄ
１’及びｄ０’はそれぞれトランジスタ１２、１４、１
６、１８の第１ソース／ドレーン素子に与えられる。非
反転選択入力ＳはｎＭＯＳトランジスタ１４及び１８の
ゲート電極に与えられる。反転選択入力信号Ｓ’はｎＭ
ＯＳトランジスタ１４及び１８のゲート電極に与えられ
る。ｎＭＯＳトランジスタ１２及び１４の第２ソース／
ドレーン素子は両方ともバイポーラトランジスタ２６の
ベースに結合される。簡明のために、ソース／ドレーン
素子に対する基準は、説明される回路の極性に基づくＦ
ＥＴのドレーン又はソースを単純化するよう以下省略さ
れる。ゲート電極はゲートと呼ばれる。
【００１７】バイポーラトランジスタ２２は高電圧レー
ルＶｃｃに結合されるコレクターを有している。マルチ
プレクサ１０の非反転出力はバイポーラトランジスタ２
２のエミッターから得られる。バイポーラトランジスタ
２２のベース−コレクター接合を横切って、コレクター
に結合されるソース及びベースに結合するドレーンを有
するｐＭＯＳトランジスタ４３が接続される。ｐＭＯＳ
トランジスタ４３はｎＭＯＳゲート１６及び１８のソー
スに結合される。また、ｐＭＯＳトランジスタ４３のゲ
ートと結合されるｎＭＯＳトランジスタ３４に結合され
る。ｎＭＯＳトランジスタ３４のドレーンはバイポーラ
トランジスタ２２（即ち、ｒ出力）のエミッターに結合
される。ｎＭＯＳトランジスタ３４のソースは低電圧レ
ール（例えば、グランド）に接続される。
【００１８】バイポーラ２６は、バイポーラトランジス
タ２２と同様に構成され、高電圧レールＶｃｃに結合さ
れるトランジスタ２６のコレクタ及びトランジスタ２６
のエミッタから得られるマルチプレクサ１０の出力ｒ’
を有する。バイポーラトランジスタ２６のベース−コレ
クタ接合を横切って、コレクタに接続されるソース及び
ベースに結合するドレーンを有するｐＭＯＳトランジス
タ４７が接続されている。ｐＭＯＳトランジスタ４７の
ゲートはｎＭＯＳゲート１２及び１４のソースに結合さ
れる。また、ｐＭＯＳトランジスタ４７のゲートにｎＭ
ＯＳトランジスタ３８のゲートに結合される。ｎＭＯＳ
トランジスタ３８のドレーンはバイホーラトランジスタ
２６のエミッター（即ち、ｒ’出力）に結合される。ｎ
ＭＯＳトランジスタ３８のソースは低電圧レール（例え
ば、グラウンド）に結合される。
【００１９】動作中、差動選択入力は差動入力の選択さ
れた一つを選択するよう機能する。Ｓが高い時、入力ｄ
１及びｄ１’が選択される。ｄ１入力の信号（即ち、高
又は低）は非反転出力ｒで発生される。ｄ１’入力の反
対出力は以下の様にして反転出力ｒ’を発生する。Ｓが
高く、Ｓ’が低い時、パスゲートトランジスタ１２及び
１６はオンになり、パスゲートトランジスタ１４及び１
８はオフになる。結果として、入力ｄ１からの信号はト
ランジスタ１２を通過し、バイポーラトランジスタ２２
のベースに、及びｎＭＯＳトランジスタ３８のゲートに
送られる。入力ｄ１’からの反転信号はトランジスタ１
６を通過し、バイポーラトランジスタ２６のベース及び
ｎＭＯＳトランジスタのゲートに送られる。ｄ１の信号
が高いとき、バイポーラトランジスタ２２はオンにな
り、出力ｒが高くなる場合、バイポーラトランジスタ２
６がオフになり、ｎＭＯＳトランジスタ３８はオンにな
り、出力ｒ’を急速に（ソースの電圧に向かって）低く
する。
【００２０】ｄ１が選択され、高い時、高電圧がｐＭＯ
Ｓトランジスタ４７のゲートに加えられ、このトランジ
スタをオフに保つことが好ましい。従って、オン状態に
あるｎＭＯＳトランジスタ３８は反転出力ｒ’で出力電
圧を制御することが許される。また、入力ｄ１が選択さ
れ、高いと、入力ｄ１’が選択され、低くなり、低電圧
がゲートｐＭＯＳトランジスタ４３に与えられ、これを
オンにし、またこの低電圧がｎＭＯＳトランジスタ３４
のゲートにも与えられて、これをオフにする。ｐＭＯＳ
トランジスタ４３がオン状態にある時、そのソースの電
圧Ｖｃｃはそのドレーンに送られ、ｎｐｎバイポーラト
ランジスタのベースを高電圧レールまでわざわざ引き上
げる。従って、出力ｒの電圧はＶｃｃ−Ｖｂｅに引き上
げられる。Ｖｂｅはオン状態になる時のバイポーラトラ
ンジスタの基準ベースエミッタ電位降下である。
【００２１】入力ｄ１が選択され、低い場合、低電圧が
ｎｐｎトランジスタ２２のベース、ｐＭＯＳトランジス
タ４７のゲート、及びｎＭＯＳトランジスタ３８のゲー
トに加えられる。また、入力ｄ１が選択され、低い時
は、入力ｄ１’が選択され、高い。高い電圧はｎｐｎト
ランジスタ２６のベース、ｐＭＯＳトランジスタ４３の
ゲート、及びｎＭＯＳトランジスタ３４のゲートに与え
られる。結果として、バイポーラトランジスタ２２及び
ｐＭＯＳトランジスタ４３がオフになり、プルダウンｎ
ＭＯＳトランジスタ３４がオンになり、非反転出力での
電圧がｎＭＯＳトランジスタ３４によって制御され、低
くされる。逆に、バイポーラトランジスタ２６が急速に
オンになると、次いでｐＭＯＳトランジスタ４７がオン
になり、ｎＭＯＳトランジスタ３８がオフになる。結果
として、反転出力ｒ’の電圧がｎｐｎプルアップトラン
ジスタによって急速に引き上げられ、ｐＭＯＳプルアッ
プトランジスタ４７がオンになるので、Ｖｃｃ−Ｖｂｅ
までも引き上げられる。
【００２２】選択された入力Ｓが低に移行し、選択入力
Ｓ’が高くなる時、パスゲートトランジスタ１４及び１
８はオフになる。結果として、入力ｄ０及びｄ０’が選
択される。パスゲートｎＭＯＳトランジスタ１２及び１
４のソースが接続され、パストランジスタ１６及び１８
のソースも同様に接続されるので、入力ｄ０及びｄ０’
の電圧は、バイポーラトランジスタ２２及び２６、ｎＭ
ＯＳトランジスタ３４及び３８、及びｐＭＯＳトランジ
スタ４３及び４７に、入力ｄ１及びｄ１’に関連して上
述された手法により加えられる。結果として、高い出力
駆動力を有し、差動選択入力によって制御される差動出
力マルチプレクサが得られることが好ましい。
【００２３】図１のマルチプレクサ１０を用い、ｄ１入
力をｄ０’入力に結合し、ｄ１’をｄ０に結合すること
により、結合された入力が第１差動入力として機能する
場合ＸＯＲ／ＸＮＯＲゲートが作り出され、選択された
入力が回路の第２差動入力として用いられる。この構成
は図２において見られる。ここでは結合されたｄ１及び
ｄ０’入力がＡ入力と呼ばれており、結合されたｄ０及
びｄ１’入力はＡ’入力と呼ばれ、選択入力（Ｓ及び
Ｓ’）はＰ及びＢ’入力と呼ばれる。ＸＯＲ／ＸＮＯＲ
ゲートの差動出力はｔ及びｔ’と呼ばれ、ｔが論理出力
Ａ ＸＮＯＲ Ｂを与え、ｔ’がＡ ＸＯＲ Ｂを与え
る。図２の回路は、結合入力を除いて図１の回路と同じ
であり、トランジスタには従って１００高い数値を有す
ることを除いて同様の番号が付されている。
【００２４】動作中、Ａ及びＢが低い時、Ａ’及びＢ’
は高い。従って、ｎＭＯＳトランジスタ１１４及び１１
８がオンになり、高電圧がトランジスタ１１４のソース
に発生される。この時、低電圧がトランジスタ１１８の
ソースに発生される。トランジスタ１１４のソースに高
い電圧を有すると、図１を参照して記述された様にトラ
ンジスタ１１２がオン状態になり、非反転（ＸＮＯＲ）
出力ｔを高に引き上げ、この時トランジスタ１２６はオ
フになり、ｎＭＯＳトランジスタ１３８はオンになり、
反転（ＸＯＲ）出力ｔ’を低に引っ張る。
【００２５】Ａが高でＢが低の時、Ａ’は低で、Ｂ’は
高である。従って、ｎＭＯＳトランジスタ１１４及び１
１８はオンになり、低電圧がトランジスタ１１４のソー
スに発生される。この時、高電圧がトランジスタ１１８
のソースに発生される。トランジスタ１１４のソースが
低電圧だと、図１を参照して上述された様に、トランジ
スタ１２２はオフになり、トランジスタ１３４はオンに
なり、非反転出力ｔを低に引き下げる。この時トランジ
スタ１３８はオフになり、ｎｐｎトランジスタ１３８が
（トランジスタ１１８のソースが高電圧のために）オン
になり、反転出力ｔ’を高に引き上げる。
【００２６】Ａが低であり、Ｂが高の時、Ａ’は高であ
りＢ’は低である。従って、１１２及び１１６がオンに
され、低電圧がトランジスタ１１２のソースに発生され
る。この時、高電圧がトランジスタ１１６のソースで発
生される。トランジスタ１１２のソースが低電圧であ
り、トランジスタ１１６のソースが高電圧である時、ト
ランジスタ１２２はオフになり、トランジスタ１３４が
オンになり非反転出力ｔを低に引き下げる。また、トラ
ンジスタ１１６のソースが高電圧だと、トランジスタ１
２６がオンになり、反転出力ｔ’を高に引き上げる。
【００２７】Ａが高であり、Ｂが高である時、Ａ’は低
でありＢ’は低である。従って、トランジスタ１１２及
び１１６がオンに反転され、高電圧がトランジスタ１１
２のソースで発生される。この時低電圧がトランジスタ
１１６のソースに発生される。トランジスタ１１２のソ
ースが高電圧であると、ｎｐｎトランジスタ１２２がオ
ンになり、非反転出力ｔを高に引き上げる。また、トラ
ンジスタ１１６のソースの低電圧はトランジスタ１２６
をオフとするので、ｎＭＯＳトランジスタ１３８はオン
になり、反転出力ｔ’を低に引き下げる。上述から、ゲ
ート１１０は以下の真理値表によって制御される。
【００２８】
【表１】
【００２９】明らかに、ｔ出力はＡ ＸＮＯＲ Ｂの論
理出力であり、ｔ’出力はＡ ＸＯＲＢの論理出力であ
る。従って、ＸＯＲ／ＸＮＯＲゲートが完成する。図３
に至る。第１及び第２差動入力（Ｇ，Ｇ’及びＨ，
Ｈ’）及び差動（ＯＲ／ＮＯＲ）出力（ｍ及びｍ’）を
有する本発明の第１ＯＲ／ＮＯＲゲート２１０が示され
る。図３のＯＲ／ＮＯＲゲートを構成するトランジスタ
は、図１のマルチプレクサ及び図２のＸＯＲ／ＸＮＯＲ
ゲートのトランジスタと同じであり、ｎＭＯＳパスゲー
ト２１２、２１４、２１６及び２１８、ｎｐｎバイポー
ラプルアップトランジスタ２２２及び２２６、ｎＭＯＳ
プルダウントランジスタ２３４及び２３８、及びｐＭＯ
Ｓトランジスタ２４３及び２４７を有している。所望の
場合、図３内に示される様に、ｎＭＯＳパスゲート２１
２はバイポーラｎｐｎトランジスタパスゲート（２１２
ａ）で置き換えることができる。図１のＯＲ／ＮＯＲゲ
ート及びマルチプレクサ間での他の違いは入力、及びｎ
ＭＯＳパスゲート２１２が、高電圧レールＶｃｃと結合
されたドレーンを有し、ｎＭＯＳパスゲート２１６が低
電圧レール（グラウンド）と結合するドレーンを有して
いると言う事実にある。
【００３０】動作中、Ｇが低く及びＨが低い時、Ｇ’及
びＨ’は高い。結果として、パスゲートトランジスタ２
１４及び２１８はオンにされ、低Ｇ電圧がｎＭＯＳトラ
ンジスタ２４１に伝達され、この時、高Ｇ’電圧はｎＭ
ＯＳトランジスタ２１８のソースに伝達される。ｎＭＯ
Ｓトランジスタ２１４のソースが低くｎＭＯＳトランジ
スタ２１８のソースが高であると、バイポーラトランジ
スタ２２６はオンになり、ｎＭＯＳトランジスタ２３８
はオフになる。この時、バイポーラトランジスタ２２２
はオフになり、ｎＭＯＳトランジスタ２３４がオンにな
る。バイポーラトランジスタ２２６がオン、ｎＭＯＳト
ランジスタ２３８がオフで、反転出力ｍ’は高に引き上
げられる。同様に、バイポーラトランジスタ２２２がオ
フで、ｎＭＯＳトランジスタ２３４がオンの時、非反転
出力ｍが低引き下げられる。ｎＭＯＳトランジスタ２１
４のソースが低電圧だと、ｐＭＯＳトランジスタ２４７
がオンになり、トランジスタ２２６のベースがＶｃｃま
でも引き上げられる。
【００３１】Ｇが低で、Ｈが高の時、Ｇ’が高でＨ’が
低である。Ｈが高である時、ｎＭＯＳパスゲート２１２
及び２１６はオンになり、それぞれ、それぞれのソース
に高（Ｖｃｃ）及び低（グラウンド）を与える。トラン
ジスタ２１２のソースが高電圧だと、バイポーラトラン
ジスタ２２２及びｎＭＯＳトランジスタ２３８がオンに
なる。この時、トランジスタ２１６のソースが低電圧だ
と、バイポーラトランジスタ２２６及びｎＭＯＳトラン
ジスタ２３４がオフになる。結果として、非反転出力ｍ
は高に引き上げられ、反転出力ｍ’は低に引き下げられ
る。この時ｐＭＯＳトランジスタ２４７はオフになり、
Ｖｃｃからグランドへ電流が消費されることを防止し、
これによって零静的パワー使用が達成される。
【００３２】Ｇが高でＨが高の時の回路機能は、Ｇが低
でありＨが高である時の回路機能と等しいことが望まし
い。これは、Ｈ入力に結合するｎＭＯＳパスゲートトラ
ンジスタ２１２及びｎＭＯＳパスゲートトラジスタ２１
６がＧ及びＧ’入力とは直接結合しないためである。従
って、Ｇの値に関わらず、Ｈが高の時、ｎｐｎトランジ
スタ２２２のベースの電圧及びｎｐｎトランジスタ２２
６のベースの電圧は低となる。
【００３３】Ｇが高でＨが低の時、Ｇ’は低であり、
Ｈ’は高である。結果として、トランジスタ２１４及び
２１８はオンになり、トランジスタ２１４のソースは高
くなり、トランジスタ２１８のソースが低になる。この
様な状況で、回路２１０はＨが高の時の状況と同様に動
作し、非反転ｍ出力は高になり、非反転出力ｍ’出力は
低に移行する。上述からゲート２１０は以下の真理値表
によって支配されることが分かる。
【００３４】
【表２】
【００３５】明らかに、ｍ出力はＧ又はＨの論理出力で
あり、この時ｍ’出力はＧ ＮＯＲＨ論理出力である。
従って、ＯＲ／ＮＯＲゲートが達成される。ドモルガン
の定理に従うと、差動ＯＲゲートは、差動信号の反転及
び非反転入力が切り替わる時（例えば、Ｇ入力がＧ’入
力ノードに加えられ、Ｇ’入力信号がＧ入力ノードに加
えられ、Ｈ入力信号がＨ’入力ノードに加えられ、Ｈ’
入力信号がＨ入力ノードに加えられる時）差動ＮＡＮＤ
ゲートとなる。同様に、差動信号の反転及び非反転入力
がスイッチされる時、ＮＯＲゲートはＡＮＤゲートな
る。ここで、図３のＯＲ／ＮＯＲゲートはまたＡＮＤ／
ＮＡＮＤゲートとして使用することができる。
【００３６】第１及び第２差動入力（Ｘ，Ｘ’，及びＹ
及びＹ’）及び差動（ＯＲ／ＮＯＲ）出力（ｖ及び
ｖ’）を有する本発明の第２ＯＲ／ＮＯＲゲート２５０
が図４に見ることが出来る。ＯＲ／ＮＯＲゲートは２つ
のｎＭＯＳパスゲートトランジスタ２５４及び２５８、
高電圧レールＶｃｃに接続されるバイポーラトランジス
タ２５２（ｎＭＯＳトランジスタを代替使用できる）、
低電圧に結合するｎＭＯＳトランジスタ２５６、２つの
プルアップｎｐｎバイポーラトランジスタ２６２及び２
６６、２つのｐＭＯＳトランジスタ２７４及び２７８、
及び２つのインバータ２８１及び２８５を利用する。
【００３７】ＯＲ／ＮＯＲゲート２１０は、２つのｎＭ
ＯＳパスゲート２５４及び２５８のドレーンに結合する
非反転及び反転入力Ｘ及びＸ’を有している。ｎＭＯＳ
トランジスタ２５６のドレーンは低電圧レールに結合す
る。また、ｎｐｎバイポーラトランジスタ２５２は高電
圧レールＶｃｃに結合する。バイポーラトランジスタ２
５２のベース及びｎＭＯＳトランジスタ２５６のゲート
は非反転入力Ｙに結合し、ｎＭＯＳパスゲート２５４及
び２５８のゲートは反転入力Ｙ’に結合する。バイポー
ラトランジスタ２５２のエミッター及びｎＭＯＳパスゲ
ート２５４のソースは第１プルアップｎｐｎバイポーラ
トランジスタ２６２のベースに結合される。ｎＭＯＳト
ランジスタ２５６及びパスゲートトランジスタ２５８の
ソースは第２プルアップバイポーラトランジスタ２６６
のベースに結合される。論理ゲート２１０の非反転（Ｏ
Ｒ）出力はｎｐｎバイポーラトランジスタ２６２のエッ
ミッタから得られ、論理ゲート２１０の反転（ＮＯＴ）
出力はｎｐｎバイポーラトランジスタ２６６のエミッタ
から得られる。
【００３８】プルアップトランジスタ２６２及び２６６
は、高電圧レールに結合するコレクタを有している。ト
ランジスタ２６２のコレクタに、バイポーラトランジス
タ２６２のエミッターに結合するゲートを有するｐＭＯ
Ｓトランジスタ２７４のソースが結合されている。ｐＭ
ＯＳトランジスタ２７４のドレーンはｎＭＯＳトランジ
スタ２５６及び２５８のソースに結合され、インバータ
２８１の入力に結合される。インバータ２８１は好まし
くは標準ＣＭＯＳインバータであり、インバータ２８１
からの反転出力がｐＭＯＳトランジスタ２７４のゲート
に結合される。同様に、トランジスタ２６６のコレクタ
ーは、バイポーラトランジスタ２６６のエミッターに結
合するゲートを有するｐＭＯＳトランジスタ２７８のソ
ースに結合する。ｐＭＯＳトランジスタ２７８のドレー
ンはｎＭＯＳトランジスタ２５４のソース及びバイポー
ラトランジスタ２５２のコレクタに結合される。ｐＭＯ
Ｓトランジスタ２７８のドレーンは、ｐＭＯＳトランジ
スタ２７８のゲートに結合する反転出力を有するインバ
ータ２８５の入力に結合される。
【００３９】動作中、Ｘが低であり、Ｙが低である時、
Ｘ’及びＹ’が高である。結果として、パストランジス
タ２５４及び２５８はオンになり、低Ｘ電圧はｎＭＯＳ
トランジスタ２５４のソースに伝達され、高Ｘ’電圧は
ｎＭＯＳトランジスタ２５８のソースに伝達される。ｎ
ＭＯＳトランジスタ２５４のソースが低であり、ｎＭＯ
Ｓトランジスタ２５８のソースが高である場合、バイポ
ーラトランジスタ２６６がオンになり、バイポーラトラ
ンジスタ２６２がオフになる。バイポーラトランジスタ
２６２がオンだと、反転出力ｖ’は高に移行する。ま
た、ｎＭＯＳトランジスタ２５８のソースが高だと、イ
ンバータ２８１は非反転出力ｖに低電圧を与える。イン
バータ２８１によって供給された低電圧は、またｐＭＯ
Ｓトランジスタ２７４のゲートに提供され、ｐＭＯＳト
ランジスタ２７４をオンにする。ｐＭＯＳトランジスタ
２７４がオンだと、インバータ２８１の入力電圧はＶｃ
ｃにもたらされ、非反転出力電圧として機能するインバ
ータ２８１の出力の電圧が可能な限り低になることが保
証される。同様に、ｎＭＯＳトランジスタ２５４のソー
スが低だと、インバータ２８５が高出力を与え、バイポ
ーラトランジスタ２６６のエミッターの高電圧をより高
く引き上げる。結果として、バイポーラトランジスタ２
６６がオフになり、インバータ２８５はｖ’を高に維持
するのに使用される。従って、高ｖ’出力は零静的バワ
ーで維持される。
【００４０】Ｘが低で、Ｙが高の時、Ｘ’が高でＹ’が
低となる。Ｙが高だと、ｎｐｎトランジスタ２５２及び
ｎＭＯＳトランジスタ２５６がオン状態になり、それぞ
れ各エミッター及びソースに高（Ｖｃｃ−Ｖｂｃ）及び
低（グラウンド）をもたらす。トランジスタ２５２のエ
ミッターが高であると、インバータ２８５は急速に反転
出力ｖ’に低電圧を与える。バイポーラトランジスタ２
６６は、ゲートの電圧がｎｐｎトランジスタ２５６のた
めに低であるので、ｖ’出力を高に維持することは不可
能である。反転出力電圧が低に移行する時、ｐＭＯＳト
ランジスタ２７８はオンになり、インバータ２８５の入
力電圧Ｖｃｃまでも引き上げる。一方、インバータ２８
５は更に低い電圧を反転出力ｖ’にあたえる。これとは
逆に、トランジスタ２５２のエミッターの電圧が高に移
行する時、ｎｐｎトランジスタ２６２を急速にオンに
し、非反転出力ｖに高電圧（Ｖｉｎ−２Ｖｂｅ）を与え
る。また、ｎＭＯＳトランジスタ２５６のソースがグラ
ウンドであると、インバータ２８１は高電圧信号を与え
る。これは非反転出力をＶｉｎ−２Ｖｂｅからその最大
値にまで引き上げる。ｖ出力の電圧がトランジスタ２６
２のベース電圧以上に引き上げられる時、トランジスタ
２６２はオフになる。
【００４１】Ｘが高であり、Ｙが高である時、回路機能
はＸが低でＹが低の時と同等であることが望ましい。こ
れは、Ｙ入力に結合するｎｐｎトランジスタ２５２及び
ｎＭＯＳトランジスタ２５６はＸ及びＸ’入力に直接結
合されるからである。従って、Ｘ値の如何によらず、Ｙ
が高である時、ｎｐｎトランジスタ２６２のベースの電
圧が高く、ｎｐｎトランジスタ２６６のベースの電圧は
低である。Ｘが高であり、Ｙが低である時、Ｘ’が低で
あり、Ｙ’が高である。結果として、トランジスタ２５
４及び２５８がオンになり、トランジスタ２５４のソー
スは高に移行し、トランジスタ２５８のソースは低に移
行する。この様な状況だと、回路２１０は、Ｙが高であ
る状況と同等に作動し、非反転ｖ出力は高に移行し、反
転ｖ’出力は低に移行する。上述からゲート２５０は以
下の真理値表によって支配されることが分かる。
【００４２】
【表３】
【００４３】従って、第２ＯＲ／ＮＯＲゲートが完成さ
れる。図５を参照する。キャリー入力及びキャリー出力
３１０を有する１ビット全加算器が提供されるが、これ
は図２に示されるＸＯＲ／ＸＮＯＲゲート４１０及び５
１０の２つの組及び図１に示されるマルチプレクサ６１
０から構成される。ＸＯＲ／ＸＮＯＲゲート４１０はト
ランジスタ４１２、４１４、４１６、４１８、４２２、
４２６、４３４、４３８、４４３、及び４４７を有す
る。ＸＯＲ／ＸＮＯＲゲート５１０はトランジスタ５１
２、５１４、５１６、５１８、５２２、５１２６、５３
４、５３８、５４３、及び５４７を有する。マルチプレ
クサー６１０はトランジスタ６１２、６１４、６１６、
６１８、６２２、６２６、６３４、６３８、６４３、及
び６４７を有する。ＸＯＲ／ＸＮＯＲゲート４１０は２
つの差動入力（Ａ及びＡ’、Ｂ及びＢ’）を得、第１差
動出力（ｔ及びｔ’）をトランジスタ４２２及び４２６
のエミッターに与える。第１差動出力は第２ＸＯＲ／Ｘ
ＮＯＲゲート５１０への一差動入力として使用される。
差動入力（ｃ及びｃ’）のキャリーは第２ＸＯＲ／ＸＮ
ＯＲゲート５１０への第２差動入力として使用される。
この第２ゲート５１０は、ｎｐｎトランジスタ５２２及
び５２６のエミッターに第２差動出力（ｓ’及びｓ）を
与える。第２差動出力の非反転出力はＡ＋Ｂ＋Ｃの２進
和として得られる（即ち、Ａ、Ｂ及びＣの奇数値が高で
ある時Ｓは高に移行する。）。反転出力ｓ’はこの和の
反転値である。マルチプレクサ６１０はＸＯＲ／ＸＮＯ
Ｒゲート４１０からの第１差動出力（ｔ及びｔ’）を、
第２差動入力（Ｂ及びＢ’）及び差動入力（Ｃ及び
Ｃ’）を切り換える差動選択入力として使用する。ｎｐ
ｎトランジスタ６２２のエミッターに与えられるマルチ
プレクサ６１０の非反転出力Ｃはキャリー出力として取
り出される。ｎｐｎトランジスタ６２６のエミッターで
得られるマルチプレクサ６１０の反転出力Ｃ’はキャリ
ー出力の反転値である。非反転キャリー出力は、Ａ、
Ｂ、及びＣの内の２つ以上が高である時、高に移行す
る。
【００４４】以上、差動入力、差動出力ＢｉＣＭＯＳマ
ルチプレクサ論理ゲート、及び加算器が説明された。特
定の実施例について記述されたが、本発明がこれらに限
定されるものとは意図されておらず、当該技術分野が許
すであろう広域なものであると意図されている。従っ
て、例えば、ｎｐｎバイポーラトランジスタの使用がｎ
ＭＯＳ及びｐＭＯＳトランジスタの特定の利点と関連し
て記述されたが、ｐｎｐバイポーラトランジスタを、ｎ
ＭＯＳをｐＭＯＳに置き換えたり、ｐＭＯＳをｎＭＯＳ
に置き換えたりするのと同様に効果的に使用することが
でき、また当業者に明らかな変更を伴うことができるこ
とは理解されるであろう。更に、ｐＭＯＳトランジスタ
が、ｎｐｎトランジスタのベースの電圧をＶｃｃに引き
上げ、零静的パワーのＣＭＯＳ回路を形成するために図
１乃至図３及び図５において使用されたが、この代わり
の抵抗器を使用することができることが理解されるであ
ろう。ｐＭＯＳトランジスタの代わりに抵抗器を有する
回路は電力を消費するが、依然として差動出力を提供す
るのに有効である。
【図面の簡単な説明】
【図１】本発明のＢｉＣＭＯＳ差動入力、差動出力マル
チプレクサーの回路図
【図２】本発明のＢｉＣＭＯＳ差動入力、差動出力ＸＮ
ＯＲ／ＸＯＲゲートの回路図
【図３】本発明の第１ＢｉＣＭＯＳ差動入力、差動出力
ＯＲ／ＮＯＲゲートの回路図
【図４】本発明の第２ＢｉＣＭＯＳ差動入力、差動出力
ＯＲ／ＮＯＲゲートの回路図
【図５】キャリー入力及びキャリー出力を有するＢｉＣ
ＭＯＳ差動入力、差動出力１ビット全加算器の回路図
【符号の説明】
１０ マルチプレクサ １２ １４ １６ １８ ＭＯＳパスゲート ２２ ２６ バイポーラトランジスタ ４３ ４７ ｐＭＯＳ トランジスタ ３４ ３８ ｎＭＯＳ トランジスタ
───────────────────────────────────────────────────── フロントページの続き (73)特許権者 590000248 Ｇｒｏｅｎｅｗｏｕｄｓｅｗｅｇ １, 5621 ＢＡ Ｅｉｎｄｈｏｖｅｎ， Ｔ ｈｅ Ｎｅｔｈｅｒｌａｎｄｓ (56)参考文献 特開 昭52−26181（ＪＰ，Ａ) 特開 昭53−87187（ＪＰ，Ａ) 特開 昭61−198661（ＪＰ，Ａ) 特開 昭58−80929（ＪＰ，Ａ) 特開 昭57−141128（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H03K 17/567 H03K 17/00 H03K 19/08 H03K 19/20

Claims (17)

    (57)【特許請求の範囲】
  1. 【請求項１】 ａ）第１、第２、第３、第４パスゲート
    であり、各々が第１及第２電極及び前記第１及び第２電
    極間の電流の流れを制御するための制御電極を有し、前
    記複数のパスゲートの第１電極はそれぞれ第１、第２、
    第３及び第４入力信号に各々対応し、前記第１及び第３
    パスゲートの制御電極が第５入力信号に応答し、前記第
    ２及び第４の制御電極が第６入力信号に応答する前記パ
    スゲート、 ｂ）第１及び第２バイポーラトランジスタであり、各々
    がコレクター、ベース、及びエミッターを有し、前記第
    １バイポーラトランジスタのベースが前記第１及び第２
    パスゲートの第２電極に結合され、前記第２バイポーラ
    トランジスタのベースが前記第３及び第４パスゲートの
    第２電極に結合されている前記バイポーラトランジス
    タ、 ｃ）第１極性の第１及び第２ＦＥＴであり、各々がドレ
    ーン、ゲート電極及びソースを有し、それらドレーンが
    前記第１及び第２バイポーラトランジスタのエミッター
    にそれぞれ結合し、前記第１ＦＥＴのゲート電極が前記
    第３及び第４パスゲートの第２電極に結合され、前記第
    ２ＦＥＴのゲート電極が前記第１及び第２パスゲートの
    第２電極に結合されている前記ＦＥＴから構成され、 第１及び第２バイポーラトランジスタのベースに与えら
    れる第１の信号対が互いに差動的であり、第１及び第２
    ＦＥＴのゲートに与えられる第２の信号対が互いに差動
    的であり、第５及び第６入力信号が互いに差動的であ
    り、第１及び第２バイポーラトランジスタのエミッター
    に与えられる出力信号が互いに差動的である 電子回路。
  2. 【請求項２】 前記各パスゲートがＦＥＴから構成され
    る請求項１記載の回路。
  3. 【請求項３】 前記第１パスゲートがバイポーラトラン
    ジスタ又はＦＥＴの何れかから構成され、他の各パスゲ
    ートがＦＥＴから構成される請求項１記載の回路。
  4. 【請求項４】 前記第１及び第２バイポーラトランジス
    タが同じ極性を有する請求項１記載の回路。
  5. 【請求項５】 前記第１及び第３入力信号が差動的に第
    １差動入力信号を形成し、前記第２及び第４入力信号が
    差動的に第２差動入力信号を形成し、前記第５及び第６
    入力信号が差動的に差動選択入力を形成し、差動出力信
    号が前記第１及び第２バイポーラトランジスタのエミッ
    ター間で得られ、前記回路がマルチプレクサとして機能
    する請求項１記載の回路。
  6. 【請求項６】 前記第１及び第２入力信号が差動的に第
    １差動入力信号を形成し、前記第４及び第３パスゲート
    の第１電極がそれぞれ前記第１及び第２パスゲートの第
    １電極に結合されており、前記第５及び第６入力信号が
    差動的に第２差動入力信号を形成し、差動出力信号が前
    記第１及び第２バイポーラトランジスタのエミッター間
    で得られ、前記回路がＸＯＲ／ＸＮＯＲ論理ゲートとし
    て機能する請求項１記載の回路。
  7. 【請求項７】 各パスゲートがこのパスゲートのそれぞ
    れ第１電極、第２電極及び制御電極である第１及び第２
    ソース／ドレーン素子及びゲート電極を有するＦＥＴか
    ら構成される請求項５又は６記載の回路。
  8. 【請求項８】 前記第１及び第３パスゲートの第１電極
    はそれぞれ第１及び第２電圧レールにそれぞれ結合さ
    れ、前記第２及び第４入力信号は差動的に第１差動入力
    信号を形成し、前記第５及び第６入力信号は差動的に第
    ２差動入力信号を形成し、差動出力信号が前記第１及び
    第２バイポーラトランジスタのエミッター間で得られ、
    前記回路がＯＲ／ＮＯＲ論理ゲートとして機能する請求
    項１記載の回路。
  9. 【請求項９】 前記第１及び第２ＦＥＴのドレーンの各
    々が前記第２及び第１バイポーラトランジスタのベース
    に結合され、各ゲート電極が前記第１及び第２バイポー
    ラトランジスタのエミッターに結合されている請求項１
    記載の回路。
  10. 【請求項１０】 前記第１極性と反対の第２極性の第３
    及び第４ＦＥＴを含み、各々ドレーン、ゲート電極、及
    びソースを有し、それらドレーンはそれぞれ前記第１及
    び第２バイポーラトランジスタのエミッターに結合され
    ており、第２極性を有する前記第３ＦＥＴのゲート電極
    が前記第３及び第４パスゲートの第２の電極に結合さ
    れ、第２極性の前記第４ＦＥＴのゲート電極が前記第１
    及び第２パスゲートの第２電極に結合される請求項１記
    載の回路。
  11. 【請求項１１】 前記第１及び第３パスゲートの第１電
    極は第１及び第２電圧レールにそれぞれ結合され、第２
    及び第４入力信号が差動的に第１差動入力信号を形成
    し、第５及び第６入力信号が差動的に第２差動入力信号
    を形成し、差動出力信号が前記第１及び第２バイポーラ
    トランジスタのエミッター間で得られ、前記回路がＯＲ
    ／ＮＯＲ論理回路として機能する請求項１０記載の回
    路。
  12. 【請求項１２】 前記第１パスゲートが、このパスゲー
    トのそれぞれ第１電極、第２電極及び制御電極であるコ
    レクター、エミッター及びベースを有するバイポーラト
    ランジスタ、又は前記パスゲートのそれぞれ第１電極、
    第２電極及び制御電極である第１及び第２ソース／ドレ
    ーン素子及びゲート電極を有するＦＥＴからなり、各他
    のパスゲートが、前記パスゲートのそれぞれ第１電極、
    第２電極及び制御電極である第１及び第２ソース／ドレ
    ーン素子及びゲート電極を有するＦＥＴから成る請求項
    ８記載の回路。
  13. 【請求項１３】 前記第１及び第２バイポーラトランジ
    スタのコレクターが第１電圧レールに結合され、前記第
    １及び第２ＦＥＴのソースが第２電圧レールに結合して
    いる請求項７記載の回路。
  14. 【請求項１４】 前記第１及び第２バイポーラトランジ
    スタのコレクターが前記第１電圧レールに結合され、前
    記第１及び第２ＦＥＴのソースが前記第２電圧レールに
    結合される請求項１２記載の回路。
  15. 【請求項１５】 前記第１及び第２バイポーラトランジ
    スタのコレクター及び第２極性の前記第３及び第４ＦＥ
    Ｔのソースが前記第１電圧レールに結合され、第１極性
    の前記第１及び第２ＦＥＴのソースが前記第２電圧レー
    ルに結合される請求項１１記載の回路。
  16. 【請求項１６】 キャリー入力及びキャリー出力を有す
    る１ビット全加算器として機能し、前記回路が第１及び
    第２差動入力信号及び差動キャリー入力信号に応答して
    差動和出力信号及び差動キャリー出力信号を与え、前記
    回路が請求項７に従う第１及び第２ＸＯＲ／ＸＮＯＲゲ
    ート及び請求項５に従うマルチプレクサからなる請求項
    １記載の回路。
  17. 【請求項１７】 第１ＸＯＲ／ＸＮＯＲゲートの第１及
    び第２差動入力信号を受け、第２ＸＯＲ／ＸＮＯＲゲー
    トが第１ＸＯＲ／ＸＮＯＲの差動出力信号及び前記回路
    の差動キャリー入力信号を受け、前記マルチプレクサは
    その第１差動入力信号として前記回路の差動キャリー入
    力信号を受け、第２差動入力信号として前記回路の第２
    差動入力信号を受け、第２ＸＯＲ／ＸＮＯＲゲートの差
    動出力信号が前記回路の差動和出力信号であり、前記マ
    ルチプレクサの差動出力信号が前記回路の差動キャリー
    出力信号である請求項１６の回路。
JP2418242A 1989-12-28 1990-12-25 ＢｉＣＭＯＳマルチプレクサ及び論理ゲート及びこれを使用する加算器 Expired - Fee Related JP2880298B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US45812089A 1989-12-28 1989-12-28
US458120 1989-12-28

Publications (2)

Publication Number Publication Date
JPH06237160A JPH06237160A (ja) 1994-08-23
JP2880298B2 true JP2880298B2 (ja) 1999-04-05

Family

ID=23819446

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2418242A Expired - Fee Related JP2880298B2 (ja) 1989-12-28 1990-12-25 ＢｉＣＭＯＳマルチプレクサ及び論理ゲート及びこれを使用する加算器

Country Status (3)

Country Link
EP (1) EP0435389B1 (ja)
JP (1) JP2880298B2 (ja)
DE (1) DE69030166T2 (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0552734A3 (en) * 1992-01-20 1993-10-27 Nec Corp High speed logic circuit having a reduced number of critical path gate stages
JPH0613886A (ja) * 1992-06-29 1994-01-21 Mitsubishi Electric Corp 半導体集積回路
JP4246965B2 (ja) 2002-05-31 2009-04-02 株式会社日立製作所 半導体集積回路装置
US10756753B2 (en) * 2018-10-25 2020-08-25 Arm Limited Data compressor logic circuit

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0058958B1 (en) * 1981-02-25 1986-10-29 Kabushiki Kaisha Toshiba Complementary mosfet logic circuit
JPS58165424A (ja) * 1982-03-26 1983-09-30 Nec Corp 排他論理和回路

Also Published As

Publication number Publication date
EP0435389B1 (en) 1997-03-12
JPH06237160A (ja) 1994-08-23
DE69030166T2 (de) 1997-08-21
EP0435389A2 (en) 1991-07-03
EP0435389A3 (en) 1992-04-08
DE69030166D1 (de) 1997-04-17

Similar Documents

Publication Publication Date Title
EP0239059B1 (en) Logical circuit
JPH06204844A (ja) ＥＣＬ−ＢｉＣＭＯＳ／ＣＭＯＳトランスレータ
US5155387A (en) Circuit suitable for differential multiplexers and logic gates utilizing bipolar and field-effect transistors
JPH07202679A (ja) Ｃｍｏｓ回路
US4725982A (en) Tri-state buffer circuit
US6573758B2 (en) Fast, symmetrical XOR/XNOR gate
JP2865256B2 (ja) バイポーラ・ｍｏｓ論理回路
JP2880298B2 (ja) ＢｉＣＭＯＳマルチプレクサ及び論理ゲート及びこれを使用する加算器
US5831458A (en) Output circuit having BiNMOS inverters
JP2538660B2 (ja) Ｂｉｃｍｏｓ論理回路
JP2547893B2 (ja) 論理回路
JPH02268515A (ja) Ｂｉｃｍｏｓロジツク回路
JPH04234220A (ja) 小電力出力ゲート
JPH0552092B2 (ja)
JP3487631B2 (ja) ドライバ回路を具える電子回路
JP3320757B2 (ja) 電圧を変換するための装置及び方法
KR930015344A (ko) 상보형 금속산화물 반도체(cmos) 데이타 경로를 지니며 바이폴라전류증폭 기능을 갖는 바이폴라-상보형 금속산화물 반도체(bicmos)출력 버퍼회로
JP3778566B2 (ja) 広い電源範囲に亘って動作するのに適した低電圧ＢｉＣＭＯＳデジタル遅延チェーン
JP2783464B2 (ja) 半導体集積回路
JPH06232729A (ja) 論理スイッチング回路及びｂｉｃｍｏｓ回路
JP3071911B2 (ja) Ｃｍｏｓ型入力回路
KR100220112B1 (ko) 차동 입력 bicmos 버퍼-인버터 및 게이트
JP2570050B2 (ja) ディジタル回路
JP3085433B2 (ja) レベル変換回路
JP3111651B2 (ja) 半導体集積回路装置

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees