JP2880298B2 - BiCMOSマルチプレクサ及び論理ゲート及びこれを使用する加算器 - Google Patents
BiCMOSマルチプレクサ及び論理ゲート及びこれを使用する加算器Info
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- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
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- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
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- H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
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Description
【0001】
【産業上の利用分野】本発明は、バイポーラ及び電界効
果トランジスタ(FET)を使用する素子に関する。更
に詳細には、本発明は、BiCMOSマルチプレクサ及
び差動入力を利用し高い駆動、低い遅延差動出力を与え
るOR/NOR及びXOR/XNORの様な論理ゲート
に関する。BiCMOSマルチプレクサ及び論理ゲート
は全加算器を提供するために合わせて使用されることが
望ましい。
果トランジスタ(FET)を使用する素子に関する。更
に詳細には、本発明は、BiCMOSマルチプレクサ及
び差動入力を利用し高い駆動、低い遅延差動出力を与え
るOR/NOR及びXOR/XNORの様な論理ゲート
に関する。BiCMOSマルチプレクサ及び論理ゲート
は全加算器を提供するために合わせて使用されることが
望ましい。
【0002】
【従来の技術】単一素子内でバイポーラ及びCMOSト
ランジスタを利用するBiMOSに関する新技術がここ
数年で盛んに研究されている。通常のCMOS又はバイ
ポーラ回路に対するBiCMOSの利点は、バイポーラ
回路の高速特徴がCMOS回路の低電力パワー消費特性
で或る集積密度を有して得られる。
ランジスタを利用するBiMOSに関する新技術がここ
数年で盛んに研究されている。通常のCMOS又はバイ
ポーラ回路に対するBiCMOSの利点は、バイポーラ
回路の高速特徴がCMOS回路の低電力パワー消費特性
で或る集積密度を有して得られる。
【0003】BiCMOSバッファー、インバータ、及
びゲートがこの分野で知られている。しかしながら、B
iCMOS技術は普通マルチプレクサ又はマルチプレク
サと類似の構造を有する論理ゲートに応用されてはいな
い。また、単一入力、単一出力BiCMOS技術を越え
る別の速度を与える異なる入力、異なる出力のBiCM
OS技術を用いるマルチプレクサー及び論理ゲートは現
在まで知られていない。
びゲートがこの分野で知られている。しかしながら、B
iCMOS技術は普通マルチプレクサ又はマルチプレク
サと類似の構造を有する論理ゲートに応用されてはいな
い。また、単一入力、単一出力BiCMOS技術を越え
る別の速度を与える異なる入力、異なる出力のBiCM
OS技術を用いるマルチプレクサー及び論理ゲートは現
在まで知られていない。
【0004】従来のマルチプレクサーの例が、Best
の米国特許4,417,314に含まれる。これは論理
AND、OR、XNOR、及びXOR出力と同様に和及
びキャリー出力を与えるCMOS加算器回路及び加算器
の応用を開示している。またPCT国際公表WO86/
07173は、単一2入力ゲート及び一対のパストラン
ジスタマルチプレクサからなる全加算器回路を開示して
いる。いずれも、BiCMOS技術は利用していない。
また、差動入力の利用及び差動出力を開示していない。
の米国特許4,417,314に含まれる。これは論理
AND、OR、XNOR、及びXOR出力と同様に和及
びキャリー出力を与えるCMOS加算器回路及び加算器
の応用を開示している。またPCT国際公表WO86/
07173は、単一2入力ゲート及び一対のパストラン
ジスタマルチプレクサからなる全加算器回路を開示して
いる。いずれも、BiCMOS技術は利用していない。
また、差動入力の利用及び差動出力を開示していない。
【0005】
【発明の目的】従って、本発明の目的は、差動入力、差
動出力BiCMOSマルチプレクサを提供することにあ
る。本発明の他の目的は、BiCMOSマルチプレクサ
と関係する差動入力、差動出力BiCMOS論理ゲート
を提供することにある。本発明の更に別の目的は、差動
入力、差動出力BiCMOSマルチプレクサを利用する
全加算器を提供することにある。
動出力BiCMOSマルチプレクサを提供することにあ
る。本発明の他の目的は、BiCMOSマルチプレクサ
と関係する差動入力、差動出力BiCMOS論理ゲート
を提供することにある。本発明の更に別の目的は、差動
入力、差動出力BiCMOSマルチプレクサを利用する
全加算器を提供することにある。
【0006】
【発明の要約】本発明の目的に従って、差動入力及び差
動出力BiCMOSマルチプレクサが提供される。マル
チプレクサはこれに対する入力、即ち、第1差動入力の
非反転及び反転入力、第2差動入力の非反転及び反転入
力、及び差動選択入力の非反転及び反転入力を有してい
る。マルチプレクサは、選択入力に基づいて第1及び第
2差動入力のいずれかで対応する出力で信号を与えるよ
うに構成されている。
動出力BiCMOSマルチプレクサが提供される。マル
チプレクサはこれに対する入力、即ち、第1差動入力の
非反転及び反転入力、第2差動入力の非反転及び反転入
力、及び差動選択入力の非反転及び反転入力を有してい
る。マルチプレクサは、選択入力に基づいて第1及び第
2差動入力のいずれかで対応する出力で信号を与えるよ
うに構成されている。
【0007】マルチプレクサは広義には4つの単一FE
Tパスゲート、2つのバイポーラプルアップトランジス
タ、2つのプルダウンFET、及び2つのプルダウンF
ETからなる。第1及び第2差動入力の各非反転及び反
転入力が4つの単一FETパスゲートの対応するドレー
ンに結合されている。非反転選択入力信号は、差動入力
の一つに結合されたFETパスゲートのゲートに与えら
れ、反転選択入力信号は差動入力の別の入力に結合され
るFETパスゲートのゲートに与えられる。非反転入力
に結合されるFETパスゲートのソースは第1バイポー
ラトランジスタのベースに結合される。反転入力に結合
されるFETパスゲートのソースが第2バイポーラトラ
ンジスタのベースに結合される。両バイポーラトランジ
スタのコレクタは第1電圧レールに結合される。マルチ
プレクサに対する非反転出力は非反転入力に結合される
バイポーラトランジスタのエミッターから得られる。マ
ルチプレクサの反転出力は反転入力に結合されるバイポ
ーラトランジスタのエミッターから得られる。各バイポ
ーラトランジスタのコレクタ及びベースの間に、コレク
タに結合されたソース及びベースに結合されたドレーン
を有するプルアップFETトランジスタが結合される。
非反転出力信号を与えるバイポーラトランジスタに結合
するプルアップFETトランジスタのゲートは、反転入
力に結合するFETパスゲートのソースに結合される。
反転出力信号を与えるバイポーラトランジスタに結合さ
れるソースを有するプルアップFETトランジスタのゲ
ートは非反転入力に結合されるFETパスゲートのソー
スに結合される。バイポーラトランジスタのエミッタ及
び第2電圧レールの間に、プルダウンFETが結合さ
れ、これらのドレーンはエミッタに接続され、ソースは
第2電圧レールに接続される。非反転出力に結合するプ
ルダウンFETのゲートは反転入力に結合されるFET
パスゲートのソースに結合するゲートを有する。非反転
出力に結合するプルダウンFETのゲートが、非反転入
力に結合するFETパスゲートのソースと結合するゲー
トを有する。
Tパスゲート、2つのバイポーラプルアップトランジス
タ、2つのプルダウンFET、及び2つのプルダウンF
ETからなる。第1及び第2差動入力の各非反転及び反
転入力が4つの単一FETパスゲートの対応するドレー
ンに結合されている。非反転選択入力信号は、差動入力
の一つに結合されたFETパスゲートのゲートに与えら
れ、反転選択入力信号は差動入力の別の入力に結合され
るFETパスゲートのゲートに与えられる。非反転入力
に結合されるFETパスゲートのソースは第1バイポー
ラトランジスタのベースに結合される。反転入力に結合
されるFETパスゲートのソースが第2バイポーラトラ
ンジスタのベースに結合される。両バイポーラトランジ
スタのコレクタは第1電圧レールに結合される。マルチ
プレクサに対する非反転出力は非反転入力に結合される
バイポーラトランジスタのエミッターから得られる。マ
ルチプレクサの反転出力は反転入力に結合されるバイポ
ーラトランジスタのエミッターから得られる。各バイポ
ーラトランジスタのコレクタ及びベースの間に、コレク
タに結合されたソース及びベースに結合されたドレーン
を有するプルアップFETトランジスタが結合される。
非反転出力信号を与えるバイポーラトランジスタに結合
するプルアップFETトランジスタのゲートは、反転入
力に結合するFETパスゲートのソースに結合される。
反転出力信号を与えるバイポーラトランジスタに結合さ
れるソースを有するプルアップFETトランジスタのゲ
ートは非反転入力に結合されるFETパスゲートのソー
スに結合される。バイポーラトランジスタのエミッタ及
び第2電圧レールの間に、プルダウンFETが結合さ
れ、これらのドレーンはエミッタに接続され、ソースは
第2電圧レールに接続される。非反転出力に結合するプ
ルダウンFETのゲートは反転入力に結合されるFET
パスゲートのソースに結合するゲートを有する。非反転
出力に結合するプルダウンFETのゲートが、非反転入
力に結合するFETパスゲートのソースと結合するゲー
トを有する。
【0008】第1差動入力の非反転入力を第2差動入力
の反転入力に結合することにより、そして第1差動入力
の判定入力を第2差動入力の非判定入力に結合すること
により、排他的OR/排他的NOR(XOR/XNO
R)ゲートがマルチプレクサから発生される。結合され
た入力の第1のものは、非反転入力であり、結合された
入力の第2のものは第1差動入力の非反転入力である。
差動選択入力は第2差動入力として機能する。更に、第
1FETパスゲートを高電圧レールに、第3FETパス
ゲートを低電圧レールに、第1差動入力を非反転入力
に、そして第1差動入力の反転入力を第4FETパスゲ
ートに結び付けることにより、差動選択入力が第2差動
入力として機能する時、OR/NORゲートがマルチプ
レクサから形成される。
の反転入力に結合することにより、そして第1差動入力
の判定入力を第2差動入力の非判定入力に結合すること
により、排他的OR/排他的NOR(XOR/XNO
R)ゲートがマルチプレクサから発生される。結合され
た入力の第1のものは、非反転入力であり、結合された
入力の第2のものは第1差動入力の非反転入力である。
差動選択入力は第2差動入力として機能する。更に、第
1FETパスゲートを高電圧レールに、第3FETパス
ゲートを低電圧レールに、第1差動入力を非反転入力
に、そして第1差動入力の反転入力を第4FETパスゲ
ートに結び付けることにより、差動選択入力が第2差動
入力として機能する時、OR/NORゲートがマルチプ
レクサから形成される。
【0009】本発明の別の実施例に従うと、別のOR/
NORゲートが提供される。これは、第1及び第2差動
入力及び差動(OR/NOR)出力を有している。OR
/NORゲートは、2つのFETパスゲート、第1電圧
レールに結合されるFET又はバイポーラトランジス
タ、及び第3及び第4FETパスゲートの代わりに第2
電圧に結びつくFETトランジスタ、二つのプルダウン
バイポーラトランジスタ、プルダウンとして機能するF
ET及び反転器の結合体の2つの組みを利用する。
NORゲートが提供される。これは、第1及び第2差動
入力及び差動(OR/NOR)出力を有している。OR
/NORゲートは、2つのFETパスゲート、第1電圧
レールに結合されるFET又はバイポーラトランジス
タ、及び第3及び第4FETパスゲートの代わりに第2
電圧に結びつくFETトランジスタ、二つのプルダウン
バイポーラトランジスタ、プルダウンとして機能するF
ET及び反転器の結合体の2つの組みを利用する。
【0010】OR/NORゲートは、2つのFETパス
ゲートのソースに結合する第1差動入力の非反転及び反
転入力を有する。第3FETのソースは第2電圧レール
に結び付けられ、バイポーラトランジスタのコレクター
は第1電圧レールと結ばれる。第2電圧レールに結び付
けられるFETのゲート及び第1電圧レールに結ばれる
バイポーラトランジスタのベースは第2差動入力の非反
転入力に結合される。FETパスゲートのゲートは第2
差動入力の反転入力と結ばれる。第1電圧レールに結ば
れるバイポーラトランジスタのエミッター及び第1差動
入力の非反転入力に結合されるパスゲートFETのソー
スの両方は第1プルアップバイポーラトランジスタのベ
ースに結合される。第2電圧レールに結合されるFET
のソース及び第1差動入力の反転入力に結合するパスゲ
ートFETは第2プルアップバイホーラトランジスタの
ベースに結合される。ゲート非反転(OR)出力が、第
1プルアップバイポーラトランジスタのエッミターから
得られる。ゲートの反転(NOR)出力は第2バイポー
ラトランジスタのエミッターから得られる。両プルアッ
フバイポーラトランジスタは第1電圧レールに結合され
るコレクタを有する。プルアップバイポーラトランジス
タの各々のコレクター及びエミッターの間には、FET
及びインバータの結合体が結合されており、このFET
のソースはコレクタに結合され、このFETのゲートは
エミッターに結合され、このFETのドレーンは他のプ
ルアップバイポーラトランジスタのベースと結合され
る。反転器の反転入力はまたFETのドレーンとも結合
され、インバータの反転出力はFETのゲートに結合さ
れる。
ゲートのソースに結合する第1差動入力の非反転及び反
転入力を有する。第3FETのソースは第2電圧レール
に結び付けられ、バイポーラトランジスタのコレクター
は第1電圧レールと結ばれる。第2電圧レールに結び付
けられるFETのゲート及び第1電圧レールに結ばれる
バイポーラトランジスタのベースは第2差動入力の非反
転入力に結合される。FETパスゲートのゲートは第2
差動入力の反転入力と結ばれる。第1電圧レールに結ば
れるバイポーラトランジスタのエミッター及び第1差動
入力の非反転入力に結合されるパスゲートFETのソー
スの両方は第1プルアップバイポーラトランジスタのベ
ースに結合される。第2電圧レールに結合されるFET
のソース及び第1差動入力の反転入力に結合するパスゲ
ートFETは第2プルアップバイホーラトランジスタの
ベースに結合される。ゲート非反転(OR)出力が、第
1プルアップバイポーラトランジスタのエッミターから
得られる。ゲートの反転(NOR)出力は第2バイポー
ラトランジスタのエミッターから得られる。両プルアッ
フバイポーラトランジスタは第1電圧レールに結合され
るコレクタを有する。プルアップバイポーラトランジス
タの各々のコレクター及びエミッターの間には、FET
及びインバータの結合体が結合されており、このFET
のソースはコレクタに結合され、このFETのゲートは
エミッターに結合され、このFETのドレーンは他のプ
ルアップバイポーラトランジスタのベースと結合され
る。反転器の反転入力はまたFETのドレーンとも結合
され、インバータの反転出力はFETのゲートに結合さ
れる。
【0011】二つのXOR/XNORゲート及びマルチ
プレクサはキャリー入力及びキャリー出力を有する全加
算器を提供する。2つのXOR/XNORゲートの第1
のものは、2つの差動入力信号を受け、第1差動出力信
号を提供する。第1差動出力信号は第2XOR/XNO
Rゲートに対する第1差動入力信号として使用される。
差動入力信号のキャリーは第2差動入力信号を、第2差
動出力信号を提供する第2XOR/XNORゲートに対
する第2差動入力信号として使用される。第2差動出力
の非反転出力は和として捕らえられ、非反転出力はその
和の反転とされる。マルチプレクサは第1XOR/XN
ORゲートからの第1差動出力信号を、第2差動入力信
号及び差動入力信号のキャリーを切り換える差動選択入
力信号として使用する。マルチプレクサの非反転出力信
号はキャリー出力として用いられ、マルチプレクサの反
転出力信号はキャリー出力の反転である。
プレクサはキャリー入力及びキャリー出力を有する全加
算器を提供する。2つのXOR/XNORゲートの第1
のものは、2つの差動入力信号を受け、第1差動出力信
号を提供する。第1差動出力信号は第2XOR/XNO
Rゲートに対する第1差動入力信号として使用される。
差動入力信号のキャリーは第2差動入力信号を、第2差
動出力信号を提供する第2XOR/XNORゲートに対
する第2差動入力信号として使用される。第2差動出力
の非反転出力は和として捕らえられ、非反転出力はその
和の反転とされる。マルチプレクサは第1XOR/XN
ORゲートからの第1差動出力信号を、第2差動入力信
号及び差動入力信号のキャリーを切り換える差動選択入
力信号として使用する。マルチプレクサの非反転出力信
号はキャリー出力として用いられ、マルチプレクサの反
転出力信号はキャリー出力の反転である。
【0012】本発明のマルチプレクサ及びゲートは、パ
リティーチェック、DRAM制御、及びフローティング
ポイントプロセッサでの使用のため等を含む多くの目的
のために有用である。本発明の別の目的及び利点は添付
図面と関連する詳細な記述を参照すると明らかになる。
反転入力及び出力は図面及び説明図のプライム( ’)
記号によって示されている。
リティーチェック、DRAM制御、及びフローティング
ポイントプロセッサでの使用のため等を含む多くの目的
のために有用である。本発明の別の目的及び利点は添付
図面と関連する詳細な記述を参照すると明らかになる。
反転入力及び出力は図面及び説明図のプライム( ’)
記号によって示されている。
【0013】
【実施例】図面に示される回路を説明する前に、本出願
の目的に対しては用語“BiCMOS”は、MOSFE
T又はIGFETの他の形態が使用されるか、pチャン
ネル及びnチャンネル形態FETが単一回路で利用され
るかに関わらずバイポーラトランジスタ及びFETトラ
ンジスタを有する回路を指すとことを理解すべきであ
る。実際、MOSトランジスタとしてのトランジスタの
種類は、最も広い意味で使用されるべきと意図され、I
GFETの他の形態を含み、金属ゲートFETに限定さ
れるべきではない。回路は好ましくはnpnバイポーラ
トランジスタを含む種別のものであり、バイポーラ及び
MOSトランジスタの極性が反転される場合も、等しい
機能の回路が得られると理解されるべきである。これに
よって“プルアップ”トランジスタは“プルダウン”ト
ランジスタになり、“プルダウン”トランジスタはプル
アップ”トランジスタになる。更に、回路の“入力”及
び“出力”が説明されるが、この入力又は出力が信号で
あるかノードであるかに関してはほとんど違いが無く、
当業者は信号かノードかが記述されていることが容易に
理解されるであろう。
の目的に対しては用語“BiCMOS”は、MOSFE
T又はIGFETの他の形態が使用されるか、pチャン
ネル及びnチャンネル形態FETが単一回路で利用され
るかに関わらずバイポーラトランジスタ及びFETトラ
ンジスタを有する回路を指すとことを理解すべきであ
る。実際、MOSトランジスタとしてのトランジスタの
種類は、最も広い意味で使用されるべきと意図され、I
GFETの他の形態を含み、金属ゲートFETに限定さ
れるべきではない。回路は好ましくはnpnバイポーラ
トランジスタを含む種別のものであり、バイポーラ及び
MOSトランジスタの極性が反転される場合も、等しい
機能の回路が得られると理解されるべきである。これに
よって“プルアップ”トランジスタは“プルダウン”ト
ランジスタになり、“プルダウン”トランジスタはプル
アップ”トランジスタになる。更に、回路の“入力”及
び“出力”が説明されるが、この入力又は出力が信号で
あるかノードであるかに関してはほとんど違いが無く、
当業者は信号かノードかが記述されていることが容易に
理解されるであろう。
【0014】パスゲートは第1及び第2電極、及び第1
及び第2電極間の電流の流れを制御するための制御電極
を通常有している。これらの電極は、パスゲートがFE
Tの場合それぞれ第1及び第2ソース/ドレーン素子及
びゲート電極である。これらの電極はそれぞれ、パスゲ
ートがバイポーラトランジスタの場合、コレクター、エ
ミッター及びベースである。
及び第2電極間の電流の流れを制御するための制御電極
を通常有している。これらの電極は、パスゲートがFE
Tの場合それぞれ第1及び第2ソース/ドレーン素子及
びゲート電極である。これらの電極はそれぞれ、パスゲ
ートがバイポーラトランジスタの場合、コレクター、エ
ミッター及びベースである。
【0015】第1図に戻る。本発明のBiCMOS差動
入力、差動出力マルチプレクサ10が分かる。第1図に
示される様に、マルチプレクサ10への入力は2つの差
動入力の非反転及び反転入力(d0,d0’,及びd
1,d1’)と選択入力の非反転入力及び反転入力
(S,S’)を含む。差動出力が非反転出力r及び反転
出力r’に関して示される
入力、差動出力マルチプレクサ10が分かる。第1図に
示される様に、マルチプレクサ10への入力は2つの差
動入力の非反転及び反転入力(d0,d0’,及びd
1,d1’)と選択入力の非反転入力及び反転入力
(S,S’)を含む。差動出力が非反転出力r及び反転
出力r’に関して示される
【0016】マルチプレクサは、広義的には4つの単一
nMOSパスゲート12、14、16、18、2つのn
pnバイポーラトランジスタ22及び26、2つのnM
OSトランジスタ34及び38、及び2つのpMOSト
ランジスタ43及び47からなる。入力d1,d0,d
1’及びd0’はそれぞれトランジスタ12、14、1
6、18の第1ソース/ドレーン素子に与えられる。非
反転選択入力SはnMOSトランジスタ14及び18の
ゲート電極に与えられる。反転選択入力信号S’はnM
OSトランジスタ14及び18のゲート電極に与えられ
る。nMOSトランジスタ12及び14の第2ソース/
ドレーン素子は両方ともバイポーラトランジスタ26の
ベースに結合される。簡明のために、ソース/ドレーン
素子に対する基準は、説明される回路の極性に基づくF
ETのドレーン又はソースを単純化するよう以下省略さ
れる。ゲート電極はゲートと呼ばれる。
nMOSパスゲート12、14、16、18、2つのn
pnバイポーラトランジスタ22及び26、2つのnM
OSトランジスタ34及び38、及び2つのpMOSト
ランジスタ43及び47からなる。入力d1,d0,d
1’及びd0’はそれぞれトランジスタ12、14、1
6、18の第1ソース/ドレーン素子に与えられる。非
反転選択入力SはnMOSトランジスタ14及び18の
ゲート電極に与えられる。反転選択入力信号S’はnM
OSトランジスタ14及び18のゲート電極に与えられ
る。nMOSトランジスタ12及び14の第2ソース/
ドレーン素子は両方ともバイポーラトランジスタ26の
ベースに結合される。簡明のために、ソース/ドレーン
素子に対する基準は、説明される回路の極性に基づくF
ETのドレーン又はソースを単純化するよう以下省略さ
れる。ゲート電極はゲートと呼ばれる。
【0017】バイポーラトランジスタ22は高電圧レー
ルVccに結合されるコレクターを有している。マルチ
プレクサ10の非反転出力はバイポーラトランジスタ2
2のエミッターから得られる。バイポーラトランジスタ
22のベース−コレクター接合を横切って、コレクター
に結合されるソース及びベースに結合するドレーンを有
するpMOSトランジスタ43が接続される。pMOS
トランジスタ43はnMOSゲート16及び18のソー
スに結合される。また、pMOSトランジスタ43のゲ
ートと結合されるnMOSトランジスタ34に結合され
る。nMOSトランジスタ34のドレーンはバイポーラ
トランジスタ22(即ち、r出力)のエミッターに結合
される。nMOSトランジスタ34のソースは低電圧レ
ール(例えば、グランド)に接続される。
ルVccに結合されるコレクターを有している。マルチ
プレクサ10の非反転出力はバイポーラトランジスタ2
2のエミッターから得られる。バイポーラトランジスタ
22のベース−コレクター接合を横切って、コレクター
に結合されるソース及びベースに結合するドレーンを有
するpMOSトランジスタ43が接続される。pMOS
トランジスタ43はnMOSゲート16及び18のソー
スに結合される。また、pMOSトランジスタ43のゲ
ートと結合されるnMOSトランジスタ34に結合され
る。nMOSトランジスタ34のドレーンはバイポーラ
トランジスタ22(即ち、r出力)のエミッターに結合
される。nMOSトランジスタ34のソースは低電圧レ
ール(例えば、グランド)に接続される。
【0018】バイポーラ26は、バイポーラトランジス
タ22と同様に構成され、高電圧レールVccに結合さ
れるトランジスタ26のコレクタ及びトランジスタ26
のエミッタから得られるマルチプレクサ10の出力r’
を有する。バイポーラトランジスタ26のベース−コレ
クタ接合を横切って、コレクタに接続されるソース及び
ベースに結合するドレーンを有するpMOSトランジス
タ47が接続されている。pMOSトランジスタ47の
ゲートはnMOSゲート12及び14のソースに結合さ
れる。また、pMOSトランジスタ47のゲートにnM
OSトランジスタ38のゲートに結合される。nMOS
トランジスタ38のドレーンはバイホーラトランジスタ
26のエミッター(即ち、r’出力)に結合される。n
MOSトランジスタ38のソースは低電圧レール(例え
ば、グラウンド)に結合される。
タ22と同様に構成され、高電圧レールVccに結合さ
れるトランジスタ26のコレクタ及びトランジスタ26
のエミッタから得られるマルチプレクサ10の出力r’
を有する。バイポーラトランジスタ26のベース−コレ
クタ接合を横切って、コレクタに接続されるソース及び
ベースに結合するドレーンを有するpMOSトランジス
タ47が接続されている。pMOSトランジスタ47の
ゲートはnMOSゲート12及び14のソースに結合さ
れる。また、pMOSトランジスタ47のゲートにnM
OSトランジスタ38のゲートに結合される。nMOS
トランジスタ38のドレーンはバイホーラトランジスタ
26のエミッター(即ち、r’出力)に結合される。n
MOSトランジスタ38のソースは低電圧レール(例え
ば、グラウンド)に結合される。
【0019】動作中、差動選択入力は差動入力の選択さ
れた一つを選択するよう機能する。Sが高い時、入力d
1及びd1’が選択される。d1入力の信号(即ち、高
又は低)は非反転出力rで発生される。d1’入力の反
対出力は以下の様にして反転出力r’を発生する。Sが
高く、S’が低い時、パスゲートトランジスタ12及び
16はオンになり、パスゲートトランジスタ14及び1
8はオフになる。結果として、入力d1からの信号はト
ランジスタ12を通過し、バイポーラトランジスタ22
のベースに、及びnMOSトランジスタ38のゲートに
送られる。入力d1’からの反転信号はトランジスタ1
6を通過し、バイポーラトランジスタ26のベース及び
nMOSトランジスタのゲートに送られる。d1の信号
が高いとき、バイポーラトランジスタ22はオンにな
り、出力rが高くなる場合、バイポーラトランジスタ2
6がオフになり、nMOSトランジスタ38はオンにな
り、出力r’を急速に(ソースの電圧に向かって)低く
する。
れた一つを選択するよう機能する。Sが高い時、入力d
1及びd1’が選択される。d1入力の信号(即ち、高
又は低)は非反転出力rで発生される。d1’入力の反
対出力は以下の様にして反転出力r’を発生する。Sが
高く、S’が低い時、パスゲートトランジスタ12及び
16はオンになり、パスゲートトランジスタ14及び1
8はオフになる。結果として、入力d1からの信号はト
ランジスタ12を通過し、バイポーラトランジスタ22
のベースに、及びnMOSトランジスタ38のゲートに
送られる。入力d1’からの反転信号はトランジスタ1
6を通過し、バイポーラトランジスタ26のベース及び
nMOSトランジスタのゲートに送られる。d1の信号
が高いとき、バイポーラトランジスタ22はオンにな
り、出力rが高くなる場合、バイポーラトランジスタ2
6がオフになり、nMOSトランジスタ38はオンにな
り、出力r’を急速に(ソースの電圧に向かって)低く
する。
【0020】d1が選択され、高い時、高電圧がpMO
Sトランジスタ47のゲートに加えられ、このトランジ
スタをオフに保つことが好ましい。従って、オン状態に
あるnMOSトランジスタ38は反転出力r’で出力電
圧を制御することが許される。また、入力d1が選択さ
れ、高いと、入力d1’が選択され、低くなり、低電圧
がゲートpMOSトランジスタ43に与えられ、これを
オンにし、またこの低電圧がnMOSトランジスタ34
のゲートにも与えられて、これをオフにする。pMOS
トランジスタ43がオン状態にある時、そのソースの電
圧Vccはそのドレーンに送られ、npnバイポーラト
ランジスタのベースを高電圧レールまでわざわざ引き上
げる。従って、出力rの電圧はVcc−Vbeに引き上
げられる。Vbeはオン状態になる時のバイポーラトラ
ンジスタの基準ベースエミッタ電位降下である。
Sトランジスタ47のゲートに加えられ、このトランジ
スタをオフに保つことが好ましい。従って、オン状態に
あるnMOSトランジスタ38は反転出力r’で出力電
圧を制御することが許される。また、入力d1が選択さ
れ、高いと、入力d1’が選択され、低くなり、低電圧
がゲートpMOSトランジスタ43に与えられ、これを
オンにし、またこの低電圧がnMOSトランジスタ34
のゲートにも与えられて、これをオフにする。pMOS
トランジスタ43がオン状態にある時、そのソースの電
圧Vccはそのドレーンに送られ、npnバイポーラト
ランジスタのベースを高電圧レールまでわざわざ引き上
げる。従って、出力rの電圧はVcc−Vbeに引き上
げられる。Vbeはオン状態になる時のバイポーラトラ
ンジスタの基準ベースエミッタ電位降下である。
【0021】入力d1が選択され、低い場合、低電圧が
npnトランジスタ22のベース、pMOSトランジス
タ47のゲート、及びnMOSトランジスタ38のゲー
トに加えられる。また、入力d1が選択され、低い時
は、入力d1’が選択され、高い。高い電圧はnpnト
ランジスタ26のベース、pMOSトランジスタ43の
ゲート、及びnMOSトランジスタ34のゲートに与え
られる。結果として、バイポーラトランジスタ22及び
pMOSトランジスタ43がオフになり、プルダウンn
MOSトランジスタ34がオンになり、非反転出力での
電圧がnMOSトランジスタ34によって制御され、低
くされる。逆に、バイポーラトランジスタ26が急速に
オンになると、次いでpMOSトランジスタ47がオン
になり、nMOSトランジスタ38がオフになる。結果
として、反転出力r’の電圧がnpnプルアップトラン
ジスタによって急速に引き上げられ、pMOSプルアッ
プトランジスタ47がオンになるので、Vcc−Vbe
までも引き上げられる。
npnトランジスタ22のベース、pMOSトランジス
タ47のゲート、及びnMOSトランジスタ38のゲー
トに加えられる。また、入力d1が選択され、低い時
は、入力d1’が選択され、高い。高い電圧はnpnト
ランジスタ26のベース、pMOSトランジスタ43の
ゲート、及びnMOSトランジスタ34のゲートに与え
られる。結果として、バイポーラトランジスタ22及び
pMOSトランジスタ43がオフになり、プルダウンn
MOSトランジスタ34がオンになり、非反転出力での
電圧がnMOSトランジスタ34によって制御され、低
くされる。逆に、バイポーラトランジスタ26が急速に
オンになると、次いでpMOSトランジスタ47がオン
になり、nMOSトランジスタ38がオフになる。結果
として、反転出力r’の電圧がnpnプルアップトラン
ジスタによって急速に引き上げられ、pMOSプルアッ
プトランジスタ47がオンになるので、Vcc−Vbe
までも引き上げられる。
【0022】選択された入力Sが低に移行し、選択入力
S’が高くなる時、パスゲートトランジスタ14及び1
8はオフになる。結果として、入力d0及びd0’が選
択される。パスゲートnMOSトランジスタ12及び1
4のソースが接続され、パストランジスタ16及び18
のソースも同様に接続されるので、入力d0及びd0’
の電圧は、バイポーラトランジスタ22及び26、nM
OSトランジスタ34及び38、及びpMOSトランジ
スタ43及び47に、入力d1及びd1’に関連して上
述された手法により加えられる。結果として、高い出力
駆動力を有し、差動選択入力によって制御される差動出
力マルチプレクサが得られることが好ましい。
S’が高くなる時、パスゲートトランジスタ14及び1
8はオフになる。結果として、入力d0及びd0’が選
択される。パスゲートnMOSトランジスタ12及び1
4のソースが接続され、パストランジスタ16及び18
のソースも同様に接続されるので、入力d0及びd0’
の電圧は、バイポーラトランジスタ22及び26、nM
OSトランジスタ34及び38、及びpMOSトランジ
スタ43及び47に、入力d1及びd1’に関連して上
述された手法により加えられる。結果として、高い出力
駆動力を有し、差動選択入力によって制御される差動出
力マルチプレクサが得られることが好ましい。
【0023】図1のマルチプレクサ10を用い、d1入
力をd0’入力に結合し、d1’をd0に結合すること
により、結合された入力が第1差動入力として機能する
場合XOR/XNORゲートが作り出され、選択された
入力が回路の第2差動入力として用いられる。この構成
は図2において見られる。ここでは結合されたd1及び
d0’入力がA入力と呼ばれており、結合されたd0及
びd1’入力はA’入力と呼ばれ、選択入力(S及び
S’)はP及びB’入力と呼ばれる。XOR/XNOR
ゲートの差動出力はt及びt’と呼ばれ、tが論理出力
A XNOR Bを与え、t’がA XOR Bを与え
る。図2の回路は、結合入力を除いて図1の回路と同じ
であり、トランジスタには従って100高い数値を有す
ることを除いて同様の番号が付されている。
力をd0’入力に結合し、d1’をd0に結合すること
により、結合された入力が第1差動入力として機能する
場合XOR/XNORゲートが作り出され、選択された
入力が回路の第2差動入力として用いられる。この構成
は図2において見られる。ここでは結合されたd1及び
d0’入力がA入力と呼ばれており、結合されたd0及
びd1’入力はA’入力と呼ばれ、選択入力(S及び
S’)はP及びB’入力と呼ばれる。XOR/XNOR
ゲートの差動出力はt及びt’と呼ばれ、tが論理出力
A XNOR Bを与え、t’がA XOR Bを与え
る。図2の回路は、結合入力を除いて図1の回路と同じ
であり、トランジスタには従って100高い数値を有す
ることを除いて同様の番号が付されている。
【0024】動作中、A及びBが低い時、A’及びB’
は高い。従って、nMOSトランジスタ114及び11
8がオンになり、高電圧がトランジスタ114のソース
に発生される。この時、低電圧がトランジスタ118の
ソースに発生される。トランジスタ114のソースに高
い電圧を有すると、図1を参照して記述された様にトラ
ンジスタ112がオン状態になり、非反転(XNOR)
出力tを高に引き上げ、この時トランジスタ126はオ
フになり、nMOSトランジスタ138はオンになり、
反転(XOR)出力t’を低に引っ張る。
は高い。従って、nMOSトランジスタ114及び11
8がオンになり、高電圧がトランジスタ114のソース
に発生される。この時、低電圧がトランジスタ118の
ソースに発生される。トランジスタ114のソースに高
い電圧を有すると、図1を参照して記述された様にトラ
ンジスタ112がオン状態になり、非反転(XNOR)
出力tを高に引き上げ、この時トランジスタ126はオ
フになり、nMOSトランジスタ138はオンになり、
反転(XOR)出力t’を低に引っ張る。
【0025】Aが高でBが低の時、A’は低で、B’は
高である。従って、nMOSトランジスタ114及び1
18はオンになり、低電圧がトランジスタ114のソー
スに発生される。この時、高電圧がトランジスタ118
のソースに発生される。トランジスタ114のソースが
低電圧だと、図1を参照して上述された様に、トランジ
スタ122はオフになり、トランジスタ134はオンに
なり、非反転出力tを低に引き下げる。この時トランジ
スタ138はオフになり、npnトランジスタ138が
(トランジスタ118のソースが高電圧のために)オン
になり、反転出力t’を高に引き上げる。
高である。従って、nMOSトランジスタ114及び1
18はオンになり、低電圧がトランジスタ114のソー
スに発生される。この時、高電圧がトランジスタ118
のソースに発生される。トランジスタ114のソースが
低電圧だと、図1を参照して上述された様に、トランジ
スタ122はオフになり、トランジスタ134はオンに
なり、非反転出力tを低に引き下げる。この時トランジ
スタ138はオフになり、npnトランジスタ138が
(トランジスタ118のソースが高電圧のために)オン
になり、反転出力t’を高に引き上げる。
【0026】Aが低であり、Bが高の時、A’は高であ
りB’は低である。従って、112及び116がオンに
され、低電圧がトランジスタ112のソースに発生され
る。この時、高電圧がトランジスタ116のソースで発
生される。トランジスタ112のソースが低電圧であ
り、トランジスタ116のソースが高電圧である時、ト
ランジスタ122はオフになり、トランジスタ134が
オンになり非反転出力tを低に引き下げる。また、トラ
ンジスタ116のソースが高電圧だと、トランジスタ1
26がオンになり、反転出力t’を高に引き上げる。
りB’は低である。従って、112及び116がオンに
され、低電圧がトランジスタ112のソースに発生され
る。この時、高電圧がトランジスタ116のソースで発
生される。トランジスタ112のソースが低電圧であ
り、トランジスタ116のソースが高電圧である時、ト
ランジスタ122はオフになり、トランジスタ134が
オンになり非反転出力tを低に引き下げる。また、トラ
ンジスタ116のソースが高電圧だと、トランジスタ1
26がオンになり、反転出力t’を高に引き上げる。
【0027】Aが高であり、Bが高である時、A’は低
でありB’は低である。従って、トランジスタ112及
び116がオンに反転され、高電圧がトランジスタ11
2のソースで発生される。この時低電圧がトランジスタ
116のソースに発生される。トランジスタ112のソ
ースが高電圧であると、npnトランジスタ122がオ
ンになり、非反転出力tを高に引き上げる。また、トラ
ンジスタ116のソースの低電圧はトランジスタ126
をオフとするので、nMOSトランジスタ138はオン
になり、反転出力t’を低に引き下げる。上述から、ゲ
ート110は以下の真理値表によって制御される。
でありB’は低である。従って、トランジスタ112及
び116がオンに反転され、高電圧がトランジスタ11
2のソースで発生される。この時低電圧がトランジスタ
116のソースに発生される。トランジスタ112のソ
ースが高電圧であると、npnトランジスタ122がオ
ンになり、非反転出力tを高に引き上げる。また、トラ
ンジスタ116のソースの低電圧はトランジスタ126
をオフとするので、nMOSトランジスタ138はオン
になり、反転出力t’を低に引き下げる。上述から、ゲ
ート110は以下の真理値表によって制御される。
【0028】
【表1】
【0029】明らかに、t出力はA XNOR Bの論
理出力であり、t’出力はA XORBの論理出力であ
る。従って、XOR/XNORゲートが完成する。図3
に至る。第1及び第2差動入力(G,G’及びH,
H’)及び差動(OR/NOR)出力(m及びm’)を
有する本発明の第1OR/NORゲート210が示され
る。図3のOR/NORゲートを構成するトランジスタ
は、図1のマルチプレクサ及び図2のXOR/XNOR
ゲートのトランジスタと同じであり、nMOSパスゲー
ト212、214、216及び218、npnバイポー
ラプルアップトランジスタ222及び226、nMOS
プルダウントランジスタ234及び238、及びpMO
Sトランジスタ243及び247を有している。所望の
場合、図3内に示される様に、nMOSパスゲート21
2はバイポーラnpnトランジスタパスゲート(212
a)で置き換えることができる。図1のOR/NORゲ
ート及びマルチプレクサ間での他の違いは入力、及びn
MOSパスゲート212が、高電圧レールVccと結合
されたドレーンを有し、nMOSパスゲート216が低
電圧レール(グラウンド)と結合するドレーンを有して
いると言う事実にある。
理出力であり、t’出力はA XORBの論理出力であ
る。従って、XOR/XNORゲートが完成する。図3
に至る。第1及び第2差動入力(G,G’及びH,
H’)及び差動(OR/NOR)出力(m及びm’)を
有する本発明の第1OR/NORゲート210が示され
る。図3のOR/NORゲートを構成するトランジスタ
は、図1のマルチプレクサ及び図2のXOR/XNOR
ゲートのトランジスタと同じであり、nMOSパスゲー
ト212、214、216及び218、npnバイポー
ラプルアップトランジスタ222及び226、nMOS
プルダウントランジスタ234及び238、及びpMO
Sトランジスタ243及び247を有している。所望の
場合、図3内に示される様に、nMOSパスゲート21
2はバイポーラnpnトランジスタパスゲート(212
a)で置き換えることができる。図1のOR/NORゲ
ート及びマルチプレクサ間での他の違いは入力、及びn
MOSパスゲート212が、高電圧レールVccと結合
されたドレーンを有し、nMOSパスゲート216が低
電圧レール(グラウンド)と結合するドレーンを有して
いると言う事実にある。
【0030】動作中、Gが低く及びHが低い時、G’及
びH’は高い。結果として、パスゲートトランジスタ2
14及び218はオンにされ、低G電圧がnMOSトラ
ンジスタ241に伝達され、この時、高G’電圧はnM
OSトランジスタ218のソースに伝達される。nMO
Sトランジスタ214のソースが低くnMOSトランジ
スタ218のソースが高であると、バイポーラトランジ
スタ226はオンになり、nMOSトランジスタ238
はオフになる。この時、バイポーラトランジスタ222
はオフになり、nMOSトランジスタ234がオンにな
る。バイポーラトランジスタ226がオン、nMOSト
ランジスタ238がオフで、反転出力m’は高に引き上
げられる。同様に、バイポーラトランジスタ222がオ
フで、nMOSトランジスタ234がオンの時、非反転
出力mが低引き下げられる。nMOSトランジスタ21
4のソースが低電圧だと、pMOSトランジスタ247
がオンになり、トランジスタ226のベースがVccま
でも引き上げられる。
びH’は高い。結果として、パスゲートトランジスタ2
14及び218はオンにされ、低G電圧がnMOSトラ
ンジスタ241に伝達され、この時、高G’電圧はnM
OSトランジスタ218のソースに伝達される。nMO
Sトランジスタ214のソースが低くnMOSトランジ
スタ218のソースが高であると、バイポーラトランジ
スタ226はオンになり、nMOSトランジスタ238
はオフになる。この時、バイポーラトランジスタ222
はオフになり、nMOSトランジスタ234がオンにな
る。バイポーラトランジスタ226がオン、nMOSト
ランジスタ238がオフで、反転出力m’は高に引き上
げられる。同様に、バイポーラトランジスタ222がオ
フで、nMOSトランジスタ234がオンの時、非反転
出力mが低引き下げられる。nMOSトランジスタ21
4のソースが低電圧だと、pMOSトランジスタ247
がオンになり、トランジスタ226のベースがVccま
でも引き上げられる。
【0031】Gが低で、Hが高の時、G’が高でH’が
低である。Hが高である時、nMOSパスゲート212
及び216はオンになり、それぞれ、それぞれのソース
に高(Vcc)及び低(グラウンド)を与える。トラン
ジスタ212のソースが高電圧だと、バイポーラトラン
ジスタ222及びnMOSトランジスタ238がオンに
なる。この時、トランジスタ216のソースが低電圧だ
と、バイポーラトランジスタ226及びnMOSトラン
ジスタ234がオフになる。結果として、非反転出力m
は高に引き上げられ、反転出力m’は低に引き下げられ
る。この時pMOSトランジスタ247はオフになり、
Vccからグランドへ電流が消費されることを防止し、
これによって零静的パワー使用が達成される。
低である。Hが高である時、nMOSパスゲート212
及び216はオンになり、それぞれ、それぞれのソース
に高(Vcc)及び低(グラウンド)を与える。トラン
ジスタ212のソースが高電圧だと、バイポーラトラン
ジスタ222及びnMOSトランジスタ238がオンに
なる。この時、トランジスタ216のソースが低電圧だ
と、バイポーラトランジスタ226及びnMOSトラン
ジスタ234がオフになる。結果として、非反転出力m
は高に引き上げられ、反転出力m’は低に引き下げられ
る。この時pMOSトランジスタ247はオフになり、
Vccからグランドへ電流が消費されることを防止し、
これによって零静的パワー使用が達成される。
【0032】Gが高でHが高の時の回路機能は、Gが低
でありHが高である時の回路機能と等しいことが望まし
い。これは、H入力に結合するnMOSパスゲートトラ
ンジスタ212及びnMOSパスゲートトラジスタ21
6がG及びG’入力とは直接結合しないためである。従
って、Gの値に関わらず、Hが高の時、npnトランジ
スタ222のベースの電圧及びnpnトランジスタ22
6のベースの電圧は低となる。
でありHが高である時の回路機能と等しいことが望まし
い。これは、H入力に結合するnMOSパスゲートトラ
ンジスタ212及びnMOSパスゲートトラジスタ21
6がG及びG’入力とは直接結合しないためである。従
って、Gの値に関わらず、Hが高の時、npnトランジ
スタ222のベースの電圧及びnpnトランジスタ22
6のベースの電圧は低となる。
【0033】Gが高でHが低の時、G’は低であり、
H’は高である。結果として、トランジスタ214及び
218はオンになり、トランジスタ214のソースは高
くなり、トランジスタ218のソースが低になる。この
様な状況で、回路210はHが高の時の状況と同様に動
作し、非反転m出力は高になり、非反転出力m’出力は
低に移行する。上述からゲート210は以下の真理値表
によって支配されることが分かる。
H’は高である。結果として、トランジスタ214及び
218はオンになり、トランジスタ214のソースは高
くなり、トランジスタ218のソースが低になる。この
様な状況で、回路210はHが高の時の状況と同様に動
作し、非反転m出力は高になり、非反転出力m’出力は
低に移行する。上述からゲート210は以下の真理値表
によって支配されることが分かる。
【0034】
【表2】
【0035】明らかに、m出力はG又はHの論理出力で
あり、この時m’出力はG NORH論理出力である。
従って、OR/NORゲートが達成される。ドモルガン
の定理に従うと、差動ORゲートは、差動信号の反転及
び非反転入力が切り替わる時(例えば、G入力がG’入
力ノードに加えられ、G’入力信号がG入力ノードに加
えられ、H入力信号がH’入力ノードに加えられ、H’
入力信号がH入力ノードに加えられる時)差動NAND
ゲートとなる。同様に、差動信号の反転及び非反転入力
がスイッチされる時、NORゲートはANDゲートな
る。ここで、図3のOR/NORゲートはまたAND/
NANDゲートとして使用することができる。
あり、この時m’出力はG NORH論理出力である。
従って、OR/NORゲートが達成される。ドモルガン
の定理に従うと、差動ORゲートは、差動信号の反転及
び非反転入力が切り替わる時(例えば、G入力がG’入
力ノードに加えられ、G’入力信号がG入力ノードに加
えられ、H入力信号がH’入力ノードに加えられ、H’
入力信号がH入力ノードに加えられる時)差動NAND
ゲートとなる。同様に、差動信号の反転及び非反転入力
がスイッチされる時、NORゲートはANDゲートな
る。ここで、図3のOR/NORゲートはまたAND/
NANDゲートとして使用することができる。
【0036】第1及び第2差動入力(X,X’,及びY
及びY’)及び差動(OR/NOR)出力(v及び
v’)を有する本発明の第2OR/NORゲート250
が図4に見ることが出来る。OR/NORゲートは2つ
のnMOSパスゲートトランジスタ254及び258、
高電圧レールVccに接続されるバイポーラトランジス
タ252(nMOSトランジスタを代替使用できる)、
低電圧に結合するnMOSトランジスタ256、2つの
プルアップnpnバイポーラトランジスタ262及び2
66、2つのpMOSトランジスタ274及び278、
及び2つのインバータ281及び285を利用する。
及びY’)及び差動(OR/NOR)出力(v及び
v’)を有する本発明の第2OR/NORゲート250
が図4に見ることが出来る。OR/NORゲートは2つ
のnMOSパスゲートトランジスタ254及び258、
高電圧レールVccに接続されるバイポーラトランジス
タ252(nMOSトランジスタを代替使用できる)、
低電圧に結合するnMOSトランジスタ256、2つの
プルアップnpnバイポーラトランジスタ262及び2
66、2つのpMOSトランジスタ274及び278、
及び2つのインバータ281及び285を利用する。
【0037】OR/NORゲート210は、2つのnM
OSパスゲート254及び258のドレーンに結合する
非反転及び反転入力X及びX’を有している。nMOS
トランジスタ256のドレーンは低電圧レールに結合す
る。また、npnバイポーラトランジスタ252は高電
圧レールVccに結合する。バイポーラトランジスタ2
52のベース及びnMOSトランジスタ256のゲート
は非反転入力Yに結合し、nMOSパスゲート254及
び258のゲートは反転入力Y’に結合する。バイポー
ラトランジスタ252のエミッター及びnMOSパスゲ
ート254のソースは第1プルアップnpnバイポーラ
トランジスタ262のベースに結合される。nMOSト
ランジスタ256及びパスゲートトランジスタ258の
ソースは第2プルアップバイポーラトランジスタ266
のベースに結合される。論理ゲート210の非反転(O
R)出力はnpnバイポーラトランジスタ262のエッ
ミッタから得られ、論理ゲート210の反転(NOT)
出力はnpnバイポーラトランジスタ266のエミッタ
から得られる。
OSパスゲート254及び258のドレーンに結合する
非反転及び反転入力X及びX’を有している。nMOS
トランジスタ256のドレーンは低電圧レールに結合す
る。また、npnバイポーラトランジスタ252は高電
圧レールVccに結合する。バイポーラトランジスタ2
52のベース及びnMOSトランジスタ256のゲート
は非反転入力Yに結合し、nMOSパスゲート254及
び258のゲートは反転入力Y’に結合する。バイポー
ラトランジスタ252のエミッター及びnMOSパスゲ
ート254のソースは第1プルアップnpnバイポーラ
トランジスタ262のベースに結合される。nMOSト
ランジスタ256及びパスゲートトランジスタ258の
ソースは第2プルアップバイポーラトランジスタ266
のベースに結合される。論理ゲート210の非反転(O
R)出力はnpnバイポーラトランジスタ262のエッ
ミッタから得られ、論理ゲート210の反転(NOT)
出力はnpnバイポーラトランジスタ266のエミッタ
から得られる。
【0038】プルアップトランジスタ262及び266
は、高電圧レールに結合するコレクタを有している。ト
ランジスタ262のコレクタに、バイポーラトランジス
タ262のエミッターに結合するゲートを有するpMO
Sトランジスタ274のソースが結合されている。pM
OSトランジスタ274のドレーンはnMOSトランジ
スタ256及び258のソースに結合され、インバータ
281の入力に結合される。インバータ281は好まし
くは標準CMOSインバータであり、インバータ281
からの反転出力がpMOSトランジスタ274のゲート
に結合される。同様に、トランジスタ266のコレクタ
ーは、バイポーラトランジスタ266のエミッターに結
合するゲートを有するpMOSトランジスタ278のソ
ースに結合する。pMOSトランジスタ278のドレー
ンはnMOSトランジスタ254のソース及びバイポー
ラトランジスタ252のコレクタに結合される。pMO
Sトランジスタ278のドレーンは、pMOSトランジ
スタ278のゲートに結合する反転出力を有するインバ
ータ285の入力に結合される。
は、高電圧レールに結合するコレクタを有している。ト
ランジスタ262のコレクタに、バイポーラトランジス
タ262のエミッターに結合するゲートを有するpMO
Sトランジスタ274のソースが結合されている。pM
OSトランジスタ274のドレーンはnMOSトランジ
スタ256及び258のソースに結合され、インバータ
281の入力に結合される。インバータ281は好まし
くは標準CMOSインバータであり、インバータ281
からの反転出力がpMOSトランジスタ274のゲート
に結合される。同様に、トランジスタ266のコレクタ
ーは、バイポーラトランジスタ266のエミッターに結
合するゲートを有するpMOSトランジスタ278のソ
ースに結合する。pMOSトランジスタ278のドレー
ンはnMOSトランジスタ254のソース及びバイポー
ラトランジスタ252のコレクタに結合される。pMO
Sトランジスタ278のドレーンは、pMOSトランジ
スタ278のゲートに結合する反転出力を有するインバ
ータ285の入力に結合される。
【0039】動作中、Xが低であり、Yが低である時、
X’及びY’が高である。結果として、パストランジス
タ254及び258はオンになり、低X電圧はnMOS
トランジスタ254のソースに伝達され、高X’電圧は
nMOSトランジスタ258のソースに伝達される。n
MOSトランジスタ254のソースが低であり、nMO
Sトランジスタ258のソースが高である場合、バイポ
ーラトランジスタ266がオンになり、バイポーラトラ
ンジスタ262がオフになる。バイポーラトランジスタ
262がオンだと、反転出力v’は高に移行する。ま
た、nMOSトランジスタ258のソースが高だと、イ
ンバータ281は非反転出力vに低電圧を与える。イン
バータ281によって供給された低電圧は、またpMO
Sトランジスタ274のゲートに提供され、pMOSト
ランジスタ274をオンにする。pMOSトランジスタ
274がオンだと、インバータ281の入力電圧はVc
cにもたらされ、非反転出力電圧として機能するインバ
ータ281の出力の電圧が可能な限り低になることが保
証される。同様に、nMOSトランジスタ254のソー
スが低だと、インバータ285が高出力を与え、バイポ
ーラトランジスタ266のエミッターの高電圧をより高
く引き上げる。結果として、バイポーラトランジスタ2
66がオフになり、インバータ285はv’を高に維持
するのに使用される。従って、高v’出力は零静的バワ
ーで維持される。
X’及びY’が高である。結果として、パストランジス
タ254及び258はオンになり、低X電圧はnMOS
トランジスタ254のソースに伝達され、高X’電圧は
nMOSトランジスタ258のソースに伝達される。n
MOSトランジスタ254のソースが低であり、nMO
Sトランジスタ258のソースが高である場合、バイポ
ーラトランジスタ266がオンになり、バイポーラトラ
ンジスタ262がオフになる。バイポーラトランジスタ
262がオンだと、反転出力v’は高に移行する。ま
た、nMOSトランジスタ258のソースが高だと、イ
ンバータ281は非反転出力vに低電圧を与える。イン
バータ281によって供給された低電圧は、またpMO
Sトランジスタ274のゲートに提供され、pMOSト
ランジスタ274をオンにする。pMOSトランジスタ
274がオンだと、インバータ281の入力電圧はVc
cにもたらされ、非反転出力電圧として機能するインバ
ータ281の出力の電圧が可能な限り低になることが保
証される。同様に、nMOSトランジスタ254のソー
スが低だと、インバータ285が高出力を与え、バイポ
ーラトランジスタ266のエミッターの高電圧をより高
く引き上げる。結果として、バイポーラトランジスタ2
66がオフになり、インバータ285はv’を高に維持
するのに使用される。従って、高v’出力は零静的バワ
ーで維持される。
【0040】Xが低で、Yが高の時、X’が高でY’が
低となる。Yが高だと、npnトランジスタ252及び
nMOSトランジスタ256がオン状態になり、それぞ
れ各エミッター及びソースに高(Vcc−Vbc)及び
低(グラウンド)をもたらす。トランジスタ252のエ
ミッターが高であると、インバータ285は急速に反転
出力v’に低電圧を与える。バイポーラトランジスタ2
66は、ゲートの電圧がnpnトランジスタ256のた
めに低であるので、v’出力を高に維持することは不可
能である。反転出力電圧が低に移行する時、pMOSト
ランジスタ278はオンになり、インバータ285の入
力電圧Vccまでも引き上げる。一方、インバータ28
5は更に低い電圧を反転出力v’にあたえる。これとは
逆に、トランジスタ252のエミッターの電圧が高に移
行する時、npnトランジスタ262を急速にオンに
し、非反転出力vに高電圧(Vin−2Vbe)を与え
る。また、nMOSトランジスタ256のソースがグラ
ウンドであると、インバータ281は高電圧信号を与え
る。これは非反転出力をVin−2Vbeからその最大
値にまで引き上げる。v出力の電圧がトランジスタ26
2のベース電圧以上に引き上げられる時、トランジスタ
262はオフになる。
低となる。Yが高だと、npnトランジスタ252及び
nMOSトランジスタ256がオン状態になり、それぞ
れ各エミッター及びソースに高(Vcc−Vbc)及び
低(グラウンド)をもたらす。トランジスタ252のエ
ミッターが高であると、インバータ285は急速に反転
出力v’に低電圧を与える。バイポーラトランジスタ2
66は、ゲートの電圧がnpnトランジスタ256のた
めに低であるので、v’出力を高に維持することは不可
能である。反転出力電圧が低に移行する時、pMOSト
ランジスタ278はオンになり、インバータ285の入
力電圧Vccまでも引き上げる。一方、インバータ28
5は更に低い電圧を反転出力v’にあたえる。これとは
逆に、トランジスタ252のエミッターの電圧が高に移
行する時、npnトランジスタ262を急速にオンに
し、非反転出力vに高電圧(Vin−2Vbe)を与え
る。また、nMOSトランジスタ256のソースがグラ
ウンドであると、インバータ281は高電圧信号を与え
る。これは非反転出力をVin−2Vbeからその最大
値にまで引き上げる。v出力の電圧がトランジスタ26
2のベース電圧以上に引き上げられる時、トランジスタ
262はオフになる。
【0041】Xが高であり、Yが高である時、回路機能
はXが低でYが低の時と同等であることが望ましい。こ
れは、Y入力に結合するnpnトランジスタ252及び
nMOSトランジスタ256はX及びX’入力に直接結
合されるからである。従って、X値の如何によらず、Y
が高である時、npnトランジスタ262のベースの電
圧が高く、npnトランジスタ266のベースの電圧は
低である。Xが高であり、Yが低である時、X’が低で
あり、Y’が高である。結果として、トランジスタ25
4及び258がオンになり、トランジスタ254のソー
スは高に移行し、トランジスタ258のソースは低に移
行する。この様な状況だと、回路210は、Yが高であ
る状況と同等に作動し、非反転v出力は高に移行し、反
転v’出力は低に移行する。上述からゲート250は以
下の真理値表によって支配されることが分かる。
はXが低でYが低の時と同等であることが望ましい。こ
れは、Y入力に結合するnpnトランジスタ252及び
nMOSトランジスタ256はX及びX’入力に直接結
合されるからである。従って、X値の如何によらず、Y
が高である時、npnトランジスタ262のベースの電
圧が高く、npnトランジスタ266のベースの電圧は
低である。Xが高であり、Yが低である時、X’が低で
あり、Y’が高である。結果として、トランジスタ25
4及び258がオンになり、トランジスタ254のソー
スは高に移行し、トランジスタ258のソースは低に移
行する。この様な状況だと、回路210は、Yが高であ
る状況と同等に作動し、非反転v出力は高に移行し、反
転v’出力は低に移行する。上述からゲート250は以
下の真理値表によって支配されることが分かる。
【0042】
【表3】
【0043】従って、第2OR/NORゲートが完成さ
れる。図5を参照する。キャリー入力及びキャリー出力
310を有する1ビット全加算器が提供されるが、これ
は図2に示されるXOR/XNORゲート410及び5
10の2つの組及び図1に示されるマルチプレクサ61
0から構成される。XOR/XNORゲート410はト
ランジスタ412、414、416、418、422、
426、434、438、443、及び447を有す
る。XOR/XNORゲート510はトランジスタ51
2、514、516、518、522、5126、53
4、538、543、及び547を有する。マルチプレ
クサー610はトランジスタ612、614、616、
618、622、626、634、638、643、及
び647を有する。XOR/XNORゲート410は2
つの差動入力(A及びA’、B及びB’)を得、第1差
動出力(t及びt’)をトランジスタ422及び426
のエミッターに与える。第1差動出力は第2XOR/X
NORゲート510への一差動入力として使用される。
差動入力(c及びc’)のキャリーは第2XOR/XN
ORゲート510への第2差動入力として使用される。
この第2ゲート510は、npnトランジスタ522及
び526のエミッターに第2差動出力(s’及びs)を
与える。第2差動出力の非反転出力はA+B+Cの2進
和として得られる(即ち、A、B及びCの奇数値が高で
ある時Sは高に移行する。)。反転出力s’はこの和の
反転値である。マルチプレクサ610はXOR/XNO
Rゲート410からの第1差動出力(t及びt’)を、
第2差動入力(B及びB’)及び差動入力(C及び
C’)を切り換える差動選択入力として使用する。np
nトランジスタ622のエミッターに与えられるマルチ
プレクサ610の非反転出力Cはキャリー出力として取
り出される。npnトランジスタ626のエミッターで
得られるマルチプレクサ610の反転出力C’はキャリ
ー出力の反転値である。非反転キャリー出力は、A、
B、及びCの内の2つ以上が高である時、高に移行す
る。
れる。図5を参照する。キャリー入力及びキャリー出力
310を有する1ビット全加算器が提供されるが、これ
は図2に示されるXOR/XNORゲート410及び5
10の2つの組及び図1に示されるマルチプレクサ61
0から構成される。XOR/XNORゲート410はト
ランジスタ412、414、416、418、422、
426、434、438、443、及び447を有す
る。XOR/XNORゲート510はトランジスタ51
2、514、516、518、522、5126、53
4、538、543、及び547を有する。マルチプレ
クサー610はトランジスタ612、614、616、
618、622、626、634、638、643、及
び647を有する。XOR/XNORゲート410は2
つの差動入力(A及びA’、B及びB’)を得、第1差
動出力(t及びt’)をトランジスタ422及び426
のエミッターに与える。第1差動出力は第2XOR/X
NORゲート510への一差動入力として使用される。
差動入力(c及びc’)のキャリーは第2XOR/XN
ORゲート510への第2差動入力として使用される。
この第2ゲート510は、npnトランジスタ522及
び526のエミッターに第2差動出力(s’及びs)を
与える。第2差動出力の非反転出力はA+B+Cの2進
和として得られる(即ち、A、B及びCの奇数値が高で
ある時Sは高に移行する。)。反転出力s’はこの和の
反転値である。マルチプレクサ610はXOR/XNO
Rゲート410からの第1差動出力(t及びt’)を、
第2差動入力(B及びB’)及び差動入力(C及び
C’)を切り換える差動選択入力として使用する。np
nトランジスタ622のエミッターに与えられるマルチ
プレクサ610の非反転出力Cはキャリー出力として取
り出される。npnトランジスタ626のエミッターで
得られるマルチプレクサ610の反転出力C’はキャリ
ー出力の反転値である。非反転キャリー出力は、A、
B、及びCの内の2つ以上が高である時、高に移行す
る。
【0044】以上、差動入力、差動出力BiCMOSマ
ルチプレクサ論理ゲート、及び加算器が説明された。特
定の実施例について記述されたが、本発明がこれらに限
定されるものとは意図されておらず、当該技術分野が許
すであろう広域なものであると意図されている。従っ
て、例えば、npnバイポーラトランジスタの使用がn
MOS及びpMOSトランジスタの特定の利点と関連し
て記述されたが、pnpバイポーラトランジスタを、n
MOSをpMOSに置き換えたり、pMOSをnMOS
に置き換えたりするのと同様に効果的に使用することが
でき、また当業者に明らかな変更を伴うことができるこ
とは理解されるであろう。更に、pMOSトランジスタ
が、npnトランジスタのベースの電圧をVccに引き
上げ、零静的パワーのCMOS回路を形成するために図
1乃至図3及び図5において使用されたが、この代わり
の抵抗器を使用することができることが理解されるであ
ろう。pMOSトランジスタの代わりに抵抗器を有する
回路は電力を消費するが、依然として差動出力を提供す
るのに有効である。
ルチプレクサ論理ゲート、及び加算器が説明された。特
定の実施例について記述されたが、本発明がこれらに限
定されるものとは意図されておらず、当該技術分野が許
すであろう広域なものであると意図されている。従っ
て、例えば、npnバイポーラトランジスタの使用がn
MOS及びpMOSトランジスタの特定の利点と関連し
て記述されたが、pnpバイポーラトランジスタを、n
MOSをpMOSに置き換えたり、pMOSをnMOS
に置き換えたりするのと同様に効果的に使用することが
でき、また当業者に明らかな変更を伴うことができるこ
とは理解されるであろう。更に、pMOSトランジスタ
が、npnトランジスタのベースの電圧をVccに引き
上げ、零静的パワーのCMOS回路を形成するために図
1乃至図3及び図5において使用されたが、この代わり
の抵抗器を使用することができることが理解されるであ
ろう。pMOSトランジスタの代わりに抵抗器を有する
回路は電力を消費するが、依然として差動出力を提供す
るのに有効である。
【図1】本発明のBiCMOS差動入力、差動出力マル
チプレクサーの回路図
チプレクサーの回路図
【図2】本発明のBiCMOS差動入力、差動出力XN
OR/XORゲートの回路図
OR/XORゲートの回路図
【図3】本発明の第1BiCMOS差動入力、差動出力
OR/NORゲートの回路図
OR/NORゲートの回路図
【図4】本発明の第2BiCMOS差動入力、差動出力
OR/NORゲートの回路図
OR/NORゲートの回路図
【図5】キャリー入力及びキャリー出力を有するBiC
MOS差動入力、差動出力1ビット全加算器の回路図
MOS差動入力、差動出力1ビット全加算器の回路図
10 マルチプレクサ 12 14 16 18 MOSパスゲート 22 26 バイポーラトランジスタ 43 47 pMOS トランジスタ 34 38 nMOS トランジスタ
───────────────────────────────────────────────────── フロントページの続き (73)特許権者 590000248 Groenewoudseweg 1, 5621 BA Eindhoven, T he Netherlands (56)参考文献 特開 昭52−26181(JP,A) 特開 昭53−87187(JP,A) 特開 昭61−198661(JP,A) 特開 昭58−80929(JP,A) 特開 昭57−141128(JP,A) (58)調査した分野(Int.Cl.6,DB名) H03K 17/567 H03K 17/00 H03K 19/08 H03K 19/20
Claims (17)
- 【請求項1】 a)第1、第2、第3、第4パスゲート
であり、各々が第1及第2電極及び前記第1及び第2電
極間の電流の流れを制御するための制御電極を有し、前
記複数のパスゲートの第1電極はそれぞれ第1、第2、
第3及び第4入力信号に各々対応し、前記第1及び第3
パスゲートの制御電極が第5入力信号に応答し、前記第
2及び第4の制御電極が第6入力信号に応答する前記パ
スゲート、 b)第1及び第2バイポーラトランジスタであり、各々
がコレクター、ベース、及びエミッターを有し、前記第
1バイポーラトランジスタのベースが前記第1及び第2
パスゲートの第2電極に結合され、前記第2バイポーラ
トランジスタのベースが前記第3及び第4パスゲートの
第2電極に結合されている前記バイポーラトランジス
タ、 c)第1極性の第1及び第2FETであり、各々がドレ
ーン、ゲート電極及びソースを有し、それらドレーンが
前記第1及び第2バイポーラトランジスタのエミッター
にそれぞれ結合し、前記第1FETのゲート電極が前記
第3及び第4パスゲートの第2電極に結合され、前記第
2FETのゲート電極が前記第1及び第2パスゲートの
第2電極に結合されている前記FETから構成され、 第1及び第2バイポーラトランジスタのベースに与えら
れる第1の信号対が互いに差動的であり、第1及び第2
FETのゲートに与えられる第2の信号対が互いに差動
的であり、第5及び第6入力信号が互いに差動的であ
り、第1及び第2バイポーラトランジスタのエミッター
に与えられる出力信号が互いに差動的である 電子回路。 - 【請求項2】 前記各パスゲートがFETから構成され
る請求項1記載の回路。 - 【請求項3】 前記第1パスゲートがバイポーラトラン
ジスタ又はFETの何れかから構成され、他の各パスゲ
ートがFETから構成される請求項1記載の回路。 - 【請求項4】 前記第1及び第2バイポーラトランジス
タが同じ極性を有する請求項1記載の回路。 - 【請求項5】 前記第1及び第3入力信号が差動的に第
1差動入力信号を形成し、前記第2及び第4入力信号が
差動的に第2差動入力信号を形成し、前記第5及び第6
入力信号が差動的に差動選択入力を形成し、差動出力信
号が前記第1及び第2バイポーラトランジスタのエミッ
ター間で得られ、前記回路がマルチプレクサとして機能
する請求項1記載の回路。 - 【請求項6】 前記第1及び第2入力信号が差動的に第
1差動入力信号を形成し、前記第4及び第3パスゲート
の第1電極がそれぞれ前記第1及び第2パスゲートの第
1電極に結合されており、前記第5及び第6入力信号が
差動的に第2差動入力信号を形成し、差動出力信号が前
記第1及び第2バイポーラトランジスタのエミッター間
で得られ、前記回路がXOR/XNOR論理ゲートとし
て機能する請求項1記載の回路。 - 【請求項7】 各パスゲートがこのパスゲートのそれぞ
れ第1電極、第2電極及び制御電極である第1及び第2
ソース/ドレーン素子及びゲート電極を有するFETか
ら構成される請求項5又は6記載の回路。 - 【請求項8】 前記第1及び第3パスゲートの第1電極
はそれぞれ第1及び第2電圧レールにそれぞれ結合さ
れ、前記第2及び第4入力信号は差動的に第1差動入力
信号を形成し、前記第5及び第6入力信号は差動的に第
2差動入力信号を形成し、差動出力信号が前記第1及び
第2バイポーラトランジスタのエミッター間で得られ、
前記回路がOR/NOR論理ゲートとして機能する請求
項1記載の回路。 - 【請求項9】 前記第1及び第2FETのドレーンの各
々が前記第2及び第1バイポーラトランジスタのベース
に結合され、各ゲート電極が前記第1及び第2バイポー
ラトランジスタのエミッターに結合されている請求項1
記載の回路。 - 【請求項10】 前記第1極性と反対の第2極性の第3
及び第4FETを含み、各々ドレーン、ゲート電極、及
びソースを有し、それらドレーンはそれぞれ前記第1及
び第2バイポーラトランジスタのエミッターに結合され
ており、第2極性を有する前記第3FETのゲート電極
が前記第3及び第4パスゲートの第2の電極に結合さ
れ、第2極性の前記第4FETのゲート電極が前記第1
及び第2パスゲートの第2電極に結合される請求項1記
載の回路。 - 【請求項11】 前記第1及び第3パスゲートの第1電
極は第1及び第2電圧レールにそれぞれ結合され、第2
及び第4入力信号が差動的に第1差動入力信号を形成
し、第5及び第6入力信号が差動的に第2差動入力信号
を形成し、差動出力信号が前記第1及び第2バイポーラ
トランジスタのエミッター間で得られ、前記回路がOR
/NOR論理回路として機能する請求項10記載の回
路。 - 【請求項12】 前記第1パスゲートが、このパスゲー
トのそれぞれ第1電極、第2電極及び制御電極であるコ
レクター、エミッター及びベースを有するバイポーラト
ランジスタ、又は前記パスゲートのそれぞれ第1電極、
第2電極及び制御電極である第1及び第2ソース/ドレ
ーン素子及びゲート電極を有するFETからなり、各他
のパスゲートが、前記パスゲートのそれぞれ第1電極、
第2電極及び制御電極である第1及び第2ソース/ドレ
ーン素子及びゲート電極を有するFETから成る請求項
8記載の回路。 - 【請求項13】 前記第1及び第2バイポーラトランジ
スタのコレクターが第1電圧レールに結合され、前記第
1及び第2FETのソースが第2電圧レールに結合して
いる請求項7記載の回路。 - 【請求項14】 前記第1及び第2バイポーラトランジ
スタのコレクターが前記第1電圧レールに結合され、前
記第1及び第2FETのソースが前記第2電圧レールに
結合される請求項12記載の回路。 - 【請求項15】 前記第1及び第2バイポーラトランジ
スタのコレクター及び第2極性の前記第3及び第4FE
Tのソースが前記第1電圧レールに結合され、第1極性
の前記第1及び第2FETのソースが前記第2電圧レー
ルに結合される請求項11記載の回路。 - 【請求項16】 キャリー入力及びキャリー出力を有す
る1ビット全加算器として機能し、前記回路が第1及び
第2差動入力信号及び差動キャリー入力信号に応答して
差動和出力信号及び差動キャリー出力信号を与え、前記
回路が請求項7に従う第1及び第2XOR/XNORゲ
ート及び請求項5に従うマルチプレクサからなる請求項
1記載の回路。 - 【請求項17】 第1XOR/XNORゲートの第1及
び第2差動入力信号を受け、第2XOR/XNORゲー
トが第1XOR/XNORの差動出力信号及び前記回路
の差動キャリー入力信号を受け、前記マルチプレクサは
その第1差動入力信号として前記回路の差動キャリー入
力信号を受け、第2差動入力信号として前記回路の第2
差動入力信号を受け、第2XOR/XNORゲートの差
動出力信号が前記回路の差動和出力信号であり、前記マ
ルチプレクサの差動出力信号が前記回路の差動キャリー
出力信号である請求項16の回路。
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