JPH0613886A - 半導体集積回路 - Google Patents

半導体集積回路

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JPH0613886A
JPH0613886A JP4170701A JP17070192A JPH0613886A JP H0613886 A JPH0613886 A JP H0613886A JP 4170701 A JP4170701 A JP 4170701A JP 17070192 A JP17070192 A JP 17070192A JP H0613886 A JPH0613886 A JP H0613886A
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JP
Japan
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transistor
turned
electrode
circuit
bipolar transistor
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JP4170701A
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Inventor
Kimihiro Ueda
公大 上田
Hiroaki Suzuki
弘明 鈴木
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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Priority to DE4321609A priority patent/DE4321609C2/de
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
    • H03K19/21—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/60—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors
    • H03K17/62—Switching arrangements with several input- output-terminals, e.g. multiplexers, distributors
    • H03K17/6257—Switching arrangements with several input- output-terminals, e.g. multiplexers, distributors with several inputs only combined with selecting means

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Abstract

(57)【要約】 【目的】 半導体集積回路において、高速に動作する論
理回路を得ることを目的とする。 【構成】 互いに相補の関係にある論理を生成するパス
トランジスタ回路ＰＴ３，ＰＴ４を設る。パストランジ
スタ回路ＰＴ３の出力をＮＰＮ型バイポーラトランジス
タＢＮ１のベース電極に接続し、パストランジスタ回路
ＰＴ４の出力をＮＭＯＳトランジスタＭＮ９のゲート電
極に接続する。パストランジスタ回路ＰＴ３，ＰＴ４の
出力と第１の電位ＶＤＤとの間にＰＭＯＳトランジスタ
ＭＰ１５，ＭＰ１６を接続する。ＰＭＯＳトランジスタ
ＭＰ１５，ＭＰ１６のゲート電極をパストランジスタ回
路ＰＴ４，ＰＴ３の出力に接続する。 【効果】 パストランジスタ回路ＰＴ３の出力信号に応
じて駆動力の大きいバイポーラトランジスタＢＮ１によ
り出力端子に接続した負荷容量ＣＬ１を充放電するため
高速に動作する論理回路を得ることができる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明はＭＯＳトランジスタと
バイポーラトランジスタを同一チップ上に製造するＢｉ
ＣＭＯＳ技術を用いた半導体集積回路に関し、特に高速
で動作させるのに適した半導体論理回路に関する。
【０００２】
【従来の技術】図３４は例えばＮｅｉｌ Ｈ．Ｅ．Ｗｅ
ｓｔｅ，Ｋａｍｒａｎ Ｅｓｈｒａｇｈｉａｎ著“Ｐｒ
ｉｎｃｉｐｌｅｓ ｏｆ ＣＭＯＳ ＶＬＳＩ Ｄｅｓ
ｉｇｎ”の２０２ページに記載されているような従来の
典型的なセレクタ回路を示したものである。図３４にお
いてＭＰ１〜ＭＰ６はＰＭＯＳトランジスタ、ＭＮ１〜
ＭＮ６はＮＭＯＳトランジスタ、ＶＩ１は第１の入力端
子、ＶＩ２は第２の入力端子、ＶＩ３は第３の入力端
子、ＶＩ４は第４の入力端子、ＶＯＵＴ１は第１の出力
端子を示す。ＶＤＤは第１の電源で、５．０Ｖ、ＧＮＤ
は第２の電源で０Ｖを示す。ＣＬ１は第１の負荷容量を
示す。ここでＭＰ１とＭＮ１は第１のインバータ回路Ｉ
ＮＶ１を、ＭＰ２とＭＮ２は第２のインバータ回路ＩＮ
Ｖ２を構成しており、入力端子ＶＩ１に入力される信号
のバッファ回路として働く。同様にＭＰ３とＭＮ３は第
３のインバータ回路ＩＮＶ３を、ＭＰ４とＭＮ４は第４
のインバータ回路ＩＮＶ４を構成しており、入力端子Ｖ
Ｉ２に入力される信号のバッファ回路として働く。ＰＭ
ＯＳトランジスタＭＰ５〜ＭＰ６とＮＭＯＳトランジス
タＭＮ５〜ＭＮ６はパストランジスタ回路ＰＴ１を構成
している。
【０００３】次に図３４のセレクタ回路動作について説
明する。ハイレベルの信号は５．０Ｖの電圧を、ロウレ
ベルの信号は０Ｖの電圧を与えるものとし、ハイレベル
の論理とロウレベルの論理のしきい値を２．５Ｖとす
る。また第４の入力端子ＶＩ４には第３の入力端子ＶＩ
３に与える信号の反転信号を与えるものとする。ＰＭＯ
Ｓトランジスタはしきい値電圧を−０．５Ｖとし、ソー
ス電極に比べてゲート電極の電圧が０．５Ｖより低けれ
ばオンするものとする。またＮＭＯＳトランジスタはし
きい値電圧を０．５Ｖとし、ソース電極に比べてゲート
電極の電圧が０．５Ｖより高ければオンするものとす
る。第３の入力端子ＶＩ３にロウレベルの信号を与えた
ときＮＭＯＳトランジスタＭＮ５はオフし、また第４の
入力端子ＶＩ４にはハイレベルの信号が与えられている
ためＰＭＯＳトランジスタＭＰ５もオフする。一方ＰＭ
ＯＳトランジスタＭＰ６とＮＭＯＳトランジスタＭＮ６
はオンする。このとき入力端子ＶＩ２に与えられた信号
がハイレベルであればＰＭＯＳトランジスタＭＰ３がオ
フしＮＭＯＳトランジスタＭＮ３がオンし、インバータ
回路ＩＶ３の出力はロウレベルになる。インバータ回路
ＩＮＶ４の入力がロウレベルであるためＮＭＯＳトラン
ジスタＭＮ４はオフし、ＰＭＯＳトランジスタＭＰ４が
オンして、ＰＭＯＳトランジスタＭＰ６およびＮＭＯＳ
トランジスタＭＮ６を介して出力端子ＶＯＵＴ１の負荷
容量ＣＬ１を電源ＶＤＤ（５．０Ｖ）まで充電する。す
なわち出力端子ＶＯＵＴ１はハイレベルになる。入力端
子ＶＩ２に与えられた信号がロウレベルであればＰＭＯ
ＳトランジスタＭＰ３がオンし、ＮＭＯＳトランジスタ
ＭＮ３がオフし、インバータ回路ＩＮＶ３の出力はハイ
レベルになる。インバータ回路ＩＮＶ４の入力がハイレ
ベルであるためＮＭＯＳトランジスタＭＮ４はオンし、
ＰＭＯＳトランジスタＭＰ４がオフして、ＰＭＯＳトラ
ンジスタＭＰ６およびＮＭＯＳトランジスタＭＮ６を介
して出力端子ＶＯＵＴ１の負荷容量ＣＬ１をＧＮＤ（０
Ｖ）まで放電する。すなわち出力端子ＶＯＵＴ１はロウ
レベルになる。
【０００４】第３の入力端子ＶＩ３にハイレベルの信号
を与えたとき、ＮＭＯＳトランジスタＭＮ５はオンし、
また第４の入力端子ＶＩ４にはロウレベルの信号が与え
られるためＰＭＯＳトランジスタＭＰ５もオンする。一
方ＰＭＯＳトランジスタＭＰ６とＮＭＯＳトランジスタ
ＭＮ６はオフする。このとき入力端子ＶＩ１に与えられ
た信号がハイレベルであればＰＭＯＳトランジスタＭＰ
１がオフし、ＮＭＯＳトランジスタＭＮ１がオンし、イ
ンバータ回路ＩＮＶ１の出力はロウレベルになる。イン
バータ回路ＩＮＶ２の入力がロウレベルであるためＮＭ
ＯＳトランジスタＭＮ２はオフし、ＰＭＯＳトランジス
タＭＰ２がオンして、ＰＭＯＳトランジスタＭＰ５およ
びＮＭＯＳトランジスタＭＮ５を介して出力端子ＶＯＵ
Ｔ１の負荷容量ＣＬ１を電源ＶＤＤ（５．０Ｖ）まで充
電する。すなわち出力端子ＶＯＵＴ１はハイレベルにな
る。入力端子ＶＩ１に与えられた信号がロウレベルであ
ればＰＭＯＳトランジスタＭＰ１がオンし、ＮＭＯＳト
ランジスタＭＮ１がオフし、インバータ回路ＩＮＶ１の
出力はハイレベルになる。インバータ回路ＩＮＶ２の入
力がハイレベルであるためＮＭＯＳトランジスタＭＮ２
はオンし、ＰＭＯＳトランジスタＭＰ２がオフして、Ｐ
ＭＯＳトランジスタＭＰ５およびＮＭＯＳトランジスタ
ＭＮ５を介して出力端子ＶＯＵＴ１の負荷容量ＣＬ１を
ＧＮＤ（０Ｖ）まで放電する。すなわち出力端子ＶＯＵ
Ｔ１はロウレベルになる。
【０００５】この図３４に示した回路では第３の入力端
子ＶＩ３に与えられる信号により入力端子ＶＩ１に与え
られた信号と入力端子ＶＩ２に与えられた信号のいずれ
かを選択して出力する２入力セレクタ回路を構成してい
る。またＰＭＯＳトランジスタＭＰ５〜ＭＰ６とＮＭＯ
ＳトランジスタＭＮ５〜ＭＮ６のようにゲート電極に与
えられる信号によりソース（あるいはドレイン）電極に
入力された信号を伝達したり、遮断したりするトランジ
スタをパストランジスタという。
【０００６】
【発明が解決しようとする課題】従来の半導体集積回路
は以上のように構成されており、パストランジスタ回路
ＰＴ１を介してインバータ回路ＩＮＶ２またはＩＮＶ４
によって負荷容量ＣＬ１を充放電し、出力端子ＶＯＵＴ
１の論理を決定していた。したがって第１の電源ＶＤＤ
あるいは第２の電源ＧＮＤと出力端子ＶＯＵＴ１との間
にインバータ回路ＩＮＶ２あるいはＩＮＶ４のオン抵抗
とパストランジスタ回路ＰＴ１を構成しているパストラ
ンジスタＭＰ５，ＭＰ６，ＭＮ５，ＭＮ６のオン抵抗が
直列に接続されることになり、負荷容量ＣＬ１を充放電
する経路の抵抗が大きくなり、出力端子ＶＯＵＴ１の論
理が決定されるのが遅いという問題点があった。
【０００７】この発明は上記のような問題点を解消する
ためになされたもので、出力端子に接続される負荷容量
の充放電を高速で行うことができ、半導体集積回路にお
いて高速で動作する論理回路を構成することを目的とす
る。
【０００８】
【課題を解決するための手段】第１の発明に係る半導体
集積回路は、入力信号を入力する入力端子と、制御信号
を入力する制御端子と、前記入力端子に一方電極を接続
し、前記制御端子に制御電極を接続した絶縁ゲート型ト
ランジスタとを有し、前記入力端子から入力された前記
入力信号を前記制御信号に応じて処理するパストランジ
スタ回路と、前記パストランジスタ回路の出力信号に応
じた信号を導出するための出力端子と、前記絶縁ゲート
型トランジスタの他方電極に制御電極を直接接続し、所
定の電位に一方電極を接続し、前記出力端子に他方電極
を接続したバイポーラトランジスタとを有するドライブ
回路とを備えて構成されている。
【０００９】第２の発明に係る半導体集積回路のパスト
ランジスタ回路は、前記入力端子及び前記絶縁ゲート型
トランジスタを複数備え、前記パストランジスタ回路
が、前記制御端子から入力される制御信号に応じて、複
数の前記入力端子から入力された複数の入力信号のいづ
れかを選択的に出力する。
【００１０】第３の発明に係る半導体集積回路のドライ
ブ回路は、前記出力端子にドレイン電極を接続し、前記
所定の電位と異なる他の電位にソース電極を接続し、前
記絶縁ゲート型トランジスタの他方電極から出力される
信号の反転論理をベース電極に入力するＮＭＯＳトラン
ジスタを備え、前記ドライブ回路が有する前記バイポー
ラトランジスタは、前記所定の電位にコレクタ電極を接
続し、前記絶縁ゲート型トランジスタの他方電極にベー
ス電極を直接接続し、前記出力端子にエミッタ電極を接
続したＮＰＮ型バイポーラトランジスタである。
【００１１】第４の発明に係る半導体集積回路のドライ
ブ回路は、前記バイポーラトランジスタを複数備え、複
数の前記バイポーラトランジスタは、第１の電位にコレ
クタ電極を接続し、前記絶縁型トランジスタの他方電極
にベース電極を接続し、前記出力端子にエミッタ電極を
接続した少なくとも一つのＮＰＮ型バイポーラトランジ
スタと、前記第１の電位より低い第２の電位にコレクタ
電極を接続し、前記絶縁型トランジスタの他方電極にベ
ース電極を接続し、前記出力端子にエミッタ電極を接続
した少なくとも一つのＰＮＰ型バイポーラトランジスタ
とを含んで構成されている。
【００１２】第５の発明に係る半導体集積回路のドライ
ブ回路は、前記絶縁ゲート型トランジスタの前記他方電
極に入力端を接続したインバータと、前記インバータの
出力端に制御電極を接続し、前記出力端子に一方電極を
接続し、前記所定の電位と異なる他の電位に他方電極を
接続した、前記バイポーラトランジスタと同一導電型の
他のバイポーラトランジスタとを備えて構成されてい
る。
【００１３】第６の発明に係る半導体集積回路は、前記
パストランジスタ回路の出力信号と異なる論理レベルの
信号を制御電極に入力し、前記所定の電位に一方電極を
接続し、前記出力端子に他方電極を接続したバイポーラ
トランジスタと、出力端子とを有し、入力した前記信号
に応じ前記ドライブ回路とは異なる論理レベルの出力信
号を出力する他のドライブ回路を備えて構成されてい
る。
【００１４】第７の発明に係る半導体集積回路のドライ
ブ回路は、前記所定の電位に一方電極を接続し、前記バ
イポーラトランジスタの制御電極に他方電極を接続し、
前記バイポーラトランジスタのターンオン時にターンオ
ンして前記バイポーラトランジスタの前記制御電極を前
記所定の電位にする絶縁ゲート型トランジスタを備えて
構成されている。
【００１５】第８の発明に係る半導体集積回路のドライ
ブ回路は、前記所定の電位とは異なる他の電位に一方電
極を接続し、前記バイポーラトランジスタの制御電極に
他方電極を接続し、前記バイポーラトランジスタのター
ンオフ時にターンオンし、前記バイポーラトランジスタ
の前記制御電極を前記他の電位にする絶縁ゲート型トラ
ンジスタを備えて構成されている。
【００１６】第９の発明に係る半導体集積回路のドライ
ブ回路は、前記バイポーラトランジスタの前記制御電極
に一方電極を接続し、前記所定の電位に制御電極を接続
し、前記バイポーラトランジスタの前記他方電極に他方
電極を接続した絶縁ゲート型トランジスタを備えて構成
されている。
【００１７】第１０の発明に係る半導体集積回路のドラ
イブ回路は、前記バイポーラトランジスタの前記制御電
極に一方端を接続し、前記バイポーラトランジスタの前
記他方電極に他方端を接続した電圧降下手段を備えて構
成されている。
【００１８】
【作用】第１の発明におけるパストランジスタ回路の絶
縁ゲート型トランジスタは、制御信号に応じて入力端子
から入力された入力信号をドライブ回路のバイポーラト
ランジスタの制御電極に直接入力する。バイポーラトラ
ンジスタは入力された信号に応じてオンすることによ
り、所定の電位に接続した一方電極から他方電極を通し
て電流を流して短時間で出力端子を所定の電位にするこ
とができる。
【００１９】第２の発明におけるパストランジスタ回路
は、制御信号に応じて複数の入力端子からそれぞれ入力
される複数の入力信号のいずれかを選択的に出力し、ド
ライブ回路のバイポーラトランジスタの制御電極には、
その選択された信号を直接入力する。バイポーラトラン
ジスタは入力された信号に応じてオンすることにより、
所定の電位に接続した一方電極から他方電極を通して電
流を流して短時間で出力端子を所定の電位にすることが
できる。
【００２０】第３の発明におけるドライブ回路のＮＭＯ
Ｓトランジスタは、制御電極に絶縁ゲート型トランジス
タの他方電極から出力される信号の反転論理入力するこ
とにより、ＮＰＮ型バイポーラトランジスタとはオン、
オフの動作が逆になる。従って、ＮＰＮ型バイポーラト
ランジスタは入力された信号に応じてオンすると、ＮＭ
ＯＳトランジスタはオフし、所定の電位に接続したＮＰ
Ｎ型バイポーラトランジスタの一方電極から他方電極を
通して電流を流して短時間で出力端子を所定の電位にす
ることができる。ＮＰＮ型バイポーラトランジスタがオ
フしたときには、ＮＭＯＳトランジスタがオンして出力
端子を他の電位にすることができる。
【００２１】第４の発明におけるドライブ回路は、パス
トランジスタ回路の絶縁ゲート型トランジスタの他方端
より出力される信号に応じて、ＮＰＮ型バイポーラトラ
ンジスタがオンすると、ＮＰＮ型バイポーラトランジス
タにより出力端子を短時間で第１の電位にすることがで
きる。同様に、ドライブ回路は、パストランジスタ回路
の絶縁ゲート型トランジスタの他方端より出力される信
号に応じて、ＰＮＰ型バイポーラトランジスタがオンす
ると、ＰＮＰ型バイポーラトランジスタにより出力端子
を短時間で第２の電位にすることができる。
【００２２】第５の発明におけるドライブ回路は、パス
トランジスタ回路の絶縁ゲート型トランジスタの他方端
より出力される信号に応じて、バイポーラトランジスタ
がオンすると、このバイポーラトランジスタにより出力
端子を短時間で所定の電位にすることができる。同様
に、ドライブ回路は、パストランジスタ回路の絶縁ゲー
ト型トランジスタの他方端より出力される信号に応じ
て、他のバイポーラトランジスタがオンすると、他のバ
イポーラトランジスタにより出力端子を短時間で他の電
位にすることができる。
【００２３】第６の発明における他のドライブ回路は、
パストランジスタ回路の出力信号と異なる論理レベルの
信号、例えば２値論理であればパストランジスタ回路の
出力信号がハイレベルであればロウレベル、逆にロウレ
ベルであればハイレベルの信号を入力し、入力した信号
の論理レベルに応じて、前記ドライブ回路とは異なる論
理レベルの出力信号を出力することができる。
【００２４】第７の発明におけるドライブ回路のバイポ
ーラトランジスタは、パストランジスタ回路の絶縁ゲー
ト型トランジスタの他方端より出力される信号に応じ
て、バイポーラトランジスタがオンして出力端子を所定
の電位にする。ところが絶縁ゲート型トランジスタの影
響で所定の電位にすることができない場合があるが、Ｍ
ＯＳトランジスタによりその影響を取り除き、出力端子
の電位を所定の電位にすることができる。
【００２５】第８の発明におけるドライブ回路は、パス
トランジスタ回路の絶縁ゲート型トランジスタの他方端
より出力される信号に応じて、バイポーラトランジスタ
がオフすると、出力端子は所定の電位とは異なる他の電
位にすることができる。ところが絶縁ゲート型トランジ
スタの影響で他の電位にすることができない場合がある
が、ＭＯＳトランジスタによりその影響を取り除き、出
力端子の電位を他の電位にすることができる。
【００２６】第９の発明におけるドライブ回路の絶縁ゲ
ート型トランジスタは、バイポーラトランジスタがオン
したとき、オンすることにより、バイポーラトランジス
タの制御電極と他方電極を同一電位にすることができ、
出力端子の電位を所定の電位に近づけることができる。
【００２７】第１０の発明におけるドライブ回路の電圧
降下手段は、バイポーラトランジスタがオンしたとき、
バイポーラトランジスタの制御電極と他方電極を同一電
位にすることができ、バイポーラトランジスタのベース
・エミッタ間電圧の影響を緩和して出力端子の電位を所
定の電位に近づけることができる。
【００２８】
【実施例】以下、この発明の第１実施例による半導体集
積回路を図について説明する。図１は、この発明の第１
実施例による２入力セレクタ回路の構成を示す回路図で
ある。図１においてＭＰ１〜ＭＰ８はＰＭＯＳトランジ
スタ、ＭＮ１〜ＭＮ９はＮＭＯＳトランジスタ、ＢＮ１
は第１のＮＰＮ型バイポーラトランジスタ、ＶＩ１は第
１の入力端子、ＶＩ２は第２の入力端子、ＶＩ３は第３
の入力端子、ＶＩ４は第４の入力端子、ＶＯＵＴ１は第
１の出力端子を示す。ＶＤＤは第１の電源で５．０Ｖ、
ＧＮＤは第２の電源で０Ｖを示す。ＣＬ１は第１の負荷
容量を示す。ここでＰＭＯＳトランジスタＭＰ１とＮＭ
ＯＳトランジスタＭＮ１は第１のインバータ回路ＩＮＶ
１を、ＰＭＯＳトランジスタＭＰ２とＮＭＯＳトランジ
スタＭＮ２は第２のインバータ回路ＩＮＶ２を構成して
おり、入力端子ＶＩ１に入力される信号のバッファ回路
として働く。同様にＰＭＯＳトランジスタＭＰ３とＮＭ
ＯＳトランジスタＭＮ３は第３のインバータ回路ＩＮＶ
３を、ＰＭＯＳトランジスタＭＰ４とＮＭＯＳトランジ
スタＭＮ４は第４のインバータ回路ＩＮＶ４を構成して
おり、入力端子ＶＩ２に入力される信号のバッファ回路
として働く。ＰＭＯＳトランジスタＭＰ５，ＭＰ６とＮ
ＭＯＳトランジスタＭＮ５，ＭＮ６でパストランジスタ
回路ＰＴ１を、ＰＭＯＳトランジスタＭＰ７，ＭＰ８と
ＮＭＯＳトランジスタＭＮ７，ＭＮ８でパストランジス
タ回路ＰＴ２を構成している。ＮＰＮ型バイポーラトラ
ンジスタＢＮ１とＮＭＯＳトランジスタＭＮ９とでドラ
イブ回路を構成しており、パストランジスタ回路ＰＴ１
のＮＭＯＳトランジスタＭＮ５，ＭＮ６及びＰＭＯＳト
ランジスタＭＰ５，ＭＰ６のドレインもしくはソースは
ドライブ回路を構成しているＮＰＮ型バイポーラトラン
ジスタＢＮ１のベース電極に接続している。
【００２９】次に図１に示した２入力セレクタ回路の動
作について説明する。ハイレベルの信号は５．０Ｖの電
圧を、ロウレベルの信号は０Ｖの電圧を与えるものと
し、ハイレベルの論理とロウレベルの論理のしきい値を
２．５Ｖとする。また第４の入力端子ＶＩ４には第３の
入力端子ＶＩ３に与える信号の反転論理を与えるものと
する。ＰＭＯＳトランジスタＭＰ１〜ＭＰ８はしきい値
電圧を−０．５Ｖとし、ソース電極に比べてゲート電極
の電圧が０．５Ｖより低ければオンするものとする。ま
たＮＭＯＳトランジスタＭＮ１〜ＭＮ９はしきい値電圧
を０．５Ｖとし、ソース電極に比べてゲート電極の電圧
が０．５Ｖより高ければオンするものとする。ＮＰＮ型
バイポーラトランジスタＢＮ１はベース電極の電圧がエ
ミッタ電極の電圧より０．８Ｖ高ければオンするものと
する。
【００３０】第３の入力端子ＶＩ３にロウレベルの信号
を与えたとき、ＮＭＯＳトランジスタＭＮ５とＭＮ７は
オフし、また第４の入力端子ＶＩ４にはハイレベルの信
号が与えられているためＰＭＯＳトランジスタＭＰ５と
ＭＰ７もオフする。一方ＰＭＯＳトランジスタＭＰ６，
ＭＰ８およびＮＭＯＳトランジスタＭＮ６，ＭＮ８はオ
ンする。
【００３１】このとき入力端子ＶＩ２に与えられた信号
がハイレベルであればＰＭＯＳトランジスタＭＰ３がオ
フし、ＮＭＯＳトランジスタＭＮ３がオンし、インバー
タ回路ＩＮＶ３の出力はロウレベルになり、ＰＭＯＳト
ランジスタＭＰ８およびＮＭＯＳトランジスタＭＮ８を
介してＮＭＯＳトランジスタＭＮ９のゲート電極はロウ
レベルになる。インバータ回路ＩＮＶ４の入力はロウレ
ベルであるためＮＭＯＳトランジスタＭＮ４はオフし、
ＰＭＯＳトランジスタＭＰ４がオンしてＰＭＯＳトラン
ジスタＭＰ６およびＮＭＯＳトランジスタＭＮ６を介し
てＮＰＮ型バイポーラトランジスタＢＮ１のベース電極
はハイレベルになる。ＮＭＯＳトランジスタＭＮ９のゲ
ート電極はロウレベルであるためオフし、ＮＰＮ型バイ
ポーラトランジスタＢＮ１はベース電極がハイレベルで
あるためオンし、出力端子ＶＯＵＴ１の負荷容量ＣＬ１
を電源ＶＤＤ（５．０Ｖ）からバイポーラトランジスタ
のベース・エミッタ間電圧（〜０．８Ｖ）低い電圧であ
る４．２Ｖまで高速に充電する。したがって出力端子Ｖ
ＯＵＴ１はハイレベルになる。
【００３２】また、このとき入力端子ＶＩ２に与えられ
た信号がロウレベルであれば、ＰＭＯＳトランジスタＭ
Ｐ３がオンし、ＮＭＯＳトランジスタＭＮ３がオフし、
インバータ回路ＩＮＶ３の出力はハイレベルになり、Ｐ
ＭＯＳトランジスタＭＰ８およびＮＭＯＳトランジスタ
ＭＮ８を介してＮＭＯＳトランジスタＭＮ９のゲート電
極はハイレベルになる。インバータ回路ＩＮＶ４の入力
はハイレベルであるため、ＰＭＯＳトランジスタＭＰ４
はオフし、ＮＭＯＳトランジスタＭＮ４がオンして、Ｐ
ＭＯＳトランジスタＭＰ６およびＮＭＯＳトランジスタ
ＭＮ６を介してＮＰＮ型バイポーラトランジスタＢＮ１
のベース電極はロウレベルになる。ＮＭＯＳトランジス
タＭＮ９はゲート電極がハイレベルであるためオンし、
ＮＰＮ型バイポーラトランジスタＢＮ１はベース電極が
ロウレベルであるためオフし、出力端子ＶＯＵＴ１の負
荷容量ＣＬ１を０Ｖまで高速に放電する。したがって出
力端子ＶＯＵＴ１はロウレベルになる。
【００３３】次いで、第３の入力端子ＶＩ３にハイレベ
ルの信号を与えたとき、ＮＭＯＳトランジスタＭＮ６，
ＭＮ８はオンし、また第４の入力端子ＶＩ４にはロウレ
ベルの信号が与えられるため、ＰＭＯＳトランジスタＭ
Ｐ６，ＭＰ８もオフする。一方ＮＭＯＳトランジスタＭ
Ｎ５，ＭＮ７およびＰＭＯＳトランジスタＭＰ５，ＭＰ
７はオンする。
【００３４】このとき入力端子ＶＩ１に与えられた信号
がハイレベルであればＰＭＯＳトランジスタＭＰ１がオ
フし、ＮＭＯＳトランジスタＭＮ１がオンし、インバー
タ回路ＩＮＶ１の出力はロウレベルになり、ＰＭＯＳト
ランジスタＭＰ７およびＮＭＯＳトランジスタＭＮ７を
介してＮＭＯＳトランジスタＭＮ９のゲート電極はロウ
レベルになる。インバータ回路ＩＮＶ２の入力がロウレ
ベルであるため、ＮＭＯＳトランジスタＭＮ２はオフ
し、ＰＭＯＳトランジスタＭＰ２がオンして、ＰＭＯＳ
トランジスタＭＰ５およびＮＭＯＳトランジスタＭＮ５
を介してＮＰＮ型バイポーラトランジスタＢＮ１のベー
ス電極はハイレベルになる。ＮＭＯＳトランジスタＭＮ
９はゲート電極がロウレベルであるためオフし、ＮＰＮ
型バイポーラトランジスタＢＮ１はベース電極がハイレ
ベルであるためオンし、出力端子ＶＯＵＴ１の負荷容量
ＣＬ１を電源ＶＤＤ（３．０Ｖ）からバイポーラトラン
ジスタのベース・エミッタ間電圧（〜０．８Ｖ）低い電
圧である４．２Ｖまで高速に充電する。したがって出力
端子ＶＯＵＴ１はハイレベルになる。
【００３５】また、このとき入力端子ＶＩに与えられた
信号がロウレベルであれば、ＰＭＯＳトランジスタＭＰ
１がオンし、ＮＭＯＳトランジスタＭＮ１がオフし、イ
ンバータ回路ＩＮＶ１の出力はハイレベルになり、ＰＭ
ＯＳトランジスタＭＰ７およびＮＭＯＳトランジスタＭ
Ｎ７を介してＮＭＯＳトランジスタＭＮ９のゲート端子
はハイレベルになる。インバータ回路ＩＮＶ２の入力は
ハイレベルであるため、ＰＭＯＳトランジスタＭＰ２は
オフし、ＮＭＯＳトランジスタＭＮ２がオンして、ＰＭ
ＯＳトランジスタＭＰ５およびＮＭＯＳトランジスタＭ
Ｎ５を介してＮＰＮ型バイポーラトランジスタＢＮ１の
ベース電極はロウレベルになる。ＮＭＯＳトランジスタ
ＭＮ９はゲート電極がハイレベルであるためオンし、Ｎ
ＰＮ型バイポーラトランジスタＢＮ１はベース電極がロ
ウレベルであるためオフし、出力端子ＶＯＵＴ１の負荷
容量ＣＬ１を０Ｖまで高速に放電する。したがって出力
端子ＶＯＵＴ１はロウレベルになる。
【００３６】図１に示したセレクタ回路では、第３の入
力端子ＶＩ３に与えられる制御信号により、入力端子Ｖ
Ｉ１に与えられた信号と入力端子ＶＩ２に与えられた信
号のいずれかを選択して出力する２入力セレクタ回路を
構成している。ＮＰＮ型バイポーラトランジスタＢＮ１
のベース電極とＮＭＯＳトランジスタＭＮ９のゲート電
極、すなわちパストランジスタ回路ＰＴ１の出力とパス
トランジスタ回路ＰＴ２の出力は、常に相補の信号が出
力されるように回路は構成されている。パストランジス
タ回路ＰＴ１あるいはパストランジスタ回路ＰＴ２を介
してインバータ回路ＩＮＶ２，ＩＮＶ２が駆動するの
は、ＮＰＮ型バイポーラトランジスタＢＮ１とＮＭＯＳ
トランジスタＭＮ９のみであり、出力端子ＶＯＵＴ１の
負荷容量ＣＬ１を充放電するのはＮＰＮ型バイポーラト
ランジスタＢＮ１とＮＭＯＳトランジスタＭＮ９であ
る。
【００３７】次に、この発明の第２実施例による半導体
集積回路を図について説明する。図２はこの発明の第２
実施例による２入力セレクタ回路の構成を示す回路図で
ある。図２において、ＭＰ１〜ＭＰ４はＰＭＯＳトラン
ジスタ、ＭＮ１〜ＭＮ９はＮＭＯＳトランジスタ、ＢＮ
１は第１のＮＰＮ型バイポーラトランジスタ、ＶＩ１は
第１の入力端子、ＶＩ２は第２の入力端子、ＶＩ３は第
３の入力端子、ＶＩ４は第４の入力端子、ＶＯＵＴ１は
第１の出力端子を示す。ＶＤＤは第１の電源で５．０
Ｖ、ＧＮＤは第２の電源で０Ｖを示す。ＣＬ１は第１の
負荷容量を示す。ここでＰＭＯＳトランジスタＭＰ１と
ＮＭＯＳトランジスタＭＮ１は第１のインバータ回路Ｉ
ＮＶ１を、ＰＭＯＳトランジスタＭＰ２とＮＭＯＳトラ
ンジスタＭＮ２は第２のインバータ回路ＩＮＶ２を構成
しており入力端子ＶＩ１に入力される信号のバッファ回
路として働く。同様にＰＭＯＳトランジスタＭＰ３とＮ
ＭＯＳトランジスタＭＮ３は第３のインバータ回路ＩＮ
Ｖ３を、ＰＭＯＳトランジスタＭＰ４とＮＭＯＳトラン
ジスタＭＮ４は第４のインバータ回路ＩＮＶ４を構成し
ておりＶＩ２に入力される信号のバッファ回路として働
く。ＮＭＯＳトランジスタＭＮ５〜ＭＮ６でパストラン
ジスタ回路ＰＴ３を、ＮＭＯＳトランジスタＭＮ７〜Ｍ
Ｎ８でパストランジスタ回路ＰＴ４を構成している。Ｎ
ＰＮ型バイポーラトランジスタＢＮ１とＮＭＯＳトラン
ジスタＭＮ９とでドライブ回路を構成しており、パスト
ランジスタ回路ＰＴ３のＮＭＯＳトランジスタＭＮ５及
びＮＭＯＳトランジスタＭＮ６のドレインもしくはソー
スはドライブ回路を構成しているＮＰＮ型バイポーラト
ランジスタＢＮ１のベース電極に接続している。
【００３８】次に図２に示したセレクタ回路の動作につ
いて説明する。ハイレベルの信号は５．０Ｖの電圧をロ
ウレベルの信号は０Ｖの電圧を与えるものとし、ハイレ
ベルの論理とロウレベルの論理のしきい値を２．５Ｖと
する。また第４の入力端子ＶＩ４には第３の入力端子Ｖ
Ｉ３に与える信号の反転信号を与えるものとする。ＰＭ
ＯＳトランジスタＭＰ１〜ＭＰ４はしきい値電圧を−
０．５Ｖとし、ソース電極に比べてゲート電極の電圧が
０．５Ｖより低ければオンするものとする。またＮＭＯ
ＳトランジスタＭＮ１〜ＭＮ９はしきい値電圧を０．５
Ｖとし、ソース電極に比べてゲート電極の電圧が０．５
Ｖより高ければオンするものとする。ＮＰＮ型バイポー
ラトランジスタＢＮ１はベース電極の電圧がエミッタ電
極の電圧より０．８Ｖ高ければオンするものとする。
【００３９】第３の入力端子ＶＩ３にロウレベルの信号
を与えたとき、ＮＭＯＳトランジスタＭＮ５，ＭＮ７は
オフし、第４の入力端子ＶＩ４にはハイレベルの信号が
与えられるため、ＮＭＯＳトランジスタＭＮ６，ＭＮ８
はオンする。このとき入力端子ＶＩ２に与えられた信号
がハイレベルであればＰＭＯＳトランジスタＭＰ３がオ
フし、ＮＭＯＳトランジスタＭＮ３がオンし、インバー
タ回路ＩＮＶ３の出力はロウレベルになり、ＮＭＯＳト
ランジスタＭＮ８を介してＮＭＯＳトランジスタＭＮ９
のゲート電極はロウレベルになる。インバータ回路ＩＮ
Ｖ４の入力はロウレベルであるため、ＰＭＯＳトランジ
スタＭＰ４はオンしＮＭＯＳトランジスタＭＮ４はオフ
し、ＮＭＯＳトランジスタＭＮ６を介してＮＰＮ型バイ
ポーラトランジスタＢＮ１のベース電極は電源ＶＤＤ
（５．０Ｖ）よりＮＭＯＳトランジスタＭＮ６のしきい
値電圧である０．５Ｖ低い４．５Ｖの電圧、すなわちハ
イレベルになる。ＮＭＯＳトランジスタＭＮ９はゲート
電極がロウレベルであるためオフし、ＮＰＮ型バイポー
ラトランジスタＢＮ１はベース電極がハイレベルである
ためオンし、出力端子ＶＯＵＴ１の負荷容量ＣＬ１をバ
イポーラトランジスタＢＮ１のベース電極の電位よりベ
ース・エミッタ間電圧（〜０．８Ｖ）低い電圧である
３．７Ｖまで高速に充電する。したがって出力端子ＶＯ
ＵＴ１はハイレベルになる。入力端子ＶＩ２に与えられ
た信号がロウレベルであれば、ＰＭＯＳトランジスタＭ
Ｐ３がオンし、ＮＭＯＳトランジスタＭＮ３がオフし、
インバータ回路ＩＮＶ３の出力はハイレベルになり、Ｎ
ＭＯＳトランジスタＭＮ８を介してＮＭＯＳトランジス
タＭＮ９のゲート電極は電源（５．０Ｖ）よりＮＭＯＳ
トランジスタＭＮ８のしきい値である０．５Ｖ低い４．
５Ｖの電圧、すなわちハイレベルになる。インバータ回
路ＩＮＶ４の入力はハイレベルであるため、ＰＭＯＳト
ランジスタＭＰ４はオフし、ＮＭＯＳトランジスタＭＮ
４がオンして、ＮＭＯＳトランジスタＭＮ６を介してＮ
ＰＮ型バイポーラトランジスタＢＮ１のベース電極はロ
ウレベルになる。ＮＭＯＳトランジスタＭＮ９はゲート
電極がハイレベルであるためオンし、ＮＰＮ型バイポー
ラトランジスタＢＮ１はベース電極がロウレベルである
ためオフし、出力端子ＶＯＵＴ１の負荷容量ＣＬ１を０
Ｖまで高速に放電する。したがって出力端子ＶＯＵＴ１
はロウレベルになる。
【００４０】第３の入力端子ＶＩ３にハイレベルの信号
を与えたとき、ＮＭＯＳトランジスタＭＮ５，ＭＮ７は
オンし、また第４の入力端子ＶＩ４にはロウレベルの信
号が与えられるためＮＭＯＳトランジスタＭＮ６，ＭＮ
８はオフする。このとき入力端子ＶＩ１に与えられた信
号がハイレベルであればＰＭＯＳトランジスタＭＰ１が
オフし、ＮＭＯＳトランジスタＭＮ１がオンしインバー
タ回路ＩＮＶ１の出力はロウレベルになり、ＮＭＯＳト
ランジスタＭＮ７を介してＮＭＯＳトランジスタＭＮ９
のゲート電極はロウレベルになる。インバータ回路ＩＮ
Ｖ２の入力はロウレベルであるため、ＮＭＯＳトランジ
スタＭＮ２はオフし、ＰＭＯＳトランジスタＭＰ２がオ
ンして、ＮＭＯＳトランジスタＭＮ５を介してＮＰＮ型
バイポーラトランジスタＢＮ１のベース電極は電源ＶＤ
Ｄ（５．０Ｖ）よりＮＭＯＳトランジスタＭＮ５のしき
い値電圧である０．５Ｖ低い４．５Ｖの電圧、すなわち
ハイレベルになる。ＮＭＯＳトランジスタＭＮ９はゲー
ト電極がロウレベルであるためオフし、ＮＰＮ型バイポ
ーラトランジスタＢＮ１はベース電極がハイレベルであ
るためオンし、出力端子ＶＯＵＴ１の負荷容量ＣＬ１を
バイポーラトランジスタＢＮ１のベース電極の電位より
ベース・エミッタ間電圧（〜０．８Ｖ）低い電圧である
３．７Ｖまで高速に充電する。したがって出力端子ＶＯ
ＵＴ１はハイレベルになる。
【００４１】またこのとき、入力端子ＶＩ２に与えられ
た信号がロウレベルであればＰＭＯＳトランジスタＭＰ
１がオンし、ＮＭＯＳトランジスタＭＮ１がオフし、イ
ンバータ回路ＩＮＶ１の出力はハイレベルになり、ＮＭ
ＯＳトランジスタＭＮ７を介してＮＭＯＳトランジスタ
ＭＮ９のゲート電極は電源ＶＤＤ（５．０Ｖ）よりＮＭ
ＯＳトランジスタＭＮ７のしきい値である０．５Ｖ低い
４．５Ｖの電圧、すなわちハイレベルになる。インバー
タ回路ＩＮＶ２の入力はハイレベルであるためＰＭＯＳ
トランジスタＭＰ２はオフし、ＮＭＯＳトランジスタＭ
Ｎ２がオンしてＮＭＯＳトランジスタＭＮ５を介してＮ
ＰＮ型バイポーラトランジスタＢＮ１のベース電極はロ
ウレベルになる。ＮＭＯＳトランジスタＭＮ９はゲート
電極がハイレベルであるためオンし、ＮＰＮ型バイポー
ラトランジスタＢＮ１はベース電極がロウレベルである
ためオフし、出力端子ＶＯＵＴ１の負荷容量ＣＬ１を０
Ｖまで高速に放電する。したがって出力端子ＶＯＵＴ１
はロウレベルになる。
【００４２】図２に示した２入力セレクタ回路では、第
３の入力端子ＶＩ３に与えられる信号により、入力端子
ＶＩ１に与えられた信号と入力端子ＶＩ２に与えられた
信号のいずれかを選択して出力する２入力セレクタ回路
を構成している。第１実施例の論理回路においてパスト
ランジスタ回路をＮＭＯＳトランジスタのみで構成した
ものである。第１実施例と同様にＮＰＮ型バイポーラト
ランジスタＢＮ１のベース電極とＮＭＯＳトランジスタ
ＭＮ９のゲート電極、すなわちパストランジスタ回路Ｐ
Ｔ３の出力とパストランジスタ回路ＰＴ４の出力は、常
に相補の信号が出力されるように回路は構成されてい
る。パストランジスタ回路ＰＴ３あるいはパストランジ
スタ回路ＰＴ４を介してインバータ回路ＩＮＶ２とＩＮ
Ｖ４が駆動するのはＮＰＮ型バイポーラトランジスタＢ
Ｎ１とＮＭＯＳトランジスタＭＮ９のみであり、出力端
子ＶＯＵＴ１の負荷容量ＣＬ１を充放電するのはＮＰＮ
型バイポーラトランジスタＢＮ１とＮＭＯＳトランジス
タＭＮ９である。なお、パストランジスタ回路ＰＴ１，
ＰＴ２とは異なり、パストランジスタ回路ＰＴ３，ＰＴ
４はＮＭＯＳトランジスタＭＮ５〜ＭＮ８のみで構成さ
れている。そのため、ＮＰＮ型バイポーラトランジスタ
ＢＮ１のベース電極及びＮＭＯＳトランジスタＭＮ９の
ゲート電極に入力されるハイレベルの信号は、ＮＭＯＳ
トランジスタＭＮ５〜ＭＮ８の閾値電圧である０．５Ｖ
低い電圧である４．５Ｖの信号となって伝達される。従
って、ＮＰＮ型バイポーラトランジスタＢＮ１がターン
オフする場合は、ベース電圧は４．５Ｖから下がりはじ
めるため、第１実施例と比較してＮＰＮ型バイポーラト
ランジスタＢＮ１のターンオフ時間は短くなり、２入力
セレクタ回路をより高速に動作させることが可能にな
る。
【００４３】次に、この発明の第３実施例による半導体
集積回路を図について説明する。図３はこの発明の第３
実施例による２入力セレクタ回路の構成を示す回路図で
ある。図３において、ＭＰ１〜ＭＰ８はＰＭＯＳトラン
ジスタ、ＭＮ１〜ＭＮ９はＮＭＯＳトランジスタ、ＢＮ
１は第１のＮＰＮ型バイポーラトランジスタ、ＶＩ１は
第１の入力端子、ＶＩ２は第２の入力端子、ＶＩ３は第
３の入力端子、ＶＯＵＴ１は第１の出力端子を示す。Ｖ
ＤＤは第１の電源で５．０Ｖ、ＧＮＤは第２の電源で０
Ｖを示す。ＣＬ１は第１の負荷容量を示す。ここでＰＭ
ＯＳトランジスタＭＰ１とＮＭＯＳトランジスタＭＮ１
は第１のインバータ回路ＩＮＶ１を、ＰＭＯＳトランジ
スタＭＰ２とＮＭＯＳトランジスタＭＮ２は第２のイン
バータ回路ＩＮＶ２を構成しており、入力端子ＶＩ１に
入力される信号のバッファ回路として働く。同様にＰＭ
ＯＳトランジスタＭＰ３とＮＭＯＳトランジスタＭＮ３
は第３のインバータ回路ＩＮＶ３を、ＰＭＯＳトランジ
スタＭＰ４とＮＭＯＳトランジスタＭＮ４は第４のイン
バータ回路ＩＮＶ４を構成しており、入力端子ＶＩ２に
入力される信号のバッファ回路として働く。ＰＭＯＳト
ランジスタＭＰ６とＮＭＯＳトランジスタＭＮ５でパス
トランジスタ回路ＰＴ５を、ＰＭＯＳトランジスタＭＰ
８とＮＭＯＳトランジスタＭＮ７でパストランジスタ回
路ＰＴ６を構成している。ＮＰＮ型バイポーラトランジ
スタＢＮ１とＮＭＯＳトランジスタＭＮ９とでドライブ
回路を構成しており、パストランジスタ回路ＰＴ５のＮ
ＭＯＳトランジスタＭＮ５及びＰＭＯＳトランジスタＭ
Ｐ６のドレインもしくはソースはドライブ回路を構成し
ているＮＰＮ型バイポーラトランジスタＢＮ１のベース
電極に接続している。
【００４４】次に図３に示した２入力セレクタ回路の動
作について説明する。ハイレベルの信号は５．０Ｖの電
圧をロウレベルの信号は０Ｖの電圧を与えるものとし、
ハイレベルの論理とロウレベルの論理のしきい値を２．
５Ｖとする。ＰＭＯＳトランジスタＭＰ１〜ＭＰ４，Ｍ
Ｐ６，ＭＰ８はしきい値電圧を−０．５Ｖとし、ソース
電極に比べてゲート電極の電圧が０．５Ｖより低ければ
オンするものとする。またＮＭＯＳトランジスタＭＮ１
〜ＭＮ４，ＭＮ５，ＭＮ７はしきい値電圧を０．５Ｖと
し、ソース電極に比べてゲート電極の電圧が０．５Ｖよ
り高ければオンするものとする。ＮＰＮ型バイポーラト
ランジスタはベース電極の電圧がエミッタ電極の電圧よ
り０．８Ｖ高ければオンするものとする。
【００４５】第３の入力端子ＶＩ３にロウレベルの信号
を与えたとき、ＮＭＯＳトランジスタＭＮ５，ＭＮ７は
オフし、ＰＭＯＳトランジスタＭＰ６，ＭＰ８はオンす
る。このとき入力端子ＶＩ２に与えられた信号がハイレ
ベルであれば、ＰＭＯＳトランジスタＭＰ３がオフし、
ＮＭＯＳトランジスタＭＮ３がオンし、インバータ回路
ＩＮＶ３の出力はロウレベルになり、ＰＭＯＳトランジ
スタＭＰ８を介してＮＭＯＳトランジスタＭＮ９のゲー
ト電極は０ＶよりＰＭＯＳトランジスタＭＰ８のしきい
値電圧である０．５Ｖ高い電圧である０．５Ｖになる。
インバータ回路ＩＮＶ４の入力はロウレベルであるた
め、ＰＭＯＳトランジスタＭＰ４はオンし、ＮＭＯＳト
ランジスタＭＮ４はオフし、ＰＭＯＳトランジスタＭＰ
６を介してＮＰＮ型バイポーラトランジスタＢＮ１のベ
ース電極はハイレベルになる。ＮＭＯＳトランジスタＭ
Ｎ９のゲート電極は０．５Ｖであるためオフし、ＮＰＮ
型バイポーラトランジスタＢＮ１のベース電極の電位よ
りベース・エミッタ間電圧（〜０．８Ｖ）低い電圧であ
る４．２Ｖまで高速に充電する。したがって出力端子Ｖ
ＯＵＴ１はハイレベルになる。
【００４６】またこのとき、入力端子ＶＩ２に与えられ
た信号がロウレベルであれば、ＰＭＯＳトランジスタＭ
Ｐ３がオンし、ＮＭＯＳトランジスタＭＮ３がオフし、
インバータ回路ＩＮＶ３の出力はハイレベルになり、Ｎ
ＭＯＳトランジスタＭＮ８を介してＮＭＯＳトランジス
タＭＮ９のゲート電極はハイレベルになる。インバータ
回路ＩＮＶ４の入力はハイレベルであるため、ＰＭＯＳ
トランジスタＭＰ４はオフし、ＮＭＯＳトランジスタＭ
Ｎ４がオンして、ＮＭＯＳトランジスタＭＮ６を介して
ＮＰＮ型バイポーラトランジスタＢＮ１のベース電極は
０．５Ｖになる。ＮＭＯＳトランジスタＭＮ９はゲート
電極がハイレベルであるためオンし、ＮＰＮ型バイポー
ラトランジスタＢＮ１はベース電極が０．５Ｖであるた
めオフし、出力端子ＶＯＵＴ１の負荷容量ＣＬ１を０Ｖ
まで高速に放電する。したがって出力端子ＶＯＵＴ１は
ロウレベルになる。
【００４７】第３の入力端子ＶＩ３にハイレベルの信号
を与えたとき、ＮＭＯＳトランジスタＭＮ５とＭＮ７は
オンし、ＰＭＯＳトランジスタＭＰ６とＭＮ８はオフす
る。このとき入力端子ＶＩ１に与えられた信号がハイレ
ベルであれば、ＰＭＯＳトランジスタＭＰ１がオフし、
ＮＭＯＳトランジスタＭＮ１がオンし、インバータ回路
ＩＮＶ１の出力はロウレベルになり、ＮＭＯＳトランジ
スタＭＮ７を介してＮＭＯＳトランジスタＭＮ９のゲー
ト電極はロウレベルになる。インバータ回路ＩＮＶ２の
入力はロウレベルであるため、ＮＭＯＳトランジスタＭ
Ｎ２はオフし、ＰＭＯＳトランジスタＭＰ２がオンし
て、ＮＭＯＳトランジスタＭＮ５を介してＮＰＮ型バイ
ポーラトランジスタＢＮ１のベース電極は電源ＶＤＤ
（５．０Ｖ）よりＮＭＯＳトランジスタＭＮ５のしきい
値電圧である０．５Ｖ低い４．５Ｖの電圧になる。すな
わちハイレベルになる。ＮＭＯＳトランジスタＭＮ９の
ゲート電極はロウレベルであるためオフし、ＮＰＮ型バ
イポーラトランジスタＢＮ１のベース電極はハイレベル
であるためオンし、出力端子ＶＯＵＴ１の負荷容量ＣＬ
１をバイポーラトランジスタＢＮ１のベース電極の電位
よりベース・エミッタ間電圧（〜０．８Ｖ）低い電圧で
ある３．７Ｖまで高速に充電する。したがって出力端子
ＶＯＵＴ１はハイレベルになる。入力端子ＶＩ１に与え
られた信号がロウレベルであればＰＭＯＳトランジスタ
ＭＰ１がオンし、ＮＭＯＳトランジスタＭＮ１がオフ
し、インバータ回路ＩＮＶ１の出力はハイレベルにな
り、ＮＭＯＳトランジスタＭＮ７を介してＮＭＯＳトラ
ンジスタＭＮ９のゲート電極は電源（５．０Ｖ）よりＮ
ＭＯＳトランジスタＭＮ８のしきい値である０．５Ｖ低
い４．５Ｖの電圧になる。すなわちハイレベルになる。
インバータ回路ＩＮＶ２の入力はハイレベルであるため
ＰＭＯＳトランジスタＭＰ２はオフし、ＮＭＯＳトラン
ジスタＭＮ２がオンして、ＮＭＯＳトランジスタＭＮ５
を介してＮＰＮ型バイポーラトランジスタＢＮ１のベー
ス電極はロウレベルになる。ＮＭＯＳトランジスタＭＮ
９はゲート電極がハイレベルであるためオンし、ＮＰＮ
型バイポーラトランジスタＢＮ１のベース電極はロウレ
ベルであるためオフし、出力端子ＶＯＵＴ１の負荷容量
ＣＬ１を０Ｖまで高速に放電する。したがって出力端子
ＶＯＵＴ１はロウレベルになる。
【００４８】図３に示した２入力セレクタ回路では、第
３の入力端子ＶＩ３に与えられる信号により、入力端子
ＶＩ１に与えられた信号と入力端子ＶＩ２に与えられた
信号のいずれかを選択して出力する２入力セレクタ回路
を構成している。第３実施例の論理回路は、第１実施例
１の論理回路においてパストランジスタ回路をＮＭＯＳ
トランジスタとＰＭＯＳトランジスタで構成したもので
ある。第１実施例と同様にＮＰＮ型バイポーラトランジ
スタＢＮ１のベース電極とＮＭＯＳトランジスタＭＮ９
のゲート電極、すなわちパストランジスタ回路ＰＴ５の
出力とパストランジスタ回路ＰＴ６の出力は、常に相補
の信号が出力されるように回路は構成されている。パス
トランジスタ回路ＰＴ５あるいはパストランジスタ回路
ＰＴ６を介してインバータ回路ＩＮＶ２，ＩＮＶ２が駆
動するのはＮＰＮ型バイポーラトランジスタＢＮ１とＮ
ＭＯＳトランジスタＭＮ９のみであり、出力端子ＶＯＵ
Ｔ１の負荷容量ＣＬ１を充放電するのはＮＰＮ型バイポ
ーラトランジスタＢＮ１とＮＭＯＳトランジスタＭＮ９
である。
【００４９】次に、この発明の第４実施例による半導体
集積回路を図について説明する。図４はこの発明の第４
実施例による３入力セレクタ回路の構成を示す回路図で
ある。図４は第２実施例の２入力セレクタ回路を３入力
に拡張した例である。入力端子ＶＩ１に与えられた信号
を選択する場合には、入力端子ＶＩ８にのみハイレベル
の信号を与え、入力端子ＶＩ２に与えられた信号を選択
する場合には入力端子ＶＩ７にのみハイレベルの信号を
与え、入力端子ＶＩ５に与えられた信号を選択する場合
には入力端子ＶＩ６にのみハイレベルの信号を与えるこ
とにより、３入力セレクタ回路が構成できる。図４にお
いて、ＭＰ１〜ＭＰ４，ＭＰ１０，ＭＰ１１はＰＭＯＳ
トランジスタ、ＭＮ１〜ＭＮ１３はＮＭＯＳトランジス
タ、ＢＮ１は第１のＮＰＮ型バイポーラトランジスタ、
ＶＩ１は第１の入力端子、ＶＩ２は第２の入力端子、Ｖ
Ｉ５は第３の入力端子、ＶＩ６は第４の入力端子、ＶＩ
７は第５の入力端子、ＶＩ８は第６の入力端子、ＶＯＵ
Ｔ１は第１の出力端子を示す。ＶＤＤは第１の電源で
５．０Ｖ、ＧＮＤは第２の電源で０Ｖを示す。ＣＬ１は
第１の負荷容量を示す。ここでＰＭＯＳトランジスタＭ
Ｐ１とＮＭＯＳトランジスタＭＮ１は第１のインバータ
回路ＩＮＶ１を、ＰＭＯＳトランジスタＭＰ２とＮＭＯ
ＳトランジスタＭＮ２は第２のインバータ回路ＩＮＶ２
を構成しており入力端子ＶＩ１に入力される信号のバッ
ファ回路として働く。同様にＰＭＯＳトランジスタＭＰ
３とＮＭＯＳトランジスタＭＮ３は第３のインバータ回
路ＩＮＶ３を、ＰＭＯＳトランジスタＭＰ４とＮＭＯＳ
トランジスタＭＮ４は第４のインバータ回路ＩＮＶ４を
構成しており入力端子ＶＩ２に入力される信号のバッフ
ァ回路として働く。同様にＰＭＯＳトランジスタＭＰ１
０とＮＭＯＳトランジスタＭＮ１０は第５のインバータ
回路ＩＮＶ６を、ＰＭＯＳトランジスタＭＰ１１とＮＭ
ＯＳトランジスタＭＮ１１は第６のインバータ回路ＩＮ
Ｖ７を構成しており入力端子ＶＩ５に入力される信号の
バッファ回路として働く。ＮＭＯＳトランジスタＭＮ
５，ＭＮ６，ＭＮ１２でパストランジスタ回路ＰＴ７
を、ＮＭＯＳトランジスタＭＮ７，ＭＮ８，ＭＮ１３で
パストランジスタ回路ＰＴ８を構成している。パストラ
ンジスタ回路ＰＴ７の各ＮＭＯＳトランジスタＭＮ５，
ＭＮ６，ＭＮ１３のドレインもしくはソースはドライブ
回路を構成しているＮＰＮ型バイポーラトランジスタＢ
Ｎ１のベース電極に接続している。
【００５０】次に、この発明の第５実施例による半導体
集積回路を図について説明する。図５は、この発明の第
５実施例による２入力セレクタ回路の構成を示す回路図
である。図５において、ＭＰ１〜ＭＰ４はＰＭＯＳトラ
ンジスタ、ＭＮ１〜ＭＮ９，ＭＮ１４はＮＭＯＳトラン
ジスタ、ＢＮ１は第１のＮＰＮ型バイポーラトランジス
タ、ＢＮ２は第２のＮＰＮ型バイポーラトランジスタ、
ＶＩ１は第１の入力端子、ＶＩ２は第２の入力端子、Ｖ
Ｉ３は第３の入力端子、ＶＩ４は第４の入力端子、ＶＯ
ＵＴ１は第１の出力端子、ＶＯＵＴ２は第２の出力端子
を示す。ＶＤＤは第１の電源で５．０Ｖ、ＧＮＤは第２
の電源で０Ｖを示す。ＣＬ１は第１の負荷容量、ＣＬ２
は第２の負荷容量を示す。ここでＰＭＯＳトランジスタ
ＭＰ１とＮＭＯＳトランジスタＭＮ１は第１のインバー
タ回路ＩＮＶ１を、ＰＭＯＳトランジスタＭＰ２とＮＭ
ＯＳトランジスタＭＮ２は第２のインバータ回路ＩＮＶ
２を構成しており、入力端子ＩＮＶ１に入力される信号
のバッファ回路として働く。同様にＰＭＯＳトランジス
タＭＰ３とＮＭＯＳトランジスタＭＮ３は第３のインバ
ータ回路ＩＮＶ３を、ＰＭＯＳトランジスタＭＰ４とＮ
ＭＯＳトランジスタＭＮ４は第４のインバータ回路ＩＮ
Ｖ４を構成しており、入力端子ＶＩ２に入力される信号
のバッファ回路として働く。ＮＭＯＳトランジスタＭＮ
５〜ＭＮ６でパストランジスタ回路ＰＴ３を、ＮＭＯＳ
トランジスタＭＮ７〜ＭＮ８でパストランジスタ回路Ｐ
Ｔ４を構成している。ＮＰＮ型バイポーラトランジスタ
ＢＮ１とＮＭＯＳトランジスタＭＮ９とで第１のドライ
ブ回路を構成しており、ＮＰＮ型バイポーラトランジス
タＢＮ２とＮＭＯＳトランジスタＭＮ１４とで第１のド
ライブ回路を構成している。パストランジスタ回路ＰＴ
３のＮＭＯＳトランジスタＭＮ５，ＭＮ６のドレイン電
極もしくはソース電極が第１のドライブ回路を構成して
いるＮＰＮ型バイポーラトランジスタＢＮ１のベース電
極に接続している。同様に、パストランジスタ回路ＰＴ
４のＮＭＯＳトランジスタＭＮ７，ＭＮ８のドレイン電
極もしくはソース電極が第２のドライブ回路を構成して
いるＮＰＮ型バイポーラトランジスタＢＮ２のベース電
極に接続している。
【００５１】次に、図５に示した２入力セレクタ回路の
動作について説明する。ハイレベルの信号は５．０Ｖの
電圧をロウレベルの信号は０Ｖの電圧を与えるものと
し、ハイレベルの論理とロウレベルの論理のしきい値を
２．５Ｖとする。また第４の入力端子ＶＩ４には第３の
入力端子ＶＩ３に与える信号の反転信号を与えるものと
する。ＰＭＯＳトランジスタＭＰ１〜ＭＰ４はしきい値
電圧を−０．５Ｖとし、ソース電極に比べてゲート電極
の電圧が０．５Ｖより低ければオンするものとする。ま
たＮＭＯＳトランジスタＭＮ１〜ＭＮ９，ＭＮ１４はし
きい値電圧を０．５Ｖとし、ソース電極に比べてゲート
電極の電圧が０．５Ｖより高ければオンするものとす
る。ＮＰＮ型バイポーラトランジスタＢＮ１，ＢＮ２は
ベース電極の電圧がエミッタ電極の電圧より０．８Ｖ高
ければオンするものとする。
【００５２】第３の入力端子ＶＩ３にロウレベルの信号
を与えたとき、ＮＭＯＳトランジスタＭＮ５，ＭＮ７は
オフし、第４の入力端子ＶＩ４にはハイレベルの信号が
与えるため、ＮＭＯＳトランジスタＭＮ６，ＭＮ８はオ
ンする。このとき入力端子ＶＩ２に与えられた信号がハ
イレベルであれば、ＰＭＯＳトランジスタＭＰ３がオフ
し、ＮＭＯＳトランジスタＭＮ３がオンし、インバータ
回路ＩＮＶ３の出力はロウレベルになり、ＮＭＯＳトラ
ンジスタＭＮ８を介してＮＭＯＳトランジスタＭＮ９の
ゲート電極とＮＰＮ型バイポーラトランジスタＢＮ２の
ベース電極はロウレベルになる。インバータ回路ＩＮＶ
４の入力はロウレベルであるため、ＰＭＯＳトランジス
タＭＰ４はオンし、ＮＭＯＳトランジスタＭＮ４はオフ
し、ＮＭＯＳトランジスタＭＮ６を介してＮＰＮ型バイ
ポーラトランジスタＢＮ１のベース電極とＮＭＯＳトラ
ンジスタＭＮ１４のゲート電極は電源ＶＤＤ（５．０
Ｖ）よりＮＭＯＳトランジスタＭＮ６の閾値電圧である
０．５Ｖ低い４．５Ｖの電圧、すなわちハイレベルにな
る。ＮＭＯＳトランジスタＭＮ９のゲート電極はロウレ
ベルであるためオフし、ＮＰＮ型バイポーラトランジス
タＢＮ１はベース電極がハイレベルであるためオンし、
出力端子ＶＯＵＴ１の負荷容量ＣＬ１をバイポーラトラ
ンジスタＢＮ１のベース電極の電位よりベース・エミッ
タ間電圧（〜０．８Ｖ）低い電圧である３．７Ｖまで高
速に充電する。したがって出力端子ＶＯＵＴ１はハイレ
ベルになる。またＮＭＯＳトランジスタＭＮ１４はゲー
ト電極がハイレベルであるためオンし、ＮＰＮ型バイポ
ーラトランジスタＢＮ２はベース電極がロウレベルであ
るためオフし、出力端子ＶＯＵＴ２の負荷容量ＣＬ２を
０Ｖまで高速に放電する。したがって出力端子ＶＯＵＴ
２はロウレベルになる。
【００５３】またこのとき、入力端子ＶＩ２に与えられ
た信号がロウレベルであれば、ＰＭＯＳトランジスタＭ
Ｐ３がオンし、ＮＭＯＳトランジスタＭＮ３がオフし、
インバータ回路ＩＮＶ３の出力はハイレベルになり、Ｎ
ＭＯＳトランジスタＭＮ８を介してＮＭＯＳトランジス
タＭＮ９のゲート電極とＮＰＮ型バイポーラトランジス
タＢＮ２のベース電極は電源（５．０Ｖ）よりＮＭＯＳ
トランジスタＭＮ８のしきい値電圧である０．５Ｖ低い
４．５Ｖの電圧、すなわちハイレベルになる。インバー
タ回路ＩＮＶ４の入力はハイレベルであるため、ＰＭＯ
ＳトランジスタＭＰ４はオフし、ＮＭＯＳトランジスタ
ＭＮ４がオンして、ＮＭＯＳトランジスタＭＮ６を介し
てＮＰＮ型バイポーラトランジスタＢＮ１のベース電極
とＮＭＯＳトランジスタＭＮ１４のゲート電極はロウレ
ベルになる。ＮＭＯＳトランジスタＭＮ９はゲート電極
がハイレベルであるためオンし、ＮＰＮ型バイポーラト
ランジスタＢＮ１はベース電極がロウレベルであるため
オフし、出力端子ＶＯＵＴ１の負荷容量ＣＬ１を０Ｖま
で高速に充電する。したがって出力端子ＶＯＵＴ１はロ
ウレベルになる。またＮＭＯＳトランジスタＭＮ１４は
ゲート電極がロウレベルであるためオフし、ＮＰＮ型バ
イポーラトランジスタＢＮ２はベース電極がハイレベル
であるためオンし、出力端子ＶＯＵＴ２の負荷容量ＣＬ
２をバイポーラトランジスタＢＮ２のベース電極の電位
よりベース・エミッタ間電圧（〜０．８Ｖ）低い電圧で
ある３．７Ｖまで高速に充電する。したがって出力端子
ＶＯＵＴ２はハイレベルになる。
【００５４】第３の入力端子ＶＩ３にハイレベルの信号
を与えたとき、ＮＭＯＳトランジスタＭＮ５，ＭＮ７は
オンし、第４の入力端子ＶＩ４にはロウレベルの信号が
与えられるため、ＮＭＯＳトランジスタＭＮ６，ＭＮ８
はオフする。このとき入力端子ＶＩ１に与えられた信号
がハイレベルであれば、ＰＭＯＳトランジスタＭＰ１が
オフし、ＮＭＯＳトランジスタＭＮ１がオンし、インバ
ータ回路ＩＮＶ１の出力はロウレベルになり、ＮＭＯＳ
トランジスタＭＮ７を介してＮＭＯＳトランジスタＭＮ
９のゲート電極はロウレベルになる。インバータ回路Ｉ
ＮＶ２の入力はロウレベルであるため、ＮＭＯＳトラン
ジスタＭＮ２はオフし、ＰＭＯＳトランジスタＭＰ２が
オンして、ＮＭＯＳトランジスタＭＮ５を介してＮＰＮ
型バイポーラトランジスタＢＮ１のベース電極とＮＭＯ
ＳトランジスタＭＮ１４のゲート電極は電源ＶＤＤ
（５．０Ｖ）よりＮＭＯＳトランジスタＭＮ５のしきい
値電圧である０．５Ｖ低い４．５Ｖの電圧、すなわちハ
イレベルになる。ＮＭＯＳトランジスタＭＮ９のゲート
電極はロウレベルであるためオフし、ＮＰＮ型バイポー
ラトランジスタＢＮ１のベース電極はハイレベルである
ためオンし、出力端子ＶＯＵＴ１の負荷容量ＣＬ１をバ
イポーラトランジスタＢＮ１のベース電極の電位よりベ
ース・エミッタ間電圧（〜０．８Ｖ）低い電圧である
３．７Ｖまで高速に充電する。したがって出力端子ＶＯ
ＵＴ１はハイレベルになる。またＮＭＯＳトランジスタ
ＭＮ１４のゲート電極はハイレベルであるためオンし、
ＮＰＮ型バイポーラトランジスタＢＮ２のベース電極は
ロウレベルであるためオフし、出力端子ＶＯＵＴ２の負
荷容量ＣＬ２を０Ｖまで高速に放電する。したがって出
力端子ＶＯＵＴ２はロウレベルになる。
【００５５】またこのとき、入力端子ＶＩ１に与えられ
た信号がロウレベルであれば、ＰＭＯＳトランジスタＭ
Ｐ１がオンし、ＮＭＯＳトランジスタＭＮ１がオフし、
インバータ回路ＩＮＶ１の出力はハイレベルになり、Ｎ
ＭＯＳトランジスタＭＮ７を介してＮＭＯＳトランジス
タＭＮ９のゲート電極とＮＰＮ型バイポーラトランジス
タＢＮ２のベース電極は電源（５．０Ｖ）よりＮＭＯＳ
トランジスタＭＮ７のしきい値電圧である０．５Ｖ低い
４．５Ｖの電圧、すなわちハイレベルになる。インバー
タ回路ＩＮＶ２の入力はハイレベルであるため、ＰＭＯ
ＳトランジスタＭＰ２はオフし、ＮＭＯＳトランジスタ
ＭＮ２がオンして、ＮＭＯＳトランジスタＭＮ５を介し
てＮＰＮ型バイポーラトランジスタＢＮ１のベース電極
とＮＭＯＳトランジスタＭＮ１４のゲート電極はロウレ
ベルになる。ＮＭＯＳトランジスタＭＮ９はゲート電極
がハイレベルであるためオンし、ＮＰＮ型バイポーラト
ランジスタＢＮ１のベース電極はロウレベルであるため
オフし、出力端子ＶＯＵＴ１の負荷容量ＣＬ１を０Ｖま
で高速に放電する。したがって出力端子ＶＯＵＴ１はロ
ウレベルになる。またＮＭＯＳトランジスタＭＮ１４は
ゲート電極がロウレベルであるためオフし、ＮＰＮ型バ
イポーラトランジスタＢＮ２のベース電極はハイレベル
であるためオンし、出力端子ＶＯＵＴ２の負荷容量ＣＬ
２をバイポーラトランジスタＢＮ２のベース電極の電位
よりベース・エミッタ間電圧（〜０．８Ｖ）低い電圧で
ある３．７Ｖまで高速に充電する。したがって出力端子
ＶＯＵＴ２はハイレベルになる。
【００５６】図５に示した２入力セレクタ回路では、第
３の入力端子ＶＩ３に与えられる信号により、入力端子
ＶＩ１に与えられた信号と入力端子ＶＩ２に与えられた
信号のいずれかを選択して出力する２入力セレクタ回路
を構成している。第５実施例の２入力セレクタ回路は、
第２実施例の論理回路において相補の出力が得られる回
路構成にしたものである。第２実施例において、パスト
ランジスタ回路ＰＴ３，ＰＴ４より相補の出力が得られ
るので、ドライブ回路を一つさらに追加するだけの簡単
な構成により、２入力セレクタ回路の出力を相補の関係
にある２出力とすることができる。
【００５７】次に、この発明の第６実施例による半導体
集積回路を図について説明する。図６は、この発明の第
６実施例による２入力セレクタ回路の構成を示す回路図
である。図６においてＭＰ１〜ＭＰ４，ＭＰ１５，ＭＰ
１６はＰＭＯＳトランジスタ、ＭＮ１〜ＭＮ９はＮＭＯ
Ｓトランジスタ、ＢＮ１は第１のＮＰＮ型バイポーラト
ランジスタ、ＶＩ１は第１の入力端子、ＶＩ２は第２の
入力端子、ＶＩ３は第３の入力端子、ＶＩ４は第４の入
力端子、ＶＯＵＴ１は第１の出力端子を示す。ＶＤＤは
第１の電源で５．０Ｖ、ＧＮＤは第２の電源で０Ｖを示
す。ＣＬ１は第１の負荷容量を示す。ここでＰＭＯＳト
ランジスタＭＰ１とＮＭＯＳトランジスタＭＮ１は第１
のインバータ回路ＩＮＶ１を、ＰＭＯＳトランジスタＭ
Ｐ２とＮＭＯＳトランジスタＭＮ２は第２のインバータ
回路ＩＮＶ２を構成しており、入力端子ＩＮＶ１に入力
される信号のバッファ回路として働く。同様にＰＭＯＳ
トランジスタＭＰ３とＮＭＯＳトランジスタＭＮ３は第
３のインバータ回路ＩＮＶ３を、ＰＭＯＳトランジスタ
ＭＰ４とＮＭＯＳトランジスタＭＮ４は第４のインバー
タ回路ＩＮＶ４を構成しており、入力端子ＶＩ２に入力
される信号のバッファ回路として働く。ＮＭＯＳトラン
ジスタＭＮ５，ＭＮ６でパストランジスタ回路ＰＴ３
を、ＮＭＯＳトランジスタＭＮ７，ＭＮ８でパストラン
ジスタ回路ＰＴ４を構成している。ＮＰＮ型バイポーラ
トランジスタＢＮ１とＮＭＯＳトランジスタＭＮ９とで
第１のドライブ回路を構成しており、パストランジスタ
回路ＰＴ３のＮＭＯＳトランジスタＭＮ５，ＭＮ６のド
レイン電極もしくはソース電極が第１のドライブ回路を
構成しているＮＰＮ型バイポーラトランジスタＢＮ１の
ベース電極に接続している。
【００５８】次に図６に示した２入力セレクタ回路の動
作について説明する。ハイレベルの信号は５．０Ｖの電
圧をロウレベルの信号は０Ｖの電圧を与えるものとし、
ハイレベルの論理とロウレベルの論理のしきい値を２．
５Ｖとする。また第４の入力端子ＶＩ４には第３の入力
端子ＶＩ３に与える信号の反転信号を与えるものとす
る。ＰＭＯＳトランジスタはしきい値電圧を−０．５Ｖ
とし、ソース電極に比べてゲート電極の電圧が０．５Ｖ
より低ければオンするものとする。またＮＭＯＳトラン
ジスタはしきい値電圧を０．５Ｖとし、ソース電極に比
べてゲート電極の電圧が０．５Ｖより高ければオンする
ものとする。ＮＰＮ型バイポーラトランジスタはベース
電極の電圧がエミッタ電極の電圧より０．８Ｖ高ければ
オンするものとする。
【００５９】第３の入力端子ＶＩ３にロウレベルの信号
を与えたときＮＭＯＳトランジスタＭＮ５，ＭＮ７はオ
フし、第４の入力端子ＶＩ４にはハイレベルの信号が与
えるため、ＮＭＯＳトランジスタＭＮ６，ＭＮ８はオン
する。このとき入力端子ＶＩ２に与えられた信号がハイ
レベルであればＰＭＯＳトランジスタＭＰ３がオフし、
ＮＭＯＳトランジスタＭＮ３がオンし、インバータ回路
ＩＮＶ３の出力はロウレベルになり、ＮＭＯＳトランジ
スタＭＮ８を介してＮＭＯＳトランジスタＭＮ９のゲー
ト電極はロウレベルになる。インバータ回路ＩＮＶ４の
入力はロウレベルであるため、ＰＭＯＳトランジスタＭ
Ｐ４はオンし、ＮＭＯＳトランジスタＭＮ４はオフし、
ＮＭＯＳトランジスタＭＮ６とＰＭＯＳトランジスタＭ
Ｐ１５を介してＮＰＮ型バイポーラトランジスタＢＮ１
のベース電極は電源ＶＤＤ（５．０Ｖ）の電圧、すなわ
ちハイレベルになる。このときＰＭＯＳトランジスタＭ
Ｐ１６はオフする。ＮＭＯＳトランジスタＭＮ９はゲー
ト電極がロウレベルであるためオフし、ＮＰＮ型バイポ
ーラトランジスタＢＮ１はベース電極がハイレベルであ
るためオンし、出力端子ＶＯＵＴ１の負荷容量ＣＬ１を
バイポーラトランジスタＢＮ１のベース電極の電位より
ベース・エミッタ間電圧（〜０．８Ｖ）低い電圧である
４．２Ｖまで高速に充電する。したがって出力端子ＶＯ
ＵＴ１はハイレベルになる。
【００６０】またこのとき入力端子ＶＩ２に与えられた
信号がロウレベルであれば、ＰＭＯＳトランジスタＭＰ
３がオンし、ＮＭＯＳトランジスタＭＮ３がオフし、イ
ンバータ回路ＩＮＶ３の出力はハイレベルになり、ＮＭ
ＯＳトランジスタＭＮ８とＰＭＯＳトランジスタＭＰ１
６を介してＮＭＯＳトランジスタＭＮ９のゲート電極は
電源（５．０Ｖ）の電圧、すなわちハイレベルになる。
このときＰＭＯＳトランジスタＭＰ１５はオフする。イ
ンバータ回路ＩＮＶ４の入力はハイレベルであるため、
ＰＭＯＳトランジスタＭＰ４はオフし、ＮＭＯＳトラン
ジスタＭＮ４がオンして、ＮＭＯＳトランジスタＭＮ６
を介してＮＰＮ型バイポーラトランジスタＢＮ１のベー
ス電極はロウレベルになる。ＮＭＯＳトランジスタＭＮ
９はゲート電極がハイレベルであるためオンし、ＮＰＮ
型バイポーラトランジスタＢＮ１はベース電極がロウレ
ベルであるためオフし、出力端子ＶＯＵＴ１の負荷容量
ＣＬ１を０Ｖまで高速に放電する。したがって出力端子
ＶＯＵＴ１はロウレベルになる。
【００６１】第３の入力端子ＶＩ３にハイレベルの信号
を与えたとき、ＮＭＯＳトランジスタＭＮ５，ＭＮ７は
オンし、また第４の入力端子ＶＩ４にはロウレベルの信
号が与えられるためＮＭＯＳトランジスタＭＮ６，ＭＮ
８はオフする。このとき入力端子ＶＩ１に与えられた信
号がハイレベルであれば、ＰＭＯＳトランジスタＭＰ１
がオフし、ＮＭＯＳトランジスタＭＮ１がオンし、イン
バータ回路ＩＮＶ１の出力はロウレベルになり、ＮＭＯ
ＳトランジスタＭＮ７を介してＮＭＯＳトランジスタＭ
Ｎ９のゲート電極はロウレベルになる。インバータ回路
ＩＮＶ２の入力はロウレベルであるため、ＮＭＯＳトラ
ンジスタＭＮ２はオフし、ＰＭＯＳトランジスタＭＰ２
がオンして、ＮＭＯＳトランジスタＭＮ５とＰＭＯＳト
ランジスタＭＰ１５を介してＮＰＮ型バイポーラトラン
ジスタＢＮ１のベース電極は電源ＶＤＤ（５．０Ｖ）の
電圧、すなわちハイレベルになる。このときＰＭＯＳト
ランジスタＭＰ１６はオフする。ＮＭＯＳトランジスタ
ＭＮ９はゲート電極がロウレベルであるためオフし、Ｎ
ＰＮ型バイポーラトランジスタＢＮ１はベース電極がハ
イレベルであるためオンし、出力端子ＶＯＵＴ１の負荷
容量ＣＬ１をバイポーラトランジスタＢＮ１のベース電
極の電位よりベース・エミッタ間電圧（〜０．８Ｖ）低
い電圧である４．２Ｖまで高速に充電する。したがって
出力端子ＶＯＵＴ１はハイレベルになる。
【００６２】またこのとき、入力端子ＶＩ１に与えられ
た信号がロウレベルであればＰＭＯＳトランジスタＭＰ
１がオンし、ＮＭＯＳトランジスタＭＮ１がオフし、イ
ンバータ回路ＩＮＶ１の出力はハイレベルになり、ＮＭ
ＯＳトランジスタＭＮ７とＰＭＯＳトランジスタＭＰ１
６を介してＮＭＯＳトランジスタＭＮ９のゲート電極は
電源ＶＤＤ（５．０Ｖ）の電圧、すなわちハイレベルに
なる。このときＰＭＯＳトランジスタＭＰ１５はオフす
る。インバータ回路ＩＮＶ２の入力はハイレベルである
ためＰＭＯＳトランジスタＭＰ２はオフし、ＮＭＯＳト
ランジスタＭＮ２がオンして、ＮＭＯＳトランジスタＭ
Ｎ４を介してＮＰＮ型バイポーラトランジスタＢＮ１の
ベース電極はロウレベルになる。ＮＭＯＳトランジスタ
ＭＮ９はゲート電極がハイレベルであるためオンし、Ｎ
ＰＮ型バイポーラトランジスタＢＮ１のベース電極はロ
ウレベルであるためオフし、出力端子ＶＯＵＴ１の負荷
容量ＣＬ１を０Ｖまで高速に放電する。したがって出力
端子ＶＯＵＴ１はロウレベルになる。
【００６３】図６に示した２入力セレクタ回路では第３
の入力端子ＶＩ１に与えられる信号により入力端子ＶＩ
１に与えられた信号と入力端子ＶＩ２に与えられた信号
のいずれかを選択して出力する２入力セレクタ回路を構
成している。パストランジスタ回路をＮＭＯＳトランジ
スタＭＮのみで構成すると、ハイレベル（５．０Ｖ）の
信号はＮＭＯＳトランジスタのしきい値電圧である０．
５Ｖ低い電圧である４．５Ｖとなって伝達されるが、第
６実施例の２入力セレクタ回路はパストランジスタ回路
の出力端子と電源との間にＰＭＯＳトランジスタＭＰ１
５，ＭＰ１６を接続してフルスイングするようにしたも
のである。またこのＰＭＯＳトランジスタＭＰ１５，Ｍ
Ｐ１６はパストランジスタ回路ＰＴ３，ＰＴ４の出力端
子に接続されているＮＰＮ型バイポーラトランジスタＢ
Ｎ１とＮＭＯＳトランジスタＭＮ９を高速に駆動する役
目もはたしている。
【００６４】次に、この発明の第７実施例による半導体
集積回路を図について説明する。図７はこの発明の第７
実施例による２入力セレクタ回路の構成を示す回路図で
ある。図７には、パストランジスタ回路をＰＭＯＳトラ
ンジスタのみで構成した場合の例を示す。図７において
ＭＰ１〜ＭＰ８はＰＭＯＳトランジスタ、ＭＮ１〜ＭＮ
４，ＭＮ９，ＭＮ１５，ＭＮ１６はＮＭＯＳトランジス
タ、ＢＮ１は第１のＮＰＮ型バイポーラトランジスタ、
ＶＩ１は第１の入力端子、ＶＩ２は第２の入力端子、Ｖ
Ｉ３は第３の入力端子、ＶＩ４は第４の入力端子、ＶＯ
ＵＴ１は第１の出力端子を示す。ＶＤＤは第１の電源で
５．０Ｖ、ＧＮＤは第２の電源で０Ｖを示す。ＣＬ１は
第１の負荷容量を示す。ＰＭＯＳトランジスタＭＰ５，
ＭＰ６でパストランジスタ回路ＰＴ９を、ＰＭＯＳトラ
ンジスタＭＰ７，ＭＰ８でパストランジスタ回路ＰＴ１
０を構成している。ＮＰＮ型バイポーラトランジスタＢ
Ｎ１とＮＭＯＳトランジスタＭＮ９とでドライブ回路を
構成しており、パストランジスタ回路ＰＴ９のＰＭＯＳ
トランジスタＭＰ５，ＭＰ６のドレイン電極もしくはソ
ース電極がドライブ回路を構成しているＮＰＮ型バイポ
ーラトランジスタＢＮ１のベース電極に接続している。
【００６５】ロウレベル（０Ｖ）の信号はＰＭＯＳトラ
ンジスタＭＰ５〜ＭＰ８のしきい値電圧である０．５Ｖ
高い電圧である０．５Ｖとなって伝達されるが、図６に
示した２入力セレクタ回路はパストランジスタ回路ＰＴ
９，ＰＴ１０の出力端子と電源との間にＮＭＯＳトラン
ジスタＭＮ１５，ＭＮ１６を接続しフルスイングするよ
うにしたものである。またこのＮＭＯＳトランジスタＭ
Ｎ１５，ＭＮ１６はパストランジスタ回路ＰＴ９，ＰＴ
１０の出力端子に接続されているＮＰＮ型バイポーラト
ランジスタＢＮ１とＮＭＯＳトランジスタＭＮ９を高速
に駆動する役目もはたしている。
【００６６】次に、この発明の第８実施例による半導体
集積回路を図について説明する。図８はこの発明の第８
実施例による２入力セレクタ回路の構成を示す回路図で
ある。図８において、ＭＰ１７はＰＭＯＳトランジスタ
であり、その他の図２と同一符号は図２と同一もしくは
相当する部分を示す。ＰＭＯＳトランジスタＭＰ１７
は、ゲート電極を接地し、ソース電極をＮＰＮ型バイポ
ーラトランジスタＢＮ１のベース電極に接続し、ドレイ
ン電極をＮＰＮ型バイポーラトランジスタエミッタ電極
に接続している。
【００６７】次に図８に示した２入力セレクタ回路の動
作について説明する。ハイレベルの信号は５．０Ｖの電
圧を、ロウレベルの信号は０Ｖの電圧を与えるものと
し、ハイレベルの論理とロウレベルの論理のしきい値を
２．５Ｖとする。また第４の入力端子ＶＩ４には第３の
入力端子ＶＩ３に与える信号の反転信号を与えるものと
する。ＰＭＯＳトランジスタはしきい値電圧を−０．５
Ｖとし、ソース電極に比べてゲート電極の電圧が０．５
Ｖより低ければオンするものとする。またＮＭＯＳトラ
ンジスタはしきい値電圧を０．５Ｖとし、ソース電極に
比べてゲート電極の電圧が０．５Ｖより高ければオンす
るものとする。ＰＮＰ型バイポーラトランジスタはベー
ス電極の電圧がエミッタ電極の電圧より０．８Ｖ高けれ
ばオンするものとする。
【００６８】第３の入力端子ＶＩ３にロウレベルの信号
を与えたとき、ＮＭＯＳトランジスタＭＮ５，ＭＮ７は
オフし、第４の入力端子ＶＩ４にはハイレベルの信号が
与えられるため、ＮＭＯＳトランジスタＭＮ６，ＭＮ８
はオンする。このとき入力端子ＶＩ２に与えられた信号
がハイレベルであれば、ＰＭＯＳトランジスタＭＰ３が
オフし、ＮＭＯＳトランジスタＭＮ３がオンし、インバ
ータ回路ＩＮＶ３の出力はロウレベルになり、ＮＭＯＳ
トランジスタＭＮ８を介してＮＭＯＳトランジスタＭＮ
９のゲート電極はロウレベルになる。インバータ回路Ｉ
ＮＶ４の入力はロウレベルであるため、ＰＭＯＳトラン
ジスタＭＰ４はオンし、ＮＭＯＳトランジスタＭＮ４は
オフし、ＮＭＯＳトランジスタＭＮ６を介してＮＰＮ型
バイポーラトランジスタＢＮ１のベース電極は電源ＶＤ
Ｄ（５．０Ｖ）よりＮＭＯＳトランジスタＭＮ６のしき
い値電圧である０．５Ｖ低い４．５Ｖの電圧、すなわち
ハイレベルになる。ＮＭＯＳトランジスタＭＮ９のゲー
ト電極はロウレベルであるためオフし、ＮＰＮ型バイポ
ーラトランジスタＢＮ１のベース電極はハイレベルであ
るためオンし、出力端子ＶＯＵＴ１の負荷容量ＣＬ１を
４．５Ｖまで高速に充電する。このときＰＭＯＳトラン
ジスタＭＰ１７はオンしておりＮＰＮ型バイポーラトラ
ンジスタＢＮ１のエミッタ電極の電位をベース電極の電
位まで充電する役割を果たす。したがって出力端子ＶＯ
ＵＴ１はハイレベルになる。
【００６９】またこのとき入力端子ＶＩ２に与えられた
信号がロウレベルであればＰＭＯＳトランジスタＭＰ３
がオンし、ＮＭＯＳトランジスタＭＮ３がオフし、イン
バータ回路ＩＮＶ３の出力はハイレベルになり、ＮＭＯ
ＳトランジスタＭＮ８を介してＮＭＯＳトランジスタＭ
Ｎ９のゲート電極は電源（５．０Ｖ）よりＮＭＯＳトラ
ンジスタＭＮ８のしきい値電圧である０．５Ｖ低い４．
５Ｖの電圧、すなわちハイレベルになる。インバータ回
路ＩＮＶ４の入力はハイレベルであるため、ＰＭＯＳト
ランジスタＭＰ４はオフし、ＮＭＯＳトランジスタＭＮ
４がオンして、ＮＭＯＳトランジスタＭＮ６を介してＮ
ＰＮ型バイポーラトランジスタＢＮ１のベース電極はロ
ウレベルになる。このときＰＭＯＳトランジスタＭＰ１
７はオフする。ＮＭＯＳトランジスタＭＮ９はゲート電
極がハイレベルであるためオンし、ＮＰＮ型バイポーラ
トランジスタＢＮ１はベース電極がロウレベルであるた
めオフし、出力端子ＶＯＵＴ１の負荷容量ＣＬ１を０Ｖ
まで高速に放電する。したがって出力端子ＶＯＵＴ１は
ロウレベルになる。
【００７０】第３の入力端子ＶＩ３にハイレベルの信号
を与えたとき、ＮＭＯＳトランジスタＭＮ５，ＭＮ７は
オンし、また第４の入力端子ＶＩ４にはロウレベルの信
号が与えられるためＮＭＯＳトランジスタＭＮ６，ＭＮ
８はオフする。このとき入力端子ＶＩ１に与えられた信
号がハイレベルであれば、ＰＭＯＳトランジスタＭＰ１
がオフし、ＮＭＯＳトランジスタＭＮ１がオンし、イン
バータ回路ＩＮＶ１の出力はロウレベルになり、ＮＭＯ
ＳトランジスタＭＮ７を介してＮＭＯＳトランジスタＭ
Ｎ９のゲート電極はロウレベルになる。インバータ回路
ＩＮＶ２の入力はロウレベルであるため、ＮＭＯＳトラ
ンジスタＭＮ２はオフし、ＰＭＯＳトランジスタＭＰ２
がオンして、ＮＭＯＳトランジスタＭＮ５を介してＮＰ
Ｎ型バイポーラトランジスタＢＮ１のベース電極は電源
ＶＤＤ（５．０Ｖ）よりＮＭＯＳトランジスタＭＮ５の
しきい値電圧である０．５Ｖ低い４．５Ｖの電圧、すな
わちハイレベルになる。ＮＭＯＳトランジスタＭＮ９の
ゲート電極はロウレベルであるためオフし、ＮＰＮ型バ
イポーラトランジスタＢＮ１はベース電極がハイレベル
であるためオンし、出力端子ＶＯＵＴ１の負荷容量ＣＬ
１を４．５Ｖまで高速に充電する。このときＰＭＯＳト
ランジスタＭＰ１７はオンしておりＮＰＮ型バイポーラ
トランジスタＢＮ１のエミッタ電極の電位をベース電極
の電位まで充電する役割を果たす。したがって出力端子
ＶＯＵＴ１はハイレベルになる。
【００７１】またこのとき入力端子ＶＩ１に与えられた
信号がロウレベルであればＰＭＯＳトランジスタＭＰ１
がオンし、ＮＭＯＳトランジスタＭＮ１がオフし、イン
バータ回路ＩＮＶ１の出力はハイレベルになり、ＮＭＯ
ＳトランジスタＭＮ７を介してＮＭＯＳトランジスタＭ
Ｎ９のゲート電極は電源ＶＤＤ（５．０Ｖ）よりＮＭＯ
ＳトランジスタＭＮ７のしきい値電圧である０．５Ｖ低
い４．５Ｖの電圧、すなわちハイレベルになる。インバ
ータ回路ＩＮＶ２の入力はハイレベルであるため、ＰＭ
ＯＳトランジスタＭＰ２はオフし、ＮＭＯＳトランジス
タＭＮ２がオンして、ＮＭＯＳトランジスタＭＮ５を介
してＮＰＮ型バイポーラトランジスタＢＮ１のベース電
極はロウレベルになる。このときＰＭＯＳトランジスタ
ＭＰ１７はオフする。ＮＭＯＳトランジスタＭＮ９はゲ
ート電極がハイレベルであるためオンし、ＮＰＮ型バイ
ポーラトランジスタＢＮ１のベース電極はロウレベルで
あるためオフし、出力端子ＶＯＵＴ１の負荷容量ＣＬ１
を０Ｖまで高速に放電する。したがって出力端子ＶＯＵ
Ｔ１はロウレベルになる。
【００７２】図９に示した２入力セレクタ回路は、第３
の入力端子ＶＩ３に与えられる信号により、入力端子Ｖ
Ｉ１に与えられた信号と入力端子ＶＩ２に与えられた信
号のいずれかを選択して出力する２入力セレクタ回路を
構成している。ＮＰＮ型バイポーラトランジスタＢＮ１
がオンしている状態ではエミッタ電極の電圧はベース電
極より〜０．８Ｖ低い電圧に固定されるが、本実施例で
はエミッタ電極の電圧がベース電極の電圧と同じになる
ようにゲート電極が第２の電源ＧＮＤに接続されたＰＭ
ＯＳトランジスタＭＰ１７をＮＰＮ型バイポーラトラン
ジスタＢＮ１のベース電極とエミッタ電極に接続した。
【００７３】次に、この発明の第９実施例による半導体
集積回路を図について説明する。図９は、この発明の第
９実施例による２入力セレクタ回路の構成を示す回路図
である。図９において、Ｒ１は抵抗であり、その他の図
２と同一符号は図２と同一もしくは相当する部分を示
す。第９実施例による２入力セレクタ回路が第２実施例
の２入力セレクタ回路と異なる点は、ＮＰＮ型バイポー
ラトランジスタＢＮ１のエミッタ電極の電圧がベース電
極の電圧と同じになるように抵抗Ｒ１をベース電極とエ
ミッタ電極に接続した点である。第２実施例の２入力セ
レクタ回路では、ＮＰＮ型バイポーラトランジスタＢＮ
１がオンしているとき、出力端子ＶＯＵＴ１の電圧は、
ＮＰＮ型バイポーラトランジスタＢＮ１のベース電極の
電圧に比べてベース・エミッタ間電圧（〜０．８Ｖ）低
くなっている。従った、ＮＰＮ型バイポーラトランジス
タＢＮ１のベース電極とエミッタ電極に抵抗Ｒ１を接続
することにより、出力電圧に与えるＮＰＮ型バイポーラ
トランジスタのベース・エミッタ電圧の影響を防止する
ことができる。
【００７４】次に、この発明の第１０実施例による半導
体集積回路を図について説明する。図１０はこの発明の
第１０実施例による非排他的論理和回路の構成を示す回
路図である。図１０において、ＭＰ１，ＭＰ２はＰＭＯ
Ｓトランジスタ、ＭＮ１〜ＭＮ９はＮＭＯＳトランジス
タ、ＢＮ１は第１のＮＰＮ型バイポーラトランジスタ、
ＶＩ１は第１の入力端子、ＶＩ３は第３の入力端子、Ｖ
Ｉ４は第４の入力端子、ＶＯＵＴ１は第１の出力端子を
示す。ＶＤＤは第１の電源で５．０Ｖ、ＧＮＤは第２の
電源で０Ｖを示す。ＣＬ１は第１の負荷容量を示す。こ
こでＰＭＯＳトランジスタＭＰ１とＮＭＯＳトランジス
タＭＮ１は第１のインバータ回路ＩＮＶ１を、ＰＭＯＳ
トランジスタＭＰ２とＮＭＯＳトランジスタＭＮ２は第
２のインバータ回路ＩＮＶ２を構成しており入力端子Ｖ
Ｉ１に入力される信号のバッファ回路として働く。ＮＭ
ＯＳトランジスタＭＮ５〜ＭＮ６でパストランジスタ回
路ＰＴ３を、ＮＭＯＳトランジスタＭＮ７〜ＭＮ８でパ
ストランジスタ回路ＰＴ４を構成している。ＮＰＮ型バ
イポーラトランジスタＢＮ１とＮＭＯＳトランジスタＭ
Ｎ９とでドライブ回路を構成しており、パストランジス
タ回路ＰＴ３のＮＭＯＳトランジスタＭＮ５及びＮＭＯ
ＳトランジスタＭＮ６のドレインもしくはソースはドラ
イブ回路を構成しているＮＰＮ型バイポーラトランジス
タＢＮ１のベース電極に接続している。
【００７５】次に図１０に示した非排他的論理和回路の
動作について説明する。ハイレベルの信号は５．０Ｖの
電圧を、ロウレベルの信号は０Ｖの電圧を与えるものと
し、ハイレベルの論理とロウレベルの論理のしきい値を
２．５Ｖとする。また第４の入力端子ＶＩ４には第３の
入力端子ＶＩ３に与える信号の反転信号を与えるものと
する。ＰＭＯＳトランジスタＭＰ１，ＭＰ２はしきい値
電圧を−０．５Ｖとし、ソース電極に比べてゲート電極
の電圧が０．５Ｖより低ければオンするものとする。ま
たＮＭＯＳトランジスタＭＮ１〜ＭＮ９はしきい値電圧
を０．５Ｖとし、ソース電極に比べてゲート電極の電圧
が０．５Ｖより高ければオンするものとする。ＮＰＮ型
バイポーラトランジスタはベース電極の電圧がエミッタ
電極の電圧より０．８Ｖ高ければオンするものとする。
【００７６】第３の入力端子ＶＩ３にロウレベルの信号
を与えたとき、ＮＭＯＳトランジスタＭＮ５，ＭＮ７は
オフし、第４の入力端子ＶＩ４にはハイレベルの信号が
与えられるため、ＮＭＯＳトランジスタＭＮ６，ＭＮ８
はオンする。このとき入力端子ＶＩ１に与えられた信号
がハイレベルであればＰＭＯＳトランジスタＭＰ１がオ
フし、ＮＭＯＳトランジスタＭＮ１がオンし、インバー
タ回路ＩＮＶ１の出力はロウレベルになり、ＮＭＯＳト
ランジスタＭＮ６を介してＮＰＮ型バイポーラトランジ
スタＢＮ１のベース電極はロウレベルになる。インバー
タ回路ＩＮＶ２の入力はロウレベルであるため、ＰＭＯ
ＳトランジスタＭＰ２はオンし、ＮＭＯＳトランジスタ
ＭＮ２はオフし、ＮＭＯＳトランジスタＭＮ８を介して
ＮＭＯＳトランジスタＭＮ９のゲート電極は電源ＶＤＤ
（５．０Ｖ）よりＮＭＯＳトランジスタＭＮ８のしきい
値電圧である０．５Ｖ低い４．５Ｖの電圧、すなわちハ
イレベルになる。ＮＭＯＳトランジスタＭＮ９はゲート
電極がハイレベルであるためオンし、ＮＰＮ型バイポー
ラトランジスタＢＮ１はベース電極がロウレベルである
ためオフし、出力端子ＶＯＵＴ１の負荷容量ＣＬ１を０
Ｖまで高速に放電する。したがって出力端子ＶＯＵＴ１
はロウレベルになる。
【００７７】またこのとき、入力端子ＶＩ１に与えられ
た信号がロウレベルであれば、ＰＭＯＳトランジスタＭ
Ｐ１がオンし、ＮＭＯＳトランジスタＭＮ１がオフし、
インバータ回路ＩＮＶ１の出力はハイレベルになり、Ｎ
ＭＯＳトランジスタＭＮ６を介してＮＰＮ型バイポーラ
トランジスタＢＮ１のベース電極は電源（５．０Ｖ）よ
りＮＭＯＳトランジスタＭＮ６のしきい値である０．５
Ｖ低い４．５Ｖの電圧、すなわちハイレベルになる。イ
ンバータ回路ＩＮＶ２の入力はハイレベルであるため、
ＰＭＯＳトランジスタＭＰ２はオフし、ＮＭＯＳトラン
ジスタＭＮ２がオンして、ＮＭＯＳトランジスタＭＮ８
を介してＮＭＯＳトランジスタＭＮ９のゲート電極はロ
ウレベルになる。ＮＭＯＳトランジスタＭＮ９はゲート
電極がロウレベルであるためオフし、ＮＰＮ型バイポー
ラトランジスタＢＮ１はベース電極がハイレベルである
ためオンし、出力端子ＶＯＵＴ１の負荷容量ＣＬ１をバ
イポーラトランジスタＢＮ１のベース電極の電位よりベ
ース・エミッタ間電圧（〜０．８Ｖ）低い電圧である
３．７Ｖまで高速に充電する。したがって出力端子ＶＯ
ＵＴ１はハイレベルになる。
【００７８】第３の入力端子ＶＩ３にハイレベルの信号
を与えたとき、ＮＭＯＳトランジスタＭＮ５，ＭＮ７は
オンし、また第４の入力端子ＶＩ４にはロウレベルの信
号が与えられるためＮＭＯＳトランジスタＭＮ６，ＭＮ
８はオフする。このとき入力端子ＶＩ１に与えられた信
号がハイレベルであれば、ＰＭＯＳトランジスタＭＰ１
がオフし、ＮＭＯＳトランジスタＭＮ１がオンし、イン
バータ回路ＩＮＶ１の出力はロウレベルになり、ＮＭＯ
ＳトランジスタＭＮ７を介してＮＭＯＳトランジスタＭ
Ｎ９のゲート電極はロウレベルになる。インバータ回路
ＩＮＶ２の入力はロウレベルであるため、ＮＭＯＳトラ
ンジスタＭＮ２はオフし、ＰＭＯＳトランジスタＭＰ２
がオンして、ＮＭＯＳトランジスタＭＮ５を介してＮＰ
Ｎ型バイポーラトランジスタＢＮ１のベース電極は電源
ＶＤＤ（５．０Ｖ）よりＮＭＯＳトランジスタＭＮ５の
しきい値電圧である０．５Ｖ低い４．５Ｖの電圧、すな
わちハイレベルになる。ＮＭＯＳトランジスタＭＮ９は
ゲート電極がロウレベルであるためオフし、ＮＰＮ型バ
イポーラトランジスタＢＮ１はベース電極がハイレベル
であるためオンし、出力端子ＶＯＵＴ１の負荷容量ＣＬ
１をバイポーラトランジスタＢＮ１のベース電極の電位
よりベース・エミッタ間電圧（〜０．８Ｖ）低い電圧で
ある３．７Ｖまで高速に充電する。したがって出力端子
ＶＯＵＴ１はハイレベルになる。
【００７９】またこのとき、入力端子ＶＩ２に与えられ
た信号がロウレベルであればＰＭＯＳトランジスタＭＰ
１がオンし、ＮＭＯＳトランジスタＭＮ１がオフし、イ
ンバータ回路ＩＮＶ１の出力はハイレベルになり、ＮＭ
ＯＳトランジスタＭＮ７を介してＮＭＯＳトランジスタ
ＭＮ９のゲート電極は電源ＶＤＤ（５．０Ｖ）よりＮＭ
ＯＳトランジスタＭＮ７のしきい値である０．５Ｖ低い
４．５Ｖの電圧、すなわちハイレベルになる。インバー
タ回路ＩＮＶ２の入力はハイレベルであるためＰＭＯＳ
トランジスタＭＰ２はオフし、ＮＭＯＳトランジスタＭ
Ｎ２がオンしてＮＭＯＳトランジスタＭＮ５を介してＮ
ＰＮ型バイポーラトランジスタＢＮ１のベース電極はロ
ウレベルになる。ＮＭＯＳトランジスタＭＮ９はゲート
電極がハイレベルであるためオンし、ＮＰＮ型バイポー
ラトランジスタＢＮ１はベース電極がロウレベルである
ためオフし、出力端子ＶＯＵＴ１の負荷容量ＣＬ１を０
Ｖまで高速に放電する。したがって出力端子ＶＯＵＴ１
はロウレベルになる。
【００８０】図１０に示した非排他的論理和回路は、パ
ストランジスタ回路ＰＴ３，ＰＴ４をＮＭＯＳトランジ
スタのみで構成したものである。ＮＰＮ型バイポーラト
ランジスタＢＮ１のベース電極とＮＭＯＳトランジスタ
ＭＮ９のゲート電極、すなわちパストランジスタ回路Ｐ
Ｔ３の出力とパストランジスタ回路ＰＴ４の出力は、常
に相補の信号が出力されるように回路は構成されてい
る。パストランジスタ回路ＰＴ３あるいはパストランジ
スタ回路ＰＴ４を介してインバータ回路ＩＮＶ１，ＩＮ
Ｖ２が駆動するのはＮＰＮ型バイポーラトランジスタＢ
Ｎ１とＮＭＯＳトランジスタＭＮ９のみであり、出力端
子ＶＯＵＴ１の負荷容量ＣＬ１を充放電するのはＮＰＮ
型バイポーラトランジスタＢＮ１とＮＭＯＳトランジス
タＭＮ９である。なお、パストランジスタ回路ＰＴ１，
ＰＴ２とは異なり、パストランジスタ回路ＰＴ３，ＰＴ
４はＮＭＯＳトランジスタＭＮ５〜ＭＮ８のみで構成さ
れている。そのため、ＮＰＮ型バイポーラトランジスタ
ＢＮ１のベース電極及びＮＭＯＳトランジスタＭＮ９の
ゲート電極に入力されるハイレベルの信号は、ＮＭＯＳ
トランジスタＭＮ５〜ＭＮ８の閾値電圧である０．５Ｖ
低い電圧である４．５Ｖの信号となって伝達される。従
って、ＮＰＮ型バイポーラトランジスタＢＮ１がターン
オフする場合は、ベース電圧は４．５Ｖから下がりはじ
めるため、第１実施例と比較してＮＰＮ型バイポーラト
ランジスタＢＮ１のターンオフ時間は短くなり、非排他
的論理和回路を高速で動作させることが可能である。
【００８１】第１０実施例による図１０に示した非排他
的論理和回路は第２実施例の場合において、インバータ
回路ＩＮＶ１の出力をＮＭＯＳトランジスタＭＮ６に、
ＮＭＯＳインバータ回路ＩＮＶ２の出力をＮＭＯＳトラ
ンジスタＭＮ８に入力したものである。入力端子ＶＩ１
に与えられる信号と入力端子ＶＩ３に与えられる信号が
ともにハイレベルかともにロウレベルのときにのみ出力
がハイレベルになる。すなわち排他的的論理和回路を構
成した例である。
【００８２】次に、この発明の第１１実施例による半導
体集積回路を図について説明する。図１１はこの発明の
第１１実施例による非排他的論理和回路の構成を示す回
路図である。図１１において、ＭＰ１〜ＭＰ３はＰＭＯ
Ｓトランジスタ、ＭＮ１〜ＭＮ９はＮＭＯＳトランジス
タ、ＢＮ１は第１のＮＰＮ型バイポーラトランジスタ、
ＶＩ１は第１の入力端子、ＶＩ３は第３の入力端子、Ｖ
Ｉ４は第４の入力端子、ＶＯＵＴ１は第１の出力端子を
示す。ＶＤＤは第１の電源で５．０Ｖ、ＧＮＤは第２の
電源で０Ｖを示す。ＣＬ１は第１の負荷容量を示す。こ
こでＭＰ１とＭＮ１は第１のインバータ回路ＩＮＶ１を
構成しており、ＩＮＶ１に入力される信号の反転論理を
出力するバッファ回路として働く。ＮＭＯＳトランジス
タＭＮ５，ＭＮ６とインバータ回路ＩＮＶ２で第１のパ
ストランジスタ回路ＰＴ１１を、ＮＭＯＳトランジスタ
ＭＮ７，ＭＮ８とインバータ回路ＩＮＶ５で第２のパス
トランジスタ回路ＰＴ１２を構成している。ＮＰＮ型バ
イポーラトランジスタＢＮ１とＮＭＯＳトランジスタＭ
Ｎ９とでドライブ回路を構成しており、パストランジス
タ回路ＰＴ１１のＮＭＯＳトランジスタＭＮ６のドレイ
ンもしくはソースはドライブ回路を構成しているＮＰＮ
型バイポーラトランジスタＢＮ１のベース電極に接続し
ている。
【００８３】次に図１１に示した非排他的論理和回路の
動作について説明する。ハイレベルの信号は５．０Ｖの
電圧を、ロウレベルの信号は０Ｖの電圧を与えるものと
し、ハイレベルの論理とロウレベルの論理のしきい値を
２．５Ｖとする。また第４の入力端子ＶＩ４には第３の
入力端子ＶＩ３に与える信号の反転信号を与えるものと
する。ＰＭＯＳトランジスタＭＰ１〜ＭＰ３はしきい値
電圧を−０．５Ｖとし、ソース電極に比べてゲート電極
の電圧が０．５Ｖより低ければオンするものとする。ま
たＮＭＯＳトランジスタＭＮ１〜ＭＮ３，ＭＮ５〜ＭＮ
９はしきい値電圧を０．５Ｖとし、ソース電極に比べて
ゲート電極の電圧が０．５Ｖより高ければオンするもの
とする。ＮＰＮ型バイポーラトランジスタＢＮ１はベー
ス電極の電圧がエミッタ電極の電圧より０．８Ｖ高けれ
ばオンするものとする。
【００８４】第３の入力端子ＶＩ３にロウレベルの信号
を与えたとき、ＮＭＯＳトランジスタＭＮ５，ＭＮ７は
オフし、第４の入力端子ＶＩ４にはハイレベルの信号が
与えるため、ＮＭＯＳトランジスタＭＮ６，ＭＮ８はオ
ンする。このとき入力端子ＶＩ１に与えられた信号がハ
イレベルであれば、ＰＭＯＳトランジスタＭＰ１がオフ
し、ＮＭＯＳトランジスタＭＮ１がオンし、インバータ
回路ＩＮＶ１の出力はロウレベルになり、ＮＭＯＳトラ
ンジスタＭＮ８を介してインバータ回路ＩＮＶ３の入力
はロウレベルになる。インバータ回路ＩＮＶ３の入力が
ロウレベルであるため、ＰＭＯＳトランジスタＭＰ３は
オンし、ＮＭＯＳトランジスタＭＮ３はオフし、ＮＭＯ
ＳトランジスタＭＮ９のゲート電極はハイレベルにな
る。またＮＭＯＳトランジスタＭＮ６を介してＮＰＮ型
バイポーラトランジスタＢＮ１のベース電極は０Ｖ、す
なわちロウレベルになる。ＮＭＯＳトランジスタＭＮ９
はゲート電極がハイレベルであるためオンし、ＮＰＮ型
バイポーラトランジスタＢＮ１はベース電極がロウレベ
ルであるためオフし、出力端子ＶＯＵＴ１の負荷容量Ｃ
Ｌ１を０Ｖまで高速に放電する。したがって出力端子Ｖ
ＯＵＴ１はロウレベルになる。
【００８５】またこのとき、入力端子ＶＩ１に与えられ
た信号がロウレベルであれば、ＰＭＯＳトランジスタＭ
Ｐ１がオンし、ＮＭＯＳトランジスタＭＮ１がオフし、
インバータ回路ＩＮＶ１の出力はハイレベルになり、Ｎ
ＭＯＳトランジスタＭＮ８を介してインバータ回路ＩＮ
Ｖ３の入力は４．５Ｖの電圧になる。すなわちハイレベ
ルになる。インバータ回路ＩＮＶ３の入力がハイレベル
であるためＰＭＯＳトランジスタＭＰ３はオフし、ＮＭ
ＯＳトランジスタＭＮ３はオンし、ＮＭＯＳトランジス
タＭＮ９のゲート電極はロウレベルになる。またＮＭＯ
ＳトランジスタＭＮ６を介してＮＰＮ型バイポーラトラ
ンジスタＢＮ１のベース電極は電源よりＮＭＯＳトラン
ジスタＭＮ６のしきい値電圧である０．５Ｖ低い電圧で
ある４．５Ｖになる。ＮＭＯＳトランジスタＭＮ９はゲ
ート電極がロウレベルであるためオフし、ＮＰＮ型バイ
ポーラトランジスタＢＮ１はベース電極がハイレベルで
あるためオンし、出力端子ＶＯＵＴ１の負荷容量ＣＬ１
をバイポーラトランジスタＢＮ１のベース電極の電位よ
りベース・エミッタ間電圧（〜０．８Ｖ）低い電圧であ
る３．７Ｖまで高速に充電する。したがって出力端子Ｖ
ＯＵＴ１はハイレベルになる。
【００８６】第３の入力端子ＶＩ３にハイレベルの信号
を与えたとき、ＮＭＯＳトランジスタＭＮ５とＭＮ７は
オンし、また第４の入力端子ＶＩ４にはロウレベルの信
号が与えられるためＮＭＯＳトランジスタＭＮ６とＭＮ
８はオフする。このとき入力端子ＶＩに与えられた信号
がハイレベルであればＰＭＯＳトランジスタＭＰ１がオ
フしＮＭＯＳトランジスタＭＮ１がオンしインバータ回
路ＩＮＶ１の出力はロウレベルになり、ＮＭＯＳトラン
ジスタＭＮ７を介してＮＭＯＳトランジスタＭＮ９のゲ
ート電極はロウレベルになる。ＮＭＯＳトランジスタＭ
Ｎ５を介してインバータ回路ＩＮＶ２の入力はロウレベ
ルになるためＮＭＯＳトランジスタＭＮ２はオフしＰＭ
ＯＳトランジスタＭＰ２がオンしてＮＰＮ型バイポーラ
トランジスタＢＮ１のベース電極はハイレベルになる。
ＮＭＯＳトランジスタＭＮ９のゲート電極はロウレベル
であるためオフし、ＮＰＮ型バイポーラトランジスタＢ
Ｎ１のベース電極はハイレベルであるためオンし、出力
端子ＶＯＵＴ１の負荷容量ＣＬ１をバイポーラトランジ
スタＢＮ１のベース電極の電位よりベース・エミッタ間
電圧（〜０．８Ｖ）低い電圧である４．５Ｖまで高速に
充電する。したがって出力端子ＶＯＵＴ１はハイレベル
になる。
【００８７】またこのとき、入力端子ＶＩ１に与えられ
た信号がロウレベルであれば、ＰＭＯＳトランジスタＭ
Ｐ１がオンし、ＮＭＯＳトランジスタＭＮ１がオフし、
インバータ回路ＩＮＶ１の出力はハイレベルになり、Ｎ
ＭＯＳトランジスタＭＮ５を介してインバータ回路ＩＮ
Ｖ２の入力は４．５Ｖの電圧になる。インバータ回路Ｉ
ＮＶ２の入力がハイレベルであるため、ＰＭＯＳトラン
ジスタＭＰ２はオフし、ＮＭＯＳトランジスタＭＮ２は
オンし、ＮＰＮ型バイポーラトランジスタＢＮ１のベー
ス電極は０Ｖになる。またＮＭＯＳトランジスタＭＮ６
を介してＮＭＯＳトランジスタＭＮ９のゲート電極は
４．５Ｖの電圧になる。ＮＭＯＳトランジスタＭＮ９は
ゲート電極がハイレベルであるためオンし、ＮＰＮ型バ
イポーラトランジスタＢＮ１はベース電極がロウレベル
であるためオフし、出力端子ＶＯＵＴ１の負荷容量ＣＬ
１を０Ｖまで高速に充電する。したがって出力端子ＶＯ
ＵＴ１はロウレベルになる。
【００８８】図１１に示した非排他的論理和回路は、入
力端子ＶＩ１に与えられる信号と入力端子ＶＩ３に与え
られる信号がともにハイレベルかともにロウレベルのと
きにのみ出力がハイレベルになる排他的的論理和回路で
ある。パストランジスタ回路ＰＴ１１とパストランジス
タ回路ＰＴ１２はそれぞれ１つのインバータ回路ＩＮＶ
２，ＩＮＶ３を備えており、入力端子からＮＰＮ型バイ
ポーラトランジスタＢＮ１あるいはＮＭＯＳトランジス
タＭＮ９までの経路で、インバータ回路２つとパストラ
ンジスタ回路を１つ含んだ経路をインバータ回路で駆動
する。出力端子ＶＯＵＴ１の負荷容量ＣＬ１を充放電す
るのはＮＰＮ型バイポーラトランジスタＢＮ１とＮＭＯ
ＳトランジスタＭＮ９である。
【００８９】次に、この発明の第１２実施例による半導
体集積回路を図について説明する。図１２はこの発明の
第１２実施例による非排他的論理和回路の構成を示す回
路図である。図１２において、ＭＰ１，ＭＰ２，ＭＰ１
８はＰＭＯＳトランジスタ、ＭＮ１，ＭＮ５，ＭＮ６，
ＭＮ９，ＭＮ１８はＮＭＯＳトランジスタ、ＢＮ１は第
１のＮＰＮ型バイポーラトランジスタ、ＶＩ１は第１の
入力端子、ＶＩ３は第３の入力端子、ＶＩ４は第４の入
力端子、ＶＯＵＴ１は第１の出力端子を示す。ＶＤＤは
第１の電源で５．０Ｖ、ＧＮＤは第２の電源で０Ｖを示
す。ＣＬ１は第１の負荷容量を示す。ここでＰＭＯＳト
ランジスタＭＰ１とＮＭＯＳトランジスタＭＮ１は第１
のインバータ回路ＩＮＶ１を、ＰＭＯＳトランジスタＭ
Ｐ２とＮＭＯＳトランジスタＭＮ２は第２のインバータ
回路ＩＮＶ２を構成しており、入力端子ＩＮＶ１に入力
される信号のバッファ回路として働く。ＮＭＯＳトラン
ジスタＭＮ５，ＭＮ６でパストランジスタ回路ＰＴ３を
構成している。ＮＰＮ型バイポーラトランジスタＢＮ１
とＮＭＯＳトランジスタＭＮ９とでドライブ回路を構成
しており、パストランジスタ回路ＰＴ１１のＮＭＯＳト
ランジスタＭＮ５，ＭＮ６のドレインもしくはソースは
ドライブ回路を構成しているＮＰＮ型バイポーラトラン
ジスタＢＮ１のベース電極に接続している。
【００９０】次に図１２に示した非排他的論理和回路の
動作について説明する。ハイレベルの信号は５．０Ｖの
電圧を、ロウレベルの信号は０Ｖの電圧を与えるものと
し、ハイレベルの論理とロウレベルの論理のしきい値を
２．５Ｖとする。また第４の入力端子ＶＩ４には第３の
入力端子ＶＩ３に与える信号の反転信号を与えるものと
する。ＰＭＯＳトランジスタＭＰ１，ＭＰ２，ＭＰ１８
はしきい値電圧を−０．５Ｖとし、ソース電極に比べて
ゲート電極の電圧が０．５Ｖより低ければオンするもの
とする。またＮＭＯＳトランジスタＭＮ１，ＭＮ５，Ｍ
Ｎ６，ＭＮ９，ＭＮ１８はしきい値電圧を０．５Ｖと
し、ソース電極に比べてゲート電極の電圧が０．５Ｖよ
り高ければオンするものとする。ＮＰＮ型バイポーラト
ランジスタＢＮ１はベース電極の電圧がエミッタ電極の
電圧より０．８Ｖ高ければオンするものとする。
【００９１】第３の入力端子ＶＩ３にロウレベルの信号
を与えたとき、ＮＭＯＳトランジスタＭＮ５はオフし、
第４の入力端子ＶＩ４にはハイレベルの信号が与えるた
め、ＮＭＯＳトランジスタＭＮ６はオンする。このとき
入力端子ＶＩ１に与えられた信号がハイレベルであれ
ば、ＰＭＯＳトランジスタＭＰ１がオフし、ＮＭＯＳト
ランジスタＭＮ１がオンし、インバータ回路ＩＮＶ１の
出力はロウレベルになり、ＮＭＯＳトランジスタＭＮ６
を介してＮＰＮ型バイポーラトランジスタＢＮ１のベー
ス電極はロウレベルになる。またインバータ回路ＩＮＶ
８にもロウレベルの信号が与えられているため、ＰＭＯ
ＳトランジスタＭＰ１８がオンし、ＮＭＯＳトランジス
タＭＮ１８がオフして、ＮＭＯＳトランジスタＭＮ９の
ゲート電極はハイレベルになる。ＮＭＯＳトランジスタ
ＭＮ９のゲート電極はハイレベルであるためオンし、Ｎ
ＰＮ型バイポーラトランジスタＢＮ１のベース電極はロ
ウレベルであるためオフし、出力端子ＶＯＵＴ１の負荷
容量ＣＬ１を０Ｖまで高速に放電する。したがって出力
端子ＶＯＵＴ１はロウレベルになる。
【００９２】またこのとき、入力端子ＶＩ１に与えられ
た信号がロウレベルであればＰＭＯＳトランジスタＭＰ
１がオンし、ＮＭＯＳトランジスタＭＮ１がオフし、イ
ンバータ回路ＩＮＶ１の出力はハイレベルになり、ＮＭ
ＯＳトランジスタＭＮ６を介してＮＰＮ型バイポーラト
ランジスタＢＮ１のベース電極は４．５Ｖになる。ま
た、インバータ回路ＩＮＶ８にもハイレベルの信号が与
えられているためＰＭＯＳトランジスタＭＰ１８がオフ
し、ＮＭＯＳトランジスタＭＮ１８がオンして、ＮＭＯ
ＳトランジスタＭＮ９のゲート電極はロウレベルにな
る。ＮＭＯＳトランジスタＭＮ９のゲート電極はロウレ
ベルであるためオフし、ＮＰＮ型バイポーラトランジス
タＢＮ１のベース電極は４．５Ｖであるためオンし、出
力端子ＶＯＵＴ１の負荷容量ＣＬ１を３．７Ｖまで高速
に充電する。したがって出力端子ＶＯＵＴ１はハイレベ
ルになる。
【００９３】第３の入力端子ＶＩ３にハイレベルの信号
を与えたとき、ＮＭＯＳトランジスタＭＮ５はオンし、
第４の入力端子ＶＩ４にはロウレベルの信号が与えられ
るため、ＮＭＯＳトランジスタＭＮ６はオフする。この
とき入力端子ＶＩ１に与えられた信号がハイレベルであ
れば、ＰＭＯＳトランジスタＭＰ１がオフし、ＮＭＯＳ
トランジスタＭＮ１がオンし、インバータ回路ＩＮＶ１
の出力はロウレベルになる。インバータ回路ＩＮＶ２の
入力はロウレベルであるため、ＮＭＯＳトランジスタＭ
Ｎ２はオフし、ＰＭＯＳトランジスタＭＰ２がオンし
て、ＮＭＯＳトランジスタＭＮ５を介してＮＰＮ型バイ
ポーラトランジスタＢＮ１のベース電極とインバータ回
路ＩＮＶ８の入力端子は電源ＶＤＤ（５．０Ｖ）よりＮ
ＭＯＳトランジスタＭＮ５のしきい値電圧である０．５
Ｖ低い４．５Ｖの電圧になる。インバータ回路ＩＮＶ８
の入力はハイレベルであるため、ＮＭＯＳトランジスタ
ＭＮ１８はオンし、ＰＭＯＳトランジスタＭＰ１８がオ
フしてＮＭＯＳトランジスタＭＮ９のゲート電極はロウ
レベルになる。ＮＭＯＳトランジスタＭＮ９のゲート電
極はロウレベルであるためオフし、ＮＰＮ型バイポーラ
トランジスタＢＮ１のベース電極はハイレベルであるた
めオンし、出力端子ＶＯＵＴ１の負荷容量ＣＬ１をバイ
ポーラトランジスタＢＮ１のベース電極の電位よりベー
ス・エミッタ間電圧（〜０．８Ｖ）低い電圧である３．
７Ｖまで高速に充電する。したがって出力端子ＶＯＵＴ
１はハイレベルになる。
【００９４】またこのとき、入力端子ＶＩ１に与えられ
た信号がロウレベルであればＰＭＯＳトランジスタＭＰ
１がオンし、ＮＭＯＳトランジスタＭＮ１がオフし、イ
ンバータ回路ＩＮＶ１の出力はハイレベルになる。イン
バータ回路ＩＮＶ２の入力ハイレベルであるためＮＭＯ
ＳトランジスタＭＮ２はオンし、ＰＭＯＳトランジスタ
ＭＰ２がオフして、ＮＭＯＳトランジスタＭＮ５を介し
てＮＰＮ型バイポーラトランジスタＢＮ１のベース電極
とインバータ回路ＩＮＶ８の入力端子はロウレベルにな
る。インバータ回路ＩＮＶ８の入力はロウレベルである
ため、ＮＭＯＳトランジスタＭＮ１８はオフし、ＰＭＯ
ＳトランジスタＭＰ１８がオンして、ＮＭＯＳトランジ
スタＭＮ９のゲート電極はハイレベルになる。ＮＭＯＳ
トランジスタＭＮ９のゲート電極はハイレベルであるた
めオンし、ＮＰＮ型バイポーラトランジスタＢＮ１のベ
ース電極はロウレベルであるためオフし、出力端子ＶＯ
ＵＴ１の負荷容量ＣＬ１を０Ｖまで高速に放電する。し
たがって出力端子ＶＯＵＴ１はロウレベルになる。
【００９５】図１３に示した非排他的論理和回路は、入
力端子ＶＩ１に与えられる信号と入力端子ＶＩ３に与え
られる信号がともにハイレベルかともにロウレベルのと
きにのみ出力がハイレベルになる非排他的論理和回路を
構成している。パストランジスタ回路ＰＴ３の出力をイ
ンバータ回路ＩＮＶ８に入力し、インバータ回路ＩＮＶ
８の出力をパストランジスタ回路ＰＴ３の反転信号とし
て用いた例である。出力端子ＶＯＵＴ１の負荷容量ＣＬ
１を充放電するのはＮＰＮ型バイポーラトランジスタＢ
Ｎ１とＮＭＯＳトランジスタＭＮ９である。
【００９６】次に、この発明の第１３実施例による半導
体集積回路を図について説明する。図１３はこの発明の
第１３実施例による２入力セレクタ回路の構成を示す回
路図である。図１３において、ＭＰ１〜ＭＰ６はＰＭＯ
Ｓトランジスタ、ＭＮ１〜ＭＮ６はＮＭＯＳトランジス
タ、ＢＮ１はＮＰＮ型バイポーラトランジスタ、ＢＰ１
はＰＮＰ型バイポーラトランジスタ、ＶＩ１は第１の入
力端子、ＶＩ２は第２の入力端子、ＶＩ３は第３の入力
端子、ＶＩ４は第４の入力端子、ＶＯＵＴ１は第１の出
力端子を示す。ＶＤＤは第１の電源で５．０Ｖ、ＧＮＤ
は第２の電源で０Ｖを示す。ＣＬ１は第１の負荷容量を
示す。ここでＰＭＯＳトランジスタＭＰ１とＮＭＯＳト
ランジスタＭＮ１は第１のインバータ回路ＩＮＶ１を、
ＰＭＯＳトランジスタＭＰ２とＮＭＯＳトランジスタＭ
Ｎ２は第２のインバータ回路ＩＮＶ２を構成しており、
入力端子ＶＩ１に入力される信号のバッファ回路として
働く。同様にＰＭＯＳトランジスタＭＰ３とＮＭＯＳト
ランジスタＭＮ３は第３のインバータ回路ＩＮＶ３を、
ＰＭＯＳトランジスタＭＰ４とＮＭＯＳトランジスタＭ
Ｎ４は第４のインバータ回路ＩＮＶ４を構成しており、
入力端子ＶＩ２に入力される信号のバッファ回路として
働く。
【００９７】ＰＭＯＳトランジスタＭＰ５〜ＭＰ６とＮ
ＭＯＳトランジスタＭＮ５〜ＭＮ６でパストランジスタ
回路ＰＴ１を構成している。ＮＰＮ型バイポーラトラン
ジスタＢＮ１とＰＮＰ型バイポーラトランジスタＢＰ１
とはドライブ回路を構成しており、パストランジスタ回
路ＰＴ１のＮＭＯＳトランジスタＭＮ５，ＭＮ６及びＰ
ＭＯＳトランジスタＭＰ５，ＭＰ６のドレインもしくは
ソースはドライブ回路を構成しているＮＰＮ型バイポー
ラトランジスタＢＮ１及びＰＮＰ型バイポーラトランジ
スタＢＰ１のベース電極に接続している。
【００９８】次に図１３に示した２入力セレクタ回路の
動作について説明する。ハイレベルの信号は５．０Ｖの
電圧を、ロウレベルの信号は０Ｖの電圧を与えるものと
し、ハイレベルの論理とロウレベルの論理のしきい値を
２．５Ｖとする。また第４の入力端子ＶＩ４には第３の
入力端子ＶＩ３に与える信号の反転論理を与えるものと
する。ＰＭＯＳトランジスタＭＰ１〜ＭＰ６はしきい値
電圧を−０．５Ｖとし、ソース電極に比べてゲート電極
の電圧が０．５Ｖより低ければオンするものとする。ま
たＮＭＯＳトランジスタＭＮ１〜ＭＮ６はしきい値電圧
を０．５Ｖとし、ソース電極に比べてゲート電極の電圧
が０．５Ｖより高ければオンするものとする。ＮＰＮ型
バイポーラトランジスタＢＮ１はベース電極の電圧がエ
ミッタ電極の電圧より０．８Ｖ高ければオンするものと
する。ＰＮＰ型バイポーラトランジスタＢＰはベース電
極の電圧がエミッタ電極の電圧より０．８Ｖ低ければオ
ンするものとする。
【００９９】第３の入力端子ＶＩ３にロウレベルの信号
を与えたとき、ＮＭＯＳトランジスタＭＮ５はオフし、
ＰＭＯＳトランジスタＭＰ６はオンする。また第４の入
力端子ＶＩ４にはハイレベルの信号が与えられているた
め、ＰＭＯＳトランジスタＭＰ５はオフし、ＮＭＯＳト
ランジスタＭＮ６はオンする。
【０１００】このとき入力端子ＶＩ２に与えられた信号
がハイレベルであれば、ＰＭＯＳトランジスタＭＰ３が
オフし、ＮＭＯＳトランジスタＭＮ３がオンし、インバ
ータ回路ＩＮＶ３の出力はロウレベルになる。インバー
タ回路ＩＮＶ４の入力はロウレベルであるためＮＭＯＳ
トランジスタＭＮ４はオフし、ＰＭＯＳトランジスタＭ
Ｐ４がオンしてＰＭＯＳトランジスタＭＰ６およびＮＭ
ＯＳトランジスタＭＮ６を介してＮＰＮ型バイポーラト
ランジスタＢＮ１及びＰＮＰ型バイポーラトランジスタ
ＢＰ１のベース電極はハイレベルになる。ＰＮＰ型バイ
ポーラトランジスタはベース電極がハイレベルであるた
めオフし、ＮＰＮ型バイポーラトランジスタＢＮ１はベ
ース電極がハイレベルであるためオンし、出力端子ＶＯ
ＵＴ１の負荷容量ＣＬ１を電源ＶＤＤ（５．０Ｖ）から
バイポーラトランジスタのベース・エミッタ間電圧（〜
０．８Ｖ）低い電圧である４．２Ｖまで高速に充電す
る。したがって出力端子ＶＯＵＴ１はハイレベルにな
る。
【０１０１】また、このとき入力端子ＶＩ２に与えられ
た信号がロウレベルであれば、ＰＭＯＳトランジスタＭ
Ｐ３がオンし、ＮＭＯＳトランジスタＭＮ３がオフし、
インバータ回路ＩＮＶ３の出力はハイレベルになる。イ
ンバータ回路ＩＮＶ４の入力はハイレベルであるため、
ＰＭＯＳトランジスタＭＰ４はオフし、ＮＭＯＳトラン
ジスタＭＮ４がオンして、ＰＭＯＳトランジスタＭＰ６
およびＮＭＯＳトランジスタＭＮ６を介してＮＰＮ型バ
イポーラトランジスタＢＮ１及びＰＮＰ型バイポーラト
ランジスタＢＰ１のベース電極はロウレベルになる。Ｐ
ＮＰ型バイポーラトランジスタＢＰ１はベース電極がロ
ウレベルであるためオンし、ＮＰＮ型バイポーラトラン
ジスタＢＮ１はベース電極がロウレベルであるためオフ
し、出力端子ＶＯＵＴ１の負荷容量ＣＬ１を０．８Ｖま
で高速に放電する。したがって出力端子ＶＯＵＴ１はロ
ウレベルになる。
【０１０２】次いで、第３の入力端子ＶＩ３にハイレベ
ルの信号を与えたとき、ＮＭＯＳトランジスタＭＮ５は
オンし、ＰＭＯＳトランジスタＭＰ６はオフする。また
第４の入力端子ＶＩ４にはロウレベルの信号が与えられ
るため、ＰＭＯＳトランジスタＭＰ５はオンし、ＮＭＯ
ＳトランジスタＭＮ６はオフする。
【０１０３】このとき入力端子ＶＩ１に与えられた信号
がハイレベルであればＰＭＯＳトランジスタＭＰ１がオ
フし、ＮＭＯＳトランジスタＭＮ１がオンし、インバー
タ回路ＩＮＶ１の出力はロウレベルになる。インバータ
回路ＩＮＶ２の入力がロウレベルであるため、ＮＭＯＳ
トランジスタＭＮ２はオフし、ＰＭＯＳトランジスタＭ
Ｐ２がオンして、ＰＭＯＳトランジスタＭＰ５およびＮ
ＭＯＳトランジスタＭＮ５を介してＮＰＮ型バイポーラ
トランジスタＢＮ１及びＰＮＰ型バイポーラトランジス
タＢＰ１のベース電極はハイレベルになる。ＰＮＰ型バ
イポーラトランジスタＢＰ１はベース電極がハイレベル
であるためオフし、ＮＰＮ型バイポーラトランジスタＢ
Ｎ１はベース電極がハイレベルであるためオンし、出力
端子ＶＯＵＴ１の負荷容量ＣＬ１を電源ＶＤＤ（５．０
Ｖ）からバイポーラトランジスタのベース・エミッタ間
電圧（〜０．８Ｖ）低い電圧である４．２Ｖまで高速に
充電する。したがって出力端子ＶＯＵＴ１はハイレベル
になる。
【０１０４】また、このとき入力端子ＶＩに与えられた
信号がロウレベルであれば、ＰＭＯＳトランジスタＭＰ
１がオンし、ＮＭＯＳトランジスタＭＮ１がオフし、イ
ンバータ回路ＩＮＶ１の出力はハイレベルになる。イン
バータ回路ＩＮＶ２の入力はハイレベルであるため、Ｐ
ＭＯＳトランジスタＭＰ２はオフし、ＮＭＯＳトランジ
スタＭＮ２がオンして、ＰＭＯＳトランジスタＭＰ５お
よびＮＭＯＳトランジスタＭＮ５を介してＮＰＮ型バイ
ポーラトランジスタＢＮ１及びＰＮＰ型バイポーラトラ
ンジスタＢＰ１のベース電極はロウレベルになる。ＰＮ
Ｐ型バイポーラトランジスタＢＰ１はベース電極がハイ
レベルであるためオンし、ＮＰＮ型バイポーラトランジ
スタＢＮ１はベース電極がロウレベルであるためオフ
し、出力端子ＶＯＵＴ１の負荷容量ＣＬ１を０．８Ｖま
で高速に放電する。したがって出力端子ＶＯＵＴ１はロ
ウレベルになる。
【０１０５】図１３に示したセレクタ回路では、第３の
入力端子ＶＩ３に与えられる制御信号により、入力端子
ＶＩ１に与えられた信号と入力端子ＶＩ２に与えられた
信号のいずれかを選択して出力する２入力セレクタ回路
を構成している。ＮＰＮ型バイポーラトランジスタＢＮ
１のベース電極とＰＮＰ型バイポーラトランジスタＢＰ
１のベース電極にはパストランジスタ回路ＰＴ１の出力
が接続されているだけで第１実施例のように、相補の信
号が出力されるような回路は構成を必要としない。パス
トランジスタ回路ＰＴ１を介してインバータ回路ＩＮＶ
２，ＩＮＶ２が駆動するのは、ＮＰＮ型バイポーラトラ
ンジスタＢＮ１とＮＭＯＳトランジスタＭＮ９のみであ
り、出力端子ＶＯＵＴ１の負荷容量ＣＬ１を充放電する
のはＮＰＮ型バイポーラトランジスタＢＮ１とＰＮＰ型
バイポーラトランジスタＢＰ１である。
【０１０６】次に、この発明の第１４実施例による半導
体集積回路を図について説明する。図１４は、この発明
の第１４実施例による２入力セレクタ回路の構成を示す
回路図である。図１４において、ＭＰ１〜ＭＰ４はＰＭ
ＯＳトランジスタ、ＭＮ１〜ＭＮ８はＮＭＯＳトランジ
スタ、ＢＮ１は第１のＮＰＮ型バイポーラトランジス
タ、ＢＮ２は第２のＮＰＮ型バイポーラトランジスタ、
ＢＰ１は第１のＰＮＰ型バイポーラトランジスタ、ＢＰ
２は第２のＰＮＰ型バイポーラトランジスタ、ＶＩ１は
第１の入力端子、ＶＩ２は第２の入力端子、ＶＩ３は第
３の入力端子、ＶＩ４は第４の入力端子、ＶＯＵＴ１は
第１の出力端子、ＶＯＵＴ２は第２の出力端子を示す。
ＶＤＤは第１の電源で５．０Ｖ、ＧＮＤは第２の電源で
０Ｖを示す。ＣＬ１は第１の負荷容量、ＣＬ２は第２の
負荷容量を示す。ここでＰＭＯＳトランジスタＭＰ１と
ＮＭＯＳトランジスタＭＮ１は第１のインバータ回路Ｉ
ＮＶ１を、ＰＭＯＳトランジスタＭＰ２とＮＭＯＳトラ
ンジスタＭＮ２は第２のインバータ回路ＩＮＶ２を構成
しており、入力端子ＩＮＶ１に入力される信号のバッフ
ァ回路として働く。同様にＰＭＯＳトランジスタＭＰ３
とＮＭＯＳトランジスタＭＮ３は第３のインバータ回路
ＩＮＶ３を、ＰＭＯＳトランジスタＭＰ４とＮＭＯＳト
ランジスタＭＮ４は第４のインバータ回路ＩＮＶ４を構
成しており、入力端子ＶＩ２に入力される信号のバッフ
ァ回路として働く。ＮＭＯＳトランジスタＭＮ５〜ＭＮ
６でパストランジスタ回路ＰＴ３を、ＮＭＯＳトランジ
スタＭＮ７〜ＭＮ８でパストランジスタ回路ＰＴ４を構
成している。ＮＰＮ型バイポーラトランジスタＢＮ１と
ＰＮＰ型バイポーラトランジスタＢＰ１とで第１のドラ
イブ回路を構成しており、ＮＰＮ型バイポーラトランジ
スタＢＮ２とＰＮＰ型バイポーラトランジスタＢＰ２と
で第１のドライブ回路を構成している。パストランジス
タ回路ＰＴ３のＮＭＯＳトランジスタＭＮ５，ＭＮ６の
ドレイン電極もしくはソース電極が第１のドライブ回路
を構成しているＮＰＮ型バイポーラトランジスタＢＮ１
及びＰＮＰ型バイポーラトランジスタＢＰ１のベース電
極に接続している。同様に、パストランジスタ回路ＰＴ
４のＮＭＯＳトランジスタＭＮ７，ＭＮ８のドレイン電
極もしくはソース電極が第２のドライブ回路を構成して
いるＮＰＮ型バイポーラトランジスタＢＮ２及びＰＮＰ
型バイポーラトランジスタＢＰ２のベース電極に接続し
ている。
【０１０７】次に、図１４に示した２入力セレクタ回路
の動作について説明する。ハイレベルの信号は５．０Ｖ
の電圧をロウレベルの信号は０Ｖの電圧を与えるものと
し、ハイレベルの論理とロウレベルの論理のしきい値を
２．５Ｖとする。また第４の入力端子ＶＩ４には第３の
入力端子ＶＩ３に与える信号の反転信号を与えるものと
する。ＰＭＯＳトランジスタＭＰ１〜ＭＰ４はしきい値
電圧を−０．５Ｖとし、ソース電極に比べてゲート電極
の電圧が０．５Ｖより低ければオンするものとする。ま
たＮＭＯＳトランジスタＭＮ１〜ＭＮ８はしきい値電圧
を０．５Ｖとし、ソース電極に比べてゲート電極の電圧
が０．５Ｖより高ければオンするものとする。ＮＰＮ型
バイポーラトランジスタＢＮ１，ＢＮ２はベース電極の
電圧がエミッタ電極の電圧より０．８Ｖ高ければオンす
るものとする。
【０１０８】第３の入力端子ＶＩ３にロウレベルの信号
を与えたとき、ＮＭＯＳトランジスタＭＮ５，ＭＮ７は
オフし、第４の入力端子ＶＩ４にはハイレベルの信号が
与えるため、ＮＭＯＳトランジスタＭＮ６，ＭＮ８はオ
ンする。このとき入力端子ＶＩ２に与えられた信号がハ
イレベルであれば、ＰＭＯＳトランジスタＭＰ３がオフ
し、ＮＭＯＳトランジスタＭＮ３がオンし、インバータ
回路ＩＮＶ３の出力はロウレベルになり、ＮＭＯＳトラ
ンジスタＭＮ８を介してＮＰＮ型バイポーラトランジス
タＢＮ２及びＰＮＰ型バイポーラトランジスタＢＰ２の
ベース電極はロウレベルになる。インバータ回路ＩＮＶ
４の入力はロウレベルであるため、ＰＭＯＳトランジス
タＭＰ４はオンし、ＮＭＯＳトランジスタＭＮ４はオフ
し、ＮＭＯＳトランジスタＭＮ６を介してＮＰＮ型バイ
ポーラトランジスタＢＮ１及びＰＮＰ型バイポーラトラ
ンジスタＢＰ１のベース電極は電源ＶＤＤ（５．０Ｖ）
よりＮＭＯＳトランジスタＭＮ６の閾値電圧である０．
５Ｖ低い４．５Ｖの電圧、すなわちハイレベルになる。
ＰＮＰ型バイポーラトランジスタＢＰ２のベース電極は
ハイレベルであるためオフし、ＮＰＮ型バイポーラトラ
ンジスタＢＮ１はベース電極がハイレベルであるためオ
ンし、出力端子ＶＯＵＴ１の負荷容量ＣＬ１をバイポー
ラトランジスタＢＮ１のベース電極の電位よりベース・
エミッタ間電圧（〜０．８Ｖ）低い電圧である３．７Ｖ
まで高速に充電する。したがって出力端子ＶＯＵＴ１は
ハイレベルになる。またＰＮＰ型バイポーラトランジス
タＢＰ２のベース電極がロウレベルであるためオンし、
ＮＰＮ型バイポーラトランジスタＢＮ２はベース電極が
ロウレベルであるためオフし、出力端子ＶＯＵＴ２の負
荷容量ＣＬ２を１．３Ｖまで高速に放電する。したがっ
て出力端子ＶＯＵＴ２はロウレベルになる。
【０１０９】またこのとき、入力端子ＶＩ２に与えられ
た信号がロウレベルであれば、ＰＭＯＳトランジスタＭ
Ｐ３がオンし、ＮＭＯＳトランジスタＭＮ３がオフし、
インバータ回路ＩＮＶ３の出力はハイレベルになり、Ｎ
ＭＯＳトランジスタＭＮ８を介してＮＰＮ型バイポーラ
トランジスタＢＮ２及びＰＮＰ型バイポーラトランジス
タＢＰ２のベース電極は電源（５．０Ｖ）よりＮＭＯＳ
トランジスタＭＮ８のしきい値電圧である０．５Ｖ低い
４．５Ｖの電圧、すなわちハイレベルになる。インバー
タ回路ＩＮＶ４の入力はハイレベルであるため、ＰＭＯ
ＳトランジスタＭＰ４はオフし、ＮＭＯＳトランジスタ
ＭＮ４がオンして、ＮＭＯＳトランジスタＭＮ６を介し
てＮＰＮ型バイポーラトランジスタＢＮ１及びＰＮＰ型
バイポーラトランジスタＢＰ１のベース電極はロウレベ
ルになる。ＰＮＰ型バイポーラトランジスタＢＰ１はベ
ース電極がロウレベルであるためオンし、ＮＰＮ型バイ
ポーラトランジスタＢＮ１はベース電極がロウレベルで
あるためオフし、出力端子ＶＯＵＴ１の負荷容量ＣＬ１
を１．３Ｖまで高速に充電する。したがって出力端子Ｖ
ＯＵＴ１はロウレベルになる。またＰＮＰ型バイポーラ
トランジスタＢＰ２はベース電極がハイレベルであるた
めオフし、ＮＰＮ型バイポーラトランジスタＢＮ２はベ
ース電極がハイレベルであるためオンし、出力端子ＶＯ
ＵＴ２の負荷容量ＣＬ２をバイポーラトランジスタＢＮ
２のベース電極の電位よりベース・エミッタ間電圧（〜
０．８Ｖ）低い電圧である３．７Ｖまで高速に充電す
る。したがって出力端子ＶＯＵＴ２はハイレベルにな
る。
【０１１０】第３の入力端子ＶＩ３にハイレベルの信号
を与えたとき、ＮＭＯＳトランジスタＭＮ５，ＭＮ７は
オンし、第４の入力端子ＶＩ４にはロウレベルの信号が
与えられるため、ＮＭＯＳトランジスタＭＮ６，ＭＮ８
はオフする。このとき入力端子ＶＩ１に与えられた信号
がハイレベルであれば、ＰＭＯＳトランジスタＭＰ１が
オフし、ＮＭＯＳトランジスタＭＮ１がオンし、インバ
ータ回路ＩＮＶ１の出力はロウレベルになり、ＮＭＯＳ
トランジスタＭＮ７を介してＮＰＮ型バイポーラトラン
ジスタＢＮ２及びＰＮＰ型バイポーラトランジスタＢＰ
２のベース電極はロウレベルになる。インバータ回路Ｉ
ＮＶ２の入力はロウレベルであるため、ＮＭＯＳトラン
ジスタＭＮ２はオフし、ＰＭＯＳトランジスタＭＰ２が
オンして、ＮＭＯＳトランジスタＭＮ５を介してＮＰＮ
型バイポーラトランジスタＢＮ１及びＰＮＰ型バイポー
ラトランジスタＢＰ１のベース電極とＮＭＯＳトランジ
スタＭＮ１４のゲート電極は電源ＶＤＤ（５．０Ｖ）よ
りＮＭＯＳトランジスタＭＮ５のしきい値電圧である
０．５Ｖ低い４．５Ｖの電圧、すなわちハイレベルにな
る。ＰＮＰ型バイポーラトランジスタＢＰ１はベース電
極はハイレベルであるためオフし、ＮＰＮ型バイポーラ
トランジスタＢＮ１のベース電極はハイレベルであるた
めオンし、出力端子ＶＯＵＴ１の負荷容量ＣＬ１をバイ
ポーラトランジスタＢＮ１のベース電極の電位よりベー
ス・エミッタ間電圧（〜０．８Ｖ）低い電圧である３．
７Ｖまで高速に充電する。したがって出力端子ＶＯＵＴ
１はハイレベルになる。またＰＮＰ型バイポーラトラン
ジスタＢＰ２のベース電極はロウレベルであるためオン
し、ＮＰＮ型バイポーラトランジスタＢＮ２のベース電
極はロウレベルであるためオフし、出力端子ＶＯＵＴ２
の負荷容量ＣＬ２を１．３Ｖまで高速に放電する。した
がって出力端子ＶＯＵＴ２はロウレベルになる。
【０１１１】またこのとき、入力端子ＶＩ１に与えられ
た信号がロウレベルであれば、ＰＭＯＳトランジスタＭ
Ｐ１がオンし、ＮＭＯＳトランジスタＭＮ１がオフし、
インバータ回路ＩＮＶ１の出力はハイレベルになり、Ｎ
ＭＯＳトランジスタＭＮ７を介してＮＰＮ型バイポーラ
トランジスタＢＮ２及びＰＮＰ型バイポーラトランジス
タＢＰ２のベース電極は電源（５．０Ｖ）よりＮＭＯＳ
トランジスタＭＮ７のしきい値電圧である０．５Ｖ低い
４．５Ｖの電圧、すなわちハイレベルになる。インバー
タ回路ＩＮＶ２の入力はハイレベルであるため、ＰＭＯ
ＳトランジスタＭＰ２はオフし、ＮＭＯＳトランジスタ
ＭＮ２がオンして、ＮＭＯＳトランジスタＭＮ５を介し
てＮＰＮ型バイポーラトランジスタＢＮ１及びＰＮＰ型
バイポーラトランジスタＢＰ１のベース電極はロウレベ
ルになる。ＰＮＰ型バイポーラトランジスタＢＰ１はゲ
ート電極がロウレベルであるためオンし、ＮＰＮ型バイ
ポーラトランジスタＢＮ１のベース電極はロウレベルで
あるためオフし、出力端子ＶＯＵＴ１の負荷容量ＣＬ１
を１．３Ｖまで高速に放電する。したがって出力端子Ｖ
ＯＵＴ１はロウレベルになる。またＰＮＰ型バイポーラ
トランジスタＢＰ２のベース電極がハイレベルであるた
めオフし、ＮＰＮ型バイポーラトランジスタＢＮ２のベ
ース電極はハイレベルであるためオンし、出力端子ＶＯ
ＵＴ２の負荷容量ＣＬ２をバイポーラトランジスタＢＮ
２のベース電極の電位よりベース・エミッタ間電圧（〜
０．８Ｖ）低い電圧である３．７Ｖまで高速に充電す
る。したがって出力端子ＶＯＵＴ２はハイレベルにな
る。
【０１１２】図１４に示した２入力セレクタ回路では、
第３の入力端子ＶＩ３に与えられる信号により、入力端
子ＶＩ１に与えられた信号と入力端子ＶＩ２に与えられ
た信号のいずれかを選択して出力する２入力セレクタ回
路を構成している。第１４実施例の２入力セレクタ回路
は、第１３実施例の論理回路において相補の出力が得ら
れる回路構成にしたものである。
【０１１３】次に、この発明の第１５実施例による半導
体集積回路を図について説明する。図１５はこの発明の
第１５実施例による２入力セレクタ回路の構成を示す回
路図である。図１５において、ＭＮ７，ＭＮ８はバスト
ランジスタ回路ＰＴ４を構成するＮＭＯＳトランジス
タ、ＭＰ１５はパストランジスタ回路ＰＴ４の出力であ
るＮＭＯＳトランジスタＭＮ７，ＭＮ８のドレイン電極
にゲート電極を接続したＰＭＯＳトランジスタであり、
その他の図１３と同一符号は図１３と同一もしくは相当
する部分を示す。第１５実施例による２入力セレクタ回
路が第１３実施例の２入力セレクタ回路と異なる点は、
パストランジスタ回路ＰＴ４とＰＭＯＳトランジスタＭ
Ｐ１５を設けた点である。パストランジスタ回路ＰＴ４
でパストランジスタ回路ＰＴ３の出力信号の反転論理を
出力して、ＰＭＯＳトランジスタＭＰ１５のゲート電極
に与える。このことにより、ＮＰＮ型バイポーラトラン
ジスタＢＰ１のベース電極がハイレベルになってＮＰＮ
型バイポーラトランジスタＢＰ１がオンするときに、Ｐ
ＭＯＳトランジスタＭＰ１５もオンすることにより、Ｎ
ＭＯＳトランジスタＭＮ５，ＭＮ６の閾値電圧等の影響
を緩和してＮＰＮ型バイポーラトランジスタＢＰ１のベ
ース電極を電源電圧ＶＤＤにすることができ、負荷容量
ＣＬ１をさらに高速に充電することができる。また、ハ
イレベルの出力電圧も高くすることができる。
【０１１４】次に、この発明の第１６実施例による半導
体集積回路を図について説明する。図１６はこの発明の
第１６実施例による２入力セレクタ回路の構成を示す回
路図である。図１６において、ＭＮ７，ＭＮ８はバスト
ランジスタ回路ＰＴ４を構成するＮＭＯＳトランジス
タ、ＭＰ１６はパストランジスタ回路ＰＴ３の出力であ
るＮＭＯＳトランジスタＭＮ５，ＭＮ６のドレイン電極
にゲート電極を接続したＰＭＯＳトランジスタであり、
その他の図１５と同一符号は図１５と同一もしくは相当
する部分を示す。第１６実施例による２入力セレクタ回
路が第１６実施例の２入力セレクタ回路と異なる点は、
ＰＭＯＳトランジスタＭＰ１６のゲート電極がパストラ
ンジスタ回路ＰＴ３の出力に接続しいてる点である。そ
のため、ＮＰＮ型バイポーラトランジスタＢＮ１及びＰ
ＮＰ型バイポーラトランジスタＢＰ１のベース電極へ
は、ＰＭＯＳトランジスタＭＰ１６のゲート電極より入
力端子ＶＩ１，ＶＩ２からの入力信号がインバータ一段
分だけ先に入力される。
【０１１５】次に、この発明の第１７実施例による半導
体集積回路を図について説明する。図１７はこの発明の
第１７実施例による２入力セレクタ回路の構成を示す回
路図である。図１７において、ＭＰ５，ＭＰ６はバスト
ランジスタ回路ＰＴ９を構成するＰＭＯＳトランジス
タ、ＭＰ７，ＭＰ８はバストランジスタ回路ＰＴ１０を
構成するＰＭＯＳトランジスタ、ＭＮ１５はパストラン
ジスタ回路ＰＴ４の出力であるＰＭＯＳトランジスタＭ
Ｐ７，ＭＰ８のドレイン電極にゲート電極を接続したＮ
ＭＯＳトランジスタであり、その他の図１３と同一符号
は図１３と同一もしくは相当する部分を示す。第１７実
施例による２入力セレクタ回路が第１３実施例の２入力
セレクタ回路と異なる点は、パストランジスタ回路ＰＴ
９，ＰＴ１０とＰＭＯＳトランジスタＭＰ１５を設けた
点である。パストランジスタ回路ＰＴ１０でパストラン
ジスタ回路ＰＴ９の出力信号の反転論理を出力して、Ｎ
ＭＯＳトランジスタＭＮ１５のゲート電極に与える。こ
のことにより、ＮＰＮ型バイポーラトランジスタＢＰ１
のベース電極がハイレベルになってＮＰＮ型バイポーラ
トランジスタＢＰ１がオンするときに、ＮＭＯＳトラン
ジスタＭＮ１５もオンすることにより、ＰＭＯＳトラン
ジスタＭＰ５，ＭＰ６の閾値電圧等の影響を緩和してＮ
ＰＮ型バイポーラトランジスタＢＰ１のベース電極を電
源電圧ＶＤＤにすることができ、負荷容量ＣＬ１をさら
に高速に放電することができる。また、ロウレベルの出
力電圧も低くすることができる。
【０１１６】次に、この発明の第１８実施例による半導
体集積回路を図について説明する。図１８はこの発明の
第１８実施例による２入力セレクタ回路の構成を示す回
路図である。図１８において、ＭＰ５，ＭＰ６はバスト
ランジスタ回路ＰＴ９を構成するＮＭＯＳトランジス
タ、ＭＰ７，ＭＰ８はバストランジスタ回路ＰＴ１０を
構成するＰＭＯＳトランジスタ、ＭＮ１６はパストラン
ジスタ回路ＰＴ９の出力であるＰＭＯＳトランジスタＭ
Ｐ５，ＭＰ６のドレイン電極にゲート電極を接続したＮ
ＭＯＳトランジスタであり、その他の図１５と同一符号
は図１５と同一もしくは相当する部分を示す。第１８実
施例による２入力セレクタ回路が第１８実施例の２入力
セレクタ回路と異なる点は、ＮＭＯＳトランジスタＭＮ
１６のゲート電極がパストランジスタ回路ＰＴ９の出力
に接続しいてる点である。そのため、ＮＰＮ型バイポー
ラトランジスタＢＮ１及びＰＮＰ型バイポーラトランジ
スタＢＰ１のベース電極へは、ＮＭＯＳトランジスタＭ
Ｎ１６のゲート電極より入力端子ＶＩ１，ＶＩ２からの
入力信号がインバータ一段分だけ先に入力される。
【０１１７】次に、この発明の第１９実施例による半導
体集積回路を図について説明する。図１９はこの発明の
第１９実施例による２入力セレクタ回路の構成を示す回
路図である。図１９において、ＭＰ１７はＮＰＮ型バイ
ポーラトランジスタＢＮ１のベース電極とエミッタ電極
にソース電極およびドレイン電極を接続したＰＭＯＳト
ランジスタであり、その他の図１３と同一符号は図１３
と同一もしくは相当する部分を示す。第１９実施例によ
る２入力セレクタ回路が第１３実施例の２入力セレクタ
回路と異なる点は、ＰＭＯＳトランジスタＭＰ１７を設
けた点である。ＮＰＮ型バイポーラトランジスタＢＮ１
のベース電極がハイレベルになってＮＰＮ型バイポーラ
トランジスタＢＮ１がオンしたとき、ＰＭＯＳトランジ
スタＭＰ１７もオンしており、ＮＰＮ型バイポーラトラ
ンジスタＢＮ１のエミッタ電極の電位をベース電極の電
位まで充電する役割を果たす。その他の２入力セレクタ
回路の動作については第１３実施例と同様である。
【０１１８】次に、この発明の第２０実施例による半導
体集積回路を図について説明する。図２０はこの発明の
第２０実施例による２入力セレクタ回路の構成を示す回
路図である。図２０において、Ｒ１はＮＰＮ型バイポー
ラトランジスタＢＮ１のベース電極とエミッタ電極に一
方端および他方端を接続した抵抗であり、その他の図１
３と同一符号は図１３と同一もしくは相当する部分を示
す。第２０実施例による２入力セレクタ回路が第１３実
施例の２入力セレクタ回路と異なる点は、抵抗Ｒ１を設
けた点である。ＮＰＮ型バイポーラトランジスタＢＮ１
のベース電極がハイレベルになってＮＰＮ型バイポーラ
トランジスタＢＮ１がオンしたとき、抵抗Ｒ１は、ＮＰ
Ｎ型バイポーラトランジスタＢＮ１のエミッタ電極の電
位をベース電極の電位まで充電する役割を果たす。ま
た、ＰＮＰ型バイポーラトランジスタＢＰ１のベース電
極がハイレベルになってＰＮＰ型バイポーラトランジス
タＢＰ１がオンしたとき、抵抗Ｒ１は、ＰＮＰ型バイポ
ーラトランジスタＢＰ１のエミッタ電極の電位をベース
電極の電位まで充電する役割を果たす。その他の２入力
セレクタ回路の動作については第１３実施例と同様であ
る。
【０１１９】次に、この発明の第２１実施例による半導
体集積回路を図について説明する。図２１はこの発明の
第２１実施例による２入力セレクタ回路の構成を示す回
路図である。図２１において、ＭＰ１９はＰＭＯＳトラ
ンジスタ、ＢＮ２はＮＰＮ型バイポーラトランジスタＢ
Ｎ１と共にドライブ回路を構成しているＮＰＮ型バイポ
ーラトランジスタであり、その他の図２と同一符号は図
２と同一もしくは相当する部分を示す。第２１実施例に
よる２入力セレクタ回路が第２実施例の２入力セレクタ
回路と異なる点は、ドライブ回路を同一導電型のバイポ
ーラトランジスタで構成している点である。ＰＭＯＳト
ランジスタＭＰ１９は、ゲート電極にパストランジスタ
回路ＰＴ３の出力を入力し、ソース電極およびドレイン
電極をＮＰＮ型バイポーラトランジスタＢＮ２のコレク
タ電極およびベース電極に接続している。ＰＭＯＳトラ
ンジスタＭＰ１９は、ＮＰＮ型バイポーラトランジスタ
ＢＮ２を負荷容量ＣＬ１の放電に用いているため、ＮＰ
Ｎ型バイポーラトランジスタが飽和して放電に要する時
間が長くなるので、その影響を緩和する役割を果たす。
その他の２入力セレクタ回路の動作については第２実施
例と同様である。
【０１２０】次に、この発明の第２２実施例による半導
体集積回路を図について説明する。図２２はこの発明の
第２２実施例による２入力セレクタ回路の構成を示す回
路図である。図２２において、ＭＮ１９はＮＭＯＳトラ
ンジスタ、ＢＰ１，ＢＰ２は共にドライブ回路を構成し
ているＰＮＰ型バイポーラトランジスタであり、その他
の図２と同一符号は図２と同一もしくは相当する部分を
示す。第２２実施例による２入力セレクタ回路が第２実
施例の２入力セレクタ回路と異なる点は、ドライブ回路
を同一導電型のバイポーラトランジスタで構成している
点である。ＮＭＯＳトランジスタＭＮ１９は、ゲート電
極にパストランジスタ回路ＰＴ４の出力を入力し、ソー
ス電極およびドレイン電極をＰＮＰ型バイポーラトラン
ジスタＢＰ１のコレクタ電極およびベース電極に接続し
ている。ＮＭＯＳトランジスタＭＮ１９は、ＰＮＰ型バ
イポーラトランジスタＢＰ１を負荷容量ＣＬ１の充電に
用いているため、ＰＮＰ型バイポーラトランジスタが飽
和して充電に要する時間が長くなるので、その影響を緩
和する役割を果たす。その他の２入力セレクタ回路の動
作については第２実施例と同様である。
【０１２１】次に、この発明の第２３実施例による半導
体集積回路を図について説明する。図２３はこの発明の
第２３実施例による２入力セレクタ回路の構成を示す回
路図である。図２３において、ＭＰ１９，ＭＰ２０はＰ
ＭＯＳトランジスタ、ＢＮ２はＮＰＮ型バイポーラトラ
ンジスタＢＮ１と共に第１のドライブ回路を構成してい
るＮＰＮ型バイポーラトランジスタ、ＢＮ４はＮＰＮ型
バイポーラトランジスタＢＮ３と共に第２のドライブ回
路を構成しているＮＰＮ型バイポーラトランジスタであ
り、その他の図５と同一符号は図５と同一もしくは相当
する部分を示す。第２３実施例による２入力セレクタ回
路が第５実施例の２入力セレクタ回路と異なる点は、ド
ライブ回路を同一導電型のバイポーラトランジスタで構
成している点である。ＰＭＯＳトランジスタＭＰ１９，
ＭＰ２０は、ゲート電極にパストランジスタ回路ＰＴ
３，ＰＴ４の出力を入力し、ソース電極およびドレイン
電極をＮＰＮ型バイポーラトランジスタＢＮ２，ＢＮ４
のコレクタ電極およびベース電極に接続している。ＰＭ
ＯＳトランジスタＭＰ１９，ＭＰ２０は、ＮＰＮ型バイ
ポーラトランジスタＢＮ２，ＢＮ４を負荷容量ＣＬ１，
ＣＬ２の放電に用いているため、ＮＰＮ型バイポーラト
ランジスタが飽和して放電に要する時間が長くなるの
で、その影響を緩和する役割を果たす。その他の２入力
セレクタ回路の動作については第５実施例と同様であ
る。
【０１２２】次に、この発明の第２４実施例による半導
体集積回路を図について説明する。図２４はこの発明の
第２４実施例による２入力セレクタ回路の構成を示す回
路図である。図２４において、ＭＰ１９はＰＭＯＳトラ
ンジスタ、ＢＮ２はＮＰＮ型バイポーラトランジスタＢ
Ｎ１と共にドライブ回路を構成しているＮＰＮ型バイポ
ーラトランジスタであり、その他の図６と同一符号は図
６と同一もしくは相当する部分を示す。第２４実施例に
よる２入力セレクタ回路が第６実施例の２入力セレクタ
回路と異なる点は、ドライブ回路を同一導電型のバイポ
ーラトランジスタで構成している点である。ＰＭＯＳト
ランジスタＭＰ１９は、ゲート電極にパストランジスタ
回路ＰＴ３の出力を入力し、ソース電極およびドレイン
電極をＮＰＮ型バイポーラトランジスタＢＮ２のコレク
タ電極およびベース電極に接続している。ＰＭＯＳトラ
ンジスタＭＰ１９は、ＮＰＮ型バイポーラトランジスタ
ＢＮ２を負荷容量ＣＬ１の放電に用いているため、ＮＰ
Ｎ型バイポーラトランジスタが飽和して放電に要する時
間が長くなるので、その影響を緩和する役割を果たす。
その他の２入力セレクタ回路の動作については第６実施
例と同様である。
【０１２３】次に、この発明の第２５実施例による半導
体集積回路を図について説明する。図２５はこの発明の
第２５実施例による２入力セレクタ回路の構成を示す回
路図である。図２５において、ＭＰ１９はＰＭＯＳトラ
ンジスタ、ＢＮ２はＮＰＮ型バイポーラトランジスタＢ
Ｎ１と共にドライブ回路を構成しているＮＰＮ型バイポ
ーラトランジスタであり、その他の図７と同一符号は図
７と同一もしくは相当する部分を示す。第２５実施例に
よる２入力セレクタ回路が第７実施例の２入力セレクタ
回路と異なる点は、ドライブ回路を同一導電型のバイポ
ーラトランジスタで構成している点である。ＰＭＯＳト
ランジスタＭＰ１９は、ゲート電極にパストランジスタ
回路ＰＴ９の出力を入力し、ソース電極およびドレイン
電極をＮＰＮ型バイポーラトランジスタＢＮ２のコレク
タ電極およびベース電極に接続している。ＰＭＯＳトラ
ンジスタＭＰ１９は、ＮＰＮ型バイポーラトランジスタ
ＢＮ２を負荷容量ＣＬ１の放電に用いているため、ＮＰ
Ｎ型バイポーラトランジスタが飽和して放電に要する時
間が長くなるので、その影響を緩和する役割を果たす。
その他の２入力セレクタ回路の動作については第７実施
例と同様である。
【０１２４】次に、この発明の第２６実施例による半導
体集積回路を図について説明する。図２６はこの発明の
第２６実施例による２入力セレクタ回路の構成を示す回
路図である。図２６において、ＭＰ１９はＰＭＯＳトラ
ンジスタ、ＢＮ２はＮＰＮ型バイポーラトランジスタＢ
Ｎ１と共にドライブ回路を構成しているＮＰＮ型バイポ
ーラトランジスタであり、その他の図８と同一符号は図
８と同一もしくは相当する部分を示す。第２６実施例に
よる２入力セレクタ回路が第８実施例の２入力セレクタ
回路と異なる点は、ドライブ回路を同一導電型のバイポ
ーラトランジスタで構成している点である。ＰＭＯＳト
ランジスタＭＰ１９は、ゲート電極にパストランジスタ
回路ＰＴ３の出力を入力し、ソース電極およびドレイン
電極をＮＰＮ型バイポーラトランジスタＢＮ２のコレク
タ電極およびベース電極に接続している。ＰＭＯＳトラ
ンジスタＭＰ１９は、ＮＰＮ型バイポーラトランジスタ
ＢＮ２を負荷容量ＣＬ１の放電に用いているため、ＮＰ
Ｎ型バイポーラトランジスタが飽和して放電に要する時
間が長くなるので、その影響を緩和する役割を果たす。
その他の２入力セレクタ回路の動作については第８実施
例と同様である。
【０１２５】次に、この発明の第２７実施例による半導
体集積回路を図について説明する。図２７はこの発明の
第２７実施例による２入力セレクタ回路の構成を示す回
路図である。図２７において、ＭＰ１９はＰＭＯＳトラ
ンジスタ、ＢＮ２はＮＰＮ型バイポーラトランジスタＢ
Ｎ１と共にドライブ回路を構成しているＮＰＮ型バイポ
ーラトランジスタであり、その他の図９と同一符号は図
９と同一もしくは相当する部分を示す。第２７実施例に
よる２入力セレクタ回路が第９実施例の２入力セレクタ
回路と異なる点は、ドライブ回路を同一導電型のバイポ
ーラトランジスタで構成している点である。ＰＭＯＳト
ランジスタＭＰ１９は、ゲート電極にパストランジスタ
回路ＰＴ３の出力を入力し、ソース電極およびドレイン
電極をＮＰＮ型バイポーラトランジスタＢＮ２のコレク
タ電極およびベース電極に接続している。ＰＭＯＳトラ
ンジスタＭＰ１９は、ＮＰＮ型バイポーラトランジスタ
ＢＮ２を負荷容量ＣＬ１の放電に用いているため、ＮＰ
Ｎ型バイポーラトランジスタが飽和して放電に要する時
間が長くなるので、その影響を緩和する役割を果たす。
その他の２入力セレクタ回路の動作については第９実施
例と同様である。
【０１２６】次に、この発明の第２７実施例による半導
体集積回路を図について説明する。図２７はこの発明の
第２７実施例による２入力セレクタ回路の構成を示す回
路図である。図２７において、ＭＰ１，ＭＰ２はＰＭＯ
Ｓトランジスタ、ＭＮ１〜ＭＮ６はＮＭＯＳトランジス
タ、ＢＮ１は第１のＮＰＮ型バイポーラトランジスタ、
ＢＰ１は第１のＰＮＰ型バイポーラトランジスタ、ＶＩ
１は第１の入力端子、ＶＩ３は第３の入力端子、ＶＩ４
は第４の入力端子、ＶＯＵＴ１は第１の出力端子を示
す。ＶＤＤは第１の電源で５．０Ｖ、ＧＮＤは第２の電
源で０Ｖを示す。ＣＬ１は第１の負荷容量を示す。ここ
でＰＭＯＳトランジスタＭＰ１とＮＭＯＳトランジスタ
ＭＮ１は第１のインバータ回路ＩＮＶ１を、ＰＭＯＳト
ランジスタＭＰ２とＮＭＯＳトランジスタＭＮ２は第２
のインバータ回路ＩＮＶ２を構成しており、入力端子Ｉ
ＮＶ１に入力される信号のバッファ回路として働く。Ｎ
ＭＯＳトランジスタＭＮ５〜ＭＮ６でパストランジスタ
回路ＰＴ３を構成している。ＮＰＮ型バイポーラトラン
ジスタＢＮ１とＰＮＰ型バイポーラトランジスタＢＰ１
はドライブ回路を構成しており、ＮＰＮ型バイポーラト
ランジスタＢＮ１とＰＮＰ型バイポーラトランジスタＢ
Ｐ１のベース電極にＮＭＯＳトランジスタＭＮ５，ＭＮ
６のドレイン電極もしてはソース電極が接続している。
【０１２７】次に図２８に示した非排他的論理和回路の
動作について説明する。ハイレベルの信号は５．０Ｖの
電圧をロウレベルの信号は０Ｖの電圧を与えるものと
し、ハイレベルの論理とロウレベルの論理のしきい値を
２．５Ｖとする。また第４の入力端子ＶＩ４には第３の
入力端子ＶＩ３に与える信号の反転信号を与えるものと
する。ＰＭＯＳトランジスタはしきい値電圧を−０．５
Ｖとし、ソース電極に比べてゲート電極の電圧が０．５
Ｖより低ければオンするものとする。またＮＭＯＳトラ
ンジスタはしきい値電圧を０．５Ｖとし、ソース電極に
比べてゲート電極の電圧が０．５Ｖより高ければオンす
るものとする。ＮＰＮ型バイポーラトランジスタＢＮ１
はベース電極の電圧がエミッタ電極の電圧より０．８Ｖ
高ければオンするものとする。ＰＮＰ型バイポーラトラ
ンジスタＢＰ１はベース電極の電圧がエミッタ電極の電
圧より０．８Ｖ低ければオンするものとする。
【０１２８】第３の入力端子ＶＩ３にロウレベルの信号
を与えたときＮＭＯＳトランジスタＭＮ５はオフし、第
４の入力端子ＶＩ４にはハイレベルの信号が与えられる
ため、ＮＭＯＳトランジスタＭＮ６はオンする。このと
き入力端子ＶＩ１に与えられた信号がハイレベルであれ
ばＰＭＯＳトランジスタＭＰ１がオフし、ＮＭＯＳトラ
ンジスタＭＮ１がオンし、インバータ回路ＩＮＶ１の出
力はロウレベルになり、ＮＭＯＳトランジスタＭＮ６を
介してＮＰＮ型バイポーラトランジスタＢＮ１のベース
電極とＰＮＰ型バイポーラトランジスタＢＰ１のベース
電極はロウレベルになる。ＮＰＮ型バイポーラトランジ
スタＢＮ１のベース電極はロウレベルであるためオフ
し、ＰＮＰ型バイポーラトランジスタＢＰ１のベース電
極はロウレベルであるためオンし、出力端子ＶＯＵＴ１
の負荷容量ＣＬ１を第２の電源ＧＮＤよりベース・エミ
ッタ間電圧（〜０．８Ｖ）高い電圧である０．８Ｖまで
高速に放電する。したがって出力端子ＶＯＵＴ１はロウ
レベルになる。
【０１２９】またこのとき、入力端子ＶＩ１に与えられ
た信号がロウレベルであれば、ＰＭＯＳトランジスタＭ
Ｐ１がオンし、ＮＭＯＳトランジスタＭＮ１がオフし、
インバータ回路ＩＮＶ１の出力はハイレベルになり、Ｎ
ＭＯＳトランジスタＭＮ６を介してＮＰＮ型バイポーラ
トランジスタＢＮ１のベース電極とＰＮＰ型バイポーラ
トランジスタＢＰ１のベース電極は４．５Ｖになる。Ｎ
ＰＮ型バイポーラトランジスタＢＮ１のベース電極は
４．５Ｖであるためオンし、ＰＮＰ型バイポーラトラン
ジスタＢＰ１のベース電極は４．５Ｖであるためオフし
出力端子ＶＯＵＴ１の負荷容量ＣＬ１を３．７Ｖまで高
速に充電する。
【０１３０】第３の入力端子ＶＩ３にハイレベルの信号
を与えたとき、ＮＭＯＳトランジスタＭＮ５はオンし、
第４の入力端子ＶＩ４にはロウレベルの信号が与えられ
るためＮＭＯＳトランジスタＭＮ６はオフする。このと
き入力端子ＶＩ１に与えられた信号がハイレベルであれ
ばＰＭＯＳトランジスタＭＰ１がオフし、ＮＭＯＳトラ
ンジスタＭＮ１がオンし、インバータ回路ＩＮＶ１の出
力はロウレベルになる。インバータ回路ＩＮＶ２の入力
はロウレベルであるため、ＮＭＯＳトランジスタＭＮ２
はオフし、ＰＭＯＳトランジスタＭＰ２がオンしてＮＭ
ＯＳトランジスタＭＮ５を介してＮＰＮ型バイポーラト
ランジスタＢＮ１のベース電極とＰＮＰ型バイポーラト
ランジスタＢＰ１のベース電極は電源ＶＤＤ（５．０
Ｖ）よりＮＭＯＳトランジスタＭＮ５のしきい値電圧で
ある０．５Ｖ低い４．５Ｖの電圧になる。ＮＰＮ型バイ
ポーラトランジスタＢＮ１のベース電極はハイレベルで
あるためオンし、ＰＮＰ型バイポーラトランジスタＢＰ
１のベース電極はハイレベルであるためオフし、出力端
子ＶＯＵＴ１の負荷容量ＣＬ１をバイポーラトランジス
タＢＮ１のベース電極の電位よりベース・エミッタ間電
圧（〜０．８Ｖ）低い電圧である３．７Ｖまで高速に充
電する。したがって出力端子ＶＯＵＴ１はハイレベルに
なる。
【０１３１】またこのとき、入力端子ＶＩ１に与えられ
た信号がロウレベルであればＰＭＯＳトランジスタＭＰ
１がオンし、ＮＭＯＳトランジスタＭＮ１がオフしイン
バータ回路ＩＮＶ１の出力はハイレベルになる。インバ
ータ回路ＩＮＶ２の入力はハイレベルであるためＮＭＯ
ＳトランジスタＭＮ２はオンしＰＭＯＳトランジスタＭ
Ｐ２がオフしてＮＭＯＳトランジスタＭＮ５を介してＮ
ＰＮ型バイポーラトランジスタＢＮ１のベース電極とＰ
ＮＰ型バイポーラトランジスタＢＰ１のベース電極はロ
ウレベルになる。ＮＰＮ型バイポーラトランジスタＢＮ
１のベース電極はロウレベルであるためオフし、ＰＮＰ
型バイポーラトランジスタＢＰ１のベース電極はロウレ
ベルであるためオンし出力端子ＶＯＵＴ１の負荷容量し
たがって出力端子ＶＯＵＴ１はロウレベルになる。
【０１３２】図２８に示した非排他的論理和回路は、入
力端子ＶＩ１に与えられる信号と入力端子ＶＩ３に与え
られる信号がともにハイレベルかともにロウレベルのと
きにのみ出力がハイレベルになる非排他的論理和回路を
構成した例である。第１２実施例の論理回路においてプ
ルダウン側をＰＮＰ型バイポーラトランジスタＢＰ１で
構成したものである。
【０１３３】次に、この発明の第２９実施例による半導
体集積回路を図について説明する。図２９はこの発明の
第２９実施例による非排他的論理和回路の構成を示す回
路図である。図２９におけるドライブ回路は、ＮＰＮ型
バイポーラトランジスタＢＮ１とＰＮＰ型バイポーラト
ランジスタＢＰ２で構成されている。図２９に示した非
排他的論理和回路は、入力端子ＶＩ１に与えられる信号
と入力端子ＶＩ３に与えられる信号がともにハイレベル
かともにロウレベルのときにのみ出力がハイレベルにな
る排他的的論理和回路である。パストランジスタ回路Ｐ
Ｔ１１は１つのインバータ回路ＩＮＶ２を備えている。
インバータ回路ＶＩ１で駆動する入力端子ＶＩ１からＮ
ＰＮ型バイポーラトランジスタＢＮ１及びＰＮＰ型バイ
ポーラトランジスタＢＰ１までの経路にはインバータ回
路ＩＶ２を有するパストランジスタ回路ＰＴ１１が含ま
れる。出力端子ＶＯＵＴ１の負荷容量ＣＬ１を充放電す
るのはＮＰＮ型バイポーラトランジスタＢＮ１とＰＮＰ
型バイポーラトランジスタＢＰ２である。
【０１３４】次に、この発明の第３０実施例による半導
体集積回路を図について説明する。図３０はこの発明の
第３０実施例による非排他的論理和回路の構成を示す回
路図である。図３０におけるドライブ回路は、ＮＰＮ型
バイポーラトランジスタＢＮ１，ＢＮ２で構成されてい
る。図３０に示した非排他的論理和回路は、入力端子Ｖ
Ｉ１に与えられる信号と入力端子ＶＩ３に与えられる信
号がともにハイレベルかともにロウレベルのときにのみ
出力がハイレベルになる排他的的論理和回路である。パ
ストランジスタ回路ＰＴ１１及びパストランジスタ回路
ＰＴ１２それぞれ、１つのインバータ回路ＩＮＶ２，Ｉ
ＮＶ３を備えている。インバータ回路ＶＩ１で駆動する
入力端子ＶＩ１からＮＰＮ型バイポーラトランジスタＢ
Ｎ１及びＰＮＰ型バイポーラトランジスタＢＰ１までの
経路には、インバータ回路ＩＶ２を有するパストランジ
スタ回路ＰＴ１１及びインバータ回路ＩＶ３を有するパ
ストランジスタ回路ＰＴ１２を含む。出力端子ＶＯＵＴ
１の負荷容量ＣＬ１を充放電するのはＮＰＮ型バイポー
ラトランジスタＢＮ１，ＢＮ２である。
【０１３５】次に、この発明の第３１実施例による半導
体集積回路を図について説明する。図３１はこの発明の
第３１実施例による非排他的論理和回路の構成を示す回
路図である。図３１は、第２８実施例による非排他的論
理和回路のＰＮＰ型バイポーラトランジスタにＮＭＯＳ
トランジスタを接続した場合を示す。ＰＮＰ型バイポー
ラトランジスタＢＰ１がオンしている状態ではエミッタ
電極の電圧はベース電極より〜０．８Ｖ低い電圧に固定
される。第３１実施例による非排他的論理和回路では、
エミッタ電極の電圧がベース電極の電圧と同じになるよ
うにゲート電極が第１の電源ＶＤＤＤに接続されたＮＭ
ＯＳトランジスタＭＮ１７をＰＮＰ型バイポーラトラン
ジスタＢＰ１のベース電極とエミッタ電極に接続した。
【０１３６】次に、この発明の第３２実施例による半導
体集積回路を図について説明する。図３２はこの発明の
第３２実施例による非排他的論理和回路の構成を示す回
路図である。図３２において、ＭＰ１，ＭＰ２，ＭＰ１
８はＰＭＯＳトランジスタ、ＭＮ１，ＭＮ２，ＭＮ５，
ＭＮ６，ＭＮ１８はＮＭＯＳトランジスタ、ＢＮ１は第
１のＮＰＮ型バイポーラトランジスタ、ＢＮ２は第２の
ＮＰＮ型バイポーラトランジスタ、ＶＩ１は第１の入力
端子、ＶＩ３は第３の入力端子、ＶＩ４は第４の入力端
子、ＶＯＵＴ１は第１の出力端子を示す。ＶＤＤは第１
の電源で５．０Ｖ、ＧＮＤは第２の電源で０Ｖを示す。
ＣＬ１は第１の負荷容量を示す。ここでＰＭＯＳトラン
ジスタＭＰ１とＮＭＯＳトランジスタＭＮ１は第１のイ
ンバータ回路ＩＮＶ１を、ＰＭＯＳトランジスタＭＰ２
とＮＭＯＳトランジスタＭＮ２は第２のインバータ回路
ＩＮＶ２を構成しており、入力端子ＶＩ１に入力される
信号のバッファ回路として働く。ＮＭＯＳトランジスタ
ＭＮ５，ＭＮ６でパストランジスタ回路ＰＴ３を構成し
ている。
【０１３７】次に図３２の動作について説明する。ハイ
レベルの信号は５．０Ｖの電圧を、ロウレベルの信号は
０Ｖの電圧を与えるものとし、ハイレベルの論理とロウ
レベルの論理のしきい値を２．５Ｖとする。また第４の
入力端子ＶＩ４には第３の入力端子ＶＩ３に与える信号
の反転信号を与えるものとする。ＰＭＯＳトランジスタ
ＭＰ１，ＭＰ２，ＭＰ１８はしきい値電圧を−０．５Ｖ
とし、ソース電極に比べてゲート電極の電圧が０．５Ｖ
より低ければオンするものとする。またＮＭＯＳトラン
ジスタＭＮ１，ＭＮ２，ＭＮ５，ＭＮ６，ＭＮ１８はし
きい値電圧を０．５Ｖとし、ソース電極に比べてゲート
電極の電圧が０．５Ｖより高ければオンするものとす
る。ＮＰＮ型バイポーラトランジスタＢＮ１，ＢＮ２は
ベース電極の電圧がエミッタ電極の電圧より０．８Ｖ高
ければオンするものとする。
【０１３８】第３の入力端子ＶＩ３にロウレベルの信号
を与えたとき、ＮＭＯＳトランジスタＭＮ５はオフし、
第４の入力端子ＶＩ４にはハイレベルの信号が与えるた
めＮＭＯＳトランジスタＭＮ６はオンする。このとき入
力端子ＶＩ１に与えられた信号がハイレベルであれば、
ＰＭＯＳトランジスタＭＰ１がオフし、ＮＭＯＳトラン
ジスタＭＮ１がオンし、インバータ回路ＩＮＶ１の出力
はロウレベルになり、ＮＭＯＳトランジスタＭＮ６を介
してＮＰＮ型バイポーラトランジスタＢＮ１のベース電
極はロウレベルになる。またＰＭＯＳトランジスタＭＰ
１８がオンし、ＮＭＯＳトランジスタＭＮ１８がオフし
てＮＰＮ型バイポーラトランジスタＢＮ２はオンする。
ＮＰＮ型バイポーラトランジスタＢＮ１のベース電極は
ロウレベルであるためオフし、出力端子ＶＯＵＴ１の負
荷容量ＣＬ１１はＰＭＯＳトランジスタＭＰ１８のしき
い値電圧である０．５Ｖまで高速に放電される。したが
って出力端子ＶＯＵＴ１はロウレベルになる。
【０１３９】またこのとき、入力端子ＶＩ１に与えられ
た信号がロウレベルであれば、ＰＭＯＳトランジスタＭ
Ｐ１がオンし、ＮＭＯＳトランジスタＭＮ１がオフし、
インバータ回路ＩＮＶ１の出力はハイレベルになり、Ｎ
ＭＯＳトランジスタＭＮ６を介してＮＰＮ型バイポーラ
トランジスタＢＮ１のベース電極は４．５Ｖになる。ま
たＰＭＯＳトランジスタＭＰ１８がオフし、ＮＭＯＳト
ランジスタＭＮ１８がオンしてＮＰＮ型バイポーラトラ
ンジスタＢＮ２はオフする。ＮＰＮ型バイポーラトラン
ジスタＢＮ１のベース電極は４．５Ｖであるためオン
し、出力端子ＶＯＵＴ１の負荷容量ＣＬ１を３．７Ｖま
で高速に充電する。
【０１４０】第３の入力端子ＶＩ３にハイレベルの信号
を与えたとき、ＮＭＯＳトランジスタＭＮ５はオンし、
第４の入力端子ＶＩ４にはロウレベルの信号が与えられ
るためＮＭＯＳトランジスタＭＮ６はオフする。このと
き入力端子ＶＩ１に与えられた信号がハイレベルであれ
ば、ＰＭＯＳトランジスタＭＰ１がオフし、ＮＭＯＳト
ランジスタＭＮ１がオンし、インバータ回路ＩＮＶ１の
出力はロウレベルになる。インバータ回路ＩＮＶ２の入
力はロウレベルであるため、ＮＭＯＳトランジスタＭＮ
２はオフし、ＰＭＯＳトランジスタＭＰ２がオンしてＮ
ＭＯＳトランジスタＭＮ５を介してＮＰＮ型バイポーラ
トランジスタＢＮ１のベース電極とは電源ＶＤＤ（５．
０Ｖ）よりＮＭＯＳトランジスタＭＮ５のしきい値電圧
である０．５Ｖ低い４．５Ｖの電圧になる。またＮＭＯ
ＳトランジスタＭＮ１８はオンし、ＰＭＯＳトランジス
タＭＰ１８がオフしてＮＰＮ型バイポーラトランジスタ
ＢＮ２はオフする。ＮＰＮ型バイポーラトランジスタＢ
Ｎ１のベース電極はハイレベルであるためオンし、出力
端子ＶＯＵＴ１の負荷容量ＣＬ１をバイポーラトランジ
スタＢＮ１のベース電極の電位よりベース・エミッタ間
電圧（〜０．８Ｖ）低い電圧である３．７Ｖまで高速に
充電する。したがって出力端子ＶＯＵＴ１はハイレベル
になる。
【０１４１】またこのとき、入力端子ＶＩ１に与えられ
た信号がロウレベルであればＰＭＯＳトランジスタＭＰ
１がオンし、ＮＭＯＳトランジスタＭＮ１がオフし、イ
ンバータ回路ＩＮＶ１の出力はハイレベルになる。イン
バータ回路ＩＮＶ２の入力はハイレベルであるため、Ｎ
ＭＯＳトランジスタＭＮ２はオンし、ＰＭＯＳトランジ
スタＭＰ２がオフして、ＮＭＯＳトランジスタＭＮ５を
介してＮＰＮ型バイポーラトランジスタＢＮ１のベース
電極はロウレベルになる。またＮＭＯＳトランジスタＭ
Ｎ１８はオフし、ＰＭＯＳトランジスタＭＰ１８がオン
してＮＰＮ型バイポーラトランジスタＢＮ２はオンす
る。ＮＰＮ型バイポーラトランジスタＢＮ１のベース電
極はロウレベルであるためオフし、出力端子ＶＯＵＴ１
の負荷容量ＣＬ１はＰＭＯＳトランジスタＭＰ１６のし
きい値電圧である０．５Ｖまで高速に放電される。した
がって出力端子ＶＯＵＴ１はロウレベルになる。
【０１４２】図３２に示した非排他的論理和回路は入力
端子ＶＩ１に与えられる信号と入力端子ＶＩ３に与えら
れる信号がともにハイレベルかともにロウレベルのとき
にのみ出力がハイレベルになる非排他的論理和回路であ
る。そして、プルアップ、プルダウンともにＮＰＮ型バ
イポーラトランジスタＢＮ１，ＢＮ２を用いて駆動す
る。
【０１４３】次に、この発明の第３３実施例による半導
体集積回路を図について説明する。図３３はこの発明の
第３３実施例による非排他的論理和回路の構成を示す回
路図である。図３３において、ＭＰ１８はＰＭＯＳトラ
ンジスタ、ＭＮ１８はＮＭＯＳトランジスタ、ＢＰ１，
ＢＰ２とはＰＮＰ型バイポーラトランジスタであり、そ
の他の図３２と同一符号は図３２と同一もしくは相当す
る部分を示す。ここでＰＭＯＳトランジスタＭＰ１８と
ＮＭＯＳトランジスタＭＮ１８はインバータ回路ＩＮＶ
８を構成しており、このインバータ回路ＩＮＶ８とＰＮ
Ｐ型バイポーラトランジスタＢＰ１，ＢＰ２でドライブ
回路を構成している。ドライブ回路の入力端であるＰＮ
Ｐ型バイポーラトランジスタＢＰ２のベース電極及びイ
ンバータ回路ＩＮＶ８の入力端にハイレベルの信号が入
力されると、ＰＮＰ型バイポーラトランジスタＢＰ１の
ベース電極はロウレベルになり、ＰＮＰ型バイポーラト
ランジスタＢＰ１はオンして、負荷容量ＣＬ１はＰＮＰ
型バイポーラトランジスタＢＰ１のベース電位まで高速
に充電され、出力端子ＶＯＵＴ１はハイレベルになる。
ドライブ回路の入力端であるＰＮＰ型バイポーラトラン
ジスタＢＰ２のベース電極及びインバータ回路ＩＮＶ８
の入力端にロウレベルの信号が入力されると、ＰＮＰ型
バイポーラトランジスタＢＰ２のベース電極はロウレベ
ルになり、ＰＮＰ型バイポーラトランジスタＢＰ２はオ
ンして負荷容量ＣＬ１はＰＮＰ型バイポーラトランジス
タＢＰ２のベース電位にベース・エミッタ間電圧を加え
たレベルまで高速に放電され、出力端子ＶＯＵＴ１はロ
ウレベルになる。その他の動作は図３２に示した非排他
的論理和回路と同様である。
【０１４４】
【発明の効果】以上のように請求項１記載の発明の半導
体集積回路によれば、入力信号を入力する入力端子と、
制御信号を入力する制御端子と、入力端子に一方電極を
接続し、制御端子に制御電極を接続した絶縁ゲート型ト
ランジスタとを有し、入力端子から入力された入力信号
を制御信号に応じて処理するパストランジスタ回路と、
パストランジスタ回路の出力信号に応じた信号を導出す
るための出力端子と、絶縁ゲート型トランジスタの他方
電極に制御電極を直接接続し、所定の電位に一方電極を
接続し、出力端子に他方電極を接続したバイポーラトラ
ンジスタとを有するドライブ回路とを備えて構成されて
いるので、パストランジスタ回路の入力端子に入力され
た入力信号に応じて、バイポーラトランジスタの大きな
駆動力により短時間で出力端子を所定の電位にすること
ができ、高速に動作する論理回路を得ることができると
いう効果がある。
【０１４５】請求項２記載の発明の半導体集積回路によ
れば、パストランジスタ回路は、入力端子及び絶縁ゲー
ト型トランジスタを複数備え、パストランジスタ回路
が、制御端子から入力される制御信号に応じて、複数の
入力端子から入力された複数の入力信号のいずれかを選
択的に出力するので、パストランジスタ回路の入力端子
に入力された複数の入力信号のうち、制御信号によって
選択された入力信号に応じて、バイポーラトランジスタ
の大きな駆動力により短時間で出力端子を所定の電位に
することができ、高速に動作する論理回路を得ることが
できるという効果がある。
【０１４６】請求項３記載の発明の半導体集積回路によ
れば、ドライブ回路は、出力端子にドレイン電極を接続
し、所定の電位と異なる他の電位にソース電極を接続
し、絶縁ゲート型トランジスタの他方電極から出力され
る信号の反転論理をベース電極に入力するＮＭＯＳトラ
ンジスタを備え、ドライブ回路が有するバイポーラトラ
ンジスタは、所定の電位にコレクタ電極を接続し、絶縁
ゲート型トランジスタの他方電極にベース電極を直接接
続し、出力端子にエミッタ電極を接続したＮＰＮ型バイ
ポーラトランジスタであるパストランジスタ回路の入力
端子に入力された入力信号に応じて、バイポーラトラン
ジスタの大きな駆動力により短時間で出力端子を所定の
電位もしくは他の電位にすることができ、高速に動作す
る論理回路を得ることができるという効果がある。
【０１４７】請求項４記載の発明の半導体集積回路によ
れば、ドライブ回路は、バイポーラトランジスタを複数
備え、複数のバイポーラトランジスタは、第１の電位に
コレクタ電極を接続し、絶縁型トランジスタの他方電極
にベース電極を接続し、出力端子にエミッタ電極を接続
した少なくとも一つのＮＰＮ型バイポーラトランジスタ
と、第１の電位より低い第２の電位にコレクタ電極を接
続し、絶縁型トランジスタの他方電極にベース電極を接
続し、出力端子にエミッタ電極を接続した少なくとも一
つのＰＮＰ型バイポーラトランジスタとを備えているの
で、パストランジスタ回路の入力端子に入力された入力
信号に応じて、バイポーラトランジスタの大きな駆動力
により短時間で出力端子を第１の電位もしくは第２の電
位にすることができ、高速に動作する論理回路を得るこ
とができるという効果がある。
【０１４８】請求項５記載の発明の半導体集積回路によ
れば、ドライブ回路は、絶縁ゲート型トランジスタの他
方電極に入力端を接続したインバータと、インバータの
出力端に制御電極を接続し、出力端子に一方電極を接続
し、所定の電位と異なる他の電位に他方電極を接続し
た、バイポーラトランジスタと同一導電型の他のバイポ
ーラトランジスタとをさらに備えて構成されているの
で、パストランジスタ回路の入力端子に入力された入力
信号に応じて、バイポーラトランジスタ及び他のバイポ
ーラトランジスタの大きな駆動力により短時間で出力端
子を所定の電位もしくは他の電位にすることができ、高
速に動作する論理回路を得ることができるという効果が
ある。
【０１４９】請求項６記載の発明の半導体集積回路によ
れば、パストランジスタ回路の出力信号と異なる論理レ
ベルの信号を制御電極に入力し、所定の電位に一方電極
を接続し、ドライブ回路の出力端子に他方電極を接続し
たバイポーラトランジスタと、出力端子とを有し、入力
した前記信号に応じドライブ回路とは異なる論理レベル
の出力信号を出力する他のドライブ回路を備えて構成さ
れているので、パストランジスタ回路の入力端子に入力
された入力信号に応じて、バイポーラトランジスタの大
きな駆動力により短時間で複数のドライブ回路の複数の
出力端子を所定の電位にすることができ、高速に動作す
る論理回路を得ることができるという効果がある。
【０１５０】請求項７記載の発明の半導体集積回路によ
れば、ドライブ回路は、所定の電位に一方電極を接続
し、バイポーラトランジスタの制御電極に他方電極を接
続し、バイポーラトランジスタのターンオン時にターン
オンしてバイポーラトランジスタの制御電極を所定の電
位にする絶縁ゲート型トランジスタを備えて構成されて
いるので、パストランジスタ回路の絶縁ゲート型トラン
ジスタにより生じる閾値電圧の影響を防止して、パスト
ランジスタ回路の入力端子に入力された入力信号に応じ
て、バイポーラトランジスタの大きな駆動力により短時
間で出力端子を所定の電位にすることができ、高速に動
作する論理回路を得ることができるという効果がある。
【０１５１】請求項８記載の発明の半導体集積回路によ
れば、ドライブ回路は、所定の電位とは異なる他の電位
に一方電極を接続し、バイポーラトランジスタの制御電
極に他方電極を接続し、バイポーラトランジスタをター
ンオフ時にターンオンし、バイポーラトランジスタの制
御電極を他の電位にする絶縁ゲート型トランジスタを備
えて構成されているので、パストランジスタ回路の絶縁
ゲート型トランジスタにより生じる閾値電圧の影響を防
止して、パストランジスタ回路の入力端子に入力された
入力信号に応じて、バイポーラトランジスタの大きな駆
動力により短時間で出力端子を所定の電位にすることが
でき、高速に動作する論理回路を得ることができるとい
う効果がある。
【０１５２】請求項９記載の発明の半導体集積回路によ
れば、ドライブ回路は、バイポーラトランジスタの制御
電極に一方電極を接続し、所定の電位に制御電極を接続
し、バイポーラトランジスタの他方電極に他方電極を接
続した絶縁ゲート型トランジスタを備えて構成されてい
るので、バイポーラトランジスタのベース・エミッタ間
電圧の影響を取り除いて、パストランジスタ回路の入力
端子に入力された入力信号に応じて、バイポーラトラン
ジスタの大きな駆動力により短時間で出力端子を所定の
電位にすることができ、高速に動作する論理回路を得る
ことができるという効果がある。
【０１５３】請求項１０記載の発明の半導体集積回路に
よれば、ドライブ回路は、バイポーラトランジスタの制
御電極に一方端を接続し、バイポーラトランジスタの他
方電極に他方端を接続した電圧降下手段を備えて構成さ
れているので、バイポーラトランジスタのベース・エミ
ッタ間電圧の影響を取り除いて、パストランジスタ回路
の入力端子に入力された入力信号に応じて、バイポーラ
トランジスタの大きな駆動力により短時間で出力端子を
所定の電位にすることができ、高速に動作する論理回路
を得ることができるという効果がある。
【図面の簡単な説明】
【図１】この発明の第１実施例による２入力セレクタ回
路を示す回路図である。
【図２】この発明の第２実施例による２入力セレクタ回
路を示す回路図である。
【図３】この発明の第３実施例による２入力セレクタ回
路を示す回路図である。
【図４】この発明の第４実施列による３入力セレクタ回
路を示す回路図である。
【図５】この発明の第５実施例による２入力セレクタ回
路を示す回路図である。
【図６】この発明の第６実施例による２入力セレクタ回
路を示す回路図である。
【図７】この発明の第７実施例による２入力セレクタ回
路を示す回路図である。
【図８】この発明の第８実施例による２入力セレクタ回
路を示す回路図である。
【図９】この発明の第９実施例による２入力セレクタ回
路を示す回路図である。
【図１０】この発明の第１０実施例による非排他的論理
和回路を示す回路図である。
【図１１】この発明の第１１実施例による非排他的論理
和回路を示す回路図である。
【図１２】この発明の第１２実施例による非排他的論理
和回路を示す回路図である。
【図１３】この発明の第１３実施例による２入力セレク
タ回路を示す回路図である。
【図１４】この発明の第１４実施例による２入力セレク
タ回路を示す回路図である。
【図１５】この発明の第１５実施例による２入力セレク
タ回路を示す回路図である。
【図１６】この発明の第１６実施例による２入力セレク
タ回路を示す回路図である。
【図１７】この発明の第１７実施例による２入力セレク
タ回路を示す回路図である。
【図１８】この発明の第１８実施例による２入力セレク
タ回路を示す回路図である。
【図１９】この発明の第１９実施例による２入力セレク
タ回路を示す回路図である。
【図２０】この発明の第２０実施例による２入力セレク
タ回路を示す回路図である。
【図２１】この発明の第２１実施例による２入力セレク
タ回路を示す回路図である。
【図２２】この発明の第２２実施例による２入力セレク
タ回路を示す回路図である。
【図２３】この発明の第２３実施例による２入力セレク
タ回路を示す回路図である。
【図２４】この発明の第２４実施例による２入力セレク
タ回路を示す回路図である。
【図２５】この発明の第２５実施例による２入力セレク
タ回路を示す回路図である。
【図２６】この発明の第２６実施例による２入力セレク
タ回路を示す回路図である。
【図２７】この発明の第２７実施例による２入力セレク
タ回路を示す回路図である。
【図２８】この発明の第２８実施例による非排他的論理
和回路を示す回路図である。
【図２９】この発明の第２９実施例による非排他的論理
和回路を示す回路図である。
【図３０】この発明の第３０実施例による非排他的論理
和回路を示す回路図である。
【図３１】この発明の第３１実施例による非排他的論理
和回路を示す回路図である。
【図３２】この発明の第３２実施例による非排他的論理
和回路を示す回路図である。
【図３３】この発明の第３３実施例による非排他的論理
和回路を示す回路図である。
【図３４】従来の２入力セレクタ回路を示す回路図であ
る。
【符号の説明】
ＭＰ１〜ＭＰ２０ ＰＭＯＳトランジスタ ＭＮ１〜ＭＮ１９ ＮＭＯＳトランジスタ ＢＮ１，ＢＮ２ ＮＰＮ型バイポーラトランジスタ ＢＰ１，ＢＰ２ ＰＮＰ型バイポーラトランジスタ Ｒ１ 抵抗 ＩＮＶ１〜ＩＮＶ８ インバータ回路 ＶＩ１〜ＶＩ８ 入力端子 ＶＯＵＴ１，ＶＯＵＴ２ 出力端子 ＶＤＤ 第１の電源電位 ＧＮＤ 第２の電源電位 ＣＬ１，ＣＬ２ 負荷容量
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年６月１６日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正内容】
【書類名】 明細書
【発明の名称】 半導体集積回路
【特許請求の範囲】
【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明はＭＯＳトランジスタと
バイポーラトランジスタを同一チップ上に製造するＢｉ
ＣＭＯＳ技術を用いた半導体集積回路に関し、特に高速
で動作させるのに適した半導体論理回路に関する。
【０００２】
【従来の技術】図３４は例えばＮｅｉｌ Ｈ．Ｅ．Ｗｅ
ｓｔｅ，Ｋａｍｒａｎ Ｅｓｈｒａｇｈｉａｎ著“Ｐｒ
ｉｎｃｉｐｌｅｓ ｏｆ ＣＭＯＳ ＶＬＳＩ Ｄｅｓ
ｉｇｎ”の２０２ページに記載されているような従来の
典型的なセレクタ回路を示したものである。図３４にお
いてＭＰ１〜ＭＰ６はＰＭＯＳトランジスタ、ＭＮ１〜
ＭＮ６はＮＭＯＳトランジスタ、ＶＩ１は第１の入力端
子、ＶＩ２は第２の入力端子、ＶＩ３は第３の入力端
子、ＶＩ４は第４の入力端子、ＶＯＵＴ１は第１の出力
端子を示す。ＶＤＤは第１の電源で、５．０Ｖ、ＧＮＤ
は第２の電源で０Ｖを示す。ＣＬ１は第１の負荷容量を
示す。ここでＭＰ１とＭＮ１は第１のインバータ回路Ｉ
ＮＶ１を、ＭＰ２とＭＮ２は第２のインバータ回路ＩＮ
Ｖ２を構成しており、入力端子ＶＩ１に入力される信号
のバッファ回路として働く。同様にＭＰ３とＭＮ３は第
３のインバータ回路ＩＮＶ３を、ＭＰ４とＭＮ４は第４
のインバータ回路ＩＮＶ４を構成しており、入力端子Ｖ
Ｉ２に入力される信号のバッファ回路として働く。ＰＭ
ＯＳトランジスタＭＰ５〜ＭＰ６とＮＭＯＳトランジス
タＭＮ５〜ＭＮ６はパストランジスタ回路ＰＴ１を構成
している。
【０００３】次に図３４のセレクタ回路動作について説
明する。ハイレベルの信号は５．０Ｖの電圧を、ロウレ
ベルの信号は０Ｖの電圧を与えるものとし、ハイレベル
の論理とロウレベルの論理のしきい値を２．５Ｖとす
る。また第４の入力端子ＶＩ４には第３の入力端子ＶＩ
３に与える信号の反転信号を与えるものとする。ＰＭＯ
Ｓトランジスタはしきい値電圧を−０．５Ｖとし、ソー
ス電極に比べてゲート電極の電圧が０．５Ｖより低けれ
ばオンするものとする。またＮＭＯＳトランジスタはし
きい値電圧を０．５Ｖとし、ソース電極に比べてゲート
電極の電圧が０．５Ｖより高ければオンするものとす
る。第３の入力端子ＶＩ３にロウレベルの信号を与えた
ときＮＭＯＳトランジスタＭＮ５はオフし、また第４の
入力端子ＶＩ４にはハイレベルの信号が与えられている
ためＰＭＯＳトランジスタＭＰ５もオフする。一方ＰＭ
ＯＳトランジスタＭＰ６とＮＭＯＳトランジスタＭＮ６
はオンする。このとき入力端子ＶＩ２に与えられた信号
がハイレベルであればＰＭＯＳトランジスタＭＰ３がオ
フしＮＭＯＳトランジスタＭＮ３がオンし、インバータ
回路ＩＶ３の出力はロウレベルになる。インバータ回路
ＩＮＶ４の入力がロウレベルであるためＮＭＯＳトラン
ジスタＭＮ４はオフし、ＰＭＯＳトランジスタＭＰ４が
オンして、ＰＭＯＳトランジスタＭＰ６およびＮＭＯＳ
トランジスタＭＮ６を介して出力端子ＶＯＵＴ１の負荷
容量ＣＬ１を電源ＶＤＤ（５．０Ｖ）まで充電する。す
なわち出力端子ＶＯＵＴ１はハイレベルになる。入力端
子ＶＩ２に与えられた信号がロウレベルであればＰＭＯ
ＳトランジスタＭＰ３がオンし、ＮＭＯＳトランジスタ
ＭＮ３がオフし、インバータ回路ＩＮＶ３の出力はハイ
レベルになる。インバータ回路ＩＮＶ４の入力がハイレ
ベルであるためＮＭＯＳトランジスタＭＮ４はオンし、
ＰＭＯＳトランジスタＭＰ４がオフして、ＰＭＯＳトラ
ンジスタＭＰ６およびＮＭＯＳトランジスタＭＮ６を介
して出力端子ＶＯＵＴ１の負荷容量ＣＬ１をＧＮＤ（０
Ｖ）まで放電する。すなわち出力端子ＶＯＵＴ１はロウ
レベルになる。
【０００４】第３の入力端子ＶＩ３にハイレベルの信号
を与えたとき、ＮＭＯＳトランジスタＭＮ５はオンし、
また第４の入力端子ＶＩ４にはロウレベルの信号が与え
られるためＰＭＯＳトランジスタＭＰ５もオンする。一
方ＰＭＯＳトランジスタＭＰ６とＮＭＯＳトランジスタ
ＭＮ６はオフする。このとき入力端子ＶＩ１に与えられ
た信号がハイレベルであればＰＭＯＳトランジスタＭＰ
１がオフし、ＮＭＯＳトランジスタＭＮ１がオンし、イ
ンバータ回路ＩＮＶ１の出力はロウレベルになる。イン
バータ回路ＩＮＶ２の入力がロウレベルであるためＮＭ
ＯＳトランジスタＭＮ２はオフし、ＰＭＯＳトランジス
タＭＰ２がオンして、ＰＭＯＳトランジスタＭＰ５およ
びＮＭＯＳトランジスタＭＮ５を介して出力端子ＶＯＵ
Ｔ１の負荷容量ＣＬ１を電源ＶＤＤ（５．０Ｖ）まで充
電する。すなわち出力端子ＶＯＵＴ１はハイレベルにな
る。入力端子ＶＩ１に与えられた信号がロウレベルであ
ればＰＭＯＳトランジスタＭＰ１がオンし、ＮＭＯＳト
ランジスタＭＮ１がオフし、インバータ回路ＩＮＶ１の
出力はハイレベルになる。インバータ回路ＩＮＶ２の入
力がハイレベルであるためＮＭＯＳトランジスタＭＮ２
はオンし、ＰＭＯＳトランジスタＭＰ２がオフして、Ｐ
ＭＯＳトランジスタＭＰ５およびＮＭＯＳトランジスタ
ＭＮ５を介して出力端子ＶＯＵＴ１の負荷容量ＣＬ１を
ＧＮＤ（０Ｖ）まで放電する。すなわち出力端子ＶＯＵ
Ｔ１はロウレベルになる。
【０００５】この図３４に示した回路では第３の入力端
子ＶＩ３に与えられる信号により入力端子ＶＩ１に与え
られた信号と入力端子ＶＩ２に与えられた信号のいずれ
かを選択して出力する２入力セレクタ回路を構成してい
る。またＰＭＯＳトランジスタＭＰ５〜ＭＰ６とＮＭＯ
ＳトランジスタＭＮ５〜ＭＮ６のようにゲート電極に与
えられる信号によりソース（あるいはドレイン）電極に
入力された信号を伝達したり、遮断したりするトランジ
スタをパストランジスタという。
【０００６】
【発明が解決しようとする課題】従来の半導体集積回路
は以上のように構成されており、パストランジスタ回路
ＰＴ１を介してインバータ回路ＩＮＶ２またはＩＮＶ４
によって負荷容量ＣＬ１を充放電し、出力端子ＶＯＵＴ
１の論理を決定していた。したがって第１の電源ＶＤＤ
あるいは第２の電源ＧＮＤと出力端子ＶＯＵＴ１との間
にインバータ回路ＩＮＶ２あるいはＩＮＶ４のオン抵抗
とパストランジスタ回路ＰＴ１を構成しているパストラ
ンジスタＭＰ５，ＭＰ６，ＭＮ５，ＭＮ６のオン抵抗が
直列に接続されることになり、負荷容量ＣＬ１を充放電
する経路の抵抗が大きくなり、出力端子ＶＯＵＴ１の論
理が決定されるのが遅いという問題点があった。
【０００７】この発明は上記のような問題点を解消する
ためになされたもので、出力端子に接続される負荷容量
の充放電を高速で行うことができ、半導体集積回路にお
いて高速で動作する論理回路を構成することを目的とす
る。
【０００８】
【課題を解決するための手段】第１の発明に係る半導体
集積回路は、異なる入力信号を入力する複数の入力端子
と、制御信号を入力する少なくとも一つの制御端子と、
対応する前記入力端子に一方電極を接続し、対応する前
記制御端子に制御電極を接続した複数の絶縁ゲート型ト
ランジスタを有し、前記制御端子に入力される前記制御
信号に応じて、複数の前記入力端子から入力された複数
の前記入力信号のいずれか一つを選択的に出力するパス
トランジスタ回路と、前記パストランジスタ回路の出力
に応じた出力信号を導出するための出力端子と、前記複
数の絶縁ゲート型トランジスタの全ての他方電極に制御
電極を直接接続し、所定電位に一方電極を接続し、前記
出力端子に他方電極を接続したバイポーラトランジスタ
とを有するドライブ回路とを備えて構成されている。
【０００９】第２の発明に係る半導体集積回路のドライ
ブ回路は、第１の発明の半導体集積回路において、前記
出力端子にドレイン電極を接続し、前記所定の電位より
低い他の電位にソース電極を接続し、前記絶縁ゲート型
トランジスタの他方電極から出力される信号の反転論理
をゲート電極に入力するＮＭＯＳトランジスタを備え、
前記ドライブ回路が有する前記バイポーラトランジスタ
は、前記所定の電位にコレクタ電極を接続し、前記絶縁
ゲート型トランジスタの他方電極にベース電極を直接接
続し、前記出力端子にエミッタ電極を接続したＮＰＮ型
バイポーラトランジスタを含んで構成されている。
【００１０】第３の発明に係る半導体集積回路のドライ
ブ回路は、第１の発明の半導体集積回路において、前記
所定の電位は、第１の電位及び該第１の電位より低い第
２の電位を含み、前記バイポーラトランジスタを複数備
え、複数の前記バイポーラトランジスタは、前記第１の
電位にコレクタ電極を接続し、前記絶縁ゲート型トラン
ジスタの他方電極にベース電極を接続し、前記出力端子
にエミッタ電極を接続した少なくとも一つのＮＰＮ型バ
イポーラトランジスタと、前記第２の電位にコレクタ電
極を接続し、前記複数の絶縁ゲート型トランジスタの他
方電極にベース電極を接続し、前記出力端子にエミッタ
電極を接続した少なくとも一つのＰＮＰ型バイポーラト
ランジスタとを含んで構成されている。
【００１１】第４の発明に係る半導体集積回路のドライ
ブ回路は、第１の発明の半導体集積回路において、前記
絶縁ゲート型トランジスタの前記他方電極に入力端を接
続したインバータと、前記インバータの出力端に制御電
極を接続し、前記出力端子に一方電極を接続し、前記所
定の電位と異なる他の電位に他方電極を接続した、前記
バイポーラトランジスタと同一導電型の他のバイポーラ
トランジスタとを備えて構成されている。
【００１２】第５の発明に係る半導体集積回路は、第１
の発明の半導体集積回路において、他の出力端と、前記
パストランジスタ回路の出力信号と異なる論理レベルの
信号を制御電極に入力し、前記所定の電位に一方電極を
接続し、前記出力端子に他方電極を接続したバイポーラ
トランジスタと、出力端子とを有し、入力した前記信号
に応じ前記ドライブ回路とは異なる論理レベルの出力信
号を出力する他のドライブ回路を備えて構成されてい
る。
【００１３】第６の発明に係る半導体集積回路のドライ
ブ回路は、第１の発明の半導体集積回路において、前記
所定の電位に一方電極を接続し、前記バイポーラトラン
ジスタの制御電極に他方電極を接続し、前記バイポーラ
トランジスタのターンオン時にターンオンして前記バイ
ポーラトランジスタの前記制御電極を前記所定の電位に
する絶縁ゲート型トランジスタを備えて構成されてい
る。
【００１４】第７の発明に係る半導体集積回路のドライ
ブ回路は、第１の発明の半導体集積回路において、前記
所定の電位とは異なる他の電位に一方電極を接続し、前
記バイポーラトランジスタの制御電極に他方電極を接続
し、前記バイポーラトランジスタのターンオフ時にター
ンオンし、前記バイポーラトランジスタの前記制御電極
を前記他の電位にする絶縁ゲート型トランジスタを備え
て構成されている。
【００１５】第８の発明に係る半導体集積回路のドライ
ブ回路は、第１の発明の半導体集積回路において、前記
バイポーラトランジスタの前記制御電極に一方電極を接
続し、前記所定の電位に制御電極を接続し、前記バイポ
ーラトランジスタの前記他方電極に他方電極を接続した
絶縁ゲート型トランジスタを備えて構成されている。
【００１６】第９の発明に係る半導体集積回路のドライ
ブ回路は、第１の発明の半導体集積回路において、前記
バイポーラトランジスタの前記制御電極に一方端を接続
し、前記バイポーラトランジスタの前記他方電極に他方
端を接続した電圧降下手段を備えて構成されている。
【００１７】
【作用】第１の発明におけるパストランジスタ回路は、
制御信号に応じて複数の入力端子からそれぞれ入力され
る複数の入力信号のいずれかを選択的に出力し、ドライ
ブ回路のバイポーラトランジスタの制御電極には、その
選択された信号を直接入力する。バイポーラトランジス
タは入力された信号に応じてオンすることにより、所定
の電位に接続した一方電極から他方電極を通して電流を
流して短時間で出力端子を所定の電位にすることができ
る。
【００１８】第２の発明におけるドライブ回路のＮＭＯ
Ｓトランジスタは、制御電極に絶縁ゲート型トランジス
タの他方電極から出力される信号の反転論理入力するこ
とにより、ＮＰＮ型バイポーラトランジスタとはオン、
オフの動作が逆になる。従って、ＮＰＮ型バイポーラト
ランジスタは入力された信号に応じてオンすると、ＮＭ
ＯＳトランジスタはオフし、所定の電位に接続したＮＰ
Ｎ型バイポーラトランジスタの一方電極から他方電極を
通して電流を流して短時間で出力端子を所定の電位にす
ることができる。ＮＰＮ型バイポーラトランジスタがオ
フしたときには、ＮＭＯＳトランジスタがオンして出力
端子を他の電位にすることができる。
【００１９】第３の発明におけるドライブ回路は、パス
トランジスタ回路の絶縁ゲート型トランジスタの他方端
より出力される信号に応じて、ＮＰＮ型バイポーラトラ
ンジスタがオンすると、ＮＰＮ型バイポーラトランジス
タにより出力端子を短時間で第１の電位にすることがで
きる。同様に、ドライブ回路は、パストランジスタ回路
の絶縁ゲート型トランジスタの他方端より出力される信
号に応じて、ＰＮＰ型バイポーラトランジスタがオンす
ると、ＰＮＰ型バイポーラトランジスタにより出力端子
を短時間で第２の電位にすることができる。
【００２０】第４の発明におけるドライブ回路は、パス
トランジスタ回路の絶縁ゲート型トランジスタの他方端
より出力される信号に応じて、バイポーラトランジスタ
がオンすると、このバイポーラトランジスタにより出力
端子を短時間で所定の電位にすることができる。同様
に、ドライブ回路は、パストランジスタ回路の絶縁ゲー
ト型トランジスタの他方端より出力される信号に応じ
て、他のバイポーラトランジスタがオンすると、他のバ
イポーラトランジスタにより出力端子を短時間で他の電
位にすることができる。
【００２１】第５の発明における他のドライブ回路は、
パストランジスタ回路の出力信号と異なる論理レベルの
信号、例えば２値論理であればパストランジスタ回路の
出力信号がハイレベルであればロウレベル、逆にロウレ
ベルであればハイレベルの信号を入力し、入力した信号
の論理レベルに応じて、前記ドライブ回路とは異なる論
理レベルの出力信号を出力することができる。
【００２２】第６の発明におけるドライブ回路のバイポ
ーラトランジスタは、パストランジスタ回路の絶縁ゲー
ト型トランジスタの他方端より出力される信号に応じ
て、バイポーラトランジスタがオンして出力端子を所定
の電位にする。ところが絶縁ゲート型トランジスタの影
響で所定の電位にすることができない場合があるが、Ｍ
ＯＳトランジスタによりその影響を取り除き、出力端子
の電位を所定の電位にすることができる。
【００２３】第７の発明におけるドライブ回路は、パス
トランジスタ回路の絶縁ゲート型トランジスタの他方端
より出力される信号に応じて、バイポーラトランジスタ
がオフすると、出力端子は所定の電位とは異なる他の電
位にすることができる。ところが絶縁ゲート型トランジ
スタの影響で他の電位にすることができない場合がある
が、ＭＯＳトランジスタによりその影響を取り除き、出
力端子の電位を他の電位にすることができる。
【００２４】第８の発明におけるドライブ回路の絶縁ゲ
ート型トランジスタは、バイポーラトランジスタがオン
したとき、オンすることにより、バイポーラトランジス
タの制御電極と他方電極を同一電位にすることができ、
出力端子の電位を所定の電位に近づけることができる。
【００２５】第９の発明におけるドライブ回路の電圧降
下手段は、バイポーラトランジスタがオンしたとき、バ
イポーラトランジスタの制御電極と他方電極を同一電位
にすることができ、バイポーラトランジスタのベース・
エミッタ間電圧の影響を緩和して出力端子の電位を所定
の電位に近づけることができる。
【００２６】
【実施例】以下、この発明の第１実施例による半導体集
積回路を図について説明する。図１は、この発明の第１
実施例による２入力セレクタ回路の構成を示す回路図で
ある。図１においてＭＰ１〜ＭＰ８はＰＭＯＳトランジ
スタ、ＭＮ１〜ＭＮ９はＮＭＯＳトランジスタ、ＢＮ１
は第１のＮＰＮ型バイポーラトランジスタ、ＶＩ１は第
１の入力端子、ＶＩ２は第２の入力端子、ＶＩ３は第３
の入力端子、ＶＩ４は第４の入力端子、ＶＯＵＴ１は第
１の出力端子を示す。ＶＤＤは第１の電源で５．０Ｖ、
ＧＮＤは第２の電源で０Ｖを示す。ＣＬ１は第１の負荷
容量を示す。ここでＰＭＯＳトランジスタＭＰ１とＮＭ
ＯＳトランジスタＭＮ１は第１のインバータ回路ＩＮＶ
１を、ＰＭＯＳトランジスタＭＰ２とＮＭＯＳトランジ
スタＭＮ２は第２のインバータ回路ＩＮＶ２を構成して
おり、入力端子ＶＩ１に入力される信号のバッファ回路
として働く。同様にＰＭＯＳトランジスタＭＰ３とＮＭ
ＯＳトランジスタＭＮ３は第３のインバータ回路ＩＮＶ
３を、ＰＭＯＳトランジスタＭＰ４とＮＭＯＳトランジ
スタＭＮ４は第４のインバータ回路ＩＮＶ４を構成して
おり、入力端子ＶＩ２に入力される信号のバッファ回路
として働く。ＰＭＯＳトランジスタＭＰ５，ＭＰ６とＮ
ＭＯＳトランジスタＭＮ５，ＭＮ６でパストランジスタ
回路ＰＴ１を、ＰＭＯＳトランジスタＭＰ７，ＭＰ８と
ＮＭＯＳトランジスタＭＮ７，ＭＮ８でパストランジス
タ回路ＰＴ２を構成している。ＮＰＮ型バイポーラトラ
ンジスタＢＮ１とＮＭＯＳトランジスタＭＮ９とでドラ
イブ回路を構成しており、パストランジスタ回路ＰＴ１
のＮＭＯＳトランジスタＭＮ５，ＭＮ６及びＰＭＯＳト
ランジスタＭＰ５，ＭＰ６のドレインもしくはソースは
ドライブ回路を構成しているＮＰＮ型バイポーラトラン
ジスタＢＮ１のベース電極に接続している。
【００２７】次に図１に示した２入力セレクタ回路の動
作について説明する。ハイレベルの信号は５．０Ｖの電
圧を、ロウレベルの信号は０Ｖの電圧を与えるものと
し、ハイレベルの論理とロウレベルの論理のしきい値を
２．５Ｖとする。また第４の入力端子ＶＩ４には第３の
入力端子ＶＩ３に与える信号の反転論理を与えるものと
する。ＰＭＯＳトランジスタＭＰ１〜ＭＰ８はしきい値
電圧を−０．５Ｖとし、ソース電極に比べてゲート電極
の電圧が０．５Ｖより低ければオンするものとする。ま
たＮＭＯＳトランジスタＭＮ１〜ＭＮ９はしきい値電圧
を０．５Ｖとし、ソース電極に比べてゲート電極の電圧
が０．５Ｖより高ければオンするものとする。ＮＰＮ型
バイポーラトランジスタＢＮ１はベース電極の電圧がエ
ミッタ電極の電圧より０．８Ｖ以上高ければオンするも
のとする。
【００２８】第３の入力端子ＶＩ３にロウレベルの信号
を与えたとき、ＮＭＯＳトランジスタＭＮ５とＭＮ７は
オフし、また第４の入力端子ＶＩ４にはハイレベルの信
号が与えられているためＰＭＯＳトランジスタＭＰ５と
ＭＰ７もオフする。一方ＰＭＯＳトランジスタＭＰ６，
ＭＰ８およびＮＭＯＳトランジスタＭＮ６，ＭＮ８はオ
ンする。
【００２９】このとき入力端子ＶＩ２に与えられた信号
がハイレベルであればＰＭＯＳトランジスタＭＰ３がオ
フし、ＮＭＯＳトランジスタＭＮ３がオンし、インバー
タ回路ＩＮＶ３の出力はロウレベルになり、ＰＭＯＳト
ランジスタＭＰ８およびＮＭＯＳトランジスタＭＮ８を
介してＮＭＯＳトランジスタＭＮ９のゲート電極はロウ
レベルになる。インバータ回路ＩＮＶ４の入力はロウレ
ベルであるためＮＭＯＳトランジスタＭＮ４はオフし、
ＰＭＯＳトランジスタＭＰ４がオンしてＰＭＯＳトラン
ジスタＭＰ６およびＮＭＯＳトランジスタＭＮ６を介し
てＮＰＮ型バイポーラトランジスタＢＮ１のベース電極
はハイレベルになる。ＮＭＯＳトランジスタＭＮ９のゲ
ート電極はロウレベルであるためオフし、ＮＰＮ型バイ
ポーラトランジスタＢＮ１はベース電極がハイレベルで
あるためオンし、出力端子ＶＯＵＴ１の負荷容量ＣＬ１
を電源ＶＤＤ（５．０Ｖ）からバイポーラトランジスタ
のベース・エミッタ間電圧（〜０．８Ｖ）低い電圧であ
る４．２Ｖまで高速に充電する。したがって出力端子Ｖ
ＯＵＴ１はハイレベルになる。
【００３０】また、このとき入力端子ＶＩ２に与えられ
た信号がロウレベルであれば、ＰＭＯＳトランジスタＭ
Ｐ３がオンし、ＮＭＯＳトランジスタＭＮ３がオフし、
インバータ回路ＩＮＶ３の出力はハイレベルになり、Ｐ
ＭＯＳトランジスタＭＰ８およびＮＭＯＳトランジスタ
ＭＮ８を介してＮＭＯＳトランジスタＭＮ９のゲート電
極はハイレベルになる。インバータ回路ＩＮＶ４の入力
はハイレベルであるため、ＰＭＯＳトランジスタＭＰ４
はオフし、ＮＭＯＳトランジスタＭＮ４がオンして、Ｐ
ＭＯＳトランジスタＭＰ６およびＮＭＯＳトランジスタ
ＭＮ６を介してＮＰＮ型バイポーラトランジスタＢＮ１
のベース電極はロウレベルになる。ＮＭＯＳトランジス
タＭＮ９はゲート電極がハイレベルであるためオンし、
ＮＰＮ型バイポーラトランジスタＢＮ１はベース電極が
ロウレベルであるためオフし、出力端子ＶＯＵＴ１の負
荷容量ＣＬ１を０Ｖまで高速に放電する。したがって出
力端子ＶＯＵＴ１はロウレベルになる。
【００３１】次いで、第３の入力端子ＶＩ３にハイレベ
ルの信号を与えたとき、ＰＭＯＳトランジスタＭＰ６，
ＭＰ８はオフし、また第４の入力端子ＶＩ４にはロウレ
ベルの信号が与えられるため、ＮＭＯＳトランジスタＭ
Ｎ６，ＭＮ８もオフする。一方ＮＭＯＳトランジスタＭ
Ｎ５，ＭＮ７およびＰＭＯＳトランジスタＭＰ５，ＭＰ
７はオンする。
【００３２】このとき入力端子ＶＩ１に与えられた信号
がハイレベルであればＰＭＯＳトランジスタＭＰ１がオ
フし、ＮＭＯＳトランジスタＭＮ１がオンし、インバー
タ回路ＩＮＶ１の出力はロウレベルになり、ＰＭＯＳト
ランジスタＭＰ７およびＮＭＯＳトランジスタＭＮ７を
介してＮＭＯＳトランジスタＭＮ９のゲート電極はロウ
レベルになる。インバータ回路ＩＮＶ２の入力がロウレ
ベルであるため、ＮＭＯＳトランジスタＭＮ２はオフ
し、ＰＭＯＳトランジスタＭＰ２がオンして、ＰＭＯＳ
トランジスタＭＰ５およびＮＭＯＳトランジスタＭＮ５
を介してＮＰＮ型バイポーラトランジスタＢＮ１のベー
ス電極はハイレベルになる。ＮＭＯＳトランジスタＭＮ
９はゲート電極がロウレベルであるためオフし、ＮＰＮ
型バイポーラトランジスタＢＮ１はベース電極がハイレ
ベルであるためオンし、出力端子ＶＯＵＴ１の負荷容量
ＣＬ１を電源ＶＤＤ（５．０Ｖ）からバイポーラトラン
ジスタのベース・エミッタ間電圧（〜０．８Ｖ）低い電
圧である４．２Ｖまで高速に充電する。したがって出力
端子ＶＯＵＴ１はハイレベルになる。
【００３３】また、このとき入力端子ＶＩに与えられた
信号がロウレベルであれば、ＰＭＯＳトランジスタＭＰ
１がオンし、ＮＭＯＳトランジスタＭＮ１がオフし、イ
ンバータ回路ＩＮＶ１の出力はハイレベルになり、ＰＭ
ＯＳトランジスタＭＰ７およびＮＭＯＳトランジスタＭ
Ｎ７を介してＮＭＯＳトランジスタＭＮ９のゲート端子
はハイレベルになる。インバータ回路ＩＮＶ２の入力は
ハイレベルであるため、ＰＭＯＳトランジスタＭＰ２は
オフし、ＮＭＯＳトランジスタＭＮ２がオンして、ＰＭ
ＯＳトランジスタＭＰ５およびＮＭＯＳトランジスタＭ
Ｎ５を介してＮＰＮ型バイポーラトランジスタＢＮ１の
ベース電極はロウレベルになる。ＮＭＯＳトランジスタ
ＭＮ９はゲート電極がハイレベルであるためオンし、Ｎ
ＰＮ型バイポーラトランジスタＢＮ１はベース電極がロ
ウレベルであるためオフし、出力端子ＶＯＵＴ１の負荷
容量ＣＬ１を０Ｖまで高速に放電する。したがって出力
端子ＶＯＵＴ１はロウレベルになる。
【００３４】図１に示したセレクタ回路では、第３の入
力端子ＶＩ３に与えられる制御信号により、入力端子Ｖ
Ｉ１に与えられた信号と入力端子ＶＩ２に与えられた信
号のいずれかを選択して出力する２入力セレクタ回路を
構成している。ＮＰＮ型バイポーラトランジスタＢＮ１
のベース電極とＮＭＯＳトランジスタＭＮ９のゲート電
極、すなわちパストランジスタ回路ＰＴ１の出力とパス
トランジスタ回路ＰＴ２の出力は、常に相補の信号が出
力されるように回路は構成されている。パストランジス
タ回路ＰＴ１あるいはパストランジスタ回路ＰＴ２を介
してインバータ回路ＩＮＶ１〜ＩＮＶ４が駆動するの
は、ＮＰＮ型バイポーラトランジスタＢＮ１とＮＭＯＳ
トランジスタＭＮ９のみであり、出力端子ＶＯＵＴ１の
負荷容量ＣＬ１を充放電するのはＮＰＮ型バイポーラト
ランジスタＢＮ１とＮＭＯＳトランジスタＭＮ９であ
る。
【００３５】次に、この発明の第２実施例による半導体
集積回路を図について説明する。図２はこの発明の第２
実施例による２入力セレクタ回路の構成を示す回路図で
ある。図２において、ＭＰ１〜ＭＰ４はＰＭＯＳトラン
ジスタ、ＭＮ１〜ＭＮ９はＮＭＯＳトランジスタ、ＢＮ
１は第１のＮＰＮ型バイポーラトランジスタ、ＶＩ１は
第１の入力端子、ＶＩ２は第２の入力端子、ＶＩ３は第
３の入力端子、ＶＩ４は第４の入力端子、ＶＯＵＴ１は
第１の出力端子を示す。ＶＤＤは第１の電源で５．０
Ｖ、ＧＮＤは第２の電源で０Ｖを示す。ＣＬ１は第１の
負荷容量を示す。ここでＰＭＯＳトランジスタＭＰ１と
ＮＭＯＳトランジスタＭＮ１は第１のインバータ回路Ｉ
ＮＶ１を、ＰＭＯＳトランジスタＭＰ２とＮＭＯＳトラ
ンジスタＭＮ２は第２のインバータ回路ＩＮＶ２を構成
しており入力端子ＶＩ１に入力される信号のバッファ回
路として働く。同様にＰＭＯＳトランジスタＭＰ３とＮ
ＭＯＳトランジスタＭＮ３は第３のインバータ回路ＩＮ
Ｖ３を、ＰＭＯＳトランジスタＭＰ４とＮＭＯＳトラン
ジスタＭＮ４は第４のインバータ回路ＩＮＶ４を構成し
ておりＶＩ２に入力される信号のバッファ回路として働
く。ＮＭＯＳトランジスタＭＮ５〜ＭＮ６でパストラン
ジスタ回路ＰＴ３を、ＮＭＯＳトランジスタＭＮ７〜Ｍ
Ｎ８でパストランジスタ回路ＰＴ４を構成している。Ｎ
ＰＮ型バイポーラトランジスタＢＮ１とＮＭＯＳトラン
ジスタＭＮ９とでドライブ回路を構成しており、パスト
ランジスタ回路ＰＴ３のＮＭＯＳトランジスタＭＮ５及
びＮＭＯＳトランジスタＭＮ６のドレインもしくはソー
スはドライブ回路を構成しているＮＰＮ型バイポーラト
ランジスタＢＮ１のベース電極に接続している。
【００３６】次に図２に示したセレクタ回路の動作につ
いて説明する。ハイレベルの信号は５．０Ｖの電圧をロ
ウレベルの信号は０Ｖの電圧を与えるものとし、ハイレ
ベルの論理とロウレベルの論理のしきい値を２．５Ｖと
する。また第４の入力端子ＶＩ４には第３の入力端子Ｖ
Ｉ３に与える信号の反転信号を与えるものとする。ＰＭ
ＯＳトランジスタＭＰ１〜ＭＰ４はしきい値電圧を−
０．５Ｖとし、ソース電極に比べてゲート電極の電圧が
０．５Ｖより低ければオンするものとする。またＮＭＯ
ＳトランジスタＭＮ１〜ＭＮ９はしきい値電圧を０．５
Ｖとし、ソース電極に比べてゲート電極の電圧が０．５
Ｖより高ければオンするものとする。ＮＰＮ型バイポー
ラトランジスタＢＮ１はベース電極の電圧がエミッタ電
極の電圧より０．８Ｖ以上高ければオンするものとす
る。
【００３７】第３の入力端子ＶＩ３にロウレベルの信号
を与えたとき、ＮＭＯＳトランジスタＭＮ５，ＭＮ７は
オフし、第４の入力端子ＶＩ４にはハイレベルの信号が
与えられるため、ＮＭＯＳトランジスタＭＮ６，ＭＮ８
はオンする。このとき入力端子ＶＩ２に与えられた信号
がハイレベルであればＰＭＯＳトランジスタＭＰ３がオ
フし、ＮＭＯＳトランジスタＭＮ３がオンし、インバー
タ回路ＩＮＶ３の出力はロウレベルになり、ＮＭＯＳト
ランジスタＭＮ８を介してＮＭＯＳトランジスタＭＮ９
のゲート電極はロウレベルになる。インバータ回路ＩＮ
Ｖ４の入力はロウレベルであるため、ＰＭＯＳトランジ
スタＭＰ４はオンしＮＭＯＳトランジスタＭＮ４はオフ
し、ＮＭＯＳトランジスタＭＮ６を介してＮＰＮ型バイ
ポーラトランジスタＢＮ１のベース電極は電源ＶＤＤ
（５．０Ｖ）よりＮＭＯＳトランジスタＭＮ６のしきい
値電圧である０．５Ｖ低い４．５Ｖの電圧、すなわちハ
イレベルになる。ＮＭＯＳトランジスタＭＮ９はゲート
電極がロウレベルであるためオフし、ＮＰＮ型バイポー
ラトランジスタＢＮ１はベース電極がハイレベルである
ためオンし、出力端子ＶＯＵＴ１の負荷容量ＣＬ１をバ
イポーラトランジスタＢＮ１のベース電極の電位よりベ
ース・エミッタ間電圧（〜０．８Ｖ）低い電圧である
３．７Ｖまで高速に充電する。したがって出力端子ＶＯ
ＵＴ１はハイレベルになる。入力端子ＶＩ２に与えられ
た信号がロウレベルであれば、ＰＭＯＳトランジスタＭ
Ｐ３がオンし、ＮＭＯＳトランジスタＭＮ３がオフし、
インバータ回路ＩＮＶ３の出力はハイレベルになり、Ｎ
ＭＯＳトランジスタＭＮ８を介してＮＭＯＳトランジス
タＭＮ９のゲート電極は電源（５．０Ｖ）よりＮＭＯＳ
トランジスタＭＮ８のしきい値である０．５Ｖ低い４．
５Ｖの電圧、すなわちハイレベルになる。インバータ回
路ＩＮＶ４の入力はハイレベルであるため、ＰＭＯＳト
ランジスタＭＰ４はオフし、ＮＭＯＳトランジスタＭＮ
４がオンして、ＮＭＯＳトランジスタＭＮ６を介してＮ
ＰＮ型バイポーラトランジスタＢＮ１のベース電極はロ
ウレベルになる。ＮＭＯＳトランジスタＭＮ９はゲート
電極がハイレベルであるためオンし、ＮＰＮ型バイポー
ラトランジスタＢＮ１はベース電極がロウレベルである
ためオフし、出力端子ＶＯＵＴ１の負荷容量ＣＬ１を０
Ｖまで高速に放電する。したがって出力端子ＶＯＵＴ１
はロウレベルになる。
【００３８】第３の入力端子ＶＩ３にハイレベルの信号
を与えたとき、ＮＭＯＳトランジスタＭＮ５，ＭＮ７は
オンし、また第４の入力端子ＶＩ４にはロウレベルの信
号が与えられるためＮＭＯＳトランジスタＭＮ６，ＭＮ
８はオフする。このとき入力端子ＶＩ１に与えられた信
号がハイレベルであればＰＭＯＳトランジスタＭＰ１が
オフし、ＮＭＯＳトランジスタＭＮ１がオンしインバー
タ回路ＩＮＶ１の出力はロウレベルになり、ＮＭＯＳト
ランジスタＭＮ７を介してＮＭＯＳトランジスタＭＮ９
のゲート電極はロウレベルになる。インバータ回路ＩＮ
Ｖ２の入力はロウレベルであるため、ＮＭＯＳトランジ
スタＭＮ２はオフし、ＰＭＯＳトランジスタＭＰ２がオ
ンして、ＮＭＯＳトランジスタＭＮ５を介してＮＰＮ型
バイポーラトランジスタＢＮ１のベース電極は電源ＶＤ
Ｄ（５．０Ｖ）よりＮＭＯＳトランジスタＭＮ５のしき
い値電圧である０．５Ｖ低い４．５Ｖの電圧、すなわち
ハイレベルになる。ＮＭＯＳトランジスタＭＮ９はゲー
ト電極がロウレベルであるためオフし、ＮＰＮ型バイポ
ーラトランジスタＢＮ１はベース電極がハイレベルであ
るためオンし、出力端子ＶＯＵＴ１の負荷容量ＣＬ１を
バイポーラトランジスタＢＮ１のベース電極の電位より
ベース・エミッタ間電圧（〜０．８Ｖ）低い電圧である
３．７Ｖまで高速に充電する。したがって出力端子ＶＯ
ＵＴ１はハイレベルになる。
【００３９】またこのとき、入力端子ＶＩ２に与えられ
た信号がロウレベルであればＰＭＯＳトランジスタＭＰ
１がオンし、ＮＭＯＳトランジスタＭＮ１がオフし、イ
ンバータ回路ＩＮＶ１の出力はハイレベルになり、ＮＭ
ＯＳトランジスタＭＮ７を介してＮＭＯＳトランジスタ
ＭＮ９のゲート電極は電源ＶＤＤ（５．０Ｖ）よりＮＭ
ＯＳトランジスタＭＮ７のしきい値である０．５Ｖ低い
４．５Ｖの電圧、すなわちハイレベルになる。インバー
タ回路ＩＮＶ２の入力はハイレベルであるためＰＭＯＳ
トランジスタＭＰ２はオフし、ＮＭＯＳトランジスタＭ
Ｎ２がオンしてＮＭＯＳトランジスタＭＮ５を介してＮ
ＰＮ型バイポーラトランジスタＢＮ１のベース電極はロ
ウレベルになる。ＮＭＯＳトランジスタＭＮ９はゲート
電極がハイレベルであるためオンし、ＮＰＮ型バイポー
ラトランジスタＢＮ１はベース電極がロウレベルである
ためオフし、出力端子ＶＯＵＴ１の負荷容量ＣＬ１を０
Ｖまで高速に放電する。したがって出力端子ＶＯＵＴ１
はロウレベルになる。
【００４０】図２に示した２入力セレクタ回路では、第
３の入力端子ＶＩ３に与えられる信号により、入力端子
ＶＩ１に与えられた信号と入力端子ＶＩ２に与えられた
信号のいずれかを選択して出力する２入力セレクタ回路
を構成している。第１実施例の論理回路においてパスト
ランジスタ回路をＮＭＯＳトランジスタのみで構成した
ものである。第１実施例と同様にＮＰＮ型バイポーラト
ランジスタＢＮ１のベース電極とＮＭＯＳトランジスタ
ＭＮ９のゲート電極、すなわちパストランジスタ回路Ｐ
Ｔ３の出力とパストランジスタ回路ＰＴ４の出力は、常
に相補の信号が出力されるように回路は構成されてい
る。パストランジスタ回路ＰＴ３あるいはパストランジ
スタ回路ＰＴ４を介してインバータ回路ＩＮＶ１〜ＩＮ
Ｖ４が駆動するのはＮＰＮ型バイポーラトランジスタＢ
Ｎ１とＮＭＯＳトランジスタＭＮ９のみであり、出力端
子ＶＯＵＴ１の負荷容量ＣＬ１を充放電するのはＮＰＮ
型バイポーラトランジスタＢＮ１とＮＭＯＳトランジス
タＭＮ９である。なお、パストランジスタ回路ＰＴ１，
ＰＴ２とは異なり、パストランジスタ回路ＰＴ３，ＰＴ
４はＮＭＯＳトランジスタＭＮ５〜ＭＮ８のみで構成さ
れている。そのため、ＮＰＮ型バイポーラトランジスタ
ＢＮ１のベース電極及びＮＭＯＳトランジスタＭＮ９の
ゲート電極に入力されるハイレベルの信号は、ＮＭＯＳ
トランジスタＭＮ５〜ＭＮ８の閾値電圧である０．５Ｖ
低い電圧である４．５Ｖの信号となって伝達される。従
って、ＮＰＮ型バイポーラトランジスタＢＮ１がターン
オフする場合は、ベース電圧は４．５Ｖから下がりはじ
めるため、第１実施例と比較してＮＰＮ型バイポーラト
ランジスタＢＮ１のターンオフ時間は短くなり、２入力
セレクタ回路をより高速に動作させることが可能にな
る。
【００４１】次に、この発明の第３実施例による半導体
集積回路を図について説明する。図３はこの発明の第３
実施例による２入力セレクタ回路の構成を示す回路図で
ある。図３において、ＭＰ１〜ＭＰ８はＰＭＯＳトラン
ジスタ、ＭＮ１〜ＭＮ９はＮＭＯＳトランジスタ、ＢＮ
１は第１のＮＰＮ型バイポーラトランジスタ、ＶＩ１は
第１の入力端子、ＶＩ２は第２の入力端子、ＶＩ３は第
３の入力端子、ＶＯＵＴ１は第１の出力端子を示す。Ｖ
ＤＤは第１の電源で５．０Ｖ、ＧＮＤは第２の電源で０
Ｖを示す。ＣＬ１は第１の負荷容量を示す。ここでＰＭ
ＯＳトランジスタＭＰ１とＮＭＯＳトランジスタＭＮ１
は第１のインバータ回路ＩＮＶ１を、ＰＭＯＳトランジ
スタＭＰ２とＮＭＯＳトランジスタＭＮ２は第２のイン
バータ回路ＩＮＶ２を構成しており、入力端子ＶＩ１に
入力される信号のバッファ回路として働く。同様にＰＭ
ＯＳトランジスタＭＰ３とＮＭＯＳトランジスタＭＮ３
は第３のインバータ回路ＩＮＶ３を、ＰＭＯＳトランジ
スタＭＰ４とＮＭＯＳトランジスタＭＮ４は第４のイン
バータ回路ＩＮＶ４を構成しており、入力端子ＶＩ２に
入力される信号のバッファ回路として働く。ＰＭＯＳト
ランジスタＭＰ６とＮＭＯＳトランジスタＭＮ５でパス
トランジスタ回路ＰＴ５を、ＰＭＯＳトランジスタＭＰ
８とＮＭＯＳトランジスタＭＮ７でパストランジスタ回
路ＰＴ６を構成している。ＮＰＮ型バイポーラトランジ
スタＢＮ１とＮＭＯＳトランジスタＭＮ９とでドライブ
回路を構成しており、パストランジスタ回路ＰＴ５のＮ
ＭＯＳトランジスタＭＮ５及びＰＭＯＳトランジスタＭ
Ｐ６のドレインもしくはソースはドライブ回路を構成し
ているＮＰＮ型バイポーラトランジスタＢＮ１のベース
電極に接続している。
【００４２】次に図３に示した２入力セレクタ回路の動
作について説明する。ハイレベルの信号は５．０Ｖの電
圧をロウレベルの信号は０Ｖの電圧を与えるものとし、
ハイレベルの論理とロウレベルの論理のしきい値を２．
５Ｖとする。ＰＭＯＳトランジスタＭＰ１〜ＭＰ４，Ｍ
Ｐ６，ＭＰ８はしきい値電圧を−０．５Ｖとし、ソース
電極に比べてゲート電極の電圧が０．５Ｖより低ければ
オンするものとする。またＮＭＯＳトランジスタＭＮ１
〜ＭＮ４，ＭＮ５，ＭＮ７はしきい値電圧を０．５Ｖと
し、ソース電極に比べてゲート電極の電圧が０．５Ｖよ
り高ければオンするものとする。ＮＰＮ型バイポーラト
ランジスタはベース電極の電圧がエミッタ電極の電圧よ
り０．８Ｖ以上高ければオンするものとする。
【００４３】第３の入力端子ＶＩ３にロウレベルの信号
を与えたとき、ＮＭＯＳトランジスタＭＮ５，ＭＮ７は
オフし、ＰＭＯＳトランジスタＭＰ６，ＭＰ８はオンす
る。このとき入力端子ＶＩ２に与えられた信号がハイレ
ベルであれば、ＰＭＯＳトランジスタＭＰ３がオフし、
ＮＭＯＳトランジスタＭＮ３がオンし、インバータ回路
ＩＮＶ３の出力はロウレベルになり、ＰＭＯＳトランジ
スタＭＰ８を介してＮＭＯＳトランジスタＭＮ９のゲー
ト電極は０ＶよりＰＭＯＳトランジスタＭＰ８のしきい
値電圧である０．５Ｖ高い電圧である０．５Ｖになる。
インバータ回路ＩＮＶ４の入力はロウレベルであるた
め、ＰＭＯＳトランジスタＭＰ４はオンし、ＮＭＯＳト
ランジスタＭＮ４はオフし、ＰＭＯＳトランジスタＭＰ
６を介してＮＰＮ型バイポーラトランジスタＢＮ１のベ
ース電極はハイレベルになる。ＮＭＯＳトランジスタＭ
Ｎ９のゲート電極は０．５Ｖであるためオフし、ＮＰＮ
型バイポーラトランジスタＢＮ１は出力端子ＶＯＵＴ１
の負荷容量ＣＬ１を、ベース電極の電位よりベース・エ
ミッタ間電圧（〜０．８Ｖ）低い電圧である４．２Ｖま
で高速に充電する。したがって出力端子ＶＯＵＴ１はハ
イレベルになる。
【００４４】またこのとき、入力端子ＶＩ２に与えられ
た信号がロウレベルであれば、ＰＭＯＳトランジスタＭ
Ｐ３がオンし、ＮＭＯＳトランジスタＭＮ３がオフし、
インバータ回路ＩＮＶ３の出力はハイレベルになり、Ｎ
ＭＯＳトランジスタＭＮ８を介してＮＭＯＳトランジス
タＭＮ９のゲート電極はハイレベルになる。インバータ
回路ＩＮＶ４の入力はハイレベルであるため、ＰＭＯＳ
トランジスタＭＰ４はオフし、ＮＭＯＳトランジスタＭ
Ｎ４がオンして、ＮＭＯＳトランジスタＭＮ６を介して
ＮＰＮ型バイポーラトランジスタＢＮ１のベース電極は
０．５Ｖになる。ＮＭＯＳトランジスタＭＮ９はゲート
電極がハイレベルであるためオンし、ＮＰＮ型バイポー
ラトランジスタＢＮ１はベース電極が０．５Ｖであるた
めオフし、出力端子ＶＯＵＴ１の負荷容量ＣＬ１を０Ｖ
まで高速に放電する。したがって出力端子ＶＯＵＴ１は
ロウレベルになる。
【００４５】第３の入力端子ＶＩ３にハイレベルの信号
を与えたとき、ＮＭＯＳトランジスタＭＮ５とＭＮ７は
オンし、ＰＭＯＳトランジスタＭＰ６とＭＮ８はオフす
る。このとき入力端子ＶＩ１に与えられた信号がハイレ
ベルであれば、ＰＭＯＳトランジスタＭＰ１がオフし、
ＮＭＯＳトランジスタＭＮ１がオンし、インバータ回路
ＩＮＶ１の出力はロウレベルになり、ＮＭＯＳトランジ
スタＭＮ７を介してＮＭＯＳトランジスタＭＮ９のゲー
ト電極はロウレベルになる。インバータ回路ＩＮＶ２の
入力はロウレベルであるため、ＮＭＯＳトランジスタＭ
Ｎ２はオフし、ＰＭＯＳトランジスタＭＰ２がオンし
て、ＮＭＯＳトランジスタＭＮ５を介してＮＰＮ型バイ
ポーラトランジスタＢＮ１のベース電極は電源ＶＤＤ
（５．０Ｖ）よりＮＭＯＳトランジスタＭＮ５のしきい
値電圧である０．５Ｖ低い４．５Ｖの電圧になる。すな
わちハイレベルになる。ＮＭＯＳトランジスタＭＮ９の
ゲート電極はロウレベルであるためオフし、ＮＰＮ型バ
イポーラトランジスタＢＮ１のベース電極はハイレベル
であるためオンし、出力端子ＶＯＵＴ１の負荷容量ＣＬ
１をバイポーラトランジスタＢＮ１のベース電極の電位
よりベース・エミッタ間電圧（〜０．８Ｖ）低い電圧で
ある３．７Ｖまで高速に充電する。したがって出力端子
ＶＯＵＴ１はハイレベルになる。入力端子ＶＩ１に与え
られた信号がロウレベルであればＰＭＯＳトランジスタ
ＭＰ１がオンし、ＮＭＯＳトランジスタＭＮ１がオフ
し、インバータ回路ＩＮＶ１の出力はハイレベルにな
り、ＮＭＯＳトランジスタＭＮ７を介してＮＭＯＳトラ
ンジスタＭＮ９のゲート電極は電源（５．０Ｖ）よりＮ
ＭＯＳトランジスタＭＮ８のしきい値である０．５Ｖ低
い４．５Ｖの電圧になる。すなわちハイレベルになる。
インバータ回路ＩＮＶ２の入力はハイレベルであるため
ＰＭＯＳトランジスタＭＰ２はオフし、ＮＭＯＳトラン
ジスタＭＮ２がオンして、ＮＭＯＳトランジスタＭＮ５
を介してＮＰＮ型バイポーラトランジスタＢＮ１のベー
ス電極はロウレベルになる。ＮＭＯＳトランジスタＭＮ
９はゲート電極がハイレベルであるためオンし、ＮＰＮ
型バイポーラトランジスタＢＮ１のベース電極はロウレ
ベルであるためオフし、出力端子ＶＯＵＴ１の負荷容量
ＣＬ１を０Ｖまで高速に放電する。したがって出力端子
ＶＯＵＴ１はロウレベルになる。
【００４６】図３に示した２入力セレクタ回路では、第
３の入力端子ＶＩ３に与えられる信号により、入力端子
ＶＩ１に与えられた信号と入力端子ＶＩ２に与えられた
信号のいずれかを選択して出力する２入力セレクタ回路
を構成している。第３実施例の論理回路は、第１実施例
１の論理回路においてパストランジスタ回路をＮＭＯＳ
トランジスタとＰＭＯＳトランジスタで構成したもので
ある。第１実施例と同様にＮＰＮ型バイポーラトランジ
スタＢＮ１のベース電極とＮＭＯＳトランジスタＭＮ９
のゲート電極、すなわちパストランジスタ回路ＰＴ５の
出力とパストランジスタ回路ＰＴ６の出力は、常に相補
の信号が出力されるように回路は構成されている。パス
トランジスタ回路ＰＴ５あるいはパストランジスタ回路
ＰＴ６を介してインバータ回路ＩＮＶ２〜４が駆動する
のはＮＰＮ型バイポーラトランジスタＢＮ１とＮＭＯＳ
トランジスタＭＮ９のみであり、出力端子ＶＯＵＴ１の
負荷容量ＣＬ１を充放電するのはＮＰＮ型バイポーラト
ランジスタＢＮ１とＮＭＯＳトランジスタＭＮ９であ
る。
【００４７】次に、この発明の第４実施例による半導体
集積回路を図について説明する。図４はこの発明の第４
実施例による３入力セレクタ回路の構成を示す回路図で
ある。図４は第２実施例の２入力セレクタ回路を３入力
に拡張した例である。入力端子ＶＩ１に与えられた信号
を選択する場合には、入力端子ＶＩ８にのみハイレベル
の信号を与え、入力端子ＶＩ２に与えられた信号を選択
する場合には入力端子ＶＩ７にのみハイレベルの信号を
与え、入力端子ＶＩ５に与えられた信号を選択する場合
には入力端子ＶＩ６にのみハイレベルの信号を与えるこ
とにより、３入力セレクタ回路が構成できる。図４にお
いて、ＭＰ１〜ＭＰ４，ＭＰ１０，ＭＰ１１はＰＭＯＳ
トランジスタ、ＭＮ１〜ＭＮ１３はＮＭＯＳトランジス
タ、ＢＮ１は第１のＮＰＮ型バイポーラトランジスタ、
ＶＩ１は第１の入力端子、ＶＩ２は第２の入力端子、Ｖ
Ｉ５は第３の入力端子、ＶＩ６は第４の入力端子、ＶＩ
７は第５の入力端子、ＶＩ８は第６の入力端子、ＶＯＵ
Ｔ１は第１の出力端子を示す。ＶＤＤは第１の電源で
５．０Ｖ、ＧＮＤは第２の電源で０Ｖを示す。ＣＬ１は
第１の負荷容量を示す。ここでＰＭＯＳトランジスタＭ
Ｐ１とＮＭＯＳトランジスタＭＮ１は第１のインバータ
回路ＩＮＶ１を、ＰＭＯＳトランジスタＭＰ２とＮＭＯ
ＳトランジスタＭＮ２は第２のインバータ回路ＩＮＶ２
を構成しており入力端子ＶＩ１に入力される信号のバッ
ファ回路として働く。同様にＰＭＯＳトランジスタＭＰ
３とＮＭＯＳトランジスタＭＮ３は第３のインバータ回
路ＩＮＶ３を、ＰＭＯＳトランジスタＭＰ４とＮＭＯＳ
トランジスタＭＮ４は第４のインバータ回路ＩＮＶ４を
構成しており入力端子ＶＩ２に入力される信号のバッフ
ァ回路として働く。同様にＰＭＯＳトランジスタＭＰ１
０とＮＭＯＳトランジスタＭＮ１０は第５のインバータ
回路ＩＮＶ６を、ＰＭＯＳトランジスタＭＰ１１とＮＭ
ＯＳトランジスタＭＮ１１は第６のインバータ回路ＩＮ
Ｖ７を構成しており入力端子ＶＩ５に入力される信号の
バッファ回路として働く。ＮＭＯＳトランジスタＭＮ
５，ＭＮ６，ＭＮ１２でパストランジスタ回路ＰＴ７
を、ＮＭＯＳトランジスタＭＮ７，ＭＮ８，ＭＮ１３で
パストランジスタ回路ＰＴ８を構成している。パストラ
ンジスタ回路ＰＴ７の各ＮＭＯＳトランジスタＭＮ５，
ＭＮ６，ＭＮ１３のドレインもしくはソースはドライブ
回路を構成しているＮＰＮ型バイポーラトランジスタＢ
Ｎ１のベース電極に接続している。
【００４８】次に、この発明の第５実施例による半導体
集積回路を図について説明する。図５は、この発明の第
５実施例による２入力セレクタ回路の構成を示す回路図
である。図５において、ＭＰ１〜ＭＰ４はＰＭＯＳトラ
ンジスタ、ＭＮ１〜ＭＮ９，ＭＮ１４はＮＭＯＳトラン
ジスタ、ＢＮ１は第１のＮＰＮ型バイポーラトランジス
タ、ＢＮ２は第２のＮＰＮ型バイポーラトランジスタ、
ＶＩ１は第１の入力端子、ＶＩ２は第２の入力端子、Ｖ
Ｉ３は第３の入力端子、ＶＩ４は第４の入力端子、ＶＯ
ＵＴ１は第１の出力端子、ＶＯＵＴ２は第２の出力端子
を示す。ＶＤＤは第１の電源で５．０Ｖ、ＧＮＤは第２
の電源で０Ｖを示す。ＣＬ１は第１の負荷容量、ＣＬ２
は第２の負荷容量を示す。ここでＰＭＯＳトランジスタ
ＭＰ１とＮＭＯＳトランジスタＭＮ１は第１のインバー
タ回路ＩＮＶ１を、ＰＭＯＳトランジスタＭＰ２とＮＭ
ＯＳトランジスタＭＮ２は第２のインバータ回路ＩＮＶ
２を構成しており、入力端子ＩＮＶ１に入力される信号
のバッファ回路として働く。同様にＰＭＯＳトランジス
タＭＰ３とＮＭＯＳトランジスタＭＮ３は第３のインバ
ータ回路ＩＮＶ３を、ＰＭＯＳトランジスタＭＰ４とＮ
ＭＯＳトランジスタＭＮ４は第４のインバータ回路ＩＮ
Ｖ４を構成しており、入力端子ＶＩ２に入力される信号
のバッファ回路として働く。ＮＭＯＳトランジスタＭＮ
５〜ＭＮ６でパストランジスタ回路ＰＴ３を、ＮＭＯＳ
トランジスタＭＮ７〜ＭＮ８でパストランジスタ回路Ｐ
Ｔ４を構成している。ＮＰＮ型バイポーラトランジスタ
ＢＮ１とＮＭＯＳトランジスタＭＮ９とで第１のドライ
ブ回路を構成しており、ＮＰＮ型バイポーラトランジス
タＢＮ２とＮＭＯＳトランジスタＭＮ１４とで第１のド
ライブ回路を構成している。パストランジスタ回路ＰＴ
３のＮＭＯＳトランジスタＭＮ５，ＭＮ６のドレイン電
極もしくはソース電極が第１のドライブ回路を構成して
いるＮＰＮ型バイポーラトランジスタＢＮ１のベース電
極に接続している。同様に、パストランジスタ回路ＰＴ
４のＮＭＯＳトランジスタＭＮ７，ＭＮ８のドレイン電
極もしくはソース電極が第２のドライブ回路を構成して
いるＮＰＮ型バイポーラトランジスタＢＮ２のベース電
極に接続している。
【００４９】次に、図５に示した２入力セレクタ回路の
動作について説明する。ハイレベルの信号は５．０Ｖの
電圧をロウレベルの信号は０Ｖの電圧を与えるものと
し、ハイレベルの論理とロウレベルの論理のしきい値を
２．５Ｖとする。また第４の入力端子ＶＩ４には第３の
入力端子ＶＩ３に与える信号の反転信号を与えるものと
する。ＰＭＯＳトランジスタＭＰ１〜ＭＰ４はしきい値
電圧を−０．５Ｖとし、ソース電極に比べてゲート電極
の電圧が０．５Ｖより低ければオンするものとする。ま
たＮＭＯＳトランジスタＭＮ１〜ＭＮ９，ＭＮ１４はし
きい値電圧を０．５Ｖとし、ソース電極に比べてゲート
電極の電圧が０．５Ｖより高ければオンするものとす
る。ＮＰＮ型バイポーラトランジスタＢＮ１，ＢＮ２は
ベース電極の電圧がエミッタ電極の電圧より０．８Ｖ以
上高ければオンするものとする。
【００５０】第３の入力端子ＶＩ３にロウレベルの信号
を与えたとき、ＮＭＯＳトランジスタＭＮ５，ＭＮ７は
オフし、第４の入力端子ＶＩ４にはハイレベルの信号が
与えるため、ＮＭＯＳトランジスタＭＮ６，ＭＮ８はオ
ンする。このとき入力端子ＶＩ２に与えられた信号がハ
イレベルであれば、ＰＭＯＳトランジスタＭＰ３がオフ
し、ＮＭＯＳトランジスタＭＮ３がオンし、インバータ
回路ＩＮＶ３の出力はロウレベルになり、ＮＭＯＳトラ
ンジスタＭＮ８を介してＮＭＯＳトランジスタＭＮ９の
ゲート電極とＮＰＮ型バイポーラトランジスタＢＮ２の
ベース電極はロウレベルになる。インバータ回路ＩＮＶ
４の入力はロウレベルであるため、ＰＭＯＳトランジス
タＭＰ４はオンし、ＮＭＯＳトランジスタＭＮ４はオフ
し、ＮＭＯＳトランジスタＭＮ６を介してＮＰＮ型バイ
ポーラトランジスタＢＮ１のベース電極とＮＭＯＳトラ
ンジスタＭＮ１４のゲート電極は電源ＶＤＤ（５．０
Ｖ）よりＮＭＯＳトランジスタＭＮ６の閾値電圧である
０．５Ｖ低い４．５Ｖの電圧、すなわちハイレベルにな
る。ＮＭＯＳトランジスタＭＮ９のゲート電極はロウレ
ベルであるためオフし、ＮＰＮ型バイポーラトランジス
タＢＮ１はベース電極がハイレベルであるためオンし、
出力端子ＶＯＵＴ１の負荷容量ＣＬ１をバイポーラトラ
ンジスタＢＮ１のベース電極の電位よりベース・エミッ
タ間電圧（〜０．８Ｖ）低い電圧である３．７Ｖまで高
速に充電する。したがって出力端子ＶＯＵＴ１はハイレ
ベルになる。またＮＭＯＳトランジスタＭＮ１４はゲー
ト電極がハイレベルであるためオンし、ＮＰＮ型バイポ
ーラトランジスタＢＮ２はベース電極がロウレベルであ
るためオフし、出力端子ＶＯＵＴ２の負荷容量ＣＬ２を
０Ｖまで高速に放電する。したがって出力端子ＶＯＵＴ
２はロウレベルになる。
【００５１】またこのとき、入力端子ＶＩ２に与えられ
た信号がロウレベルであれば、ＰＭＯＳトランジスタＭ
Ｐ３がオンし、ＮＭＯＳトランジスタＭＮ３がオフし、
インバータ回路ＩＮＶ３の出力はハイレベルになり、Ｎ
ＭＯＳトランジスタＭＮ８を介してＮＭＯＳトランジス
タＭＮ９のゲート電極とＮＰＮ型バイポーラトランジス
タＢＮ２のベース電極は電源（５．０Ｖ）よりＮＭＯＳ
トランジスタＭＮ８のしきい値電圧である０．５Ｖ低い
４．５Ｖの電圧、すなわちハイレベルになる。インバー
タ回路ＩＮＶ４の入力はハイレベルであるため、ＰＭＯ
ＳトランジスタＭＰ４はオフし、ＮＭＯＳトランジスタ
ＭＮ４がオンして、ＮＭＯＳトランジスタＭＮ６を介し
てＮＰＮ型バイポーラトランジスタＢＮ１のベース電極
とＮＭＯＳトランジスタＭＮ１４のゲート電極はロウレ
ベルになる。ＮＭＯＳトランジスタＭＮ９はゲート電極
がハイレベルであるためオンし、ＮＰＮ型バイポーラト
ランジスタＢＮ１はベース電極がロウレベルであるため
オフし、出力端子ＶＯＵＴ１の負荷容量ＣＬ１を０Ｖま
で高速に充電する。したがって出力端子ＶＯＵＴ１はロ
ウレベルになる。またＮＭＯＳトランジスタＭＮ１４は
ゲート電極がロウレベルであるためオフし、ＮＰＮ型バ
イポーラトランジスタＢＮ２はベース電極がハイレベル
であるためオンし、出力端子ＶＯＵＴ２の負荷容量ＣＬ
２をバイポーラトランジスタＢＮ２のベース電極の電位
よりベース・エミッタ間電圧（〜０．８Ｖ）低い電圧で
ある３．７Ｖまで高速に充電する。したがって出力端子
ＶＯＵＴ２はハイレベルになる。
【００５２】第３の入力端子ＶＩ３にハイレベルの信号
を与えたとき、ＮＭＯＳトランジスタＭＮ５，ＭＮ７は
オンし、第４の入力端子ＶＩ４にはロウレベルの信号が
与えられるため、ＮＭＯＳトランジスタＭＮ６，ＭＮ８
はオフする。このとき入力端子ＶＩ１に与えられた信号
がハイレベルであれば、ＰＭＯＳトランジスタＭＰ１が
オフし、ＮＭＯＳトランジスタＭＮ１がオンし、インバ
ータ回路ＩＮＶ１の出力はロウレベルになり、ＮＭＯＳ
トランジスタＭＮ７を介してＮＭＯＳトランジスタＭＮ
９のゲート電極はロウレベルになる。インバータ回路Ｉ
ＮＶ２の入力はロウレベルであるため、ＮＭＯＳトラン
ジスタＭＮ２はオフし、ＰＭＯＳトランジスタＭＰ２が
オンして、ＮＭＯＳトランジスタＭＮ５を介してＮＰＮ
型バイポーラトランジスタＢＮ１のベース電極とＮＭＯ
ＳトランジスタＭＮ１４のゲート電極は電源ＶＤＤ
（５．０Ｖ）よりＮＭＯＳトランジスタＭＮ５のしきい
値電圧である０．５Ｖ低い４．５Ｖの電圧、すなわちハ
イレベルになる。ＮＭＯＳトランジスタＭＮ９のゲート
電極はロウレベルであるためオフし、ＮＰＮ型バイポー
ラトランジスタＢＮ１のベース電極はハイレベルである
ためオンし、出力端子ＶＯＵＴ１の負荷容量ＣＬ１をバ
イポーラトランジスタＢＮ１のベース電極の電位よりベ
ース・エミッタ間電圧（〜０．８Ｖ）低い電圧である
３．７Ｖまで高速に充電する。したがって出力端子ＶＯ
ＵＴ１はハイレベルになる。またＮＭＯＳトランジスタ
ＭＮ１４のゲート電極はハイレベルであるためオンし、
ＮＰＮ型バイポーラトランジスタＢＮ２のベース電極は
ロウレベルであるためオフし、出力端子ＶＯＵＴ２の負
荷容量ＣＬ２を０Ｖまで高速に放電する。したがって出
力端子ＶＯＵＴ２はロウレベルになる。
【００５３】またこのとき、入力端子ＶＩ１に与えられ
た信号がロウレベルであれば、ＰＭＯＳトランジスタＭ
Ｐ１がオンし、ＮＭＯＳトランジスタＭＮ１がオフし、
インバータ回路ＩＮＶ１の出力はハイレベルになり、Ｎ
ＭＯＳトランジスタＭＮ７を介してＮＭＯＳトランジス
タＭＮ９のゲート電極とＮＰＮ型バイポーラトランジス
タＢＮ２のベース電極は電源（５．０Ｖ）よりＮＭＯＳ
トランジスタＭＮ７のしきい値電圧である０．５Ｖ低い
４．５Ｖの電圧、すなわちハイレベルになる。インバー
タ回路ＩＮＶ２の入力はハイレベルであるため、ＰＭＯ
ＳトランジスタＭＰ２はオフし、ＮＭＯＳトランジスタ
ＭＮ２がオンして、ＮＭＯＳトランジスタＭＮ５を介し
てＮＰＮ型バイポーラトランジスタＢＮ１のベース電極
とＮＭＯＳトランジスタＭＮ１４のゲート電極はロウレ
ベルになる。ＮＭＯＳトランジスタＭＮ９はゲート電極
がハイレベルであるためオンし、ＮＰＮ型バイポーラト
ランジスタＢＮ１のベース電極はロウレベルであるため
オフし、出力端子ＶＯＵＴ１の負荷容量ＣＬ１を０Ｖま
で高速に放電する。したがって出力端子ＶＯＵＴ１はロ
ウレベルになる。またＮＭＯＳトランジスタＭＮ１４は
ゲート電極がロウレベルであるためオフし、ＮＰＮ型バ
イポーラトランジスタＢＮ２のベース電極はハイレベル
であるためオンし、出力端子ＶＯＵＴ２の負荷容量ＣＬ
２をバイポーラトランジスタＢＮ２のベース電極の電位
よりベース・エミッタ間電圧（〜０．８Ｖ）低い電圧で
ある３．７Ｖまで高速に充電する。したがって出力端子
ＶＯＵＴ２はハイレベルになる。
【００５４】図５に示した２入力セレクタ回路では、第
３の入力端子ＶＩ３に与えられる信号により、入力端子
ＶＩ１に与えられた信号と入力端子ＶＩ２に与えられた
信号のいずれかを選択して出力する２入力セレクタ回路
を構成している。第５実施例の２入力セレクタ回路は、
第２実施例の論理回路において相補の出力が得られる回
路構成にしたものである。第２実施例において、パスト
ランジスタ回路ＰＴ３，ＰＴ４より相補の出力が得られ
るので、ドライブ回路を一つさらに追加するだけの簡単
な構成により、２入力セレクタ回路の出力を相補の関係
にある２出力とすることができる。
【００５５】次に、この発明の第６実施例による半導体
集積回路を図について説明する。図６は、この発明の第
６実施例による２入力セレクタ回路の構成を示す回路図
である。図６においてＭＰ１〜ＭＰ４，ＭＰ１５，ＭＰ
１６はＰＭＯＳトランジスタ、ＭＮ１〜ＭＮ９はＮＭＯ
Ｓトランジスタ、ＢＮ１は第１のＮＰＮ型バイポーラト
ランジスタ、ＶＩ１は第１の入力端子、ＶＩ２は第２の
入力端子、ＶＩ３は第３の入力端子、ＶＩ４は第４の入
力端子、ＶＯＵＴ１は第１の出力端子を示す。ＶＤＤは
第１の電源で５．０Ｖ、ＧＮＤは第２の電源で０Ｖを示
す。ＣＬ１は第１の負荷容量を示す。ここでＰＭＯＳト
ランジスタＭＰ１とＮＭＯＳトランジスタＭＮ１は第１
のインバータ回路ＩＮＶ１を、ＰＭＯＳトランジスタＭ
Ｐ２とＮＭＯＳトランジスタＭＮ２は第２のインバータ
回路ＩＮＶ２を構成しており、入力端子ＩＮＶ１に入力
される信号のバッファ回路として働く。同様にＰＭＯＳ
トランジスタＭＰ３とＮＭＯＳトランジスタＭＮ３は第
３のインバータ回路ＩＮＶ３を、ＰＭＯＳトランジスタ
ＭＰ４とＮＭＯＳトランジスタＭＮ４は第４のインバー
タ回路ＩＮＶ４を構成しており、入力端子ＶＩ２に入力
される信号のバッファ回路として働く。ＮＭＯＳトラン
ジスタＭＮ５，ＭＮ６でパストランジスタ回路ＰＴ３
を、ＮＭＯＳトランジスタＭＮ７，ＭＮ８でパストラン
ジスタ回路ＰＴ４を構成している。ＮＰＮ型バイポーラ
トランジスタＢＮ１とＮＭＯＳトランジスタＭＮ９とで
第１のドライブ回路を構成しており、パストランジスタ
回路ＰＴ３のＮＭＯＳトランジスタＭＮ５，ＭＮ６のド
レイン電極もしくはソース電極が第１のドライブ回路を
構成しているＮＰＮ型バイポーラトランジスタＢＮ１の
ベース電極に接続している。
【００５６】次に図６に示した２入力セレクタ回路の動
作について説明する。ハイレベルの信号は５．０Ｖの電
圧をロウレベルの信号は０Ｖの電圧を与えるものとし、
ハイレベルの論理とロウレベルの論理のしきい値を２．
５Ｖとする。また第４の入力端子ＶＩ４には第３の入力
端子ＶＩ３に与える信号の反転信号を与えるものとす
る。ＰＭＯＳトランジスタはしきい値電圧を−０．５Ｖ
とし、ソース電極に比べてゲート電極の電圧が０．５Ｖ
より低ければオンするものとする。またＮＭＯＳトラン
ジスタはしきい値電圧を０．５Ｖとし、ソース電極に比
べてゲート電極の電圧が０．５Ｖより高ければオンする
ものとする。ＮＰＮ型バイポーラトランジスタはベース
電極の電圧がエミッタ電極の電圧より０．８Ｖ以上高け
ればオンするものとする。
【００５７】第３の入力端子ＶＩ３にロウレベルの信号
を与えたときＮＭＯＳトランジスタＭＮ５，ＭＮ７はオ
フし、第４の入力端子ＶＩ４にはハイレベルの信号が与
えるため、ＮＭＯＳトランジスタＭＮ６，ＭＮ８はオン
する。このとき入力端子ＶＩ２に与えられた信号がハイ
レベルであればＰＭＯＳトランジスタＭＰ３がオフし、
ＮＭＯＳトランジスタＭＮ３がオンし、インバータ回路
ＩＮＶ３の出力はロウレベルになり、ＮＭＯＳトランジ
スタＭＮ８を介してＮＭＯＳトランジスタＭＮ９のゲー
ト電極はロウレベルになる。インバータ回路ＩＮＶ４の
入力はロウレベルであるため、ＰＭＯＳトランジスタＭ
Ｐ４はオンし、ＮＭＯＳトランジスタＭＮ４はオフし、
ＮＭＯＳトランジスタＭＮ６とＰＭＯＳトランジスタＭ
Ｐ１５を介してＮＰＮ型バイポーラトランジスタＢＮ１
のベース電極は電源ＶＤＤ（５．０Ｖ）の電圧、すなわ
ちハイレベルになる。このときＰＭＯＳトランジスタＭ
Ｐ１６はオフする。ＮＭＯＳトランジスタＭＮ９はゲー
ト電極がロウレベルであるためオフし、ＮＰＮ型バイポ
ーラトランジスタＢＮ１はベース電極がハイレベルであ
るためオンし、出力端子ＶＯＵＴ１の負荷容量ＣＬ１を
バイポーラトランジスタＢＮ１のベース電極の電位より
ベース・エミッタ間電圧（〜０．８Ｖ）低い電圧である
４．２Ｖまで高速に充電する。したがって出力端子ＶＯ
ＵＴ１はハイレベルになる。
【００５８】またこのとき入力端子ＶＩ２に与えられた
信号がロウレベルであれば、ＰＭＯＳトランジスタＭＰ
３がオンし、ＮＭＯＳトランジスタＭＮ３がオフし、イ
ンバータ回路ＩＮＶ３の出力はハイレベルになり、ＮＭ
ＯＳトランジスタＭＮ８とＰＭＯＳトランジスタＭＰ１
６を介してＮＭＯＳトランジスタＭＮ９のゲート電極は
電源（５．０Ｖ）の電圧、すなわちハイレベルになる。
このときＰＭＯＳトランジスタＭＰ１５はオフする。イ
ンバータ回路ＩＮＶ４の入力はハイレベルであるため、
ＰＭＯＳトランジスタＭＰ４はオフし、ＮＭＯＳトラン
ジスタＭＮ４がオンして、ＮＭＯＳトランジスタＭＮ６
を介してＮＰＮ型バイポーラトランジスタＢＮ１のベー
ス電極はロウレベルになる。ＮＭＯＳトランジスタＭＮ
９はゲート電極がハイレベルであるためオンし、ＮＰＮ
型バイポーラトランジスタＢＮ１はベース電極がロウレ
ベルであるためオフし、出力端子ＶＯＵＴ１の負荷容量
ＣＬ１を０Ｖまで高速に放電する。したがって出力端子
ＶＯＵＴ１はロウレベルになる。
【００５９】第３の入力端子ＶＩ３にハイレベルの信号
を与えたとき、ＮＭＯＳトランジスタＭＮ５，ＭＮ７は
オンし、また第４の入力端子ＶＩ４にはロウレベルの信
号が与えられるためＮＭＯＳトランジスタＭＮ６，ＭＮ
８はオフする。このとき入力端子ＶＩ１に与えられた信
号がハイレベルであれば、ＰＭＯＳトランジスタＭＰ１
がオフし、ＮＭＯＳトランジスタＭＮ１がオンし、イン
バータ回路ＩＮＶ１の出力はロウレベルになり、ＮＭＯ
ＳトランジスタＭＮ７を介してＮＭＯＳトランジスタＭ
Ｎ９のゲート電極はロウレベルになる。インバータ回路
ＩＮＶ２の入力はロウレベルであるため、ＮＭＯＳトラ
ンジスタＭＮ２はオフし、ＰＭＯＳトランジスタＭＰ２
がオンして、ＮＭＯＳトランジスタＭＮ５とＰＭＯＳト
ランジスタＭＰ１５を介してＮＰＮ型バイポーラトラン
ジスタＢＮ１のベース電極は電源ＶＤＤ（５．０Ｖ）の
電圧、すなわちハイレベルになる。このときＰＭＯＳト
ランジスタＭＰ１６はオフする。ＮＭＯＳトランジスタ
ＭＮ９はゲート電極がロウレベルであるためオフし、Ｎ
ＰＮ型バイポーラトランジスタＢＮ１はベース電極がハ
イレベルであるためオンし、出力端子ＶＯＵＴ１の負荷
容量ＣＬ１をバイポーラトランジスタＢＮ１のベース電
極の電位よりベース・エミッタ間電圧（〜０．８Ｖ）低
い電圧である４．２Ｖまで高速に充電する。したがって
出力端子ＶＯＵＴ１はハイレベルになる。
【００６０】またこのとき、入力端子ＶＩ１に与えられ
た信号がロウレベルであればＰＭＯＳトランジスタＭＰ
１がオンし、ＮＭＯＳトランジスタＭＮ１がオフし、イ
ンバータ回路ＩＮＶ１の出力はハイレベルになり、ＮＭ
ＯＳトランジスタＭＮ７とＰＭＯＳトランジスタＭＰ１
６を介してＮＭＯＳトランジスタＭＮ９のゲート電極は
電源ＶＤＤ（５．０Ｖ）の電圧、すなわちハイレベルに
なる。このときＰＭＯＳトランジスタＭＰ１５はオフす
る。インバータ回路ＩＮＶ２の入力はハイレベルである
ためＰＭＯＳトランジスタＭＰ２はオフし、ＮＭＯＳト
ランジスタＭＮ２がオンして、ＮＭＯＳトランジスタＭ
Ｎ４を介してＮＰＮ型バイポーラトランジスタＢＮ１の
ベース電極はロウレベルになる。ＮＭＯＳトランジスタ
ＭＮ９はゲート電極がハイレベルであるためオンし、Ｎ
ＰＮ型バイポーラトランジスタＢＮ１のベース電極はロ
ウレベルであるためオフし、出力端子ＶＯＵＴ１の負荷
容量ＣＬ１を０Ｖまで高速に放電する。したがって出力
端子ＶＯＵＴ１はロウレベルになる。
【００６１】図６に示した２入力セレクタ回路では第３
の入力端子ＶＩ１に与えられる信号により入力端子ＶＩ
１に与えられた信号と入力端子ＶＩ２に与えられた信号
のいずれかを選択して出力する２入力セレクタ回路を構
成している。パストランジスタ回路をＮＭＯＳトランジ
スタＭＮのみで構成すると、ハイレベル（５．０Ｖ）の
信号はＮＭＯＳトランジスタのしきい値電圧である０．
５Ｖ低い電圧である４．５Ｖとなって伝達されるが、第
６実施例の２入力セレクタ回路はパストランジスタ回路
の出力端子と電源との間にＰＭＯＳトランジスタＭＰ１
５，ＭＰ１６を接続してフルスイングするようにしたも
のである。またこのＰＭＯＳトランジスタＭＰ１５，Ｍ
Ｐ１６はパストランジスタ回路ＰＴ３，ＰＴ４の出力端
子に接続されているＮＰＮ型バイポーラトランジスタＢ
Ｎ１とＮＭＯＳトランジスタＭＮ９を高速に駆動する役
目もはたしている。
【００６２】次に、この発明の第７実施例による半導体
集積回路を図について説明する。図７はこの発明の第７
実施例による２入力セレクタ回路の構成を示す回路図で
ある。図７には、パストランジスタ回路をＰＭＯＳトラ
ンジスタのみで構成した場合の例を示す。図７において
ＭＰ１〜ＭＰ８はＰＭＯＳトランジスタ、ＭＮ１〜ＭＮ
４，ＭＮ９，ＭＮ１５，ＭＮ１６はＮＭＯＳトランジス
タ、ＢＮ１は第１のＮＰＮ型バイポーラトランジスタ、
ＶＩ１は第１の入力端子、ＶＩ２は第２の入力端子、Ｖ
Ｉ３は第３の入力端子、ＶＩ４は第４の入力端子、ＶＯ
ＵＴ１は第１の出力端子を示す。ＶＤＤは第１の電源で
５．０Ｖ、ＧＮＤは第２の電源で０Ｖを示す。ＣＬ１は
第１の負荷容量を示す。ＰＭＯＳトランジスタＭＰ５，
ＭＰ６でパストランジスタ回路ＰＴ９を、ＰＭＯＳトラ
ンジスタＭＰ７，ＭＰ８でパストランジスタ回路ＰＴ１
０を構成している。ＮＰＮ型バイポーラトランジスタＢ
Ｎ１とＮＭＯＳトランジスタＭＮ９とでドライブ回路を
構成しており、パストランジスタ回路ＰＴ９のＰＭＯＳ
トランジスタＭＰ５，ＭＰ６のドレイン電極もしくはソ
ース電極がドライブ回路を構成しているＮＰＮ型バイポ
ーラトランジスタＢＮ１のベース電極に接続している。
【００６３】ロウレベル（０Ｖ）の信号はＰＭＯＳトラ
ンジスタＭＰ５〜ＭＰ８のしきい値電圧である０．５Ｖ
高い電圧である０．５Ｖとなって伝達されるが、図６に
示した２入力セレクタ回路はパストランジスタ回路ＰＴ
９，ＰＴ１０の出力端子と電源との間にＮＭＯＳトラン
ジスタＭＮ１５，ＭＮ１６を接続しフルスイングするよ
うにしたものである。またこのＮＭＯＳトランジスタＭ
Ｎ１５，ＭＮ１６はパストランジスタ回路ＰＴ９，ＰＴ
１０の出力端子に接続されているＮＰＮ型バイポーラト
ランジスタＢＮ１とＮＭＯＳトランジスタＭＮ９を高速
に駆動する役目もはたしている。
【００６４】次に、この発明の第８実施例による半導体
集積回路を図について説明する。図８はこの発明の第８
実施例による２入力セレクタ回路の構成を示す回路図で
ある。図８において、ＭＰ１７はＰＭＯＳトランジスタ
であり、その他の図２と同一符号は図２と同一もしくは
相当する部分を示す。ＰＭＯＳトランジスタＭＰ１７
は、ゲート電極を接地し、ソース電極をＮＰＮ型バイポ
ーラトランジスタＢＮ１のベース電極に接続し、ドレイ
ン電極をＮＰＮ型バイポーラトランジスタエミッタ電極
に接続している。
【００６５】次に図８に示した２入力セレクタ回路の動
作について説明する。ハイレベルの信号は５．０Ｖの電
圧を、ロウレベルの信号は０Ｖの電圧を与えるものと
し、ハイレベルの論理とロウレベルの論理のしきい値を
２．５Ｖとする。また第４の入力端子ＶＩ４には第３の
入力端子ＶＩ３に与える信号の反転信号を与えるものと
する。ＰＭＯＳトランジスタはしきい値電圧を−０．５
Ｖとし、ソース電極に比べてゲート電極の電圧が０．５
Ｖより低ければオンするものとする。またＮＭＯＳトラ
ンジスタはしきい値電圧を０．５Ｖとし、ソース電極に
比べてゲート電極の電圧が０．５Ｖより高ければオンす
るものとする。ＰＮＰ型バイポーラトランジスタはベー
ス電極の電圧がエミッタ電極の電圧より０．８Ｖ以上高
ければオンするものとする。
【００６６】第３の入力端子ＶＩ３にロウレベルの信号
を与えたとき、ＮＭＯＳトランジスタＭＮ５，ＭＮ７は
オフし、第４の入力端子ＶＩ４にはハイレベルの信号が
与えられるため、ＮＭＯＳトランジスタＭＮ６，ＭＮ８
はオンする。このとき入力端子ＶＩ２に与えられた信号
がハイレベルであれば、ＰＭＯＳトランジスタＭＰ３が
オフし、ＮＭＯＳトランジスタＭＮ３がオンし、インバ
ータ回路ＩＮＶ３の出力はロウレベルになり、ＮＭＯＳ
トランジスタＭＮ８を介してＮＭＯＳトランジスタＭＮ
９のゲート電極はロウレベルになる。インバータ回路Ｉ
ＮＶ４の入力はロウレベルであるため、ＰＭＯＳトラン
ジスタＭＰ４はオンし、ＮＭＯＳトランジスタＭＮ４は
オフし、ＮＭＯＳトランジスタＭＮ６を介してＮＰＮ型
バイポーラトランジスタＢＮ１のベース電極は電源ＶＤ
Ｄ（５．０Ｖ）よりＮＭＯＳトランジスタＭＮ６のしき
い値電圧である０．５Ｖ低い４．５Ｖの電圧、すなわち
ハイレベルになる。ＮＭＯＳトランジスタＭＮ９のゲー
ト電極はロウレベルであるためオフし、ＮＰＮ型バイポ
ーラトランジスタＢＮ１のベース電極はハイレベルであ
るためオンし、出力端子ＶＯＵＴ１の負荷容量ＣＬ１を
４．５Ｖまで高速に充電する。このときＰＭＯＳトラン
ジスタＭＰ１７はオンしておりＮＰＮ型バイポーラトラ
ンジスタＢＮ１のエミッタ電極の電位をベース電極の電
位まで充電する役割を果たす。したがって出力端子ＶＯ
ＵＴ１はハイレベルになる。
【００６７】またこのとき入力端子ＶＩ２に与えられた
信号がロウレベルであればＰＭＯＳトランジスタＭＰ３
がオンし、ＮＭＯＳトランジスタＭＮ３がオフし、イン
バータ回路ＩＮＶ３の出力はハイレベルになり、ＮＭＯ
ＳトランジスタＭＮ８を介してＮＭＯＳトランジスタＭ
Ｎ９のゲート電極は電源（５．０Ｖ）よりＮＭＯＳトラ
ンジスタＭＮ８のしきい値電圧である０．５Ｖ低い４．
５Ｖの電圧、すなわちハイレベルになる。インバータ回
路ＩＮＶ４の入力はハイレベルであるため、ＰＭＯＳト
ランジスタＭＰ４はオフし、ＮＭＯＳトランジスタＭＮ
４がオンして、ＮＭＯＳトランジスタＭＮ６を介してＮ
ＰＮ型バイポーラトランジスタＢＮ１のベース電極はロ
ウレベルになる。このときＰＭＯＳトランジスタＭＰ１
７はオフする。ＮＭＯＳトランジスタＭＮ９はゲート電
極がハイレベルであるためオンし、ＮＰＮ型バイポーラ
トランジスタＢＮ１はベース電極がロウレベルであるた
めオフし、出力端子ＶＯＵＴ１の負荷容量ＣＬ１を０Ｖ
まで高速に放電する。したがって出力端子ＶＯＵＴ１は
ロウレベルになる。
【００６８】第３の入力端子ＶＩ３にハイレベルの信号
を与えたとき、ＮＭＯＳトランジスタＭＮ５，ＭＮ７は
オンし、また第４の入力端子ＶＩ４にはロウレベルの信
号が与えられるためＮＭＯＳトランジスタＭＮ６，ＭＮ
８はオフする。このとき入力端子ＶＩ１に与えられた信
号がハイレベルであれば、ＰＭＯＳトランジスタＭＰ１
がオフし、ＮＭＯＳトランジスタＭＮ１がオンし、イン
バータ回路ＩＮＶ１の出力はロウレベルになり、ＮＭＯ
ＳトランジスタＭＮ７を介してＮＭＯＳトランジスタＭ
Ｎ９のゲート電極はロウレベルになる。インバータ回路
ＩＮＶ２の入力はロウレベルであるため、ＮＭＯＳトラ
ンジスタＭＮ２はオフし、ＰＭＯＳトランジスタＭＰ２
がオンして、ＮＭＯＳトランジスタＭＮ５を介してＮＰ
Ｎ型バイポーラトランジスタＢＮ１のベース電極は電源
ＶＤＤ（５．０Ｖ）よりＮＭＯＳトランジスタＭＮ５の
しきい値電圧である０．５Ｖ低い４．５Ｖの電圧、すな
わちハイレベルになる。ＮＭＯＳトランジスタＭＮ９の
ゲート電極はロウレベルであるためオフし、ＮＰＮ型バ
イポーラトランジスタＢＮ１はベース電極がハイレベル
であるためオンし、出力端子ＶＯＵＴ１の負荷容量ＣＬ
１を４．５Ｖまで高速に充電する。このときＰＭＯＳト
ランジスタＭＰ１７はオンしておりＮＰＮ型バイポーラ
トランジスタＢＮ１のエミッタ電極の電位をベース電極
の電位まで充電する役割を果たす。したがって出力端子
ＶＯＵＴ１はハイレベルになる。
【００６９】またこのとき入力端子ＶＩ１に与えられた
信号がロウレベルであればＰＭＯＳトランジスタＭＰ１
がオンし、ＮＭＯＳトランジスタＭＮ１がオフし、イン
バータ回路ＩＮＶ１の出力はハイレベルになり、ＮＭＯ
ＳトランジスタＭＮ７を介してＮＭＯＳトランジスタＭ
Ｎ９のゲート電極は電源ＶＤＤ（５．０Ｖ）よりＮＭＯ
ＳトランジスタＭＮ７のしきい値電圧である０．５Ｖ低
い４．５Ｖの電圧、すなわちハイレベルになる。インバ
ータ回路ＩＮＶ２の入力はハイレベルであるため、ＰＭ
ＯＳトランジスタＭＰ２はオフし、ＮＭＯＳトランジス
タＭＮ２がオンして、ＮＭＯＳトランジスタＭＮ５を介
してＮＰＮ型バイポーラトランジスタＢＮ１のベース電
極はロウレベルになる。このときＰＭＯＳトランジスタ
ＭＰ１７はオフする。ＮＭＯＳトランジスタＭＮ９はゲ
ート電極がハイレベルであるためオンし、ＮＰＮ型バイ
ポーラトランジスタＢＮ１のベース電極はロウレベルで
あるためオフし、出力端子ＶＯＵＴ１の負荷容量ＣＬ１
を０Ｖまで高速に放電する。したがって出力端子ＶＯＵ
Ｔ１はロウレベルになる。
【００７０】図９に示した２入力セレクタ回路は、第３
の入力端子ＶＩ３に与えられる信号により、入力端子Ｖ
Ｉ１に与えられた信号と入力端子ＶＩ２に与えられた信
号のいずれかを選択して出力する２入力セレクタ回路を
構成している。ＮＰＮ型バイポーラトランジスタＢＮ１
がオンしている状態ではエミッタ電極の電圧はベース電
極より〜０．８Ｖ低い電圧に固定されるが、本実施例で
はエミッタ電極の電圧がベース電極の電圧と同じになる
ようにゲート電極が第２の電源ＧＮＤに接続されたＰＭ
ＯＳトランジスタＭＰ１７をＮＰＮ型バイポーラトラン
ジスタＢＮ１のベース電極とエミッタ電極に接続した。
【００７１】次に、この発明の第９実施例による半導体
集積回路を図について説明する。図９は、この発明の第
９実施例による２入力セレクタ回路の構成を示す回路図
である。図９において、Ｒ１は抵抗であり、その他の図
２と同一符号は図２と同一もしくは相当する部分を示
す。第９実施例による２入力セレクタ回路が第２実施例
の２入力セレクタ回路と異なる点は、ＮＰＮ型バイポー
ラトランジスタＢＮ１のエミッタ電極の電圧がベース電
極の電圧と同じになるように抵抗Ｒ１をベース電極とエ
ミッタ電極に接続した点である。第２実施例の２入力セ
レクタ回路では、ＮＰＮ型バイポーラトランジスタＢＮ
１がオンしているとき、出力端子ＶＯＵＴ１の電圧は、
ＮＰＮ型バイポーラトランジスタＢＮ１のベース電極の
電圧に比べてベース・エミッタ間電圧（〜０．８Ｖ）低
くなっている。従って、ＮＰＮ型バイポーラトランジス
タＢＮ１のベース電極とエミッタ電極に抵抗Ｒ１を接続
することにより、出力電圧に与えるＮＰＮ型バイポーラ
トランジスタのベース・エミッタ電圧の影響を防止する
ことができる。
【００７２】次に、この発明の第１０実施例による半導
体集積回路を図について説明する。図１０はこの発明の
第１０実施例による非排他的論理和回路の構成を示す回
路図である。図１０において、ＭＰ１，ＭＰ２はＰＭＯ
Ｓトランジスタ、ＭＮ１〜ＭＮ９はＮＭＯＳトランジス
タ、ＢＮ１は第１のＮＰＮ型バイポーラトランジスタ、
ＶＩ１は第１の入力端子、ＶＩ３は第３の入力端子、Ｖ
Ｉ４は第４の入力端子、ＶＯＵＴ１は第１の出力端子を
示す。ＶＤＤは第１の電源で５．０Ｖ、ＧＮＤは第２の
電源で０Ｖを示す。ＣＬ１は第１の負荷容量を示す。こ
こでＰＭＯＳトランジスタＭＰ１とＮＭＯＳトランジス
タＭＮ１は第１のインバータ回路ＩＮＶ１を、ＰＭＯＳ
トランジスタＭＰ２とＮＭＯＳトランジスタＭＮ２は第
２のインバータ回路ＩＮＶ２を構成しており入力端子Ｖ
Ｉ１に入力される信号のバッファ回路として働く。ＮＭ
ＯＳトランジスタＭＮ５〜ＭＮ６でパストランジスタ回
路ＰＴ３を、ＮＭＯＳトランジスタＭＮ７〜ＭＮ８でパ
ストランジスタ回路ＰＴ４を構成している。ＮＰＮ型バ
イポーラトランジスタＢＮ１とＮＭＯＳトランジスタＭ
Ｎ９とでドライブ回路を構成しており、パストランジス
タ回路ＰＴ３のＮＭＯＳトランジスタＭＮ５及びＮＭＯ
ＳトランジスタＭＮ６のドレインもしくはソースはドラ
イブ回路を構成しているＮＰＮ型バイポーラトランジス
タＢＮ１のベース電極に接続している。
【００７３】次に図１０に示した非排他的論理和回路の
動作について説明する。ハイレベルの信号は５．０Ｖの
電圧を、ロウレベルの信号は０Ｖの電圧を与えるものと
し、ハイレベルの論理とロウレベルの論理のしきい値を
２．５Ｖとする。また第４の入力端子ＶＩ４には第３の
入力端子ＶＩ３に与える信号の反転信号を与えるものと
する。ＰＭＯＳトランジスタＭＰ１，ＭＰ２はしきい値
電圧を−０．５Ｖとし、ソース電極に比べてゲート電極
の電圧が０．５Ｖより低ければオンするものとする。ま
たＮＭＯＳトランジスタＭＮ１〜ＭＮ９はしきい値電圧
を０．５Ｖとし、ソース電極に比べてゲート電極の電圧
が０．５Ｖより高ければオンするものとする。ＮＰＮ型
バイポーラトランジスタはベース電極の電圧がエミッタ
電極の電圧より０．８Ｖ以上高ければオンするものとす
る。
【００７４】第３の入力端子ＶＩ３にロウレベルの信号
を与えたとき、ＮＭＯＳトランジスタＭＮ５，ＭＮ７は
オフし、第４の入力端子ＶＩ４にはハイレベルの信号が
与えられるため、ＮＭＯＳトランジスタＭＮ６，ＭＮ８
はオンする。このとき入力端子ＶＩ１に与えられた信号
がハイレベルであればＰＭＯＳトランジスタＭＰ１がオ
フし、ＮＭＯＳトランジスタＭＮ１がオンし、インバー
タ回路ＩＮＶ１の出力はロウレベルになり、ＮＭＯＳト
ランジスタＭＮ６を介してＮＰＮ型バイポーラトランジ
スタＢＮ１のベース電極はロウレベルになる。インバー
タ回路ＩＮＶ２の入力はロウレベルであるため、ＰＭＯ
ＳトランジスタＭＰ２はオンし、ＮＭＯＳトランジスタ
ＭＮ２はオフし、ＮＭＯＳトランジスタＭＮ８を介して
ＮＭＯＳトランジスタＭＮ９のゲート電極は電源ＶＤＤ
（５．０Ｖ）よりＮＭＯＳトランジスタＭＮ８のしきい
値電圧である０．５Ｖ低い４．５Ｖの電圧、すなわちハ
イレベルになる。ＮＭＯＳトランジスタＭＮ９はゲート
電極がハイレベルであるためオンし、ＮＰＮ型バイポー
ラトランジスタＢＮ１はベース電極がロウレベルである
ためオフし、出力端子ＶＯＵＴ１の負荷容量ＣＬ１を０
Ｖまで高速に放電する。したがって出力端子ＶＯＵＴ１
はロウレベルになる。
【００７５】またこのとき、入力端子ＶＩ１に与えられ
た信号がロウレベルであれば、ＰＭＯＳトランジスタＭ
Ｐ１がオンし、ＮＭＯＳトランジスタＭＮ１がオフし、
インバータ回路ＩＮＶ１の出力はハイレベルになり、Ｎ
ＭＯＳトランジスタＭＮ６を介してＮＰＮ型バイポーラ
トランジスタＢＮ１のベース電極は電源（５．０Ｖ）よ
りＮＭＯＳトランジスタＭＮ６のしきい値である０．５
Ｖ低い４．５Ｖの電圧、すなわちハイレベルになる。イ
ンバータ回路ＩＮＶ２の入力はハイレベルであるため、
ＰＭＯＳトランジスタＭＰ２はオフし、ＮＭＯＳトラン
ジスタＭＮ２がオンして、ＮＭＯＳトランジスタＭＮ８
を介してＮＭＯＳトランジスタＭＮ９のゲート電極はロ
ウレベルになる。ＮＭＯＳトランジスタＭＮ９はゲート
電極がロウレベルであるためオフし、ＮＰＮ型バイポー
ラトランジスタＢＮ１はベース電極がハイレベルである
ためオンし、出力端子ＶＯＵＴ１の負荷容量ＣＬ１をバ
イポーラトランジスタＢＮ１のベース電極の電位よりベ
ース・エミッタ間電圧（〜０．８Ｖ）低い電圧である
３．７Ｖまで高速に充電する。したがって出力端子ＶＯ
ＵＴ１はハイレベルになる。
【００７６】第３の入力端子ＶＩ３にハイレベルの信号
を与えたとき、ＮＭＯＳトランジスタＭＮ５，ＭＮ７は
オンし、また第４の入力端子ＶＩ４にはロウレベルの信
号が与えられるためＮＭＯＳトランジスタＭＮ６，ＭＮ
８はオフする。このとき入力端子ＶＩ１に与えられた信
号がハイレベルであれば、ＰＭＯＳトランジスタＭＰ１
がオフし、ＮＭＯＳトランジスタＭＮ１がオンし、イン
バータ回路ＩＮＶ１の出力はロウレベルになり、ＮＭＯ
ＳトランジスタＭＮ７を介してＮＭＯＳトランジスタＭ
Ｎ９のゲート電極はロウレベルになる。インバータ回路
ＩＮＶ２の入力はロウレベルであるため、ＮＭＯＳトラ
ンジスタＭＮ２はオフし、ＰＭＯＳトランジスタＭＰ２
がオンして、ＮＭＯＳトランジスタＭＮ５を介してＮＰ
Ｎ型バイポーラトランジスタＢＮ１のベース電極は電源
ＶＤＤ（５．０Ｖ）よりＮＭＯＳトランジスタＭＮ５の
しきい値電圧である０．５Ｖ低い４．５Ｖの電圧、すな
わちハイレベルになる。ＮＭＯＳトランジスタＭＮ９は
ゲート電極がロウレベルであるためオフし、ＮＰＮ型バ
イポーラトランジスタＢＮ１はベース電極がハイレベル
であるためオンし、出力端子ＶＯＵＴ１の負荷容量ＣＬ
１をバイポーラトランジスタＢＮ１のベース電極の電位
よりベース・エミッタ間電圧（〜０．８Ｖ）低い電圧で
ある３．７Ｖまで高速に充電する。したがって出力端子
ＶＯＵＴ１はハイレベルになる。
【００７７】またこのとき、入力端子ＶＩ２に与えられ
た信号がロウレベルであればＰＭＯＳトランジスタＭＰ
１がオンし、ＮＭＯＳトランジスタＭＮ１がオフし、イ
ンバータ回路ＩＮＶ１の出力はハイレベルになり、ＮＭ
ＯＳトランジスタＭＮ７を介してＮＭＯＳトランジスタ
ＭＮ９のゲート電極は電源ＶＤＤ（５．０Ｖ）よりＮＭ
ＯＳトランジスタＭＮ７のしきい値である０．５Ｖ低い
４．５Ｖの電圧、すなわちハイレベルになる。インバー
タ回路ＩＮＶ２の入力はハイレベルであるためＰＭＯＳ
トランジスタＭＰ２はオフし、ＮＭＯＳトランジスタＭ
Ｎ２がオンしてＮＭＯＳトランジスタＭＮ５を介してＮ
ＰＮ型バイポーラトランジスタＢＮ１のベース電極はロ
ウレベルになる。ＮＭＯＳトランジスタＭＮ９はゲート
電極がハイレベルであるためオンし、ＮＰＮ型バイポー
ラトランジスタＢＮ１はベース電極がロウレベルである
ためオフし、出力端子ＶＯＵＴ１の負荷容量ＣＬ１を０
Ｖまで高速に放電する。したがって出力端子ＶＯＵＴ１
はロウレベルになる。
【００７８】図１０に示した非排他的論理和回路は、パ
ストランジスタ回路ＰＴ３，ＰＴ４をＮＭＯＳトランジ
スタのみで構成したものである。ＮＰＮ型バイポーラト
ランジスタＢＮ１のベース電極とＮＭＯＳトランジスタ
ＭＮ９のゲート電極、すなわちパストランジスタ回路Ｐ
Ｔ３の出力とパストランジスタ回路ＰＴ４の出力は、常
に相補の信号が出力されるように回路は構成されてい
る。パストランジスタ回路ＰＴ３あるいはパストランジ
スタ回路ＰＴ４を介してインバータ回路ＩＮＶ１，ＩＮ
Ｖ２が駆動するのはＮＰＮ型バイポーラトランジスタＢ
Ｎ１とＮＭＯＳトランジスタＭＮ９のみであり、出力端
子ＶＯＵＴ１の負荷容量ＣＬ１を充放電するのはＮＰＮ
型バイポーラトランジスタＢＮ１とＮＭＯＳトランジス
タＭＮ９である。なお、パストランジスタ回路ＰＴ１，
ＰＴ２とは異なり、パストランジスタ回路ＰＴ３，ＰＴ
４はＮＭＯＳトランジスタＭＮ５〜ＭＮ８のみで構成さ
れている。そのため、ＮＰＮ型バイポーラトランジスタ
ＢＮ１のベース電極及びＮＭＯＳトランジスタＭＮ９の
ゲート電極に入力されるハイレベルの信号は、ＮＭＯＳ
トランジスタＭＮ５〜ＭＮ８の閾値電圧である０．５Ｖ
低い電圧である４．５Ｖの信号となって伝達される。従
って、ＮＰＮ型バイポーラトランジスタＢＮ１がターン
オフする場合は、ベース電圧は４．５Ｖから下がりはじ
めるため、第１実施例と比較してＮＰＮ型バイポーラト
ランジスタＢＮ１のターンオフ時間は短くなり、非排他
的論理和回路を高速で動作させることが可能である。
【００７９】第１０実施例による図１０に示した非排他
的論理和回路は第２実施例の場合において、インバータ
回路ＩＮＶ１の出力をＮＭＯＳトランジスタＭＮ６に、
ＮＭＯＳインバータ回路ＩＮＶ２の出力をＮＭＯＳトラ
ンジスタＭＮ８に入力したものである。入力端子ＶＩ１
に与えられる信号と入力端子ＶＩ３に与えられる信号が
ともにハイレベルかともにロウレベルのときにのみ出力
がハイレベルになる。すなわち排他的的論理和回路を構
成した例である。
【００８０】次に、この発明の第１１実施例による半導
体集積回路を図について説明する。図１１はこの発明の
第１１実施例による非排他的論理和回路の構成を示す回
路図である。図１１において、ＭＰ１〜ＭＰ３はＰＭＯ
Ｓトランジスタ、ＭＮ１〜ＭＮ９はＮＭＯＳトランジス
タ、ＢＮ１は第１のＮＰＮ型バイポーラトランジスタ、
ＶＩ１は第１の入力端子、ＶＩ３は第３の入力端子、Ｖ
Ｉ４は第４の入力端子、ＶＯＵＴ１は第１の出力端子を
示す。ＶＤＤは第１の電源で５．０Ｖ、ＧＮＤは第２の
電源で０Ｖを示す。ＣＬ１は第１の負荷容量を示す。こ
こでＭＰ１とＭＮ１は第１のインバータ回路ＩＮＶ１を
構成しており、ＩＮＶ１に入力される信号の反転論理を
出力するバッファ回路として働く。ＮＭＯＳトランジス
タＭＮ５，ＭＮ６とインバータ回路ＩＮＶ２で第１のパ
ストランジスタ回路ＰＴ１１を、ＮＭＯＳトランジスタ
ＭＮ７，ＭＮ８とインバータ回路ＩＮＶ５で第２のパス
トランジスタ回路ＰＴ１２を構成している。ＮＰＮ型バ
イポーラトランジスタＢＮ１とＮＭＯＳトランジスタＭ
Ｎ９とでドライブ回路を構成しており、パストランジス
タ回路ＰＴ１１のＮＭＯＳトランジスタＭＮ６のドレイ
ンもしくはソースはドライブ回路を構成しているＮＰＮ
型バイポーラトランジスタＢＮ１のベース電極に接続し
ている。
【００８１】次に図１１に示した非排他的論理和回路の
動作について説明する。ハイレベルの信号は５．０Ｖの
電圧を、ロウレベルの信号は０Ｖの電圧を与えるものと
し、ハイレベルの論理とロウレベルの論理のしきい値を
２．５Ｖとする。また第４の入力端子ＶＩ４には第３の
入力端子ＶＩ３に与える信号の反転信号を与えるものと
する。ＰＭＯＳトランジスタＭＰ１〜ＭＰ３はしきい値
電圧を−０．５Ｖとし、ソース電極に比べてゲート電極
の電圧が０．５Ｖより低ければオンするものとする。ま
たＮＭＯＳトランジスタＭＮ１〜ＭＮ３，ＭＮ５〜ＭＮ
９はしきい値電圧を０．５Ｖとし、ソース電極に比べて
ゲート電極の電圧が０．５Ｖより高ければオンするもの
とする。ＮＰＮ型バイポーラトランジスタＢＮ１はベー
ス電極の電圧がエミッタ電極の電圧より０．８Ｖ以上高
ければオンするものとする。
【００８２】第３の入力端子ＶＩ３にロウレベルの信号
を与えたとき、ＮＭＯＳトランジスタＭＮ５，ＭＮ７は
オフし、第４の入力端子ＶＩ４にはハイレベルの信号が
与えるため、ＮＭＯＳトランジスタＭＮ６，ＭＮ８はオ
ンする。このとき入力端子ＶＩ１に与えられた信号がハ
イレベルであれば、ＰＭＯＳトランジスタＭＰ１がオフ
し、ＮＭＯＳトランジスタＭＮ１がオンし、インバータ
回路ＩＮＶ１の出力はロウレベルになり、ＮＭＯＳトラ
ンジスタＭＮ８を介してインバータ回路ＩＮＶ３の入力
はロウレベルになる。インバータ回路ＩＮＶ３の入力が
ロウレベルであるため、ＰＭＯＳトランジスタＭＰ３は
オンし、ＮＭＯＳトランジスタＭＮ３はオフし、ＮＭＯ
ＳトランジスタＭＮ９のゲート電極はハイレベルにな
る。またＮＭＯＳトランジスタＭＮ６を介してＮＰＮ型
バイポーラトランジスタＢＮ１のベース電極は０Ｖ、す
なわちロウレベルになる。ＮＭＯＳトランジスタＭＮ９
はゲート電極がハイレベルであるためオンし、ＮＰＮ型
バイポーラトランジスタＢＮ１はベース電極がロウレベ
ルであるためオフし、出力端子ＶＯＵＴ１の負荷容量Ｃ
Ｌ１を０Ｖまで高速に放電する。したがって出力端子Ｖ
ＯＵＴ１はロウレベルになる。
【００８３】またこのとき、入力端子ＶＩ１に与えられ
た信号がロウレベルであれば、ＰＭＯＳトランジスタＭ
Ｐ１がオンし、ＮＭＯＳトランジスタＭＮ１がオフし、
インバータ回路ＩＮＶ１の出力はハイレベルになり、Ｎ
ＭＯＳトランジスタＭＮ８を介してインバータ回路ＩＮ
Ｖ３の入力は４．５Ｖの電圧になる。すなわちハイレベ
ルになる。インバータ回路ＩＮＶ３の入力がハイレベル
であるためＰＭＯＳトランジスタＭＰ３はオフし、ＮＭ
ＯＳトランジスタＭＮ３はオンし、ＮＭＯＳトランジス
タＭＮ９のゲート電極はロウレベルになる。またＮＭＯ
ＳトランジスタＭＮ６を介してＮＰＮ型バイポーラトラ
ンジスタＢＮ１のベース電極は電源よりＮＭＯＳトラン
ジスタＭＮ６のしきい値電圧である０．５Ｖ低い電圧で
ある４．５Ｖになる。ＮＭＯＳトランジスタＭＮ９はゲ
ート電極がロウレベルであるためオフし、ＮＰＮ型バイ
ポーラトランジスタＢＮ１はベース電極がハイレベルで
あるためオンし、出力端子ＶＯＵＴ１の負荷容量ＣＬ１
をバイポーラトランジスタＢＮ１のベース電極の電位よ
りベース・エミッタ間電圧（〜０．８Ｖ）低い電圧であ
る３．７Ｖまで高速に充電する。したがって出力端子Ｖ
ＯＵＴ１はハイレベルになる。
【００８４】第３の入力端子ＶＩ３にハイレベルの信号
を与えたとき、ＮＭＯＳトランジスタＭＮ５とＭＮ７は
オンし、また第４の入力端子ＶＩ４にはロウレベルの信
号が与えられるためＮＭＯＳトランジスタＭＮ６とＭＮ
８はオフする。このとき入力端子ＶＩに与えられた信号
がハイレベルであればＰＭＯＳトランジスタＭＰ１がオ
フしＮＭＯＳトランジスタＭＮ１がオンしインバータ回
路ＩＮＶ１の出力はロウレベルになり、ＮＭＯＳトラン
ジスタＭＮ７を介してＮＭＯＳトランジスタＭＮ９のゲ
ート電極はロウレベルになる。ＮＭＯＳトランジスタＭ
Ｎ５を介してインバータ回路ＩＮＶ２の入力はロウレベ
ルになるためＮＭＯＳトランジスタＭＮ２はオフしＰＭ
ＯＳトランジスタＭＰ２がオンしてＮＰＮ型バイポーラ
トランジスタＢＮ１のベース電極はハイレベルになる。
ＮＭＯＳトランジスタＭＮ９のゲート電極はロウレベル
であるためオフし、ＮＰＮ型バイポーラトランジスタＢ
Ｎ１のベース電極はハイレベルであるためオンし、出力
端子ＶＯＵＴ１の負荷容量ＣＬ１をバイポーラトランジ
スタＢＮ１のベース電極の電位よりベース・エミッタ間
電圧（〜０．８Ｖ）低い電圧である４．５Ｖまで高速に
充電する。したがって出力端子ＶＯＵＴ１はハイレベル
になる。
【００８５】またこのとき、入力端子ＶＩ１に与えられ
た信号がロウレベルであれば、ＰＭＯＳトランジスタＭ
Ｐ１がオンし、ＮＭＯＳトランジスタＭＮ１がオフし、
インバータ回路ＩＮＶ１の出力はハイレベルになり、Ｎ
ＭＯＳトランジスタＭＮ５を介してインバータ回路ＩＮ
Ｖ２の入力は４．５Ｖの電圧になる。インバータ回路Ｉ
ＮＶ２の入力がハイレベルであるため、ＰＭＯＳトラン
ジスタＭＰ２はオフし、ＮＭＯＳトランジスタＭＮ２は
オンし、ＮＰＮ型バイポーラトランジスタＢＮ１のベー
ス電極は０Ｖになる。またＮＭＯＳトランジスタＭＮ６
を介してＮＭＯＳトランジスタＭＮ９のゲート電極は
４．５Ｖの電圧になる。ＮＭＯＳトランジスタＭＮ９は
ゲート電極がハイレベルであるためオンし、ＮＰＮ型バ
イポーラトランジスタＢＮ１はベース電極がロウレベル
であるためオフし、出力端子ＶＯＵＴ１の負荷容量ＣＬ
１を０Ｖまで高速に充電する。したがって出力端子ＶＯ
ＵＴ１はロウレベルになる。
【００８６】図１１に示した非排他的論理和回路は、入
力端子ＶＩ１に与えられる信号と入力端子ＶＩ３に与え
られる信号がともにハイレベルかともにロウレベルのと
きにのみ出力がハイレベルになる排他的的論理和回路で
ある。パストランジスタ回路ＰＴ１１とパストランジス
タ回路ＰＴ１２はそれぞれ１つのインバータ回路ＩＮＶ
２，ＩＮＶ３を備えている。出力端子ＶＯＵＴ１の負荷
容量ＣＬ１を充放電するのはＮＰＮ型バイポーラトラン
ジスタＢＮ１とＮＭＯＳトランジスタＭＮ９である。
【００８７】次に、この発明の第１２実施例による半導
体集積回路を図について説明する。図１２はこの発明の
第１２実施例による非排他的論理和回路の構成を示す回
路図である。図１２において、ＭＰ１，ＭＰ２，ＭＰ１
８はＰＭＯＳトランジスタ、ＭＮ１，ＭＮ５，ＭＮ６，
ＭＮ９，ＭＮ１８はＮＭＯＳトランジスタ、ＢＮ１は第
１のＮＰＮ型バイポーラトランジスタ、ＶＩ１は第１の
入力端子、ＶＩ３は第３の入力端子、ＶＩ４は第４の入
力端子、ＶＯＵＴ１は第１の出力端子を示す。ＶＤＤは
第１の電源で５．０Ｖ、ＧＮＤは第２の電源で０Ｖを示
す。ＣＬ１は第１の負荷容量を示す。ここでＰＭＯＳト
ランジスタＭＰ１とＮＭＯＳトランジスタＭＮ１は第１
のインバータ回路ＩＮＶ１を、ＰＭＯＳトランジスタＭ
Ｐ２とＮＭＯＳトランジスタＭＮ２は第２のインバータ
回路ＩＮＶ２を構成しており、入力端子ＩＮＶ１に入力
される信号のバッファ回路として働く。ＮＭＯＳトラン
ジスタＭＮ５，ＭＮ６でパストランジスタ回路ＰＴ３を
構成している。ＮＰＮ型バイポーラトランジスタＢＮ１
とＮＭＯＳトランジスタＭＮ９とでドライブ回路を構成
しており、パストランジスタ回路ＰＴ１１のＮＭＯＳト
ランジスタＭＮ５，ＭＮ６のドレインもしくはソースは
ドライブ回路を構成しているＮＰＮ型バイポーラトラン
ジスタＢＮ１のベース電極に接続している。
【００８８】次に図１２に示した非排他的論理和回路の
動作について説明する。ハイレベルの信号は５．０Ｖの
電圧を、ロウレベルの信号は０Ｖの電圧を与えるものと
し、ハイレベルの論理とロウレベルの論理のしきい値を
２．５Ｖとする。また第４の入力端子ＶＩ４には第３の
入力端子ＶＩ３に与える信号の反転信号を与えるものと
する。ＰＭＯＳトランジスタＭＰ１，ＭＰ２，ＭＰ１８
はしきい値電圧を−０．５Ｖとし、ソース電極に比べて
ゲート電極の電圧が０．５Ｖより低ければオンするもの
とする。またＮＭＯＳトランジスタＭＮ１，ＭＮ５，Ｍ
Ｎ６，ＭＮ９，ＭＮ１８はしきい値電圧を０．５Ｖと
し、ソース電極に比べてゲート電極の電圧が０．５Ｖよ
り高ければオンするものとする。ＮＰＮ型バイポーラト
ランジスタＢＮ１はベース電極の電圧がエミッタ電極の
電圧より０．８Ｖ以上高ければオンするものとする。
【００８９】第３の入力端子ＶＩ３にロウレベルの信号
を与えたとき、ＮＭＯＳトランジスタＭＮ５はオフし、
第４の入力端子ＶＩ４にはハイレベルの信号が与えるた
め、ＮＭＯＳトランジスタＭＮ６はオンする。このとき
入力端子ＶＩ１に与えられた信号がハイレベルであれ
ば、ＰＭＯＳトランジスタＭＰ１がオフし、ＮＭＯＳト
ランジスタＭＮ１がオンし、インバータ回路ＩＮＶ１の
出力はロウレベルになり、ＮＭＯＳトランジスタＭＮ６
を介してＮＰＮ型バイポーラトランジスタＢＮ１のベー
ス電極はロウレベルになる。またインバータ回路ＩＮＶ
８にもロウレベルの信号が与えられているため、ＰＭＯ
ＳトランジスタＭＰ１８がオンし、ＮＭＯＳトランジス
タＭＮ１８がオフして、ＮＭＯＳトランジスタＭＮ９の
ゲート電極はハイレベルになる。ＮＭＯＳトランジスタ
ＭＮ９のゲート電極はハイレベルであるためオンし、Ｎ
ＰＮ型バイポーラトランジスタＢＮ１のベース電極はロ
ウレベルであるためオフし、出力端子ＶＯＵＴ１の負荷
容量ＣＬ１を０Ｖまで高速に放電する。したがって出力
端子ＶＯＵＴ１はロウレベルになる。
【００９０】またこのとき、入力端子ＶＩ１に与えられ
た信号がロウレベルであればＰＭＯＳトランジスタＭＰ
１がオンし、ＮＭＯＳトランジスタＭＮ１がオフし、イ
ンバータ回路ＩＮＶ１の出力はハイレベルになり、ＮＭ
ＯＳトランジスタＭＮ６を介してＮＰＮ型バイポーラト
ランジスタＢＮ１のベース電極は４．５Ｖになる。ま
た、インバータ回路ＩＮＶ８にもハイレベルの信号が与
えられているためＰＭＯＳトランジスタＭＰ１８がオフ
し、ＮＭＯＳトランジスタＭＮ１８がオンして、ＮＭＯ
ＳトランジスタＭＮ９のゲート電極はロウレベルにな
る。ＮＭＯＳトランジスタＭＮ９のゲート電極はロウレ
ベルであるためオフし、ＮＰＮ型バイポーラトランジス
タＢＮ１のベース電極は４．５Ｖであるためオンし、出
力端子ＶＯＵＴ１の負荷容量ＣＬ１を３．７Ｖまで高速
に充電する。したがって出力端子ＶＯＵＴ１はハイレベ
ルになる。
【００９１】第３の入力端子ＶＩ３にハイレベルの信号
を与えたとき、ＮＭＯＳトランジスタＭＮ５はオンし、
第４の入力端子ＶＩ４にはロウレベルの信号が与えられ
るため、ＮＭＯＳトランジスタＭＮ６はオフする。この
とき入力端子ＶＩ１に与えられた信号がハイレベルであ
れば、ＰＭＯＳトランジスタＭＰ１がオフし、ＮＭＯＳ
トランジスタＭＮ１がオンし、インバータ回路ＩＮＶ１
の出力はロウレベルになる。インバータ回路ＩＮＶ２の
入力はロウレベルであるため、ＮＭＯＳトランジスタＭ
Ｎ２はオフし、ＰＭＯＳトランジスタＭＰ２がオンし
て、ＮＭＯＳトランジスタＭＮ５を介してＮＰＮ型バイ
ポーラトランジスタＢＮ１のベース電極とインバータ回
路ＩＮＶ８の入力端子は電源ＶＤＤ（５．０Ｖ）よりＮ
ＭＯＳトランジスタＭＮ５のしきい値電圧である０．５
Ｖ低い４．５Ｖの電圧になる。インバータ回路ＩＮＶ８
の入力はハイレベルであるため、ＮＭＯＳトランジスタ
ＭＮ１８はオンし、ＰＭＯＳトランジスタＭＰ１８がオ
フしてＮＭＯＳトランジスタＭＮ９のゲート電極はロウ
レベルになる。ＮＭＯＳトランジスタＭＮ９のゲート電
極はロウレベルであるためオフし、ＮＰＮ型バイポーラ
トランジスタＢＮ１のベース電極はハイレベルであるた
めオンし、出力端子ＶＯＵＴ１の負荷容量ＣＬ１をバイ
ポーラトランジスタＢＮ１のベース電極の電位よりベー
ス・エミッタ間電圧（〜０．８Ｖ）低い電圧である３．
７Ｖまで高速に充電する。したがって出力端子ＶＯＵＴ
１はハイレベルになる。
【００９２】またこのとき、入力端子ＶＩ１に与えられ
た信号がロウレベルであればＰＭＯＳトランジスタＭＰ
１がオンし、ＮＭＯＳトランジスタＭＮ１がオフし、イ
ンバータ回路ＩＮＶ１の出力はハイレベルになる。イン
バータ回路ＩＮＶ２の入力ハイレベルであるためＮＭＯ
ＳトランジスタＭＮ２はオンし、ＰＭＯＳトランジスタ
ＭＰ２がオフして、ＮＭＯＳトランジスタＭＮ５を介し
てＮＰＮ型バイポーラトランジスタＢＮ１のベース電極
とインバータ回路ＩＮＶ８の入力端子はロウレベルにな
る。インバータ回路ＩＮＶ８の入力はロウレベルである
ため、ＮＭＯＳトランジスタＭＮ１８はオフし、ＰＭＯ
ＳトランジスタＭＰ１８がオンして、ＮＭＯＳトランジ
スタＭＮ９のゲート電極はハイレベルになる。ＮＭＯＳ
トランジスタＭＮ９のゲート電極はハイレベルであるた
めオンし、ＮＰＮ型バイポーラトランジスタＢＮ１のベ
ース電極はロウレベルであるためオフし、出力端子ＶＯ
ＵＴ１の負荷容量ＣＬ１を０Ｖまで高速に放電する。し
たがって出力端子ＶＯＵＴ１はロウレベルになる。
【００９３】図１３に示した非排他的論理和回路は、入
力端子ＶＩ１に与えられる信号と入力端子ＶＩ３に与え
られる信号がともにハイレベルかともにロウレベルのと
きにのみ出力がハイレベルになる非排他的論理和回路を
構成している。パストランジスタ回路ＰＴ３の出力をイ
ンバータ回路ＩＮＶ８に入力し、インバータ回路ＩＮＶ
８の出力をパストランジスタ回路ＰＴ３の反転信号とし
て用いた例である。出力端子ＶＯＵＴ１の負荷容量ＣＬ
１を充放電するのはＮＰＮ型バイポーラトランジスタＢ
Ｎ１とＮＭＯＳトランジスタＭＮ９である。
【００９４】次に、この発明の第１３実施例による半導
体集積回路を図について説明する。図１３はこの発明の
第１３実施例による２入力セレクタ回路の構成を示す回
路図である。図１３において、ＭＰ１〜ＭＰ６はＰＭＯ
Ｓトランジスタ、ＭＮ１〜ＭＮ６はＮＭＯＳトランジス
タ、ＢＮ１はＮＰＮ型バイポーラトランジスタ、ＢＰ１
はＰＮＰ型バイポーラトランジスタ、ＶＩ１は第１の入
力端子、ＶＩ２は第２の入力端子、ＶＩ３は第３の入力
端子、ＶＩ４は第４の入力端子、ＶＯＵＴ１は第１の出
力端子を示す。ＶＤＤは第１の電源で５．０Ｖ、ＧＮＤ
は第２の電源で０Ｖを示す。ＣＬ１は第１の負荷容量を
示す。ここでＰＭＯＳトランジスタＭＰ１とＮＭＯＳト
ランジスタＭＮ１は第１のインバータ回路ＩＮＶ１を、
ＰＭＯＳトランジスタＭＰ２とＮＭＯＳトランジスタＭ
Ｎ２は第２のインバータ回路ＩＮＶ２を構成しており、
入力端子ＶＩ１に入力される信号のバッファ回路として
働く。同様にＰＭＯＳトランジスタＭＰ３とＮＭＯＳト
ランジスタＭＮ３は第３のインバータ回路ＩＮＶ３を、
ＰＭＯＳトランジスタＭＰ４とＮＭＯＳトランジスタＭ
Ｎ４は第４のインバータ回路ＩＮＶ４を構成しており、
入力端子ＶＩ２に入力される信号のバッファ回路として
働く。
【００９５】ＰＭＯＳトランジスタＭＰ５〜ＭＰ６とＮ
ＭＯＳトランジスタＭＮ５〜ＭＮ６でパストランジスタ
回路ＰＴ１を構成している。ＮＰＮ型バイポーラトラン
ジスタＢＮ１とＰＮＰ型バイポーラトランジスタＢＰ１
とはドライブ回路を構成しており、パストランジスタ回
路ＰＴ１のＮＭＯＳトランジスタＭＮ５，ＭＮ６及びＰ
ＭＯＳトランジスタＭＰ５，ＭＰ６のドレインもしくは
ソースはドライブ回路を構成しているＮＰＮ型バイポー
ラトランジスタＢＮ１及びＰＮＰ型バイポーラトランジ
スタＢＰ１のベース電極に接続している。
【００９６】次に図１３に示した２入力セレクタ回路の
動作について説明する。ハイレベルの信号は５．０Ｖの
電圧を、ロウレベルの信号は０Ｖの電圧を与えるものと
し、ハイレベルの論理とロウレベルの論理のしきい値を
２．５Ｖとする。また第４の入力端子ＶＩ４には第３の
入力端子ＶＩ３に与える信号の反転論理を与えるものと
する。ＰＭＯＳトランジスタＭＰ１〜ＭＰ６はしきい値
電圧を−０．５Ｖとし、ソース電極に比べてゲート電極
の電圧が０．５Ｖより低ければオンするものとする。ま
たＮＭＯＳトランジスタＭＮ１〜ＭＮ６はしきい値電圧
を０．５Ｖとし、ソース電極に比べてゲート電極の電圧
が０．５Ｖより高ければオンするものとする。ＮＰＮ型
バイポーラトランジスタＢＮ１はベース電極の電圧がエ
ミッタ電極の電圧より０．８Ｖ以上高ければオンするも
のとする。ＰＮＰ型バイポーラトランジスタＢＰはベー
ス電極の電圧がエミッタ電極の電圧より０．８Ｖ以上低
ければオンするものとする。
【００９７】第３の入力端子ＶＩ３にロウレベルの信号
を与えたとき、ＮＭＯＳトランジスタＭＮ５はオフし、
ＰＭＯＳトランジスタＭＰ６はオンする。また第４の入
力端子ＶＩ４にはハイレベルの信号が与えられているた
め、ＰＭＯＳトランジスタＭＰ５はオフし、ＮＭＯＳト
ランジスタＭＮ６はオンする。
【００９８】このとき入力端子ＶＩ２に与えられた信号
がハイレベルであれば、ＰＭＯＳトランジスタＭＰ３が
オフし、ＮＭＯＳトランジスタＭＮ３がオンし、インバ
ータ回路ＩＮＶ３の出力はロウレベルになる。インバー
タ回路ＩＮＶ４の入力はロウレベルであるためＮＭＯＳ
トランジスタＭＮ４はオフし、ＰＭＯＳトランジスタＭ
Ｐ４がオンしてＰＭＯＳトランジスタＭＰ６およびＮＭ
ＯＳトランジスタＭＮ６を介してＮＰＮ型バイポーラト
ランジスタＢＮ１及びＰＮＰ型バイポーラトランジスタ
ＢＰ１のベース電極はハイレベルになる。ＰＮＰ型バイ
ポーラトランジスタはベース電極がハイレベルであるた
めオフし、ＮＰＮ型バイポーラトランジスタＢＮ１はベ
ース電極がハイレベルであるためオンし、出力端子ＶＯ
ＵＴ１の負荷容量ＣＬ１を電源ＶＤＤ（５．０Ｖ）から
バイポーラトランジスタのベース・エミッタ間電圧（〜
０．８Ｖ）低い電圧である４．２Ｖまで高速に充電す
る。したがって出力端子ＶＯＵＴ１はハイレベルにな
る。
【００９９】また、このとき入力端子ＶＩ２に与えられ
た信号がロウレベルであれば、ＰＭＯＳトランジスタＭ
Ｐ３がオンし、ＮＭＯＳトランジスタＭＮ３がオフし、
インバータ回路ＩＮＶ３の出力はハイレベルになる。イ
ンバータ回路ＩＮＶ４の入力はハイレベルであるため、
ＰＭＯＳトランジスタＭＰ４はオフし、ＮＭＯＳトラン
ジスタＭＮ４がオンして、ＰＭＯＳトランジスタＭＰ６
およびＮＭＯＳトランジスタＭＮ６を介してＮＰＮ型バ
イポーラトランジスタＢＮ１及びＰＮＰ型バイポーラト
ランジスタＢＰ１のベース電極はロウレベルになる。Ｐ
ＮＰ型バイポーラトランジスタＢＰ１はベース電極がロ
ウレベルであるためオンし、ＮＰＮ型バイポーラトラン
ジスタＢＮ１はベース電極がロウレベルであるためオフ
し、出力端子ＶＯＵＴ１の負荷容量ＣＬ１を０．８Ｖま
で高速に放電する。したがって出力端子ＶＯＵＴ１はロ
ウレベルになる。
【０１００】次いで、第３の入力端子ＶＩ３にハイレベ
ルの信号を与えたとき、ＮＭＯＳトランジスタＭＮ５は
オンし、ＰＭＯＳトランジスタＭＰ６はオフする。また
第４の入力端子ＶＩ４にはロウレベルの信号が与えられ
るため、ＰＭＯＳトランジスタＭＰ５はオンし、ＮＭＯ
ＳトランジスタＭＮ６はオフする。
【０１０１】このとき入力端子ＶＩ１に与えられた信号
がハイレベルであればＰＭＯＳトランジスタＭＰ１がオ
フし、ＮＭＯＳトランジスタＭＮ１がオンし、インバー
タ回路ＩＮＶ１の出力はロウレベルになる。インバータ
回路ＩＮＶ２の入力がロウレベルであるため、ＮＭＯＳ
トランジスタＭＮ２はオフし、ＰＭＯＳトランジスタＭ
Ｐ２がオンして、ＰＭＯＳトランジスタＭＰ５およびＮ
ＭＯＳトランジスタＭＮ５を介してＮＰＮ型バイポーラ
トランジスタＢＮ１及びＰＮＰ型バイポーラトランジス
タＢＰ１のベース電極はハイレベルになる。ＰＮＰ型バ
イポーラトランジスタＢＰ１はベース電極がハイレベル
であるためオフし、ＮＰＮ型バイポーラトランジスタＢ
Ｎ１はベース電極がハイレベルであるためオンし、出力
端子ＶＯＵＴ１の負荷容量ＣＬ１を電源ＶＤＤ（５．０
Ｖ）からバイポーラトランジスタのベース・エミッタ間
電圧（〜０．８Ｖ）低い電圧である４．２Ｖまで高速に
充電する。したがって出力端子ＶＯＵＴ１はハイレベル
になる。
【０１０２】また、このとき入力端子ＶＩに与えられた
信号がロウレベルであれば、ＰＭＯＳトランジスタＭＰ
１がオンし、ＮＭＯＳトランジスタＭＮ１がオフし、イ
ンバータ回路ＩＮＶ１の出力はハイレベルになる。イン
バータ回路ＩＮＶ２の入力はハイレベルであるため、Ｐ
ＭＯＳトランジスタＭＰ２はオフし、ＮＭＯＳトランジ
スタＭＮ２がオンして、ＰＭＯＳトランジスタＭＰ５お
よびＮＭＯＳトランジスタＭＮ５を介してＮＰＮ型バイ
ポーラトランジスタＢＮ１及びＰＮＰ型バイポーラトラ
ンジスタＢＰ１のベース電極はロウレベルになる。ＰＮ
Ｐ型バイポーラトランジスタＢＰ１はベース電極がハイ
レベルであるためオンし、ＮＰＮ型バイポーラトランジ
スタＢＮ１はベース電極がロウレベルであるためオフ
し、出力端子ＶＯＵＴ１の負荷容量ＣＬ１を０．８Ｖま
で高速に放電する。したがって出力端子ＶＯＵＴ１はロ
ウレベルになる。
【０１０３】図１３に示したセレクタ回路では、第３の
入力端子ＶＩ３に与えられる制御信号により、入力端子
ＶＩ１に与えられた信号と入力端子ＶＩ２に与えられた
信号のいずれかを選択して出力する２入力セレクタ回路
を構成している。ＮＰＮ型バイポーラトランジスタＢＮ
１のベース電極とＰＮＰ型バイポーラトランジスタＢＰ
１のベース電極にはパストランジスタ回路ＰＴ１の出力
が接続されているだけで第１実施例のように、相補の信
号が出力されるような回路は構成を必要としない。パス
トランジスタ回路ＰＴ１を介してインバータ回路ＩＮＶ
１〜ＩＮＶ４が駆動するのは、ＮＰＮ型バイポーラトラ
ンジスタＢＮ１とＰＮＰ型バイポーラトランジスタＢＰ
１のみであり、出力端子ＶＯＵＴ１の負荷容量ＣＬ１を
充放電するのはＮＰＮ型バイポーラトランジスタＢＮ１
とＰＮＰ型バイポーラトランジスタＢＰ１である。
【０１０４】次に、この発明の第１４実施例による半導
体集積回路を図について説明する。図１４は、この発明
の第１４実施例による２入力セレクタ回路の構成を示す
回路図である。図１４において、ＭＰ１〜ＭＰ４はＰＭ
ＯＳトランジスタ、ＭＮ１〜ＭＮ８はＮＭＯＳトランジ
スタ、ＢＮ１は第１のＮＰＮ型バイポーラトランジス
タ、ＢＮ２は第２のＮＰＮ型バイポーラトランジスタ、
ＢＰ１は第１のＰＮＰ型バイポーラトランジスタ、ＢＰ
２は第２のＰＮＰ型バイポーラトランジスタ、ＶＩ１は
第１の入力端子、ＶＩ２は第２の入力端子、ＶＩ３は第
３の入力端子、ＶＩ４は第４の入力端子、ＶＯＵＴ１は
第１の出力端子、ＶＯＵＴ２は第２の出力端子を示す。
ＶＤＤは第１の電源で５．０Ｖ、ＧＮＤは第２の電源で
０Ｖを示す。ＣＬ１は第１の負荷容量、ＣＬ２は第２の
負荷容量を示す。ここでＰＭＯＳトランジスタＭＰ１と
ＮＭＯＳトランジスタＭＮ１は第１のインバータ回路Ｉ
ＮＶ１を、ＰＭＯＳトランジスタＭＰ２とＮＭＯＳトラ
ンジスタＭＮ２は第２のインバータ回路ＩＮＶ２を構成
しており、入力端子ＩＮＶ１に入力される信号のバッフ
ァ回路として働く。同様にＰＭＯＳトランジスタＭＰ３
とＮＭＯＳトランジスタＭＮ３は第３のインバータ回路
ＩＮＶ３を、ＰＭＯＳトランジスタＭＰ４とＮＭＯＳト
ランジスタＭＮ４は第４のインバータ回路ＩＮＶ４を構
成しており、入力端子ＶＩ２に入力される信号のバッフ
ァ回路として働く。ＮＭＯＳトランジスタＭＮ５〜ＭＮ
６でパストランジスタ回路ＰＴ３を、ＮＭＯＳトランジ
スタＭＮ７〜ＭＮ８でパストランジスタ回路ＰＴ４を構
成している。ＮＰＮ型バイポーラトランジスタＢＮ１と
ＰＮＰ型バイポーラトランジスタＢＰ１とで第１のドラ
イブ回路を構成しており、ＮＰＮ型バイポーラトランジ
スタＢＮ２とＰＮＰ型バイポーラトランジスタＢＰ２と
で第１のドライブ回路を構成している。パストランジス
タ回路ＰＴ３のＮＭＯＳトランジスタＭＮ５，ＭＮ６の
ドレイン電極もしくはソース電極が第１のドライブ回路
を構成しているＮＰＮ型バイポーラトランジスタＢＮ１
及びＰＮＰ型バイポーラトランジスタＢＰ１のベース電
極に接続している。同様に、パストランジスタ回路ＰＴ
４のＮＭＯＳトランジスタＭＮ７，ＭＮ８のドレイン電
極もしくはソース電極が第２のドライブ回路を構成して
いるＮＰＮ型バイポーラトランジスタＢＮ２及びＰＮＰ
型バイポーラトランジスタＢＰ２のベース電極に接続し
ている。
【０１０５】次に、図１４に示した２入力セレクタ回路
の動作について説明する。ハイレベルの信号は５．０Ｖ
の電圧をロウレベルの信号は０Ｖの電圧を与えるものと
し、ハイレベルの論理とロウレベルの論理のしきい値を
２．５Ｖとする。また第４の入力端子ＶＩ４には第３の
入力端子ＶＩ３に与える信号の反転信号を与えるものと
する。ＰＭＯＳトランジスタＭＰ１〜ＭＰ４はしきい値
電圧を−０．５Ｖとし、ソース電極に比べてゲート電極
の電圧が０．５Ｖより低ければオンするものとする。ま
たＮＭＯＳトランジスタＭＮ１〜ＭＮ８はしきい値電圧
を０．５Ｖとし、ソース電極に比べてゲート電極の電圧
が０．５Ｖより高ければオンするものとする。ＮＰＮ型
バイポーラトランジスタＢＮ１，ＢＮ２はベース電極の
電圧がエミッタ電極の電圧より０．８Ｖ高ければオンす
るものとする。
【０１０６】第３の入力端子ＶＩ３にロウレベルの信号
を与えたとき、ＮＭＯＳトランジスタＭＮ５，ＭＮ７は
オフし、第４の入力端子ＶＩ４にはハイレベルの信号が
与えるため、ＮＭＯＳトランジスタＭＮ６，ＭＮ８はオ
ンする。このとき入力端子ＶＩ２に与えられた信号がハ
イレベルであれば、ＰＭＯＳトランジスタＭＰ３がオフ
し、ＮＭＯＳトランジスタＭＮ３がオンし、インバータ
回路ＩＮＶ３の出力はロウレベルになり、ＮＭＯＳトラ
ンジスタＭＮ８を介してＮＰＮ型バイポーラトランジス
タＢＮ２及びＰＮＰ型バイポーラトランジスタＢＰ２の
ベース電極はロウレベルになる。インバータ回路ＩＮＶ
４の入力はロウレベルであるため、ＰＭＯＳトランジス
タＭＰ４はオンし、ＮＭＯＳトランジスタＭＮ４はオフ
し、ＮＭＯＳトランジスタＭＮ６を介してＮＰＮ型バイ
ポーラトランジスタＢＮ１及びＰＮＰ型バイポーラトラ
ンジスタＢＰ１のベース電極は電源ＶＤＤ（５．０Ｖ）
よりＮＭＯＳトランジスタＭＮ６の閾値電圧である０．
５Ｖ低い４．５Ｖの電圧、すなわちハイレベルになる。
ＰＮＰ型バイポーラトランジスタＢＰ２のベース電極は
ハイレベルであるためオフし、ＮＰＮ型バイポーラトラ
ンジスタＢＮ１はベース電極がハイレベルであるためオ
ンし、出力端子ＶＯＵＴ１の負荷容量ＣＬ１をバイポー
ラトランジスタＢＮ１のベース電極の電位よりベース・
エミッタ間電圧（〜０．８Ｖ）低い電圧である３．７Ｖ
まで高速に充電する。したがって出力端子ＶＯＵＴ１は
ハイレベルになる。またＰＮＰ型バイポーラトランジス
タＢＰ２のベース電極がロウレベルであるためオンし、
ＮＰＮ型バイポーラトランジスタＢＮ２はベース電極が
ロウレベルであるためオフし、出力端子ＶＯＵＴ２の負
荷容量ＣＬ２を１．３Ｖまで高速に放電する。したがっ
て出力端子ＶＯＵＴ２はロウレベルになる。
【０１０７】またこのとき、入力端子ＶＩ２に与えられ
た信号がロウレベルであれば、ＰＭＯＳトランジスタＭ
Ｐ３がオンし、ＮＭＯＳトランジスタＭＮ３がオフし、
インバータ回路ＩＮＶ３の出力はハイレベルになり、Ｎ
ＭＯＳトランジスタＭＮ８を介してＮＰＮ型バイポーラ
トランジスタＢＮ２及びＰＮＰ型バイポーラトランジス
タＢＰ２のベース電極は電源（５．０Ｖ）よりＮＭＯＳ
トランジスタＭＮ８のしきい値電圧である０．５Ｖ低い
４．５Ｖの電圧、すなわちハイレベルになる。インバー
タ回路ＩＮＶ４の入力はハイレベルであるため、ＰＭＯ
ＳトランジスタＭＰ４はオフし、ＮＭＯＳトランジスタ
ＭＮ４がオンして、ＮＭＯＳトランジスタＭＮ６を介し
てＮＰＮ型バイポーラトランジスタＢＮ１及びＰＮＰ型
バイポーラトランジスタＢＰ１のベース電極はロウレベ
ルになる。ＰＮＰ型バイポーラトランジスタＢＰ１はベ
ース電極がロウレベルであるためオンし、ＮＰＮ型バイ
ポーラトランジスタＢＮ１はベース電極がロウレベルで
あるためオフし、出力端子ＶＯＵＴ１の負荷容量ＣＬ１
を１．３Ｖまで高速に充電する。したがって出力端子Ｖ
ＯＵＴ１はロウレベルになる。またＰＮＰ型バイポーラ
トランジスタＢＰ２はベース電極がハイレベルであるた
めオフし、ＮＰＮ型バイポーラトランジスタＢＮ２はベ
ース電極がハイレベルであるためオンし、出力端子ＶＯ
ＵＴ２の負荷容量ＣＬ２をバイポーラトランジスタＢＮ
２のベース電極の電位よりベース・エミッタ間電圧（〜
０．８Ｖ）低い電圧である３．７Ｖまで高速に充電す
る。したがって出力端子ＶＯＵＴ２はハイレベルにな
る。
【０１０８】第３の入力端子ＶＩ３にハイレベルの信号
を与えたとき、ＮＭＯＳトランジスタＭＮ５，ＭＮ７は
オンし、第４の入力端子ＶＩ４にはロウレベルの信号が
与えられるため、ＮＭＯＳトランジスタＭＮ６，ＭＮ８
はオフする。このとき入力端子ＶＩ１に与えられた信号
がハイレベルであれば、ＰＭＯＳトランジスタＭＰ１が
オフし、ＮＭＯＳトランジスタＭＮ１がオンし、インバ
ータ回路ＩＮＶ１の出力はロウレベルになり、ＮＭＯＳ
トランジスタＭＮ７を介してＮＰＮ型バイポーラトラン
ジスタＢＮ２及びＰＮＰ型バイポーラトランジスタＢＰ
２のベース電極はロウレベルになる。インバータ回路Ｉ
ＮＶ２の入力はロウレベルであるため、ＮＭＯＳトラン
ジスタＭＮ２はオフし、ＰＭＯＳトランジスタＭＰ２が
オンして、ＮＭＯＳトランジスタＭＮ５を介してＮＰＮ
型バイポーラトランジスタＢＮ１及びＰＮＰ型バイポー
ラトランジスタＢＰ１のベース電極とＮＭＯＳトランジ
スタＭＮ１４のゲート電極は電源ＶＤＤ（５．０Ｖ）よ
りＮＭＯＳトランジスタＭＮ５のしきい値電圧である
０．５Ｖ低い４．５Ｖの電圧、すなわちハイレベルにな
る。ＰＮＰ型バイポーラトランジスタＢＰ１はベース電
極はハイレベルであるためオフし、ＮＰＮ型バイポーラ
トランジスタＢＮ１のベース電極はハイレベルであるた
めオンし、出力端子ＶＯＵＴ１の負荷容量ＣＬ１をバイ
ポーラトランジスタＢＮ１のベース電極の電位よりベー
ス・エミッタ間電圧（〜０．８Ｖ）低い電圧である３．
７Ｖまで高速に充電する。したがって出力端子ＶＯＵＴ
１はハイレベルになる。またＰＮＰ型バイポーラトラン
ジスタＢＰ２のベース電極はロウレベルであるためオン
し、ＮＰＮ型バイポーラトランジスタＢＮ２のベース電
極はロウレベルであるためオフし、出力端子ＶＯＵＴ２
の負荷容量ＣＬ２を１．３Ｖまで高速に放電する。した
がって出力端子ＶＯＵＴ２はロウレベルになる。
【０１０９】またこのとき、入力端子ＶＩ１に与えられ
た信号がロウレベルであれば、ＰＭＯＳトランジスタＭ
Ｐ１がオンし、ＮＭＯＳトランジスタＭＮ１がオフし、
インバータ回路ＩＮＶ１の出力はハイレベルになり、Ｎ
ＭＯＳトランジスタＭＮ７を介してＮＰＮ型バイポーラ
トランジスタＢＮ２及びＰＮＰ型バイポーラトランジス
タＢＰ２のベース電極は電源（５．０Ｖ）よりＮＭＯＳ
トランジスタＭＮ７のしきい値電圧である０．５Ｖ低い
４．５Ｖの電圧、すなわちハイレベルになる。インバー
タ回路ＩＮＶ２の入力はハイレベルであるため、ＰＭＯ
ＳトランジスタＭＰ２はオフし、ＮＭＯＳトランジスタ
ＭＮ２がオンして、ＮＭＯＳトランジスタＭＮ５を介し
てＮＰＮ型バイポーラトランジスタＢＮ１及びＰＮＰ型
バイポーラトランジスタＢＰ１のベース電極はロウレベ
ルになる。ＰＮＰ型バイポーラトランジスタＢＰ１はゲ
ート電極がロウレベルであるためオンし、ＮＰＮ型バイ
ポーラトランジスタＢＮ１のベース電極はロウレベルで
あるためオフし、出力端子ＶＯＵＴ１の負荷容量ＣＬ１
を１．３Ｖまで高速に放電する。したがって出力端子Ｖ
ＯＵＴ１はロウレベルになる。またＰＮＰ型バイポーラ
トランジスタＢＰ２のベース電極がハイレベルであるた
めオフし、ＮＰＮ型バイポーラトランジスタＢＮ２のベ
ース電極はハイレベルであるためオンし、出力端子ＶＯ
ＵＴ２の負荷容量ＣＬ２をバイポーラトランジスタＢＮ
２のベース電極の電位よりベース・エミッタ間電圧（〜
０．８Ｖ）低い電圧である３．７Ｖまで高速に充電す
る。したがって出力端子ＶＯＵＴ２はハイレベルにな
る。
【０１１０】図１４に示した２入力セレクタ回路では、
第３の入力端子ＶＩ３に与えられる信号により、入力端
子ＶＩ１に与えられた信号と入力端子ＶＩ２に与えられ
た信号のいずれかを選択して出力する２入力セレクタ回
路を構成している。第１４実施例の２入力セレクタ回路
は、第１３実施例の論理回路において相補の出力が得ら
れる回路構成にしたものである。
【０１１１】次に、この発明の第１５実施例による半導
体集積回路を図について説明する。図１５はこの発明の
第１５実施例による２入力セレクタ回路の構成を示す回
路図である。図１５において、ＭＮ７，ＭＮ８はパスト
ランジスタ回路ＰＴ４を構成するＮＭＯＳトランジス
タ、ＭＰ１５はパストランジスタ回路ＰＴ４の出力であ
るＮＭＯＳトランジスタＭＮ７，ＭＮ８のドレイン電極
にゲート電極を接続したＰＭＯＳトランジスタであり、
その他の図１３と同一符号は図１３と同一もしくは相当
する部分を示す。第１５実施例による２入力セレクタ回
路が第１３実施例の２入力セレクタ回路と異なる点は、
パストランジスタ回路ＰＴ４とＰＭＯＳトランジスタＭ
Ｐ１５を設けた点である。パストランジスタ回路ＰＴ４
でパストランジスタ回路ＰＴ３の出力信号の反転論理を
出力して、ＰＭＯＳトランジスタＭＰ１５のゲート電極
に与える。このことにより、ＮＰＮ型バイポーラトラン
ジスタＢＮ１のベース電極がハイレベルになってＮＰＮ
型バイポーラトランジスタＢＮ１がオンするときに、Ｐ
ＭＯＳトランジスタＭＰ１５もオンすることにより、Ｎ
ＭＯＳトランジスタＭＮ５，ＭＮ６の閾値電圧等の影響
を緩和してＮＰＮ型バイポーラトランジスタＢＮ１のベ
ース電極を電源電圧ＶＤＤにすることができ、負荷容量
ＣＬ１をさらに高速に充電することができる。また、ハ
イレベルの出力電圧も高くすることができる。
【０１１２】次に、この発明の第１６実施例による半導
体集積回路を図について説明する。図１６はこの発明の
第１６実施例による２入力セレクタ回路の構成を示す回
路図である。図１６において、ＭＮ７，ＭＮ８はパスト
ランジスタ回路ＰＴ４を構成するＮＭＯＳトランジス
タ、ＭＰ１６はパストランジスタ回路ＰＴ３の出力であ
るＮＭＯＳトランジスタＭＮ５，ＭＮ６のドレイン電極
にゲート電極を接続したＰＭＯＳトランジスタであり、
その他の図１５と同一符号は図１５と同一もしくは相当
する部分を示す。第１６実施例による２入力セレクタ回
路が第１５実施例の２入力セレクタ回路と異なる点は、
ＰＭＯＳトランジスタＭＰ１６のゲート電極がパストラ
ンジスタ回路ＰＴ３の出力に接続している点である。
【０１１３】次に、この発明の第１７実施例による半導
体集積回路を図について説明する。図１７はこの発明の
第１７実施例による２入力セレクタ回路の構成を示す回
路図である。図１７において、ＭＰ５，ＭＰ６はパスト
ランジスタ回路ＰＴ９を構成するＰＭＯＳトランジス
タ、ＭＰ７，ＭＰ８はパストランジスタ回路ＰＴ１０を
構成するＰＭＯＳトランジスタ、ＭＮ１５はパストラン
ジスタ回路ＰＴ１０の出力であるＰＭＯＳトランジスタ
ＭＰ７，ＭＰ８のドレイン電極にゲート電極を接続した
ＮＭＯＳトランジスタであり、その他の図１３と同一符
号は図１３と同一もしくは相当する部分を示す。第１７
実施例による２入力セレクタ回路が第１３実施例の２入
力セレクタ回路と異なる点は、パストランジスタ回路Ｐ
Ｔ９，ＰＴ１０とＰＭＯＳトランジスタＭＰ１５を設け
た点である。パストランジスタ回路ＰＴ１０でパストラ
ンジスタ回路ＰＴ９の出力信号の反転論理を出力して、
ＮＭＯＳトランジスタＭＮ１５のゲート電極に与える。
このことにより、ＰＮＰ型バイポーラトランジスタＢＰ
１のベース電極がロウレベルになってＰＮＰ型バイポー
ラトランジスタＢＰ１がオンするときに、ＮＭＯＳトラ
ンジスタＭＮ１５もオンすることにより、ＰＭＯＳトラ
ンジスタＭＰ５，ＭＰ６の閾値電圧等の影響を緩和して
ＰＮＰ型バイポーラトランジスタＢＰ１のベース電極を
０Ｖにすることができ、負荷容量ＣＬ１をさらに高速に
放電することができる。また、ロウレベルの出力電圧も
低くすることができる。
【０１１４】次に、この発明の第１８実施例による半導
体集積回路を図について説明する。図１８はこの発明の
第１８実施例による２入力セレクタ回路の構成を示す回
路図である。図１８において、ＭＰ５，ＭＰ６はパスト
ランジスタ回路ＰＴ９を構成するＰＭＯＳトランジス
タ、ＭＰ７，ＭＰ８はパストランジスタ回路ＰＴ１０を
構成するＰＭＯＳトランジスタ、ＭＮ１６はパストラン
ジスタ回路ＰＴ９の出力であるＰＭＯＳトランジスタＭ
Ｐ５，ＭＰ６のドレイン電極にゲート電極を接続したＮ
ＭＯＳトランジスタであり、その他の図１７と同一符号
は図１７と同一もしくは相当する部分を示す。第１８実
施例による２入力セレクタ回路が第１７実施例の２入力
セレクタ回路と異なる点は、ＮＭＯＳトランジスタＭＮ
１６のゲート電極がパストランジスタ回路ＰＴ９の出力
に接続している点である。
【０１１５】次に、この発明の第１９実施例による半導
体集積回路を図について説明する。図１９はこの発明の
第１９実施例による２入力セレクタ回路の構成を示す回
路図である。図１９において、ＭＰ１７はＮＰＮ型バイ
ポーラトランジスタＢＮ１のベース電極とエミッタ電極
にソース電極およびドレイン電極を接続したＰＭＯＳト
ランジスタであり、その他の図１３と同一符号は図１３
と同一もしくは相当する部分を示す。第１９実施例によ
る２入力セレクタ回路が第１３実施例の２入力セレクタ
回路と異なる点は、ＰＭＯＳトランジスタＭＰ１７を設
けた点である。ＮＰＮ型バイポーラトランジスタＢＮ１
のベース電極がハイレベルになってＮＰＮ型バイポーラ
トランジスタＢＮ１がオンしたとき、ＰＭＯＳトランジ
スタＭＰ１７もオンしており、ＮＰＮ型バイポーラトラ
ンジスタＢＮ１のエミッタ電極の電位をベース電極の電
位まで充電する役割を果たす。その他の２入力セレクタ
回路の動作については第１３実施例と同様である。
【０１１６】次に、この発明の第２０実施例による半導
体集積回路を図について説明する。図２０はこの発明の
第２０実施例による２入力セレクタ回路の構成を示す回
路図である。図２０において、Ｒ１はＮＰＮ型バイポー
ラトランジスタＢＮ１のベース電極とエミッタ電極に一
方端および他方端を接続した抵抗であり、その他の図１
３と同一符号は図１３と同一もしくは相当する部分を示
す。第２０実施例による２入力セレクタ回路が第１３実
施例の２入力セレクタ回路と異なる点は、抵抗Ｒ１を設
けた点である。ＮＰＮ型バイポーラトランジスタＢＮ１
のベース電極がハイレベルになってＮＰＮ型バイポーラ
トランジスタＢＮ１がオンしたとき、抵抗Ｒ１は、ＮＰ
Ｎ型バイポーラトランジスタＢＮ１のエミッタ電極の電
位をベース電極の電位まで充電する役割を果たす。ま
た、ＰＮＰ型バイポーラトランジスタＢＰ１のベース電
極がロウレベルになってＰＮＰ型バイポーラトランジス
タＢＰ１がオンしたとき、抵抗Ｒ１は、ＰＮＰ型バイポ
ーラトランジスタＢＰ１のエミッタ電極の電位をベース
電極の電位まで放電する役割を果たす。その他の２入力
セレクタ回路の動作については第１３実施例と同様であ
る。
【０１１７】次に、この発明の第２１実施例による半導
体集積回路を図について説明する。図２１はこの発明の
第２１実施例による２入力セレクタ回路の構成を示す回
路図である。図２１において、ＭＰ１９はＰＭＯＳトラ
ンジスタ、ＢＮ２はＮＰＮ型バイポーラトランジスタＢ
Ｎ１と共にドライブ回路を構成しているＮＰＮ型バイポ
ーラトランジスタであり、その他の図２と同一符号は図
２と同一もしくは相当する部分を示す。第２１実施例に
よる２入力セレクタ回路が第２実施例の２入力セレクタ
回路と異なる点は、ドライブ回路を同一導電型のバイポ
ーラトランジスタで構成している点である。ＰＭＯＳト
ランジスタＭＰ１９は、ゲート電極にパストランジスタ
回路ＰＴ３の出力を入力し、ソース電極およびドレイン
電極をＮＰＮ型バイポーラトランジスタＢＮ２のコレク
タ電極およびベース電極に接続している。ＰＭＯＳトラ
ンジスタＭＰ１９は、ＮＰＮ型バイポーラトランジスタ
ＢＮ２がオンするときにオンし、ＮＰＮ型バイポーラト
ランジスタＢＮ２が飽和するのを緩和する。その他の２
入力セレクタ回路の動作については第２実施例と同様で
ある。
【０１１８】次に、この発明の第２２実施例による半導
体集積回路を図について説明する。図２２はこの発明の
第２２実施例による２入力セレクタ回路の構成を示す回
路図である。図２２において、ＭＮ１９はＮＭＯＳトラ
ンジスタ、ＢＰ１，ＢＰ２は共にドライブ回路を構成し
ているＰＮＰ型バイポーラトランジスタであり、その他
の図２と同一符号は図２と同一もしくは相当する部分を
示す。第２２実施例による２入力セレクタ回路が第２実
施例の２入力セレクタ回路と異なる点は、ドライブ回路
を同一導電型のバイポーラトランジスタで構成している
点である。ＮＭＯＳトランジスタＭＮ１９は、ゲート電
極にパストランジスタ回路ＰＴ４の出力を入力し、ソー
ス電極およびドレイン電極をＰＮＰ型バイポーラトラン
ジスタＢＰ１のコレクタ電極およびベース電極に接続し
ている。ＮＭＯＳトランジスタＭＮ１９は、ＰＮＰ型バ
イポーラトランジスタＢＰ１がオンするときにオンし、
ＰＮＰ型バイポーラトランジスタＢＰ１が飽和するのを
緩和する。その他の２入力セレクタ回路の動作について
は第２実施例と同様である。
【０１１９】次に、この発明の第２３実施例による半導
体集積回路を図について説明する。図２３はこの発明の
第２３実施例による２入力セレクタ回路の構成を示す回
路図である。図２３において、ＭＰ１９，ＭＰ２０はＰ
ＭＯＳトランジスタ、ＢＮ２はＮＰＮ型バイポーラトラ
ンジスタＢＮ１と共に第１のドライブ回路を構成してい
るＮＰＮ型バイポーラトランジスタ、ＢＮ４はＮＰＮ型
バイポーラトランジスタＢＮ３と共に第２のドライブ回
路を構成しているＮＰＮ型バイポーラトランジスタであ
り、その他の図５と同一符号は図５と同一もしくは相当
する部分を示す。第２３実施例による２入力セレクタ回
路が第５実施例の２入力セレクタ回路と異なる点は、ド
ライブ回路を同一導電型のバイポーラトランジスタで構
成している点である。ＰＭＯＳトランジスタＭＰ１９，
ＭＰ２０は、ゲート電極にパストランジスタ回路ＰＴ
３，ＰＴ４の出力を入力し、ソース電極およびドレイン
電極をＮＰＮ型バイポーラトランジスタＢＮ２，ＢＮ４
のコレクタ電極およびベース電極に接続している。ＰＭ
ＯＳトランジスタＭＰ１９，ＭＰ２０は、それぞれＮＰ
Ｎ型バイポーラトランジスタＢＮ２，ＢＮ４がオンする
ときにオンし、ＮＰＮ型バイポーラトランジスタＢＮ
２，ＢＮ４が飽和するのを緩和する。その他の２入力セ
レクタ回路の動作については第５実施例と同様である。
【０１２０】次に、この発明の第２４実施例による半導
体集積回路を図について説明する。図２４はこの発明の
第２４実施例による２入力セレクタ回路の構成を示す回
路図である。図２４において、ＭＰ１９はＰＭＯＳトラ
ンジスタ、ＢＮ２はＮＰＮ型バイポーラトランジスタＢ
Ｎ１と共にドライブ回路を構成しているＮＰＮ型バイポ
ーラトランジスタであり、その他の図６と同一符号は図
６と同一もしくは相当する部分を示す。第２４実施例に
よる２入力セレクタ回路が第６実施例の２入力セレクタ
回路と異なる点は、ドライブ回路を同一導電型のバイポ
ーラトランジスタで構成している点である。ＰＭＯＳト
ランジスタＭＰ１９は、ゲート電極にパストランジスタ
回路ＰＴ３の出力を入力し、ソース電極およびドレイン
電極をＮＰＮ型バイポーラトランジスタＢＮ２のコレク
タ電極およびベース電極に接続している。ＰＭＯＳトラ
ンジスタＭＰ１９は、ＮＰＮ型バイポーラトランジスタ
ＢＮ２がオンするときにオンし、ＮＰＮ型バイポーラト
ランジスタＢＮ２が飽和するのを緩和する。その他の２
入力セレクタ回路の動作については第６実施例と同様で
ある。
【０１２１】次に、この発明の第２５実施例による半導
体集積回路を図について説明する。図２５はこの発明の
第２５実施例による２入力セレクタ回路の構成を示す回
路図である。図２５において、ＭＰ１９はＰＭＯＳトラ
ンジスタ、ＢＮ２はＮＰＮ型バイポーラトランジスタＢ
Ｎ１と共にドライブ回路を構成しているＮＰＮ型バイポ
ーラトランジスタであり、その他の図７と同一符号は図
７と同一もしくは相当する部分を示す。第２５実施例に
よる２入力セレクタ回路が第７実施例の２入力セレクタ
回路と異なる点は、ドライブ回路を同一導電型のバイポ
ーラトランジスタで構成している点である。ＰＭＯＳト
ランジスタＭＰ１９は、ゲート電極にパストランジスタ
回路ＰＴ９の出力を入力し、ソース電極およびドレイン
電極をＮＰＮ型バイポーラトランジスタＢＮ２のコレク
タ電極およびベース電極に接続している。ＰＭＯＳトラ
ンジスタＭＰ１９は、ＮＰＮ型バイポーラトランジスタ
ＢＮ２がオンするときにオンし、ＮＰＮ型バイポーラト
ランジスタＢＮ２が飽和するのを緩和する。その他の２
入力セレクタ回路の動作については第７実施例と同様で
ある。
【０１２２】次に、この発明の第２６実施例による半導
体集積回路を図について説明する。図２６はこの発明の
第２６実施例による２入力セレクタ回路の構成を示す回
路図である。図２６において、ＭＰ１９はＰＭＯＳトラ
ンジスタ、ＢＮ２はＮＰＮ型バイポーラトランジスタＢ
Ｎ１と共にドライブ回路を構成しているＮＰＮ型バイポ
ーラトランジスタであり、その他の図８と同一符号は図
８と同一もしくは相当する部分を示す。第２６実施例に
よる２入力セレクタ回路が第８実施例の２入力セレクタ
回路と異なる点は、ドライブ回路を同一導電型のバイポ
ーラトランジスタで構成している点である。ＰＭＯＳト
ランジスタＭＰ１９は、ゲート電極にパストランジスタ
回路ＰＴ３の出力を入力し、ソース電極およびドレイン
電極をＮＰＮ型バイポーラトランジスタＢＮ２のコレク
タ電極およびベース電極に接続している。ＰＭＯＳトラ
ンジスタＭＰ１９は、ＮＰＮ型バイポーラトランジスタ
ＢＮ２がオンするときにオンし、ＮＰＮ型バイポーラト
ランジスタＢＮ２が飽和するのを緩和する。その他の２
入力セレクタ回路の動作については第８実施例と同様で
ある。
【０１２３】次に、この発明の第２７実施例による半導
体集積回路を図について説明する。図２７はこの発明の
第２７実施例による２入力セレクタ回路の構成を示す回
路図である。図２７において、ＭＰ１９はＰＭＯＳトラ
ンジスタ、ＢＮ２はＮＰＮ型バイポーラトランジスタＢ
Ｎ１と共にドライブ回路を構成しているＮＰＮ型バイポ
ーラトランジスタであり、その他の図９と同一符号は図
９と同一もしくは相当する部分を示す。第２７実施例に
よる２入力セレクタ回路が第９実施例の２入力セレクタ
回路と異なる点は、ドライブ回路を同一導電型のバイポ
ーラトランジスタで構成している点である。ＰＭＯＳト
ランジスタＭＰ１９は、ゲート電極にパストランジスタ
回路ＰＴ３の出力を入力し、ソース電極およびドレイン
電極をＮＰＮ型バイポーラトランジスタＢＮ２のコレク
タ電極およびベース電極に接続している。ＰＭＯＳトラ
ンジスタＭＰ１９は、ＮＰＮ型バイポーラトランジスタ
ＢＮ２がオンするときにオンし、ＮＰＮ型バイポーラト
ランジスタＢＮ２が飽和するのを緩和する。その他の２
入力セレクタ回路の動作については第９実施例と同様で
ある。
【０１２４】次に、この発明の第２８実施例による半導
体集積回路を図について説明する。図２８はこの発明の
第２８実施例による２入力セレクタ回路の構成を示す回
路図である。図２８において、ＭＰ１，ＭＰ２はＰＭＯ
Ｓトランジスタ、ＭＮ１〜ＭＮ６はＮＭＯＳトランジス
タ、ＢＮ１は第１のＮＰＮ型バイポーラトランジスタ、
ＢＰ１は第１のＰＮＰ型バイポーラトランジスタ、ＶＩ
１は第１の入力端子、ＶＩ３は第３の入力端子、ＶＩ４
は第４の入力端子、ＶＯＵＴ１は第１の出力端子を示
す。ＶＤＤは第１の電源で５．０Ｖ、ＧＮＤは第２の電
源で０Ｖを示す。ＣＬ１は第１の負荷容量を示す。ここ
でＰＭＯＳトランジスタＭＰ１とＮＭＯＳトランジスタ
ＭＮ１は第１のインバータ回路ＩＮＶ１を、ＰＭＯＳト
ランジスタＭＰ２とＮＭＯＳトランジスタＭＮ２は第２
のインバータ回路ＩＮＶ２を構成しており、入力端子Ｉ
ＮＶ１に入力される信号のバッファ回路として働く。Ｎ
ＭＯＳトランジスタＭＮ５〜ＭＮ６でパストランジスタ
回路ＰＴ３を構成している。ＮＰＮ型バイポーラトラン
ジスタＢＮ１とＰＮＰ型バイポーラトランジスタＢＰ１
はドライブ回路を構成しており、ＮＰＮ型バイポーラト
ランジスタＢＮ１とＰＮＰ型バイポーラトランジスタＢ
Ｐ１のベース電極にＮＭＯＳトランジスタＭＮ５，ＭＮ
６のドレイン電極もしくはソース電極が接続している。
【０１２５】次に図２８に示した非排他的論理和回路の
動作について説明する。ハイレベルの信号は５．０Ｖの
電圧をロウレベルの信号は０Ｖの電圧を与えるものと
し、ハイレベルの論理とロウレベルの論理のしきい値を
２．５Ｖとする。また第４の入力端子ＶＩ４には第３の
入力端子ＶＩ３に与える信号の反転信号を与えるものと
する。ＰＭＯＳトランジスタはしきい値電圧を−０．５
Ｖとし、ソース電極に比べてゲート電極の電圧が０．５
Ｖより低ければオンするものとする。またＮＭＯＳトラ
ンジスタはしきい値電圧を０．５Ｖとし、ソース電極に
比べてゲート電極の電圧が０．５Ｖより高ければオンす
るものとする。ＮＰＮ型バイポーラトランジスタＢＮ１
はベース電極の電圧がエミッタ電極の電圧より０．８Ｖ
以上高ければオンするものとする。ＰＮＰ型バイポーラ
トランジスタＢＰ１はベース電極の電圧がエミッタ電極
の電圧より０．８Ｖ以上低ければオンするものとする。
【０１２６】第３の入力端子ＶＩ３にロウレベルの信号
を与えたときＮＭＯＳトランジスタＭＮ５はオフし、第
４の入力端子ＶＩ４にはハイレベルの信号が与えられる
ため、ＮＭＯＳトランジスタＭＮ６はオンする。このと
き入力端子ＶＩ１に与えられた信号がハイレベルであれ
ばＰＭＯＳトランジスタＭＰ１がオフし、ＮＭＯＳトラ
ンジスタＭＮ１がオンし、インバータ回路ＩＮＶ１の出
力はロウレベルになり、ＮＭＯＳトランジスタＭＮ６を
介してＮＰＮ型バイポーラトランジスタＢＮ１のベース
電極とＰＮＰ型バイポーラトランジスタＢＰ１のベース
電極はロウレベルになる。ＮＰＮ型バイポーラトランジ
スタＢＮ１のベース電極はロウレベルであるためオフ
し、ＰＮＰ型バイポーラトランジスタＢＰ１のベース電
極はロウレベルであるためオンし、出力端子ＶＯＵＴ１
の負荷容量ＣＬ１を第２の電源ＧＮＤよりベース・エミ
ッタ間電圧（〜０．８Ｖ）高い電圧である０．８Ｖまで
高速に放電する。したがって出力端子ＶＯＵＴ１はロウ
レベルになる。
【０１２７】またこのとき、入力端子ＶＩ１に与えられ
た信号がロウレベルであれば、ＰＭＯＳトランジスタＭ
Ｐ１がオンし、ＮＭＯＳトランジスタＭＮ１がオフし、
インバータ回路ＩＮＶ１の出力はハイレベルになり、Ｎ
ＭＯＳトランジスタＭＮ６を介してＮＰＮ型バイポーラ
トランジスタＢＮ１のベース電極とＰＮＰ型バイポーラ
トランジスタＢＰ１のベース電極は４．５Ｖになる。Ｎ
ＰＮ型バイポーラトランジスタＢＮ１のベース電極は
４．５Ｖであるためオンし、ＰＮＰ型バイポーラトラン
ジスタＢＰ１のベース電極は４．５Ｖであるためオフし
出力端子ＶＯＵＴ１の負荷容量ＣＬ１を３．７Ｖまで高
速に充電する。
【０１２８】第３の入力端子ＶＩ３にハイレベルの信号
を与えたとき、ＮＭＯＳトランジスタＭＮ５はオンし、
第４の入力端子ＶＩ４にはロウレベルの信号が与えられ
るためＮＭＯＳトランジスタＭＮ６はオフする。このと
き入力端子ＶＩ１に与えられた信号がハイレベルであれ
ばＰＭＯＳトランジスタＭＰ１がオフし、ＮＭＯＳトラ
ンジスタＭＮ１がオンし、インバータ回路ＩＮＶ１の出
力はロウレベルになる。インバータ回路ＩＮＶ２の入力
はロウレベルであるため、ＮＭＯＳトランジスタＭＮ２
はオフし、ＰＭＯＳトランジスタＭＰ２がオンしてＮＭ
ＯＳトランジスタＭＮ５を介してＮＰＮ型バイポーラト
ランジスタＢＮ１のベース電極とＰＮＰ型バイポーラト
ランジスタＢＰ１のベース電極は電源ＶＤＤ（５．０
Ｖ）よりＮＭＯＳトランジスタＭＮ５のしきい値電圧で
ある０．５Ｖ低い４．５Ｖの電圧になる。ＮＰＮ型バイ
ポーラトランジスタＢＮ１のベース電極はハイレベルで
あるためオンし、ＰＮＰ型バイポーラトランジスタＢＰ
１のベース電極はハイレベルであるためオフし、出力端
子ＶＯＵＴ１の負荷容量ＣＬ１をバイポーラトランジス
タＢＮ１のベース電極の電位よりベース・エミッタ間電
圧（〜０．８Ｖ）低い電圧である３．７Ｖまで高速に充
電する。したがって出力端子ＶＯＵＴ１はハイレベルに
なる。
【０１２９】またこのとき、入力端子ＶＩ１に与えられ
た信号がロウレベルであればＰＭＯＳトランジスタＭＰ
１がオンし、ＮＭＯＳトランジスタＭＮ１がオフしイン
バータ回路ＩＮＶ１の出力はハイレベルになる。インバ
ータ回路ＩＮＶ２の入力はハイレベルであるためＮＭＯ
ＳトランジスタＭＮ２はオンしＰＭＯＳトランジスタＭ
Ｐ２がオフしてＮＭＯＳトランジスタＭＮ５を介してＮ
ＰＮ型バイポーラトランジスタＢＮ１のベース電極とＰ
ＮＰ型バイポーラトランジスタＢＰ１のベース電極はロ
ウレベルになる。ＮＰＮ型バイポーラトランジスタＢＮ
１のベース電極はロウレベルであるためオフし、ＰＮＰ
型バイポーラトランジスタＢＰ１のベース電極はロウレ
ベルであるためオンし出力端子ＶＯＵＴ１の負荷容量し
たがって出力端子ＶＯＵＴ１はロウレベルになる。
【０１３０】図２８に示した非排他的論理和回路は、入
力端子ＶＩ１に与えられる信号と入力端子ＶＩ３に与え
られる信号がともにハイレベルかともにロウレベルのと
きにのみ出力がハイレベルになる非排他的論理和回路を
構成した例である。第１２実施例の論理回路においてプ
ルダウン側をＰＮＰ型バイポーラトランジスタＢＰ１で
構成したものである。
【０１３１】次に、この発明の第２９実施例による半導
体集積回路を図について説明する。図２９はこの発明の
第２９実施例による非排他的論理和回路の構成を示す回
路図である。図２９におけるドライブ回路は、ＮＰＮ型
バイポーラトランジスタＢＮ１とＰＮＰ型バイポーラト
ランジスタＢＰ２で構成されている。図２９に示した非
排他的論理和回路は、入力端子ＶＩ１に与えられる信号
と入力端子ＶＩ３に与えられる信号がともにハイレベル
かともにロウレベルのときにのみ出力がハイレベルにな
る非排他的論理和回路である。パストランジスタ回路Ｐ
Ｔ１１は１つのインバータ回路ＩＮＶ２を備えている。
出力端子ＶＯＵＴ１の負荷容量ＣＬ１を充放電するのは
ＮＰＮ型バイポーラトランジスタＢＮ１とＰＮＰ型バイ
ポーラトランジスタＢＰ２である。
【０１３２】次に、この発明の第３０実施例による半導
体集積回路を図について説明する。図３０はこの発明の
第３０実施例による非排他的論理和回路の構成を示す回
路図である。図３０におけるドライブ回路は、ＮＰＮ型
バイポーラトランジスタＢＮ１，ＢＮ２で構成されてい
る。図３０に示した非排他的論理和回路は、入力端子Ｖ
Ｉ１に与えられる信号と入力端子ＶＩ３に与えられる信
号がともにハイレベルかともにロウレベルのときにのみ
出力がハイレベルになる非排他的論理和回路である。パ
ストランジスタ回路ＰＴ１１及びパストランジスタ回路
ＰＴ１２それぞれ、１つのインバータ回路ＩＮＶ２，Ｉ
ＮＶ３を備えている。出力端子ＶＯＵＴ１の負荷容量Ｃ
Ｌ１を充放電するのはＮＰＮ型バイポーラトランジスタ
ＢＮ１，ＢＮ２である。
【０１３３】次に、この発明の第３１実施例による半導
体集積回路を図について説明する。図３１はこの発明の
第３１実施例による非排他的論理和回路の構成を示す回
路図である。図３１は、第２８実施例による非排他的論
理和回路のＰＮＰ型バイポーラトランジスタにＮＭＯＳ
トランジスタを接続した場合を示す。ＰＮＰ型バイポー
ラトランジスタＢＰ１がオンしている状態ではエミッタ
電極の電圧はベース電極より〜０．８Ｖ低い電圧に固定
される。第３１実施例による非排他的論理和回路では、
エミッタ電極の電圧がベース電極の電圧と同じになるよ
うにゲート電極が第１の電源ＶＤＤに接続されたＮＭＯ
ＳトランジスタＭＮ１７をＰＮＰ型バイポーラトランジ
スタＢＰ１のベース電極とエミッタ電極に接続した。
【０１３４】次に、この発明の第３２実施例による半導
体集積回路を図について説明する。図３２はこの発明の
第３２実施例による非排他的論理和回路の構成を示す回
路図である。図３２において、ＭＰ１，ＭＰ２，ＭＰ１
８はＰＭＯＳトランジスタ、ＭＮ１，ＭＮ２，ＭＮ５，
ＭＮ６，ＭＮ１８はＮＭＯＳトランジスタ、ＢＮ１は第
１のＮＰＮ型バイポーラトランジスタ、ＢＮ２は第２の
ＮＰＮ型バイポーラトランジスタ、ＶＩ１は第１の入力
端子、ＶＩ３は第３の入力端子、ＶＩ４は第４の入力端
子、ＶＯＵＴ１は第１の出力端子を示す。ＶＤＤは第１
の電源で５．０Ｖ、ＧＮＤは第２の電源で０Ｖを示す。
ＣＬ１は第１の負荷容量を示す。ここでＰＭＯＳトラン
ジスタＭＰ１とＮＭＯＳトランジスタＭＮ１は第１のイ
ンバータ回路ＩＮＶ１を、ＰＭＯＳトランジスタＭＰ２
とＮＭＯＳトランジスタＭＮ２は第２のインバータ回路
ＩＮＶ２を構成しており、入力端子ＶＩ１に入力される
信号のバッファ回路として働く。ＮＭＯＳトランジスタ
ＭＮ５，ＭＮ６でパストランジスタ回路ＰＴ３を構成し
ている。
【０１３５】次に図３２の動作について説明する。ハイ
レベルの信号は５．０Ｖの電圧を、ロウレベルの信号は
０Ｖの電圧を与えるものとし、ハイレベルの論理とロウ
レベルの論理のしきい値を２．５Ｖとする。また第４の
入力端子ＶＩ４には第３の入力端子ＶＩ３に与える信号
の反転信号を与えるものとする。ＰＭＯＳトランジスタ
ＭＰ１，ＭＰ２，ＭＰ１８はしきい値電圧を−０．５Ｖ
とし、ソース電極に比べてゲート電極の電圧が０．５Ｖ
より低ければオンするものとする。またＮＭＯＳトラン
ジスタＭＮ１，ＭＮ２，ＭＮ５，ＭＮ６，ＭＮ１８はし
きい値電圧を０．５Ｖとし、ソース電極に比べてゲート
電極の電圧が０．５Ｖより高ければオンするものとす
る。ＮＰＮ型バイポーラトランジスタＢＮ１，ＢＮ２は
ベース電極の電圧がエミッタ電極の電圧より０．８Ｖ以
上高ければオンするものとする。
【０１３６】第３の入力端子ＶＩ３にロウレベルの信号
を与えたとき、ＮＭＯＳトランジスタＭＮ５はオフし、
第４の入力端子ＶＩ４にはハイレベルの信号が与えるた
めＮＭＯＳトランジスタＭＮ６はオンする。このとき入
力端子ＶＩ１に与えられた信号がハイレベルであれば、
ＰＭＯＳトランジスタＭＰ１がオフし、ＮＭＯＳトラン
ジスタＭＮ１がオンし、インバータ回路ＩＮＶ１の出力
はロウレベルになり、ＮＭＯＳトランジスタＭＮ６を介
してＮＰＮ型バイポーラトランジスタＢＮ１のベース電
極はロウレベルになる。またＰＭＯＳトランジスタＭＰ
１８がオンし、ＮＭＯＳトランジスタＭＮ１８がオフし
てＮＰＮ型バイポーラトランジスタＢＮ２はオンする。
ＮＰＮ型バイポーラトランジスタＢＮ１のベース電極は
ロウレベルであるためオフし、出力端子ＶＯＵＴ１の負
荷容量ＣＬ１は０Ｖまで高速に放電される。したがって
出力端子ＶＯＵＴ１はロウレベルになる。
【０１３７】またこのとき、入力端子ＶＩ１に与えられ
た信号がロウレベルであれば、ＰＭＯＳトランジスタＭ
Ｐ１がオンし、ＮＭＯＳトランジスタＭＮ１がオフし、
インバータ回路ＩＮＶ１の出力はハイレベルになり、Ｎ
ＭＯＳトランジスタＭＮ６を介してＮＰＮ型バイポーラ
トランジスタＢＮ１のベース電極は４．５Ｖになる。ま
たＰＭＯＳトランジスタＭＰ１８がオフし、ＮＭＯＳト
ランジスタＭＮ１８がオンしてＮＰＮ型バイポーラトラ
ンジスタＢＮ２はオフする。ＮＰＮ型バイポーラトラン
ジスタＢＮ１のベース電極は４．５Ｖであるためオン
し、出力端子ＶＯＵＴ１の負荷容量ＣＬ１を３．７Ｖま
で高速に充電する。
【０１３８】第３の入力端子ＶＩ３にハイレベルの信号
を与えたとき、ＮＭＯＳトランジスタＭＮ５はオンし、
第４の入力端子ＶＩ４にはロウレベルの信号が与えられ
るためＮＭＯＳトランジスタＭＮ６はオフする。このと
き入力端子ＶＩ１に与えられた信号がハイレベルであれ
ば、ＰＭＯＳトランジスタＭＰ１がオフし、ＮＭＯＳト
ランジスタＭＮ１がオンし、インバータ回路ＩＮＶ１の
出力はロウレベルになる。インバータ回路ＩＮＶ２の入
力はロウレベルであるため、ＮＭＯＳトランジスタＭＮ
２はオフし、ＰＭＯＳトランジスタＭＰ２がオンしてＮ
ＭＯＳトランジスタＭＮ５を介してＮＰＮ型バイポーラ
トランジスタＢＮ１のベース電極とは電源ＶＤＤ（５．
０Ｖ）よりＮＭＯＳトランジスタＭＮ５のしきい値電圧
である０．５Ｖ低い４．５Ｖの電圧になる。またＮＭＯ
ＳトランジスタＭＮ１８はオンし、ＰＭＯＳトランジス
タＭＰ１８がオフしてＮＰＮ型バイポーラトランジスタ
ＢＮ２はオフする。ＮＰＮ型バイポーラトランジスタＢ
Ｎ１のベース電極はハイレベルであるためオンし、出力
端子ＶＯＵＴ１の負荷容量ＣＬ１をバイポーラトランジ
スタＢＮ１のベース電極の電位よりベース・エミッタ間
電圧（〜０．８Ｖ）低い電圧である３．７Ｖまで高速に
充電する。したがって出力端子ＶＯＵＴ１はハイレベル
になる。
【０１３９】またこのとき、入力端子ＶＩ１に与えられ
た信号がロウレベルであればＰＭＯＳトランジスタＭＰ
１がオンし、ＮＭＯＳトランジスタＭＮ１がオフし、イ
ンバータ回路ＩＮＶ１の出力はハイレベルになる。イン
バータ回路ＩＮＶ２の入力はハイレベルであるため、Ｎ
ＭＯＳトランジスタＭＮ２はオンし、ＰＭＯＳトランジ
スタＭＰ２がオフして、ＮＭＯＳトランジスタＭＮ５を
介してＮＰＮ型バイポーラトランジスタＢＮ１のベース
電極はロウレベルになる。またＮＭＯＳトランジスタＭ
Ｎ１８はオフし、ＰＭＯＳトランジスタＭＰ１８がオン
してＮＰＮ型バイポーラトランジスタＢＮ２はオンす
る。ＮＰＮ型バイポーラトランジスタＢＮ１のベース電
極はロウレベルであるためオフし、出力端子ＶＯＵＴ１
の負荷容量ＣＬ１は０Ｖまで高速に放電される。したが
って出力端子ＶＯＵＴ１はロウレベルになる。
【０１４０】図３２に示した非排他的論理和回路は入力
端子ＶＩ１に与えられる信号と入力端子ＶＩ３に与えら
れる信号がともにハイレベルかともにロウレベルのとき
にのみ出力がハイレベルになる非排他的論理和回路であ
る。そして、プルアップ、プルダウンともにＮＰＮ型バ
イポーラトランジスタＢＮ１，ＢＮ２を用いて駆動す
る。
【０１４１】次に、この発明の第３３実施例による半導
体集積回路を図について説明する。図３３はこの発明の
第３３実施例による非排他的論理和回路の構成を示す回
路図である。図３３において、ＭＰ１８はＰＭＯＳトラ
ンジスタ、ＭＮ１８はＮＭＯＳトランジスタ、ＢＰ１，
ＢＰ２とはＰＮＰ型バイポーラトランジスタであり、そ
の他の図３２と同一符号は図３２と同一もしくは相当す
る部分を示す。ここでＰＭＯＳトランジスタＭＰ１８と
ＮＭＯＳトランジスタＭＮ１８はインバータ回路ＩＮＶ
８を構成しており、このインバータ回路ＩＮＶ８とＰＮ
Ｐ型バイポーラトランジスタＢＰ１，ＢＰ２でドライブ
回路を構成している。ドライブ回路の入力端であるＰＮ
Ｐ型バイポーラトランジスタＢＰ２のベース電極及びイ
ンバータ回路ＩＮＶ８の入力端にハイレベルの信号が入
力されると、ＰＮＰ型バイポーラトランジスタＢＰ１の
ベース電極はロウレベルになり、ＰＮＰ型バイポーラト
ランジスタＢＰ１はオンして、負荷容量ＣＬ１は電源電
圧５．０Ｖまで高速に充電され、出力端子ＶＯＵＴ１は
ハイレベルになる。ドライブ回路の入力端であるＰＮＰ
型バイポーラトランジスタＢＰ２のベース電極及びイン
バータ回路ＩＮＶ８の入力端にロウレベルの信号が入力
されると、ＰＮＰ型バイポーラトランジスタＢＰ２のベ
ース電圧はロウレベルになり、ＰＮＰ型バイポーラトラ
ンジスタＢＰ２はオンして負荷容量ＣＬ１はＰＮＰ型バ
イポーラトランジスタＢＰ２のベース電位にベース・エ
ミッタ間電圧を加えたレベルまで高速に放電され、出力
端子ＶＯＵＴ１はロウレベルになる。その他の動作は図
３２に示した非排他的論理和回路と同様である。
【０１４２】
【発明の効果】以上のように請求項１記載の発明の半導
体装置によれば、異なる入力信号を入力する複数の入力
端子と、制御信号を入力する少なくとも一つの制御端子
と、対応する入力端子に一方電極を接続し、対応する制
御端子に制御電極を接続した複数の絶縁ゲート型トラン
ジスタを有し、制御端子に入力される制御信号に応じ
て、複数の入力端子から入力された複数の入力信号のい
ずれか一つを選択的に出力するパストランジスタ回路
と、パストランジスタ回路の出力に応じた出力信号を導
出するための出力端子と、複数の絶縁ゲート型トランジ
スタの全ての他方電極に制御電極を直接接続し、所定電
位に一方電極を接続し、出力端子に他方電極を接続した
バイポーラトランジスタとを有するドライブ回路とを備
えて構成されているので、パストランジスタ回路の入力
端子に入力された複数の入力信号のうち、制御信号によ
って選択された入力信号に応じて、バイポーラトランジ
スタの大きな駆動力により短時間で出力端子を所定の電
位にすることができ、高速に動作する論理回路を得るこ
とができるという効果がある。
【０１４３】請求項２記載の発明の半導体集積回路によ
れば、ドライブ回路は、出力端子にドレイン電極を接続
し、所定の電位と異なる他の電位にソース電極を接続
し、絶縁ゲート型トランジスタの他方電極から出力され
る信号の反転論理をゲート電極に入力するＮＭＯＳトラ
ンジスタを備え、ドライブ回路が有するバイポーラトラ
ンジスタは、所定の電位にコレクタ電極を接続し、絶縁
ゲート型トランジスタの他方電極にベース電極を直接接
続し、出力端子にエミッタ電極を接続したＮＰＮ型バイ
ポーラトランジスタを含むことを特徴とするので、パス
トランジスタ回路の入力端子に入力された入力信号に応
じて、バイポーラトランジスタの大きな駆動力により短
時間で出力端子を所定の電位もしくは他の電位にするこ
とができ、高速に動作する論理回路を得ることができる
という効果がある。
【０１４４】請求項３記載の発明の半導体集積回路によ
れば、ドライブ回路は、バイポーラトランジスタを複数
備え、複数のバイポーラトランジスタは、第１の電位に
コレクタ電極を接続し、絶縁ゲート型トランジスタの他
方電極にベース電極を接続し、出力端子にエミッタ電極
を接続した少なくとも一つのＮＰＮ型バイポーラトラン
ジスタと、第２の電位にコレクタ電極を接続し、複数の
絶縁ゲート型トランジスタの他方電極にベース電極を接
続し、出力端子にエミッタ電極を接続した少なくとも一
つのＰＮＰ型バイポーラトランジスタとを備えているの
で、パストランジスタ回路の入力端子に入力された入力
信号に応じて、バイポーラトランジスタの大きな駆動力
により短時間で出力端子を第１の電位もしくは第２の電
位にすることができ、高速に動作する論理回路を得るこ
とができるという効果がある。
【０１４５】請求項４記載の発明の半導体集積回路によ
れば、ドライブ回路は、絶縁ゲート型トランジスタの他
方電極に入力端を接続したインバータと、インバータの
出力端に制御電極を接続し、出力端子に一方電極を接続
し、所定の電位と異なる他の電位に他方電極を接続し
た、バイポーラトランジスタと同一導電型の他のバイポ
ーラトランジスタとをさらに備えて構成されているの
で、パストランジスタ回路の入力端子に入力された入力
信号に応じて、バイポーラトランジスタ及び他のバイポ
ーラトランジスタの大きな駆動力により短時間で出力端
子を所定の電位もしくは他の電位にすることができ、高
速に動作する論理回路を得ることができるという効果が
ある。
【０１４６】請求項５記載の発明の半導体集積回路によ
れば、他の出力端子と、パストランジスタ回路の出力信
号と異なる論理の信号を制御電極に入力し、所定の電位
に一方電極を接続し、他の出力端子に他方電極を接続し
たバイポーラトランジスタとを有し、入力した前記信号
に応じドライブ回路とは異なる論理の出力信号を出力す
る他のドライブ回路を備えて構成されているので、パス
トランジスタ回路の入力端子に入力された入力信号に応
じて、バイポーラトランジスタの大きな駆動力により短
時間で複数のドライブ回路の複数の出力端子を所定の電
位にすることができ、高速に動作する論理回路を得るこ
とができるという効果がある。
【０１４７】請求項６記載の発明の半導体集積回路によ
れば、ドライブ回路は、所定の電位に一方電極を接続
し、バイポーラトランジスタの制御電極に他方電極を接
続し、バイポーラトランジスタのターンオン時にターン
オンしてバイポーラトランジスタの制御電極を所定の電
位にする絶縁ゲート型トランジスタを備えて構成されて
いるので、パストランジスタ回路の絶縁ゲート型トラン
ジスタにより生じる閾値電圧の影響を防止して、パスト
ランジスタ回路の入力端子に入力された入力信号に応じ
て、バイポーラトランジスタの大きな駆動力により短時
間で出力端子を所定の電位にすることができ、高速に動
作する論理回路を得ることができるという効果がある。
【０１４８】請求項７記載の発明の半導体集積回路によ
れば、ドライブ回路は、所定の電位とは異なる他の電位
に一方電極を接続し、バイポーラトランジスタの制御電
極に他方電極を接続し、バイポーラトランジスタをター
ンオフ時にターンオンし、バイポーラトランジスタの制
御電極を他の電位にする絶縁ゲート型トランジスタを備
えて構成されているので、パストランジスタ回路の絶縁
ゲート型トランジスタにより生じる閾値電圧の影響を防
止して、パストランジスタ回路の入力端子に入力された
入力信号に応じて、バイポーラトランジスタの大きな駆
動力により短時間で出力端子を所定の電位にすることが
でき、高速に動作する論理回路を得ることができるとい
う効果がある。
【０１４９】請求項８記載の発明の半導体集積回路によ
れば、ドライブ回路は、バイポーラトランジスタの制御
電極に一方電極を接続し、所定の電位に制御電極を接続
し、バイポーラトランジスタの他方電極に他方電極を接
続した絶縁ゲート型トランジスタを備えて構成されてい
るので、バイポーラトランジスタのベース・エミッタ間
電圧の影響を取り除いて、パストランジスタ回路の入力
端子に入力された入力信号に応じて、バイポーラトラン
ジスタの大きな駆動力により短時間で出力端子を所定の
電位にすることができ、高速に動作する論理回路を得る
ことができるという効果がある。
【０１５０】請求項９記載の発明の半導体集積回路によ
れば、ドライブ回路は、バイポーラトランジスタの制御
電極に一方端を接続し、バイポーラトランジスタの他方
電極に他方端を接続した電圧降下手段を備えて構成され
ているので、バイポーラトランジスタのベース・エミッ
タ間電圧の影響を取り除いて、パストランジスタ回路の
入力端子に入力された入力信号に応じて、バイポーラト
ランジスタの大きな駆動力により短時間で出力端子を所
定の電位にすることができ、高速に動作する論理回路を
得ることができるという効果がある。
【図面の簡単な説明】
【図１】この発明の第１実施例による２入力セレクタ回
路を示す回路図である。
【図２】この発明の第２実施例による２入力セレクタ回
路を示す回路図である。
【図３】この発明の第３実施例による２入力セレクタ回
路を示す回路図である。
【図４】この発明の第４実施例による３入力セレクタ回
路を示す回路図である。
【図５】この発明の第５実施例による２入力セレクタ回
路を示す回路図である。
【図６】この発明の第６実施例による２入力セレクタ回
路を示す回路図である。
【図７】この発明の第７実施例による２入力セレクタ回
路を示す回路図である。
【図８】この発明の第８実施例による２入力セレクタ回
路を示す回路図である。
【図９】この発明の第９実施例による２入力セレクタ回
路を示す回路図である。
【図１０】この発明の第１０実施例による非排他的論理
和回路を示す回路図である。
【図１１】この発明の第１１実施例による非排他的論理
和回路を示す回路図である。
【図１２】この発明の第１２実施例による非排他的論理
和回路を示す回路図である。
【図１３】この発明の第１３実施例による２入力セレク
タ回路を示す回路図である。
【図１４】この発明の第１４実施例による２入力セレク
タ回路を示す回路図である。
【図１５】この発明の第１５実施例による２入力セレク
タ回路を示す回路図である。
【図１６】この発明の第１６実施例による２入力セレク
タ回路を示す回路図である。
【図１７】この発明の第１７実施例による２入力セレク
タ回路を示す回路図である。
【図１８】この発明の第１８実施例による２入力セレク
タ回路を示す回路図である。
【図１９】この発明の第１９実施例による２入力セレク
タ回路を示す回路図である。
【図２０】この発明の第２０実施例による２入力セレク
タ回路を示す回路図である。
【図２１】この発明の第２１実施例による２入力セレク
タ回路を示す回路図である。
【図２２】この発明の第２２実施例による２入力セレク
タ回路を示す回路図である。
【図２３】この発明の第２３実施例による２入力セレク
タ回路を示す回路図である。
【図２４】この発明の第２４実施例による２入力セレク
タ回路を示す回路図である。
【図２５】この発明の第２５実施例による２入力セレク
タ回路を示す回路図である。
【図２６】この発明の第２６実施例による２入力セレク
タ回路を示す回路図である。
【図２７】この発明の第２７実施例による２入力セレク
タ回路を示す回路図である。
【図２８】この発明の第２８実施例による非排他的論理
和回路を示す回路図である。
【図２９】この発明の第２９実施例による非排他的論理
和回路を示す回路図である。
【図３０】この発明の第３０実施例による非排他的論理
和回路を示す回路図である。
【図３１】この発明の第３１実施例による非排他的論理
和回路を示す回路図である。
【図３２】この発明の第３２実施例による非排他的論理
和回路を示す回路図である。
【図３３】この発明の第３３実施例による非排他的論理
和回路を示す回路図である。
【図３４】従来の２入力セレクタ回路を示す回路図であ
る。
【符号の説明】 ＭＰ１〜ＭＰ２０ ＰＭＯＳトランジスタ ＭＮ１〜ＭＮ１９ ＮＭＯＳトランジスタ ＢＮ１，ＢＮ２ ＮＰＮ型バイポーラトランジスタ ＢＰ１，ＢＰ２ ＰＮＰ型バイポーラトランジスタ Ｒ１ 抵抗 ＩＮＶ１〜ＩＮＶ８ インバータ回路 ＶＩ１〜ＶＩ８ 入力端子 ＶＯＵＴ１，ＶＯＵＴ２ 出力端子 ＶＤＤ 第１の電源電位 ＧＮＤ 第２の電源電位 ＣＬ１，ＣＬ２ 負荷容量
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正内容】
【図１】
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図１４
【補正方法】変更
【補正内容】
【図１４】
【手続補正４】
【補正対象書類名】図面
【補正対象項目名】図３０
【補正方法】変更
【補正内容】
【図３０】

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 入力信号を入力する入力端子と、制御信
    号を入力する制御端子と、前記入力端子に一方電極を接
    続し、前記制御端子に制御電極を接続した絶縁ゲート型
    トランジスタとを有し、前記入力端子から入力された前
    記入力信号を前記制御信号に応じて処理するパストラン
    ジスタ回路と、 前記パストランジスタ回路の出力信号に応じた信号を導
    出するための出力端子と、前記絶縁ゲート型トランジス
    タの他方電極に制御電極を直接接続し、所定の電位に一
    方電極を接続し、前記出力端子に他方電極を接続したバ
    イポーラトランジスタとを有するドライブ回路と、 を備えた半導体集積回路。
  2. 【請求項２】 前記パストランジスタ回路は、前記入力
    端子及び前記絶縁ゲート型トランジスタを複数備え、 前記パストランジスタ回路が、前記制御端子から入力さ
    れる制御信号に応じて、複数の前記入力端子から入力さ
    れた複数の入力信号のいずれかを選択的に出力する請求
    項１記載の半導体集積回路。
  3. 【請求項３】 前記ドライブ回路は、 前記出力端子にドレイン電極を接続し、前記所定の電位
    と異なる他の電位にソース電極を接続し、前記絶縁ゲー
    ト型トランジスタの他方電極から出力される信号の反転
    論理をベース電極に入力するＮＭＯＳトランジスタをさ
    らに備え、 前記ドライブ回路が有する前記バイポーラトランジスタ
    は、前記所定の電位にコレクタ電極を接続し、前記絶縁
    ゲート型トランジスタの他方電極にベース電極を直接接
    続し、前記出力端子にエミッタ電極を接続したＮＰＮ型
    バイポーラトランジスタである請求項１記載の半導体集
    積回路。
  4. 【請求項４】 前記ドライブ回路は、前記バイポーラト
    ランジスタを複数備え、 複数の前記バイポーラトランジスタは、第１の電位にコ
    レクタ電極を接続し、前記絶縁型トランジスタの他方電
    極にベース電極を接続し、前記出力端子にエミッタ電極
    を接続した少なくとも一つのＮＰＮ型バイポーラトラン
    ジスタと、前記第１の電位より低い第２の電位にコレク
    タ電極を接続し、前記絶縁型トランジスタの他方電極に
    ベース電極を接続し、前記出力端子にエミッタ電極を接
    続した少なくとも一つのＰＮＰ型バイポーラトランジス
    タとを含む請求項１記載の半導体集積回路。
  5. 【請求項５】 前記ドライブ回路は、 前記絶縁ゲート型トランジスタの前記他方電極に入力端
    を接続したインバータと、 前記インバータの出力端に制御電極を接続し、前記出力
    端子に一方電極を接続し、前記所定の電位と異なる他の
    電位に他方電極を接続した、前記バイポーラトランジス
    タと同一導電型の他のバイポーラトランジスタと、 をさらに備えた請求項１記載の半導体集積回路。
  6. 【請求項６】 前記パストランジスタ回路の出力信号と
    異なる論理レベルの信号を制御電極に入力し、前記所定
    の電位に一方電極を接続し、前記出力端子に他方電極を
    接続したバイポーラトランジスタと、出力端子とを有
    し、入力した前記信号に応じて前記ドライブ回路とは異
    なる論理レベルの出力信号を出力する他のドライブ回路
    をさらに備えた請求項１記載の半導体集積回路。
  7. 【請求項７】 前記ドライブ回路は、 前記所定の電位に一方電極を接続し、前記バイポーラト
    ランジスタの制御電極に他方電極を接続し、前記バイポ
    ーラトランジスタのターンオン時にターンオンして前記
    バイポーラトランジスタの前記制御電極を前記所定の電
    位にする絶縁ゲート型トランジスタをさらに備えた請求
    項１記載の半導体集積回路。
  8. 【請求項８】 前記ドライブ回路は、 前記所定の電位とは異なる他の電位に一方電極を接続
    し、前記バイポーラトランジスタの制御電極に他方電極
    を接続し、前記バイポーラトランジスタのターンオフ時
    にターンオンし、前記バイポーラトランジスタの前記制
    御電極を前記他の電位にする絶縁ゲート型トランジスタ
    をさらに備えた請求項１記載の半導体集積回路。
  9. 【請求項９】 前記ドライブ回路は、 前記バイポーラトランジスタの前記制御電極に一方電極
    を接続し、前記所定の電位に制御電極を接続し、前記バ
    イポーラトランジスタの前記他方電極に他方電極を接続
    した絶縁ゲート型トランジスタをさらに備えた請求項１
    記載の半導体集積回路。
  10. 【請求項１０】 前記ドライブ回路は、 前記バイポーラトランジスタの前記制御電極に一方端を
    接続し、前記バイポーラトランジスタの前記他方電極に
    他方端を接続した電圧降下手段をさらに備えた請求項１
    記載の半導体集積回路。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5614844A (en) * 1994-01-27 1997-03-25 Dyna Logic Corporation High speed programmable logic architecture
US5742179A (en) * 1994-01-27 1998-04-21 Dyna Logic Corporation High speed programmable logic architecture
US5650733A (en) * 1995-10-24 1997-07-22 International Business Machines Corporation Dynamic CMOS circuits with noise immunity
US6246259B1 (en) 1998-02-23 2001-06-12 Xilinx, Inc. High-speed programmable logic architecture having active CMOS device drivers

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IT1201859B (it) * 1986-12-10 1989-02-02 Sgs Microelettronica Spa Circuito logico cmos
JPH0716158B2 (ja) * 1988-05-13 1995-02-22 日本電気株式会社 出力回路およびそれを用いた論理回路
DE3824694A1 (de) * 1988-07-20 1990-02-01 Fraunhofer Ges Forschung Halbleiterschaltung fuer schnelle schaltvorgaenge
EP0435389B1 (en) * 1989-12-28 1997-03-12 Koninklijke Philips Electronics N.V. Differential input, differential output BICMOS multiplexers and logic gates and an adder utilizing the same
US5155387A (en) * 1989-12-28 1992-10-13 North American Philips Corp. Circuit suitable for differential multiplexers and logic gates utilizing bipolar and field-effect transistors
US5055716A (en) * 1990-05-15 1991-10-08 Siarc Basic cell for bicmos gate array
US5107142A (en) * 1990-10-29 1992-04-21 Sun Microsystems, Inc. Apparatus for minimizing the reverse bias breakdown of emitter base junction of an output transistor in a tristate bicmos driver circuit
US5243237A (en) * 1992-01-22 1993-09-07 Samsung Semiconductor, Inc. Noninverting bi-cmos gates with propagation delays of a single bi-cmos inverter

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DE4321609A1 (de) 1994-01-13

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