DE4321609C2 - Integrierte Halbleiterschaltung - Google Patents

Integrierte Halbleiterschaltung

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Description

Die vorliegende Erfindung bezieht sich auf eine integrierte Halbleiterschaltung, bei der vorzugsweise BiCMOS-Methoden zur Herstel­ lung eines MOS-Transistors und eines bipolaren Transistors auf demselben Chip, eingesetzt werden, und insbesondere auf eine logische integrierte Halbleiterschaltung, die für Hochgeschwindig­ keitsbetrieb bzw. hohe Arbeitsgeschwindigkeit geeignet ist.
In Fig. 31 ist eine nicht zum Stand der Technik rechnende Wählschaltung zur Erläuterung von Vorüberlegungen der Erfindung gezeigt. In Fig. 31 bezeichnen MP1 bis MP6 PMOS-Transistoren, MN1 bis MN6 bezeichnen NMOS-Transistoren, VI1 bezeichnet einen ersten Eingangsanschluß, VI2 bezeichnet einen zweiten Ein­ gangsanschluß, VI3 bezeichnet einen dritten Eingangsan­ schluß, VI4 bezeichnet einen vierten Eingangsanschluß, VOUT1 bezeichnet einen ersten Ausgangsanschluß, VDD be­ zeichnet eine erste Spannungsversorgung von 5,0 V; GND be­ zeichnet eine zweite Spannungsversorgung mit 0 V und CL1 bezeichnet eine erste Lastkapazität. Die Transistoren MP1 und MN1 bilden eine erste Invertiererschal­ tung INV1, während die Transistoren MP2 und MN2 eine zweite Invertiererschaltung INV2 bilden. Die erste und die zweite Invertierschaltung INV1 und INV2 dienen als Pufferschaltung für ein an den Eingangsanschluß VI1 ange­ legtes Signal. In gleicher Weise bilden die Transistoren MP3 und MN3 eine dritte Invertiererschaltung INV3, während die Transistoren MP4 und MN4 eine vierte Invertiererschaltung INV4 bilden. Die dritte und die vierte Invertierschaltung INV3 und INV4 dienen als Pufferschaltung für ein an den Eingangsanschluß VI2 ange­ legtes Signal. Die PMOS-Transistoren MP5, MP6 und die NMOS- Transistoren MN5, MN6 bilden eine Transistor-Durchlaßschal­ tung PT1.
Im folgenden wird der Betrieb der Wählschaltung gemäß Fig. 31 beschrieben. Ein Signal mit hohem Pegel stellt eine Spannung von 5,0 V bereit, während ein Signal niedrigen Pe­ gels eine Spannung von 0 V bereitstellt. Eine zwischen dem hohen und dem niedrigen logischen Pegel liegende Schwelle liegt bei 2,5 V. Ein durch Invertierung ei­ nes an den dritten Eingangsanschluß VI3 anzulegenden Si­ gnals gewonnenes Signal wird an den vierten Eingangsan­ schluß VI4 angelegt. Der PMOS-Transistor, der eine Schwel­ lenspannung von -0,5 V besitzt, schaltet durch, wenn die Spannung an seiner Gate-Elektrode um 0,5 V oder mehr niedriger ist als diejenige an seiner Source-Elektrode. Der NMOS-Transistor, der eine Schwellenspannung von 0,5 V besitzt, schaltet durch, wenn die Spannung an seiner Gate- Elektrode um 0,5 V oder mehr größer ist als diejenige an seiner Source-Elektrode.
Wenn ein Signal niedrigen Pegels an den dritten Eingangsan­ schluß VI3 angelegt wird, schaltet der NMOS-Transistor MN5 ab und der PMOS-Transistor MP5 wird abgeschaltet, da ein Signal hohen Pegels an den vierten Eingangsanschluß VI4 an­ gelegt wird. Demgegenüber schalten der PMOS-Transistor MP6 und der NMOS-Transistor MN6 ein. Gleichzeitig schalten, falls ein Signal hohen Pegels an den Eingangsanschluß VI2 angelegt wird, der PMOS-Transistor MP3 ab und der NMOS- Transistor MN3 ein, so daß die Invertiererschaltung INV3 ein Signal niedrigen Pegels abgibt. Da der Eingang der In­ vertiererschaltung INV4 auf niedrigem Pegel liegt, schaltet der NMOS-Transistor MN4 ab und der PMOS-Transistor MP4 ist durchgeschaltet, so daß die Lastkapazität CL1 am Ausgangsanschluß VOUT1 über den PMOS-Transistor MP6 und den NMOS-Transistor MN6 auf die Versorgungsspannung VDD (0,5 V) aufgeladen wird. Somit liegt der Ausgangsanschluß VOUT1 auf hohem Pegel. Falls ein Signal niedrigen Pegels an den Ein­ gangsanschluß VI2 angelegt wird, ist der PMOS-Transistor MP3 eingeschaltet und der NMOS-Transistor MN3 abgeschaltet, so daß die Invertiererschaltung INV3 ein Signal hohen Pe­ gels abgibt. Da der Eingang der Invertiererschaltung INV4 auf hohem Pegel liegt, ist der NMOS-Transistor MN4 einge­ schaltet und der PMOS-Transistor MP4 abgeschaltet, so daß die Lastkapazität CL1 am Ausgangsanschluß VOUT1 über den PMOS-Transistor MP6 und den NMOS-Transistor MN6 auf Masse­ potential (Spannung GND = 0V) entladen wird. Damit liegt der Ausgangsanschluß VOUT1 auf niedrigen Pegel.
Wenn ein Signal hohen Pegels an den dritten Eingangsan­ schluß VI3 angelegt wird, schaltet der NMOS-Transistor NN5 durch und auch der PMOS-Transistor MP5 schaltet durch, da ein Signal niedrigen Pegels an den vierten Eingangsanschluß VI4 angelegt wird, während der PMOS-Transistor MP6 und der NMOS-Transistor MN6 abschalten. Gleichzeitig schalten, falls ein Signal hohen Pegels an den Eingangsanschluß VI1 angelegt wird, der PMOS-Transistor MP1 ab und der NMOS- Transistor MN1 durch, so daß die Invertiererschaltung INV1 ein Signal niedrigen Pegels abgibt. Da der Eingang der In­ vertiererschaltung INV2 auf niedrigem Pegel liegt, schaltet der NMOS-Transistor MN2 ab und der PMOS-Transistor MP2 durch, so daß die Lastkapazität CL1 am Ausgangsanschluß VOUT1 über den PMOS-Transistor MP5 auf die Versorgungsspan­ nung VDD (5,0 V) aufgeladen wird. Folglich befindet sich der Ausgangsanschluß VOUT1 auf hohem Pegel. Falls ein Si­ gnal niedrigen Pegels an den Eingangsanschluß VI1 angelegt wird, schaltet der PMOS-Transistor MP1 durch und der NMOS- Transistor MN1 ab, so daß die Invertiererschaltung INV1 ein Signal hohen Pegels abgibt. Da der Eingang der Invertierer­ schaltung INV2 auf hohem Pegel liegt, schaltet der NMOS- Transistor MN2 durch und der PMOS-Transistor MP2 wird abge­ schaltet, so daß die Lastkapazität CL1 am Ausgangsanschluß VOUT1 über den PMOS-Transistor MP5 und den NMOS-Transistor MN5 auf Massepotential GND (0 V) entladen wird. Somit wird der Ausgangsanschluß VOUT1 auf niedrigen Pegel gelegt.
Die Schaltung gemäß Fig. 31 ist eine Wählschaltung zur Wahl zwischen zwei Eingängen, die auf ein an den dritten Eingangsanschluß VI3 angelegtes Signal anspricht und selektiv entweder das an den Eingangsanschluß VI1 angelegte Signal oder das an den Eingangsanschluß VI2 angelegte Signal ab­ gibt. Transistoren, die auf das an die Gate-Elektrode ange­ legte Signal zum Durchlassen oder Sperren des an die Sour­ ce-Elektrode (oder Drain-Elektrode) angelegten Signals an­ sprechen, wie etwa die PMOS-Transistoren MP5, MP6 und die NMOS-Transistoren MN5, MN6, werden als Weiterleitungs- bzw. Durchlaßtransistoren bezeichnet.
Bei dieser integrierten Halbleiterschaltung mit dem vorstehend beschriebenen Aufbau lädt und entlädt die Invertiererschaltung INV2 oder IN4 die Lastkapazität CL1 über die Durchlaß-Transistorschaltung PT1 zur Bestimmung des logischen Pegels des Signals am Ausgangsanschluß VOUT1. Der Durchschalt-Widerstandswert der Invertiererschaltung INV2 oder INV4 und der Durchschalt-Widerstand der Durchlaß- Transistoren MP5, MP6, MN5, MN6, die die Durchlaß- Transistorschaltung PT1 bilden, sind in Reihe zwischen die erste Versorgungsspannung VDD oder die zweite Versorgungsspannung GND und den Ausgangsanschluß VOUT1 geschaltet. Hierdurch wird ein großer Widerstandswert des Lade- und Entladepfads für die Lastkapazität CL1 hervorgerufen, so daß es als Folge hiervon lange Zeit zur Bestimmung bzw. zum Erreichen des logischen Pegels des Signals am Ausgangsanschluß VOUT1 erfordert.
In: Neil H. E. Weste, Kamran Eshraghian "Principles of CMOS VLSI Design", S. 202, sind CMOS-Halbleiterschaltungen gezeigt, die als Übertragungsgates dienen und durch ein Schaltsignal mit normaler und invertierter Polarität ge­ steuert werden. Die Übertragungsgates weisen komplementäre NMOS- und PMOS-Transistoren auf.
Aus Tietze; Schenk: Halbleiter-Schaltungstechnik, 6. Auflage, Springer-Verlag Berlin u. a., 1983, Seiten 203 bis 209, ist eine Treiberschaltung bekannt, die einen Ausgangs­ anschluß für die Abgabe eines Ausgangssignals in Abhängig­ keit vom Ausgangssignal einer vorgeschalteten Transistor­ schaltung sowie einen bipolaren Transistor aufweist, dessen Steuerelektrode mit der Transistorschaltung verbunden ist und der über eine Elektrode mit dem Ausgangsanschluß gekop­ pelt ist.
Weiterhin sind in der DE 37 41 913 A1 und der DE 38 24 694 A1 integrierte Halbleiterschaltungen in Form von Ausgangsschaltungen mit bipolaren bzw. MOS-Transistoren bekannt.
Der Erfindung liegt die Aufgabe zugrunde, eine inte­ grierte Halbleiterschaltung zu Schaffen, die mit hoher Ge­ schwindigkeit arbeiten kann.
Diese Aufgabe wird mit den im Patentanspruch 1 genann­ ten Merkmalen gelöst.
Vorteilhafte Ausgestaltungen der Erfindung sind in den Unteransprüchen angegeben.
Die Durchlaß-Transistorschaltung gibt selektiv eines aus der Mehrzahl von Eingangssignalen, die an der Mehrzahl von Eingangsanschlüssen anliegen, in Abhängigkeit vom Steuersi­ gnal ab, wobei die Steuerelektrode des bipolaren Transi­ stors der Treiberschaltung das ausgewählte Signal direkt empfängt. Der bipolare Transistor spricht auf das angelegte Signal dadurch an, daß er einen Stromfluß von der mit dem vorbestimmten Potential verschalteten ersten Elektrode durch die zweite Elektrode ermöglicht, so daß der Ausgangs­ anschluß innerhalb eines kurzen Zeitintervalls auf das vor­ bestimmte Potential gesetzt bzw. gebracht wird.
Vorzugsweise weist die Treiberschaltung einen NMOS-Tran­ sistor auf, der eine mit dem Ausgangsanschluß verbundene Drain-Elektrode, eine Source-Elektrode, die mit einem zwei­ ten, niedriger als das vorbestimmte Potential liegenden Po­ tential verbunden ist, und eine Gate-Elektrode aufweist, die das aus einem über die zweiten Elektroden der Tran­ sistoren mit isoliertem Gate abgegebenen Signal gewonnene logisch invertierte Signal empfängt, wobei der bipolare Transistor der Treiberschaltung einen bipolaren NPN-Tran­ sistor aufweist, der eine mit dem vorbestimmten Potential verschaltete Kollektorelektrode, eine direkt mit den zwei­ ten Elektroden der Transistoren mit isoliertem Gate verbun­ dene Basis-Elektrode und eine mit dem Ausgangsanschluß verbundene Emitter-Elektrode besitzt.
Der NMOS-Transistor der Treiberschaltung, dessen Steuer­ elektrode das aus dem über die zweiten Elektroden der Tran­ sistoren mit isoliertem Gate abgegebenen Signal gewonnene, logisch invertierte Signal empfängt, bewirkt eine inver­ tierte Ein/Aus-Steuerung des bipolaren NPN-Transistors. Wenn somit der bipolare NPN-Transistor als Reaktion auf das eingegebene Signal durchschaltet, wird der NMOS-Transistor abgeschaltet. Dies ermöglicht einen Stromfluß von der er­ sten, mit dem vorbestimmten Potential verschalteten Elek­ trode des bipolaren NPN-Transistors über die zweite Elek­ trode, so daß der Ausgangsanschluß innerhalb einer kurzen Zeitdauer auf das vorbestimmte Potential gebracht wird. Wenn der bipolare NPN-Transistor abschaltet, wird der NMOS- Transistor eingeschaltet, so daß das Ausgangssignal auf das zweite Potential gelangt.
Vorzugsweise umfaßt das vorbestimmte Potential ein erstes Potential und ein zweites, niedriger als das erste Poten­ tial liegendes Potential. Vorteilhafterweise umfaßt der zu­ mindest eine bipolare Transistor eine Mehrzahl bipolarer Transistoren und die Mehrzahl von bipolaren Transistoren weisen zumindest einen bipolaren NPN-Transistor, der eine mit dem ersten Potential verbundene Kollektorelektrode, eine mit den zweiten Elektroden aus der Mehrzahl von Transistoren mit isoliertem Gate verschaltete Basis- Elektrode und eine mit dem Ausgangsanschluß verbundene Emitter-Elektrode aufweist, sowie weiterhin zumindest einen bipolaren PNP-Transistor auf, der eine mit dem zweiten Potential verschaltete Kollektorelektrode, eine mit den zweiten Elektroden der Mehrzahl von Transistoren mit isolierten Gates verbundene Basis-Elektrode und eine mit dem Ausgangsanschluß verbundene Emitter-Elektrode besitzt.
Der bipolare NPN-Transistor in der Treiberschaltung bringt bei seiner Durchschaltung als Reaktion auf das über die zweiten Elektroden der mit isolierten Gate versehenen Tran­ sistoren der Durchlaß-Transistorschaltung abgegebene Signal den Ausgangsanschluß innerhalb eines kurzen Zeitintervalls auf das erste Potential. In gleicher Weise bringt der bipolare PNP-Transistor bei seiner Durchschaltung als Reak­ tion auf das über die zweiten Elektroden der mit isoliertem Gate versehenen Transistoren der Durchlaß-Transistorschal­ tung abgegebene Signal den Ausgangsanschluß innerhalb eines kurzen Zeitintervalls auf das zweite Potential.
Vorzugsweise umfaßt die Treiberschaltung weiterhin einen Invertierer, der einen mit den zweiten Elek­ troden der Transistoren mit isoliertem Gate verbundenen Eingang besitzt, und einen weiteren bipolaren Transistor, der denselben Leitungstyp wie der bipolare Transistor auf­ weist und eine Steuerelektrode, die mit einem Ausgang des Invertierers verbunden ist, eine erste, mit dem Ausgangsan­ schluß verbundene Elektrode und eine zweite Elektrode be­ sitzt, die mit einem zweiten, gegenüber dem vorbestimmten Potential unterschiedlichen Potential verschaltet ist.
In der Treiberschaltung bringt der bipolare Transistor nach seiner Durchschaltung als Reaktion auf das über die zweiten Elektroden der mit isoliertem Gate versehenen Transistoren der Durchlaß-Transistorschaltung abgegebene Signal den Aus­ gangsanschluß innerhalb eines kurzen Zeitintervalls auf das vorbestimmte Potential. In gleicher Weise bringt ein weite­ rer bipolarer Transistor nach seiner Durchschaltung als Re­ aktion auf das über die zweiten Elektroden der mit isolier­ tem Gate versehenen Transistoren der Durchlaß-Transistor­ schaltung abgegebene Signal den Ausgangsanschluß innerhalb eines kurzen Zeitintervalls auf das zweite Potential.
Vorzugsweise umfaßt die integrierte Halbleiterschaltung ei­ ne zweite Treiberschaltung mit einem zweiten Ausgangsan­ schluß, und einen bipolaren Transistor, der eine Steuer­ elektrode, die ein sich im logischen Zustand vom Ausgangs­ signal der Durchlaß-Transistorschaltung unterscheidendes Signal empfängt, eine erste, mit dem vorbestimmten Poten­ tial verbundene Elektrode und eine zweite, mit dem zweiten Ausgangsanschluß verschaltete Elektrode aufweist, wobei die zweite Treiberschaltung auf das eingegebene Signal dadurch anspricht, daß sie ein Ausgangssignal abgibt, das sich im logischen Zustand vom Ausgangssignal der Treiberschaltung unterscheidet.
Die zweite Treiberschaltung empfängt das Signal mit einem Pegel, der sich im logischen Zustand vom Ausgangssignal der Durchlaß-Transistorschaltung unterscheidet, d. h. bei­ spielsweise ein Signal mit niedrigem Pegel, falls das Aus­ gangssignal der Durchlaß-Transistorschaltung hohen Pegel in binärer Logik besitzen sollte, und umgekehrt, und gibt das Ausgangssignal als Reaktion auf den logischen Pegel des eingegebenen Signals mit einem Pegel ab, der sich im logi­ schen Zustand von demjenigen der Treiberschaltung unter­ scheidet.
Vorzugsweise umfaßt die Treiberschaltung weiterhin einen zweiten Transistor mit isoliertem Gate, der eine erste, mit dem vorbestimmten Potential verschaltete Elektrode und eine zweite, mit der Steuerelektrode des bipolaren Transistors verbundene Elektrode besitzt, wobei der zweite Transistor mit isoliertem Gate durchschaltet, wenn der bipolare Tran­ sistor eingeschaltet wird, um die Steuerelektrode des bipo­ laren Transistors auf das vorbestimmte Potential zu setzen bzw. zu bringen.
Der bipolare Transistor der Treiberschaltung schaltet als Reaktion auf das Signal, das über die zweiten Elektroden der mit isoliertem Gate versehenen Transistoren der Durch­ laß-Transistorschaltung abgegeben wird, durch, um den Aus­ gangsanschluß auf das vorbestimmte Potential zu legen. In manchen Fällen wird das vorbestimmte Potential aufgrund des Einflusses der mit isoliertem Gate versehenen Transistoren der Durchlaß-Transistorschaltung nicht erreicht. Der mit isoliertem Gate versehene Transistor der Treiberschaltung beseitigt diesen Einfluß, so daß der Ausgangsanschluß auf das vorbestimmte Potential gelegt wird.
Die integrierte Halbleiterschaltung gemäß vorliegender Er­ findung vermeidet den Einfluß der Schwellenspannung, die durch die mit isoliertem Gate versehenen Transistoren der Durchlaß-Transistorschaltung erzeugt wird. Die große Trei­ berkraft bzw. Vera des bipolaren Transistors ermög­ licht es, daß der oder die Ausgangsanschlüsse das vorbestimmte Poten­ tial innerhalb einer kurzen Zeitspanne als Reaktion auf die Eingangssignale erreichen, die an die Eingangsanschlüsse der Durchlaß-Transistorschaltung angelegt sind. Es wird somit eine logische Schaltung geschaffen, die mit hoher Geschwin­ digkeit arbeitet.
Vorzugsweise umfaßt die Treiberschaltung weiterhin einen zweiten Transistor mit isoliertem Gate, der eine erste Elektrode, die mit einem zweiten, sich vom vorbestimmten Potential unterscheidenden Potential verbunden ist, und ei­ ne zweite Elektrode aufweist, die mit der Steuerelektrode des bipolaren Transistors verbunden ist, wobei der zweite Transistor mit isoliertem Gate durchschaltet, wenn der bi­ polare Transistor abschaltet, um die Steuerelektrode des bipolaren Transistors auf das zweite Potential zu setzen bzw. zu bringen.
Wenn der bipolare Transistor in der Treiberschaltung als Reaktion auf das über die zweiten Elektroden der mit iso­ liertem Gate versehenen Transistoren der Durchlaß-Transi­ storschaltung abgegebene Signal abschaltet, kann der Aus­ gangsanschluß auf das zweite, sich vom vorbestimmten Poten­ tial unterscheidende Potential gebracht werden. In manchen Fällen wird das zweite Potential aufgrund des Einflusses der mit isoliertem Gate versehenen Transistoren der Durch­ laß-Transistorschaltung nicht erreicht. Dieser Einfluß wird durch den mit isoliertem Gate versehenen Transistor der Treiberschaltung beseitigt, so daß der Ausgangsanschluß auf das zweite Potential gebracht wird.
Vorzugsweise umfaßt die Treiberschaltung weiterhin einen zweiten Transistor mit isoliertem Gate, der eine erste Elektrode, die mit der Steuerelektrode des bipolaren Tran­ sistors verbunden ist, eine Steuerelektrode, die mit dem vorbestimmten Potential verschaltet ist, und eine zweite Elektrode aufweist, die mit der zweiten Elektrode des bipo­ laren Transistors verbunden ist.
Der mit isoliertem Gate versehene Transistor der Treiber­ schaltung wird eingeschaltet, wenn der bipolare Transistor abschaltet. Die Steuerelektrode und die zweite Elektrode des bipolaren Transistors können auf dasselbe Potential ge­ legt werden. Dies ermöglicht es, daß das Potential am Aus­ gangsanschluß sich an das vorbestimmte Potential annähert.
Bei der integrierten Halbleiterschaltung gemäß vorliegender Erfindung wird der Einfluß der Basis-Emitter-Spannung des bipolaren Transistors beseitigt. Die große Treiberkraft bzw. Verstärkung des bipolaren Transistors bzw. die durch diesen hervorgerufene starke Ansteuerung ermöglicht es, daß der Ausgangsanschluß das vorbestimmte Potential innerhalb einer kurzen Zeitspanne als Reaktion auf die Eingangssigna­ le erreicht, die an die Eingangsanschlüsse der Durchlaß- Transistorschaltung angelegt werden. Es wird folglich eine logische Schaltung geschaffen, die mit hoher Geschwindig­ keit arbeitet.
Vorzugsweise umfaßt die Treiberschaltung weiterhin eine Spannungsabfall-Einrichtung mit einem ersten An­ schluß, das bzw. der mit der Steuerelektrode des bipolaren Transistors verbunden ist, und einem zweiten Anschluß, das bzw. der mit der zweiten Elektrode des bipolaren Transistors verschaltet ist.
Die Spannungsabfall-Einrichtung der Treiberschaltung ermög­ licht es, daß die Steuerelektrode und die zweite Elektrode des bipolaren Transistors dasselbe Potential annehmen, wenn der bipolare Transistor eingeschaltet wird. Der Einfluß der Basis-Emitter-Spannung des bipolaren Transistors ist ver­ ringert bzw. beseitigt und das Potential am Ausgangsan­ schluß kann sich dem vorbestimmten Potential annähern.
Bei der integrierten Halbleiterschaltung gemäß vorliegender Erfindung wird der Einfluß der Basis-Emitter-Spannung des bipolaren Transistors beseitigt.
Die Erfindung wird nachstehend anhand von Ausführungsbeispielen unter Bezugnahme auf die Zeichnungen noch weiter verdeutlicht. Es zeigen:
Fig. 1 ein Schaltbild eines ersten Ausführungsbei­ spiels vorliegender Erfindung in Form einer Wählschaltung zur Auswahl zwischen zwei Eingän­ gen,
Fig. 2 ein Schaltbild eines zweiten Ausführungsbei­ spiels vorliegender Erfindung in Form einer Wählschaltung zur Auswahl zwischen zwei Eingän­ gen,
Fig. 3 ein Schaltbild eines dritten Ausführungsbei­ spiels vorliegender Erfindung in Form einer Wählschaltung zur Auswahl zwischen zwei Eingän­ gen,
Fig. 4 ein Schaltbild eines vierten Ausführungsbei­ spiels vorliegender Erfindung in Form einer Wählschaltung zur Auswahl zwischen drei Eingän­ gen,
Fig. 5 ein Schaltbild eines fünften Ausführungsbei­ spiels vorliegender Erfindung in Form einer Wählschaltung zur Auswahl zwischen zwei Eingän­ gen,
Fig. 6 ein Schaltbild eines sechsten Ausführungsbei­ spiels vorliegender Erfindung in Form einer Wählschaltung zur Auswahl zwischen zwei Eingän­ gen,
Fig. 7 ein Schaltbild eines siebten Ausführungsbei­ spiels vorliegender Erfindung in Form einer Wählschaltung mit zwei Eingängen,
Fig. 8 ein Schaltbild eines achten Ausführungsbei­ spiels vorliegender Erfindung in Form einer Wählschaltung zur Auswahl zwischen zwei Eingän­ gen,
Fig. 9 ein Schaltbild eines neunten Ausführungsbei­ spiels vorliegender Erfindung in Form einer Wählschaltung zur Auswahl zwischen zwei Eingän­ gen,
Fig. 10 ein Schaltbild eines zehnten Ausführungsbeispiels vorliegender Erfindung in Form einer EXKLUSIV- NOR-Schaltung,
Fig. 11 ein Schaltbild eines elften Ausführungsbeispiels vorliegender Erfindung in Form einer EXKLUSIV- NOR-Schaltung,
Fig. 12 ein Schaltbild eines zwölften Ausführungsbeispiels vorliegender Erfindung in Form einer Wählschal­ tung zur Auswahl zwischen zwei Eingängen,
Fig. 13 ein Schaltbild eines dreizehnten Ausführungsbei­ spiels vorliegender Erfindung in Form einer Wählschaltung zur Auswahl zwischen zwei Eingän­ gen,
Fig. 14 ein Schaltbild eines vierzehnten Ausführungsbei­ spiels vorliegender Erfindung in Form einer Wählschaltung zur Auswahl zwischen zwei Eingän­ gen,
Fig. 15 ein Schaltbild eines fünfzehnten Ausführungsbei­ spiels vorliegender Erfindung in Form einer Wählschaltung zur Auswahl zwischen zwei Eingän­ gen,
Fig. 16 ein Schaltbild eines sechzehnten Ausführungsbei­ spiels vorliegender Erfindung in Form einer Wählschaltung zur Auswahl zwischen zwei Eingän­ gen,
Fig. 17 ein Schaltbild eines siebzehnten Ausführungsbei­ spiels vorliegender Erfindung in Form einer Wählschaltung zur Auswahl zwischen zwei Eingän­ gen,
Fig. 18 ein Schaltbild eines achtzehnten Ausführungsbei­ spiels vorliegender Erfindung in Form einer Wählschaltung zur Auswahl zwischen zwei Eingän­ gen,
Fig. 19 ein Schaltbild eines neunzehnten Ausführungsbei­ spiels vorliegender Erfindung in Form einer Wählschaltung zur Auswahl zwischen zwei Eingän­ gen,
Fig. 20 ein Schaltbild eines zwanzigsten Ausführungsbei­ spiels vorliegender Erfindung in Form einer Wählschaltung zur Auswahl zwischen zwei Eingän­ gen,
Fig. 21 ein Schaltbild eines einundzwanzigsten Ausführungs­ beispiels vorliegender Erfindung in Form einer Wählschaltung zur Auswahl zwischen zwei Eingän­ gen,
Fig. 22 ein Schaltbild eines zweiundzwanzigsten Ausfüh­ rungsbeispiels vorliegender Erfindung in Form einer Wählschaltung zur Auswahl zwischen zwei Eingängen,
Fig. 23 ein Schaltbild eines dreiundzwanzigsten Ausführungsbeispiels vorliegender Erfindung in Form einer Wählschaltung zur Auswahl zwischen zwei Eingängen,
Fig. 24 ein Schaltbild eines vierundzwanzigsten Ausführungsbeispiels vorliegender Erfindung in Form einer Wählschaltung zur Auswahl zwischen zwei Eingängen,
Fig. 25 ein Schaltbild eines fünfundzwanzigsten Ausführungsbeispiels vorliegender Erfindung in Form einer Wählschaltung zur Auswahl zwischen zwei Eingängen,
Fig. 26 ein Schaltbild eines sechsundzwanzigsten Ausführungsbeispiels vorliegender Erfindung in Form einer Wählschaltung zur Auswahl zwischen zwei Eingängen,
Fig. 27 ein Schaltbild eines siebenundzwanzigsten Ausführungsbeispiels vorliegender Erfindung in Form einer EXKLUSIV-NOR-Schaltung,
Fig. 28 ein Schaltbild eines achtundzwanzigsten Ausführungsbeispiels vorliegender Erfindung in Form einer EXKLUSIV-NOR-Schaltung,
Fig. 29 ein Schaltbild eines neunundzwanzigsten Ausführungsbeispiels vorliegender Erfindung in Form einer EXKLUSIV-NOR-Schaltung,
Fig. 30 ein Schaltbild eines dreißigsten Ausführungsbeispiels vorliegender Erfindung in Form einer EXKLUSIV-NOR-Schaltung, und
Fig. 31 ein Schaltbild einer herkömmlichen Wählschaltung zur Auswahl zwischen zwei Eingängen.
Im folgenden wird unter Bezugnahme auf Fig. 1 eine integrierte Halbleiterschaltung, die ein erstes Ausführungsbeispiel vorliegender Erfindung darstellt, näher beschrieben. Fig. 1 zeigt ein Schaltbild einer Zwei- Eingangs-Wählschaltung bzw. einer Wählschaltung zur Auswahl zwischen zwei Eingängen, gemäß einem ersten Ausführungsbeispiel vorliegender Erfindung. In Fig. 1 bezeichnen MP1 bis MP8 PMOS-Transistoren, während MN1 bis MN9 NMOS-Transistoren bezeichnen. BN1 bezeichnet einen ersten bipolaren NPN-Transistor. VI1 bezeichnet einen ersten Eingangsanschluß, VI2 einen zweiten Eingangsanschluß, VI3 einen dritten Eingangsanschluß und VI4 einen vierten Eingangsanschluß. Mit VOUT1 ist ein erster Ausgangsanschluß bezeichnet, während VDD eine erste Spannungsversorgung mit einer Spannung von 5,0 V bezeichnet. GND bezeichnet eine zweite Spannungsversorgung mit einem Potential von 0 V, während CL1 eine erste Lastkapazität bezeichnet. Der PMOS-Transistor MP1 und der NMOS-Transistor MN1 bilden eine erste Inverter- bzw. Invertiererschaltung INV1, während der PMOS-Transistor MP2 und der NMOS-Transistor MN2 eine zweite Inverter- bzw. Invertiererschaltung INV2 bilden. Die erste und die zweite Invertiererschaltung INV1 und INV2 dienen als Pufferschaltung für ein Signal, das an den Eingangsanschluß VI1 angelegt wird bzw. ist. In gleicher Weise bilden der PMOS-Transistor MP3 und der NMOS-Transistor MN3 eine dritte Inverter- bzw. Invertiererschaltung INV3, während der PMOS- Transistor MP4 und der NMOS-Transistor MN4 eine vierte Invertier- bzw. Invertiererschaltung INV4 bilden. Die dritte und die vierte Invertiererschaltung INV3 und INV4 dienen als Pufferschaltung für ein Signal, das an den Eingangsanschluß VI2 angelegt wird. Die PMOS-Transistoren MP5, MP6 und die NMOS-Transistoren MN5, MN6 bilden eine Durchlaß-Transistorschaltung PT1, während die PMOS- Transistoren MP7, MP8 und die NMOS-Transistoren MN7, MN8 eine Durchlaß-Transistorschaltung PT2 bilden. Der bipolare NPN-Transistor PN1 und der NMOS-Transistor MN9 bilden eine Treiberschaltung. Die Drain oder die Source der NMOS- Transistoren MN5, MN6 und der PMOS-Transistoren MP5, MP6 der Durchlaß-Transistorschaltung PT1 ist mit der Basiselektrode des bipolaren NPN-Transistors PN1 der Treiberschaltung verbunden.
Im folgenden wird die Arbeitsweise der in Fig. 1 gezeigten Wählschaltung zur Auswahl zwischen zwei Eingängen bzw. Eingangssignalen beschrieben. Ein Signal hohen Pegels stellt bereit bzw. besitzt eine Spannung von 5,0 V, während ein Signal niedrigen Pegels eine Spannung von 0 V bereitstellt bzw. besitzt. Eine zwischen dem hohen und dem niedrigen logischen Pegel liegende Schwelle liegt bei 2,5 V. Das gegenüber einem Signal, das an den dritten Eingangsanschluß VI3 anzulegen ist, invertierte Signal wird an den vierten Eingangsanschluß VI4 angelegt. Die PMOS- Transistoren MP1 bis MP8, die eine Schwellenspannung von - 0,5 V besitzen, schalten durch, wenn die Spannung an ihrer Gate-Elektrode um 0,5 V oder mehr kleiner ist als diejenige an der Source-Elektrode. Die NMOS-Transistoren MN1 bis MN9, die eine Schwellenspannung von 0,5 V besitzen, schalten durch, wenn die Spannung an ihrer Gate-Elektrode um 0,5 V oder mehr größer ist als diejenige an ihrer Source- Elektrode. Der bipolare NPN-Transistor PN1 schaltet durch, wenn die Spannung an seiner Basis-Elektrode um 0,8 V oder mehr größer ist als diejenige an der Emitter-Elektrode.
Wenn ein Signal niedrigen Pegels an den dritten Eingangsanschluß VI3 angelegt wird, schalten die NMOS- Transistoren MN5 und MN7 ab, und die PMOS-Transistoren MP5 und MP7 werden abgeschaltet, da ein Signal hohen Pegels an den vierten Eingangsanschluß VI4 angelegt wird, während die PMOS-Transistoren MP6, MP8 und die NMOS-Transistoren MN6, MN8 eingeschaltet werden.
Wenn zu diesem Zeitpunkt ein Signal hohen Pegels an den Eingangsanschluß VI2 angelegt ist, schaltet der PMOS- Transistor MP3 ab und der NMOS-Transistor MN3 schaltet durch, so daß die Invertiererschaltung INV3 ein Signal niedrigen Pegels abgibt. Die Gate-Elektrode des NMOS- Transistors MN9 nimmt daraufhin über den PMOS-Transistor MP8 und den NMOS-Transistor MN8 den niedrigen Pegel an. Da sich der Eingang der Invertiererschaltung IN4 auf niedrigem Pegel befindet, schaltet der NMOS-Transistor MN4 ab und der PMOS-Transistor MP4 schaltet durch, so daß die Basis- Elektrode des bipolaren NPN-Transistors BN1 über den PMOS- Transistor MP6 und den NMOS-Transistor MN6 auf hohen Pegel gelangt. Der NMOS-Transistor MN9, dessen Gate-Elektrode auf niedrigem Pegel liegt, ist abgeschaltet und der bipolare NPN-Transistor BN1, dessen Basis-Elektrode auf hohen Pegel liegt, schaltet durch. Die Lastkapazität CL1 des Ausgangsanschlusses VOUT1 wird mit hoher Geschwindigkeit bis auf 4,2 V aufgeladen, was um die Größe der Basis- Emitter-Spannung (0,8 V oder weniger) des bipolaren Transistors niedriger ist als die Versorgungsspannung VDD (5,0 V). Folglich befindet sich der Ausgangsanschluß VOUT1 auf hohen Pegel.
Wenn ein Signal niedrigen Pegels an den Eingangsanschluß VI2 angelegt wird, wird der PMOS-Transistor MP3 eingeschaltet und der NMOS-Transistor MN3 abgeschaltet, so daß die Invertiererschaltung INV3 ein Signal hohen Pegels abgibt. Daraufhin gelangt die Gate-Elektrode des NMOS- Transistors MN9 über den PMOS-Transistor MP8 und den NMOS- Transistor MN8 auf hohen Pegel. Da der Eingang der Invertiererschaltung INV4 auf hohem Pegel liegt, schaltet der PMOS-Transistor MP4 ab und der NMOS-Transistor MN4 schaltet durch, so daß die Basis-Elektrode des bipolaren NPN-Transistors BN1 über den PMOS-Transistor MP6 und den NMOS-Transistor MN6 auf den niedrigen Pegel gebracht wird. Der NMOS-Transistor MN9, dessen Gate-Elektrode auf hohen Pegel liegt, wird eingeschaltet, während der bipolare NPN- Transistor BN1, dessen Basis-Elektrode auf niedrigem Pegel liegt, abgeschaltet wird. Die Lastkapazität CL1 am Ausgangsanschluß VOUT1 wird mit hoher Geschwindigkeit auf 0 V entladen. Somit befindet sich der Ausgangsanschluß VOUT1 auf niedrigem Pegel.
Wenn ein Signal hohen Pegels an den dritten Eingangsanschluß VI3 angelegt wird, schalten die PMOS- Transistoren MP6, MP8 ab und es schalten die NMOS- Transistoren MN6, MN8 ab, da ein Signal niedrigen Pegels an den vierten Eingangsanschluß VI4 angelegt ist, während die NMOS-Transistoren MN5, MN7 und die PMOS-Transistoren MP5, MP7 eingeschaltet werden.
Falls zu diesem Zeitpunkt ein Signal hohen Pegels an den Eingangsanschluß VI1 angelegt wird bzw. ist, schaltet der PMOS-Transistor MP1 ab und der NMOS-Transistor MN1 schaltet durch, so daß die Invertiererschaltung INV1 ein Signal niedrigen Pegels abgibt. Daraufhin gelangt die Gate- Elektrode des NMOS-Transistors MN9 über den PMOS-Transistor MP7 und den NMOS-Transistor MN9 auf niedrigen Pegel. Da sich der Eingang der Invertiererschaltung INV2 auf niedrigem Pegel befindet, schaltet der NMOS-Transistor MN2 ab und der PMOS-Transistor MP2 schaltet durch, so daß die Basis-Elektrode des bipolaren NPN-Transistors BN1 über den PMOS-Transistor MP5 und den NMOS-Transistor MN5 auf hohen Pegel gelangt. Der NMOS-Transistor MN9, dessen Gate- Elektrode auf niedrigem Pegel liegt, wird abgeschaltet und der bipolare NPN-Transistor MN1, dessen Basiselektrode auf hohen Pegel liegt, wird durchgeschaltet. Die Lastkapazität CL1 des Ausgangsanschlusses VOUT1 wird mit hoher Geschwindigkeit auf 4,2 V aufgeladen, d. h. auf einen Wert, der um die Größe der Basis-Emitter-Spannung des bipolaren Transistors (0,8 V oder weniger) geringer ist als die Versorgungsspannung VDD (5,0 V). Folglich befindet sich der Ausgangsanschluß VOUT1 auf hohen Pegel.
Falls ein Signal niedrigen Pegels an den Eingangsanschluß VI1 angelegt wird, schaltet der PMOS-Transistor MP1 ein und der NMOS-Transistor MN1 wird abgeschaltet, so daß die Invertiererschaltung INV1 ein Signal hohen Pegels abgibt. Danach gelangt die Gate-Elektrode des NMOS-Transistors MN9 über den PMOS-Transistor MP7 und den NMOS-Transistor MN7 auf hohen Pegel. Da der Eingang der Invertiererschaltung INV2 auf hohen Pegel liegt, wird der PMOS-Transistor MP2 abgeschaltet und der NMOS-Transistor MN2 eingeschaltet, so daß die Basis-Elektrode des bipolaren NPN-Transistors BN1 über den PMOS-Transistor MP5 und den NMOS-Transistor MN5 auf niedrigen Pegel gelangt. Der NMOS-Transistor MN9, dessen Gate-Elektrode auf hohem Pegel liegt, schaltet durch, während der bipolare NPN-Transistor BN1, dessen Basis-Elektrode auf niedrigem Pegel liegt, abgeschaltet wird. Die Lastkapazität CL1 am Ausgangsanschluß VOUT1 wird mit hoher Geschwindigkeit auf 0 V entladen. Folglich nimmt der Ausgangsanschluß VOUT1 niedrigen Pegel an.
Die Schaltung gemäß Fig. 1 stellt eine Zwei-Eingangs- Wählschaltung bzw. Wählschaltung zur Auswahl zwischen zwei Eingängen dar, die auf das an den dritten Eingangsanschluß VI3 angelegte Steuersignal dadurch anspricht, daß sie selektiv entweder das an den Eingangsanschluß VI1 angelegte Signal oder das an den Eingangsanschluß VI2 angelegte Signal abgibt. Die Schaltung gemäß Fig. 1 ist derart ausgelegt, daß die Basis-Elektrode des bipolaren NPN- Transistors BN1 und die Gate-Elektrode des NMOS-Transistors MN9, d. h. der Ausgang der Durchlaß-Transistorschaltung PT1 und der Ausgang der Durchlaß-Transistorschaltung PT2 durchgehend komplementäre Signale abgeben. Lediglich der bipolare NPN-Transistor BN1 und der NMOS-Transistor MN9 werden durch die Invertiererschaltungen INV1 bis INV4 über die Durchlaß-Transistorschaltung PT1 oder PT2 getrieben bzw. angesteuert, um die Lastkapazität CL1 am Ausgangsanschluß VOUT1 zu laden und zu entladen.
Unter Bezugnahme auf Fig. 2 wird eine integrierte Halbleiter-Schaltung gemäß einem zweiten Ausführungsbeispiel vorliegender Erfindung im folgenden erläutert. Fig. 2 zeigt ein Schaltbild des zweiten Ausführungsbeispiels vorliegender Erfindung in Form einer Wählschaltung zur Auswahl zwischen zwei Eingängen. In Fig. 2 bezeichnen MP1 bis MP4 PMOS-Transistoren, MN1 bis MN9 NMOS-Transistoren, BN1 einen ersten bipolaren NPN- Transistor, VI1 einen ersten Eingangsanschluß, VI2 einen zweiten Eingangsanschluß, VI3 einen dritten Eingangsanschluß, VI4 einen vierten Eingangsanschluß, VOUT1 einen ersten Ausgangsanschluß, VDD eine erste Spannungsversorgung mit einer Spannung von 5,0 V, GND eine zweite Spannungsversorgung mit einem Potential von 0 V, und CL1 eine erste Lastkapazität. Der PMOS-Transistor MP1 und der NMOS-Transistor MN1 bilden eine erste Invertiererschaltung INV1, während der PMOS-Transistor MP2 und der NMOS-Transistor MN2 eine zweite Invertiererschaltung INV2 bilden. Die erste und die zweite Invertiererschaltung INV1 und INV2 dienen als Pufferschaltung für ein Signal, das an den Eingangsanschluß VI1 angelegt wird.
In gleicher Weise bilden der PMOS-Transistor MP3 und der NMOS-Transistor MN3 eine dritte Invertiererschaltung INV3, während der PMOS-Transistor MP4 und der NMOS-Transistor MN4 eine vierte Invertiererschaltung IN4 bilden. Die dritte und die vierte Invertiererschaltung INV3 und INV4 dienen als Pufferschaltung für ein Signal, das an den Eingangsanschluß VI2 angelegt wird. Die NMOS-Transistoren MN5 und MN6 bilden eine Durchlaß-Transistorschaltung PT3, während die NMOS- Transistoren MN7 und MN8 eine Durchlaß-Transistorschaltung PT4 bilden. Der bipolare NPN-Transistor BN1 und der NMOS- Transistor MN9 bilden eine Treiberschaltung. Die Drain oder die Source der NMOS-Transistoren MN5, MN6 der Durchlaß- Transistorschaltung PT3 ist mit der Basis-Elektrode des bipolaren NPN-Transistors BN1 der Treiberschaltung verbunden.
Im folgenden wird die Arbeitsweise der in Fig. 2 gezeigten Wählschaltung zur Auswahl zwischen zwei Eingängen näher erläutert. Ein Signal mit hohem Pegel stellt eine Spannung von 5,0 V bereit bzw. besitzt diese, während ein Signal niedrigen Pegels eine Spannung 0 V bereitstellt bzw. besitzt. Eine zwischen dem hohen und dem niedrigen logischen Pegel liegende Schwelle beträgt 2,5 V. Ein durch Invertierung eines Signals, das an den dritten Eingangsanschluß VI3 anzulegen ist, gewonnenes invertiertes Signal wird an den vierten Eingangsanschluß VI4 angelegt. Die PMOS-Transistoren MP1 bis MP4, die eine Schwellenspannung von -0,5 V besitzen, schalten durch, wenn die Spannung an ihrer Gate-Elektrode um 0,5 V oder mehr geringer ist als diejenige an ihrer Source-Elektrode. Die NMOS-Transistoren MN1 bis MN9, die eine Schwellenspannung von 0,5 V besitzen, schalten durch, wenn die Spannung an ihrer Gate-Elektrode um 0,5 V oder mehr größer ist als diejenige an ihrer Source-Elektrode. Der bipolare NPN- Transistor BN1 schaltet durch, wenn die Spannung an seiner Basis-Elektrode um 0,8 V oder mehr größer ist als diejenige an der Emitter-Elektrode.
Wenn ein Signal niedrigen Pegels an den dritten Eingangsanschluß VI3 angelegt wird, schalten die NMOS- Transistoren MN5 und MN7 ab, während die NMOS-Transistoren MN6 und MN8 durchgeschaltet werden, da ein Signal hohen Pegels an den vierten Eingangsanschluß VI4 angelegt wird. Wenn zu diesem Zeitpunkt ein Signal hohen Pegels an den Eingangsanschluß VI2 angelegt ist, wird der PMOS-Transistor MP3 abgeschaltet und der NMOS-Transistor MN3 durchgeschaltet, so daß die Invertiererschaltung INV3 ein Signal niedrigen Pegels abgibt. Danach gelangt die Gate- Elektrode des NMOS-Transistors MN9 über den NMOS-Transistor MN8 auf niedrigen Pegel. Da sich der Eingang der Invertiererschaltung INV4 auf niedrigem Pegel befindet, schaltet der PMOS-Transistor MP4 durch und der NMOS- Transistor MN4 ab, so daß die Basis-Elektrode des bipolaren NPN-Transistors BN1 eine Spannung von 4,5 V besitzt bzw. erhält, die um die Größe der Schwellenspannung (0,5 V) des NMOS-Transistors MN6 kleiner ist als die Versorgungsspannung VDD (5,0 V), oder gelangt über den NMOS-Transistor MN6 auf hohen Pegel. Der NMOS-Transistor MN9, dessen Gate-Elektrode auf niedrigem Pegel liegt, schaltet ab, während der bipolare NPN-Transistor BN1, dessen Basis-Elektrode hohen Pegel besitzt, durchschaltet. Die Lastkapazität CL1 des Ausgangsanschlusses VOUT1 wird mit hoher Geschwindigkeit bis auf 3,7 V geladen, was einem Wert entspricht, der um die Größe der Basis-Emitter- Spannung (0,8 V oder weniger) des bipolaren Transistors BN1 kleiner ist als das Potential an der Basiselektrode des bipolaren Transistors BN1. Somit nimmt der Ausgangsanschluß VOUT1 hohen Pegel an.
Falls ein Signal niedrigen Pegels an den Eingangsanschluß VI2 angelegt wird, schaltet der PMOS- Transistor MP3 durch und der NMOS-Transistor MN3 schaltet ab, so daß die Invertiererschaltung INV3 ein Signal hohen Pegels abgibt. Die Gateelektrode des NMOS-Transistors MN9 besitzt dann eine Spannung von 4,5 V, die um die Größe der Schwellenspannung (0,5 V) des NMOS-Transistors MN8 kleiner ist als die Versorgungsspannung VDD (5,0 V), oder gelangt über den NMOS-Transistor MN8 auf hohen Pegel. Da der Eingang der Invertiererschaltung INV4 auf hohem Pegel liegt, schaltet der PMOS-Transistor MP4 ab und der NMOS- Transistor MN4 schaltet durch, so daß die Basiselektrode des bipolaren NPN-Transistors BN1 über den NMOS-Transistor MN6 auf niedrigen Pegel gelangt. Der NMOS-Transistor MN9, dessen Gateelektrode auf hohem Pegel liegt, schaltet durch, während der bipolare NPN-Transistor BN1, dessen Basiselektrode auf niedrigem Pegel liegt, abschaltet. Die Lastkapazität CL1 des Ausgangsanschlusses VOUT1 wird mit hoher Geschwindigkeit auf 0 V entladen. Folglich gelangt der Ausgangsanschluß VOUT1 auf niedrigen Pegel.
Wenn ein Signal hohen Pegels an den dritten Eingangsanschluß VI3 angelegt wird, schalten die NMOS- Transistoren MN5, MN7 durch und die NMOS-Transistoren MN6, MN8 schalten ab, da ein Signal niedrigen Pegels an den vierten Eingangsanschluß VI4 angelegt ist. Falls zu diesem Zeitpunkt ein Signal hohen Pegels an den Eingangsanschluß VI1 angelegt ist, schaltet der PMOS-Transistor MP1 ab und der NMOS-Transistor MN1 wird eingeschaltet, so daß die Invertiererschaltung INV1 ein Signal niedrigen Pegels abgibt. Die Gateelektrode des NMOS-Transistors MN9 gelangt dann über den NMOS-Transistor MN7 auf niedrigen Pegel. Da der Eingang der Invertiererschaltung INV2 auf niedrigem Pegel liegt, ist der NMOS-Transistor MN2 abgeschaltet und der PMOS-Transistor MP2 eingeschaltet, so daß die Basiselektrode des bipolaren NPN-Transistors BN1 eine Spannung von 4, 5 V annimmt, die um die Größe der Schwellenspannung des NMOS-Transistors MN5 kleiner ist als die Versorgungsspannung VDD (5, 0 V), bzw. gelangt über den NMOS-Transistor MN5 auf hohen Pegel. Der NMOS-Transistor MN9, dessen Gateelektrode auf niedrigem Pegel liegt, wird abgeschaltet, während der bipolare NPN-Transistor BN1, dessen Basiselektrode auf hohem Pegel liegt, durchschaltet. Die Lastkapazität CL1 des Ausgangsanschlusses VOUT1 wird mit hoher Geschwindigkeit auf 3,7 V aufgeladen, was einem Wert entspricht, der um die Größe der Basis-Emitter- Spannung (0,8 V oder weniger) des bipolaren Transistors BN1 niedriger ist als das Potential an der Basiselektrode des bipolaren Transistors BN1. Folglich befindet sich der Ausgangsanschluß VOUT1 auf hohem Pegel.
Falls ein Signal niedrigen Pegels an den Eingangsanschluß VI1 angelegt wird, schaltet der PMOS- Transistor MP1 durch und der NMOS-Transistor MN1 wird abgeschaltet, so daß die Invertiererschaltung INV1 ein Signal hohen Pegels abgibt. Die Gateelektrode des NMOS- Transistors MN9 besitzt dann eine Spannung von 4,5 V, die um die Größe der Schwellenspannung (0,5 V) des NMOS- Transistors MN7 kleiner ist als die Versorgungsspannung VDD (5,0 V), bzw. gelangt über den NMOS-Transistor MN7 auf hohen Pegel. Da der Eingang der Invertiererschaltung INV2 auf hohem Pegel liegt, ist der PMOS-Transistor MP2 abgeschaltet und der NMOS-Transistor MN2 eingeschaltet, so daß die Basiselektrode des bipolaren NPN-Transistors BN1 über den NMOS-Transistor MN5 auf niedrigen Pegel gesetzt wird. Der NMOS-Transistor MN9, dessen Gateelektrode auf hohem Pegel liegt, schaltet durch, während der bipolare NPN-Transistor BN1, dessen Basiselektrode auf niedrigem Pegel liegt, abgeschaltet wird. Die Lastkapazität CL1 des Ausgangsanschlusses VOUT1 wird mit hoher Geschwindigkeit auf 0 V entladen. Folglich gelangt der Ausgangsanschluß VOUT1 auf niedrigen Pegel.
Die Schaltung gemäß Fig. 2 ist eine Wählschaltung zur Auswahl zwischen zwei Eingängen, die auf das am dritten Eingangsanschluß VI3 angelegte Signal dadurch anspricht, daß sie selektiv entweder das an den Eingangsanschluß VI1 angelegte Signal oder das an den Eingangsanschluß VI2 angelegte Signal abgibt. Die logische Schaltung beim zweiten Ausführungsbeispiel wird dadurch erreicht, daß die Durchlaßtransistorschaltungen lediglich mit den NMOS- Transistoren in der logischen Schaltung beim ersten Ausführungsbeispiel versehen werden. Die Schaltung gemäß Fig. 2 ist derart ausgelegt, daß die Basiselektrode des bipolaren NPN-Transistors BN1 und die Gateelektrode des NMOS-Transistors MN9, d. h. der Ausgang der Durchlaßtransistorschaltung PT3 und der Ausgang der Durchlaßtransistorschaltung PT4, durchgehend komplementäre Signale in gleicher Weise wie beim ersten Ausführungsbeispiel abgeben. Es werden lediglich der bipolare NPN-Transistor BN1 und der NMOS-Transistor MN9 durch die Invertierschaltungen INV1 bis INV4 über die Durchlaß-Transistorschaltung PT3 oder PT4 angesteuert, um die Lastkapazität CL1 am Ausgangsanschluß VOUT1 zu laden und zu entladen.
Es ist anzumerken, daß die Durchlaß- Transistorschaltungen PT3 und PT4 im Unterschied zu den Durchlaß-Transistorschaltungen PT1 und PT2 lediglich die NOMOS-Transistoren MN5 bis MN8 aufweisen. Folglich wird ein Signal hohen Pegels mit einer Spannung von 4,5 V, die um die Größe der Schwellenspannung der NMOS-Transistoren MN5 bis MN8 kleiner ist als die Versorgungsspannung VDD, an die Basiselektrode des bipolaren NPN-Transistors BN1 und an die Gateelektrode des NMOS-Transistors MN9 angelegt. Da die Basisspannung sich beim Abschaltvorgang des bipolaren NPN- Transistors BN1 ausgehend von 4,5 V zu verringern beginnt, ist die Abschaltzeit des bipolaren NPN-Transistors BN1 verglichen mit derjenigen beim ersten Ausführungsbeispiel verkürzt, so daß die Wählschaltung zur Auswahl zwischen zwei Eingängen mit höheren Geschwindigkeiten arbeiten kann.
Im folgenden wird unter Bezugnahme auf Fig. 3 eine integrierte Halbleiterschaltung gemäß einem dritten Ausführungsbeispiel vorliegender Erfindung beschrieben. Fig. 3 zeigt ein Schaltbild des dritten Ausführungsbeispiels vorliegender Erfindung in Form einer Wählschaltung zur Auswahl zwischen zwei Eingängen. In Fig. 3 bezeichnen MP1 bis MP8 PMOS-Transistoren, MN1 bis MN9 NMOS-Transistoren, BN1 einen ersten bipolaren NPN- Transistor, VI1 einen ersten Eingangsanschluß, VI2 einen zweiten Eingangsanschluß, VI3 einen dritten Eingangsanschluß, VOUT 1 einen ersten Ausgangsanschluß, VDD eine erste Spannungsversorgung von 5,0 V, GND eine zweite Spannungsversorgung von 0 V und CL1 eine erste Lastkapazität. Der PMOS-Transistor MP1 und der NMOS- Transistor MN1 bilden eine erste Invertiereschaltung INV1, während der PMOS-Transistor MP2 und NMOS-Transistor MN2 eine zweite Invertiererschaltung INV2 bilden. Die erste und die zweite Invertiererschaltung INV1 und INV2 dienen als Pufferschaltungen für ein an den Eingangsanschluß VI1 gelegtes Signal. In gleicher Weise bilden der PMOS- Transistor MP3 und der NMOS-Transistor MN3 eine dritte Invertiererschaltung INV3, während der PMOS-Transistor MP4 und der NMOS-Transistor MN4 eine vierte Invertiererschaltung INV4 bilden. Die dritte und die vierte Invertiererschaltung INV3 und INV4 dienen als Pufferschaltung für ein Signal, das an den Eingangsanschluß VI2 angelegt wird. Der PMOS-Transistor MP6 und der NMOS- Transistor MN5 bilden eine Durchlaß-Transistorschaltung PT5, während der PMOS-Transistor MP8 und der NMOS- Transistor MN7 eine Durchlaß-Transistorschaltung PT6 bilden. Der bipolare NPN-Transistor BN1 und der NMOS- Transistor MN9 bilden eine Treiberschaltung. Die Drain oder die Source des NMOS-Transistors MN5 und des PMOS- Transistors MP6 der Durchlaß-Transistorschaltung PT5 ist mit der Basiselektrode des bipolaren NPN-Transistors BN1 der Treiberschaltung verbunden.
Im folgenden wird die Arbeitsweise der in Fig. 3 gezeigten Wählschaltung zur Auswahl zwischen zwei Eingängen näher beschrieben. Ein Signal hohen Pegels stellt eine Spannung von 5,0 V bereit bzw. besitzt diese, während ein Signal niedrigen Pegels eine Spannung von 0 V bereitstellt bzw. besitzt. Ein zwischen dem hohen und dem niedrigen logischen Pegel liegender Schwellwert beträgt 2,5 V. Die PMOS-Transistoren MP1 bis MP4, MP6, MP8, die eine Schwellenspannung von -0,5 V besitzen, schalten durch, wenn die Spannung an ihrer Gateelektrode um 0,5 V oder mehr kleiner ist als diejenige ihrer Sourceelektrode. Die NMOS- Transistoren MN1 bis MN4, MN5, MN7, die eine Schwellenspannung von 0,5 V besitzen, schalten durch, wenn die Spannung an ihrer Gateelektrode um 0,5 V oder mehr größer ist als diejenige an ihrer Sourceelektrode. Der bipolare NPN-Transistor BN1 schaltet durch, wenn die Spannung an seiner Basiselektrode um 0,8 V oder mehr größer ist als diejenige an der Emitterelektrode.
Wenn ein Signal niedrigen Pegels an den dritten Eingangsanschluß VI3 angelegt wird, schalten die NMOS- Transistoren MN5 und MN7 ab und die PMOS-Transistoren MP6 und MP8 durch. Falls zu diesem Zeitpunkt ein Signal hohen Pegels an den Eingangsanschluß VI2 angelegt wird, wird der PMOS-Transistor MP3 abgeschaltet und der NMOS-Transistor MN3 eingeschaltet, so daß die Invertiererschaltung INV3 ein Signal niedrigen Pegels abgibt. Die Gateelektrode des NMOS- Transistors MN9 nimmt dann über den PMOS-Transistor MP8 eine Spannung von 0,5 V an, die um die Größe der Schwellenspannung (0,5 V) des PMOS-Transistors MP8 größer ist als die Spannung von 0 V. Da der Eingang der Invertiererschaltung INV4 auf niedrigem Pegel liegt, schaltet der PMOS-Transistor MP4 durch und der NMOS- Transistor MN4 wird abgeschaltet, so daß die Basiselektrode des bipolaren NPN-Transistors BN1 über den PMOS-Transistor MP6 auf hohen Pegel gelangt. Der NMOS-Transistor MN9, dessen Gateelektrode eine Spannung von 0,5 V besitzt, schaltet ab, während der bipolare NPN-Transistor BN1, dessen Basiselektrode auf hohem Pegel liegt, eingeschaltet wird. Die Lastkapazität CL1 des Ausgangsanschlusses VOUT1 wird mit hoher Geschwindigkeit auf 4,2 v aufgeladen, d. h. auf einen Wert, der um die Größe der Basis-Emitter-Spannung (0,8 V oder weniger) niedriger ist als das Potential an der Basiselektrode. Folglich gelangt der Ausgangsanschluß VOUT1 auf hohen Pegel.
Falls ein Signal niedrigen Pegels an den Eingangsanschluß VI2 angelegt wird, schaltet der PMOS- Transistor MP3 durch und der NMOS-Transistor MN3 wird abgeschaltet, so daß die Invertiererschaltung INV3 ein Signal hohen Pegels abgibt. Die Gateelektrode des NMOS- Transistors MN9 gelangt über den NMOS-Transistor MN8 auf hohen Pegel. Da der Eingang der Invertiererschaltung INV4 auf hohem Pegel liegt, schaltet der PMOS-Transistor MP4 ab und der NMOS-Transistor MN4 wird eingeschaltet, so daß die Basiselektrode des bipolaren NPN-Transistors BN1 über den NMOS-Transistor MN6 auf eine Spannung von 0,5 V gelangt. Der NMOS-Transistor MN9, dessen Gateelektrode auf hohem Pegel liegt, wird durchgeschaltet, während der bipolare NPN-Transistor BN1, dessen Basiselektrode eine Spannung von 0,5 V besitzt, abgeschaltet ist. Die Lastkapazität CL1 des Ausgangsanschlusses VOUT1 wird mit hoher Geschwindigkeit auf 0 V entladen. Folglich liegt der Ausgangsanschluß VOUT1 auf niedrigem Pegel.
Wenn ein Signal hohen Pegels an den dritten Eingangsanschluß VI3 angelegt wird, schalten die NMOS- Transistoren MN5 und MN7 durch und die PMOS-Transistoren MP6 und MP8 werden abgeschaltet. Falls zu diesem Zeitpunkt ein Signal hohen Pegels an den Eingangsanschluß VI1 angelegt ist, schaltet der PMOS-Transistor MP1 ab und der NMOS-Transistor MN1 durch, so daß die Invertiererschaltung INV1 ein Signal niedrigen Pegels abgibt. Die Gateelektrode des NMOS-Transistors MN9 gelangt dann über den NMOS- Transistor MN7 auf niedrigen Pegel. Da der Eingang der Invertiererschaltung INV2 auf niedrigem Pegel liegt, wird der NMOS-Transistor MN2 abgeschaltet und der PMOS- Transistor MP2 durchgeschaltet, so daß die Basiselektrode des bipolaren NPN-Transistors BN1 über den NMOS-Transistor MN5 auf eine Spannung von 4,5 V gelangt, die um die Größe der Schwellenspannung (0,5 V) des NMOS-Transistors MN5 kleiner ist als die Versorgungsspannung VDD (5,0 V), bzw. auf den hohen Pegel gesetzt wird. Der NMOS-Transistor MN9, dessen Gateelektrode auf niedrigem Pegel liegt, wird abgeschaltet, während der bipolare NPN-Transistor BN1, dessen Basiselektrode auf hohem Pegel liegt, durchschaltet. Die Lastkapazität CL1 des Ausgangsanschlusses VOUT1 wird mit hoher Geschwindigkeit auf 3,7 V aufgeladen, d. h. auf einen Wert, der um die Größe der Basis-Emitter-Spannung des bipolaren Transistors BN1 (0,8 V oder weniger) niedriger ist als das Potential an dessen Basiselektrode. Folglich befindet sich der Ausgangsanschluß VOUT1 auf hohem Pegel.
Falls ein Signal niedrigen Pegels an den Eingangsanschluß VI1 angelegt ist, schaltet der PMOS- Transistor MP1 durch, während der NMOS-Transistor MN1 abgeschaltet wird, so daß die Invertiererschaltung INV1 ein Signal hohen Pegels abgibt. Die Gateelektrode des NMOS- Transistors MN9 gelangt dann über den NMOS-Transistor MN7 auf eine Spannung von 4,5 V, die um die Größe der Schwellenspannung des NMOS-Transistors MN8 (0,5 V) kleiner ist als die Versorgungsspannung (5,0 V), bzw. wird auf den hohen Pegel gelegt. Da der Eingang der Invertiererschaltung INV2 auf hohem Pegel liegt, schaltet der PMOS-Transistor MP2 ab und der NMOS-Transistor MN2 wird durchgeschaltet, so daß die Basiselektrode des bipolaren N 99999 00070 552 001000280000000200012000285919988800040 0002004321609 00004 99880PN-Transistors BN1 über den NMOS-Transistor MN5 auf niedrigen Pegel gelegt wird. Der NMOS-Transistor MN9, dessen Gateelektrode auf hohem Pegel liegt, wird eingeschaltet, während der bipolare Transistor BN1, dessen Basiselektrode auf niedrigem Pegel liegt, abschaltet. Die Lastkapazität CL1 des Ausgangsanschlusses VOUT1 wird mit hoher Geschwindigkeit auf 0 V entladen. Damit liegt der Ausgangsanschluß VOUT1 auf niedrigem Pegel.
Die Schaltung gemäß Fig. 3 stellt eine Wählschaltung zur Auswahl zwischen zwei Eingängen dar, die auf das an den dritten Eingangsanschluß VI3 angelegte Signal anspricht, indem sie entweder das an den Eingangsanschluß VI1 angelegte Signal oder das an den Eingangsanschluß VI2 angelegte Signal selektiv abgibt. Die logische Schaltung beim dritten Ausführungsbeispiel wird dadurch gebildet, daß die Durchlaß-Transistorschaltungen mit NMOS- und PMOS- Transistoren in der bzw. wie bei der logischen Schaltung gemäß dem ersten Ausführungsbeispiel ausgestattet sind. Die Schaltung gemäß Fig. 3 ist derart ausgelegt, daß die Basiselektrode des bipolaren NPN-Transistors BN1 und die Gateelektrode des NMOS-Transistors MN9, d. h. der Ausgang der Durchlaß-Transistorschaltung PT5 und der Ausgang der Durchlaß-Transistorschaltung PT6, durchgehend komplementäre Signale in derselben Weise wie beim ersten Ausführungsbeispiel abgeben. Es werden lediglich der bipolare NPN-Transistor BN1 und der NMOS-Transistor MN9 durch die Invertiererschaltung INV2 bis INV4 über die Durchlaß-Transistorschaltung PT5 oder PT6 angesteuert, um die Lastkapazität CL1 des Ausgangsanschlusses VOUT1 zu laden und zu entladen.
Bezugnehmend auf Fig. 4 wird im folgenden eine integrierte Halbleiterschaltung gemäß einem vierten Ausführungsbeispiel vorliegender Erfindung beschrieben. Fig. 4 zeigt ein Schaltbild des vierten Ausführungsbeispiels gemäß vorliegender Erfindung in Form einer Wählschaltung zur Auswahl zwischen drei Eingängen. In Fig. 4 ist ein Beispiel eines erweiterten Einsatzes der Wählschaltung zur Auswahl zwischen zwei Eingängen gemäß dem zweiten Ausführungsbeispiel für drei Eingänge dargestellt. Die Wählschaltung zur Auswahl zwischen drei Eingängen ist derart gebildet, daß das Signal mit hohem Pegel lediglich an einem Eingangsanschluß VI8 zur Auswahl des an einen Eingangsanschluß VI1 angelegten Signals, an einen Eingangsanschluß VI7 zur Auswahl des an einen Eingangsanschluß VI2 angelegten Signals und an einen Eingangsanschluß VI6 zur Auswahl des an einen Eingangsanschluß VI5 angelegten Signals angelegt wird.
In Fig. 4 bezeichnen MP1 bis MP4, MP10, MP11 PMOS- Transistoren, MN1 bis MN13 NMOS-Transistoren, BN1 einen ersten bipolaren NPN-Transistor, VI1 einen ersten Eingangsanschluß, VI2 einen zweiten Eingangsanschluß, VI5 einen dritten Eingangsanschluß, VI6 einen vierten Eingangsanschluß, VI7 einen fünften Eingangsanschluß, VI8 einen sechsten Eingangsanschluß, VOUT1 einen ersten Ausgangsanschluß, VDD eine erste Spannungsversorgung von 5,0 V, GND eine zweite Spannungsversorgung von 0 V und CL1 eine erste Lastkapazität. Der PMOS-Transistor MP1 und der NMOS-Transistor MN1 bilden eine erste Invertiererschaltung INV1, während der PMOS-Transistor MP2 und der NMOS- Transistor MN2 eine zweite Invertiererschaltung INV2 bilden. Die erste und die zweite Invertiererschaltung INV1 und INV2 dienen als Pufferschaltung für ein an den Eingangsanschluß VI1 angelegtes Signal. In gleicher Weise bilden der PMOS-Transistor MP3 und der NMOS-Transistor MN3 eine dritte Invertiererschaltung INV3, während der PMOS- Transistor und der NMOS-Transistor MN4 eine vierte Invertiererschaltung INV4 bilden. Die dritte und die vierte Invertiererschaltung INV3 und INV4 dienen als eine Pufferschaltung für ein an den Eingangsanschluß VI2 angelegtes Signal. In gleicher Weise bilden der PMOS- Transistor MP10 und der NMOS-Transistor MN10 eine fünfte Invertiererschaltung INV6, während der PMOS-Transistor MP11 und der NMOS-Transistor MN11 eine sechste Invertiererschaltung INV7 bilden. Die fünfte und die sechste Invertiererschaltung INV6 und INV7 dienen als eine Pufferschaltung für ein an den Eingangsanschluß VI5 angelegtes Signal. Die NMOS-Transistoren MN5, MN6, MN12 bilden eine Durchlaß-Transistorschaltung PT7, während die NMOS-Transistoren MN7, MN8, MN13 eine Durchlaß- Transistorschaltung PT8 bilden. Die Drain oder die Source der NMOS-Transistoren MN5, MN6, MN12 der Durchlaß- Transistorschaltung PT7 ist mit der Basiselektrode des bipolaren NPN-Transistors BN1 der Treiberschaltung verbunden.
Unter Bezugnahme auf Fig. 5 wird eine integrierte Halbleiterschaltung gemäß einem fünften Ausführungsbeispiel vorliegender Erfindung nachstehend erläutert. Fig. 5 zeigt ein Schaltbild des fünften Ausführungsbeispiels gemäß vorliegender Erfindung in Form einer Wählschaltung zur Auswahl zwischen zwei Eingängen. In Fig. 5 bezeichnen MP1 bis MP4 PMOS-Transistoren, MN1 bis MN9, MN14 NMOS- Transistoren, BN1 einen ersten bipolaren NPN-Transistor, BN2 einen zweiten bipolaren NPN-Transistor, VI1 einen ersten Eingangsanschluß, VI2 einen zweiten Eingangsanschluß, VI3 einen dritten Eingangsanschluß, VI4 einen vierten Eingangsanschluß, VOUT1 einen ersten Ausgangsanschluß, VOUT2 einen zweiten Ausgangsanschluß, VDD eine erste Spannungsversorgung von 5,0 V, GND eine zweite Spannungsversorgung von 0 V, CL1 eine erste Lastkapazität und CL2 eine zweite Lastkapazität.
Der PMOS-Transistor MP1 und der NMOS-Transistor MN1 bilden eine erste Invertiererschaltung INV1, während der PMOS-Transistor MP2 und der NMOS-Transistor MN2 eine zweite Invertiererschaltung INV2 bilden. Die erste und die zweite Invertiererschaltung INV1 und INV2 dienen als eine Pufferschaltung für ein an den Eingangsanschluß VI1 angelegtes Signal. In gleicher Weise bilden der PMOS- Transistor MP 3 und der NMOS-Transistor MN3 eine dritte Invertiererschaltung INV3, während der PMOS-Transistor MP4 und der NMOS-Transistor MN4 eine vierte Invertiererschaltung INV4 bilden. Die dritte und die vierte Invertiererschaltung INV3 und INV4 dienen als eine Pufferschaltung für ein an den Eingangsanschluß VI2 angelegtes Signal. Die NMOS-Transistoren MN5 und MN6 bilden eine Durchlaß-Transistorschaltung PT3, während die NMOS- Transistoren MN7 und MN8 eine Durchlaß-Transistorschaltung PT4 bilden. Der bipolare NPN-Transistor BN1 und der NMOS- Transistor MN9 bilden eine erste Treiberschaltung, während der bipolare NPN-Transistor BN2 und der NMOS-Transistor MN14 eine zweite Treiberschaltung bilden. Die Drain- oder Sourceelektrode der NMOS-Transistoren MN5, MN6 der Durchlaß-Transistorschaltung PT3 ist mit der Basiselektrode des bipolaren NPN-Transistors BN1 der ersten Treiberschaltung verbunden. Die Drain- oder Sourceelektroce der NMOS-Transistoren MN7, MN8 der Durchlaß- Transistorschaltung PT4 ist mit der Basiselektrode des bipolaren NPN-Transistors BN2 der zweiten Treiberschaltung verbunden.
Im folgenden wird die Arbeitsweise der in Fig. 5 gezeigten Wählschaltung zur Auswahl zwischen zwei Eingängen näher beschrieben. Ein Signal mit hohem Pegel stellt eine Spannung von 5,0 V bereit bzw. besitzt diese, während ein Signal mit niedrigem Pegel eine Spannung von 0 V bereitstellt bzw. besitzt. Eine zwischen dem hohen und dem niedrigen logischen Pegel liegende Schwelle liegt bei 2,5 V. Ein invertiertes Signal, das durch Invertierung eines an den dritten Eingangsanschluß VI3 angelegten Signals gebildet ist, wird an den vierten Eingangsanschluß VI4 angelegt. Die PMOS-Transistoren MP1 bis MP4, die eine Schwellenspannung von -0,5 V besitzen, schalten durch, wenn die Spannung an ihrer Gateelektrode um 0,5 V oder mehr kleiner ist als diejenige an ihrer Sourceelektrode. Die NMOS-Transistoren MN1 bis MN9, MN14, die eine Schwellenspannung von 0,5 V besitzen, schalten durch, wenn die Spannung an ihrer Gateelektrode um 0,5 V oder mehr größer ist als diejenige an ihrer Sourceelektrode. Die bipolaren NPN-Transistoren BN1 und BN2 schalten durch, wenn die Spannung an ihrer Basiselektrode um 0,8 V oder mehr größer ist als diejenige an der Emitterelektrode.
Wenn ein Signal niedrigen Pegels an den dritten Eingangsanschluß VI3 angelegt wird, schalten die NMOS- Transistoren MN5 und MN7 ab, während die NMOS-Transistoren MN6 und MN8 durchschalten, da ein Signal hohen Pegels an den vierten Eingangsanschluß VI43 angelegt wird. Falls zu diesem Zeitpunkt ein Signal hohen Pegels an dem Eingangsanschluß VI2 anliegt, schaltet der PMOS-Transistor MP3 ab und der NMOS-Transistor MN3 wird eingeschaltet, so daß die Invertiererschaltung INV3 ein Signal mit niedrigem Pegel abgibt. Die Gateelektrode des NMOS-Transistors MN9 und die Basis-Elektrode des bipolaren NPN-Transistors BN2 gelangen dann über den NMOS-Transistor MN8 auf niedrigen Pegel. Da der Eingang der Invertiererschaltung INV4 auf niedrigem Pegel liegt, schaltet der PMOS-Transistor MP4 durch und der NMOS-Transistor MN4 wird abgeschaltet, so daß die Basiselektrode des bipolaren NPN-Transistors BN1 und die Gateelektrode des NMOS-Transistors MN14 eine Spannung von 4,5 V erhalten, die um die Größe der Schwellenspannung (0,5 V) des NMOS-Transistors MN6 niedriger ist als die Versorgungsspannung VDD (5,0 V), bzw. gelangen über den NMOS-Transistor MN6 auf hohen Pegel. Der NMOS-Transistor MN9, dessen Gateelektrode auf niedrigem Pegel liegt, wird abgeschaltet, während der bipolare NPN-Transistor BN1, dessen Basiselektrode auf hohem Pegel liegt, durchschaltet. Die Lastkapazität CL1 des Ausgangsanschlusses VOUT1 wird mit hoher Geschwindigkeit auf 3,7 V aufgeladen, d. h. auf einen Wert, der um die Größe der Basis-Emitter-Spannung des bipolaren Transistors BN1 (0,8 V oder weniger) niedriger ist als das Potential an der Basiselektrode des bipolaren Transistors BN1. Somit besitzt der Ausgansanschluß VOUT1 hohen Pegel. Der NMOS-Transistor MN14, dessen Gateelektrode auf hohem Pegel liegt, ist durchgeschaltet, während der bipolare NPN-Transistor BN2, dessen Basiselektrode auf niedrigem Pegel liegt, abgeschaltet ist. Die Lastkapazität CL2 des Ausgangsanschlusses VOUT2 wird mit hoher Geschwindigkeit auf 0 V entladen. Damit liegt der Ausgangsanschluß VOUT2 auf niedrigem Pegel.
Falls ein Signal niedrigen Pegels an den Eingangsanschluß VI2 angelegt wird bzw. ist, schaltet der PMOS-Transistor MP3 durch und der NMOS-Transistor MN3 wird abgeschaltet, so daß die Invertiererschaltung INV3 ein Signal hohen Pegels abgibt. Die Gateelektrode des NMOS- Transistors MN9 und die Basiselektrode des bipolaren NPN- Transistors BN2 nehmen dann über den NMOS-Transistor MN8 eine Spannung von 4,5 V an, die um die Größe der Schwellenspannung (0,5 V) des NMOS-Transistors MN8 niedriger ist als die Versorgungsspannung (5,0 V), bzw. gelangen auf den hohen Pegel. Da der Eingang der Invertiererschaltung INV4 auf hohem Pegel liegt, wird der PMOS-Transistor MP4 abgeschaltet und der NMOS-Transistor MN4 durchgeschaltet, so daß die Basiselektrode des bipolaren NPN-Transistors BN1 und die Gateelektrode des NMOS-Transistors MN14 über den NMOS-Transistor MN6 auf niedrigen Pegel gesetzt werden. Der NMOS-Transistor MN9, dessen Gateelektrode auf hohem Pegel liegt, wird eingeschaltet, und der bipolare NPN-Transistor BN1, dessen Basiselektrode auf niedrigem Pegel liegt, wird bzw. ist abgeschaltet. Die Lastkapazität CL1 des Ausgangsanschlusses VOUT1 wird mit hoher Geschwindigkeit auf 0 V entladen. Somit liegt der Ausgangsanschluß VOUT1 auf niedrigem Pegel. Der NMOS-Transistor MN14, dessen Gateelektrode auf niedrigem Pegel liegt, schaltet ab, während der bipolare NPN-Transistor BN2, dessen Basiselektrode auf hohem Pegel liegt, durchschaltet. Die Lastkapazität CL2 am Ausgangsanschluß VOUT2 wird mit hoher Geschwindigkeit auf 3,7 v aufgeladen, d. h. auf einen Wert, der um die Größe der Basis-Emitter-Spannung des bipolaren Transistors BN2 (0,8 V oder weniger) niedriger ist als das Potential an der Basiselektrode des bipolaren Transistors BN2. Somit liegt der Ausgangsanschluß VOUT2 auf hohem Pegel.
Wenn ein Signal hohen Pegels an den dritten Eingangsanschluß VI3 angelegt wird, schalten die NMOS- Transistoren MN5 und MN7 durch und die NMOS-Transistoren MN6 und MN8 werden abgeschaltet, da ein Signal niedrigen Pegels an den vierten Eingangsanschluß VI4 angelegt ist. Falls zu diesem Zeitpunkt ein Signal hohen Pegels an den Eingangsanschluß VI1 angelegt ist, schaltet der PMOS- Transistor MP1 ab und der NMOS-Transistor MN1 schaltet durch, so daß die Invertiererschaltung INV1 ein Signal niedrigen Pegels abgibt. Die Gateelektrode des NMOS- Transistors MN9 und die Basiselektrode des bipolaren NPN- Transistors BN2 gelangen dann über den NMOS-Transistor MN7 auf niedrigen Pegel. Da der Eingang der Invertiererschaltung INv2 auf niedrigem Pegel liegt, schaltet der NMOS-Transistor MN2 ab und der PMOS-Transistor MP2 wird durchgeschaltet, so daß die Basiselektrode des bipolaren NPN-Transistors BN1 und die Gateelektrode des NMOS-Transistors MN14 über den NMOS-Transistor MN5 auf eine Spannung von 4,5 V gelegt werden, die um die Größe der Schwellenspannung (0,5 V) des NMOS-Transistors MN5 kleiner ist als die Versorgungsspannung VDD (5,0 V), bzw. nehmen den hohen Pegel an. Der NMOS-Transistor MN9, dessen Gateelektrode auf niedrigem Pegel liegt, wird abgeschaltet, während der bipolare NPN-Transistor BN1, dessen Basiselektrode auf hohem Pegel liegt, durchschaltet. Die Lastkapazität CL1 am Ausgangsanschluß VOUT1 wird mit hoher Geschwindigkeit auf 3,7 V aufgeladen, d. h. auf einen Wert, der um die Größe der Basis-Emitter-Spannung (0,8 V oder weniger) des bipolaren Transistors BN1 niedriger ist als das Potential an der Basiselektrode des bipolaren Transistors BN1. Folglich liegt der Ausgangsanschluß VOUT1 auf hohem Pegel. Der NMOS-Transistor MN14, dessen Gateelektrode auf hohem Pegel liegt, schaltet durch, während der bipolare NPN-Transistor BN2, dessen Basiselektrode auf niedrigem Pegel liegt, abschaltet. Die Lastkapazität CL2 am Ausgangsanschluß VOUT2 wird mit hoher Geschwindigkeit auf 0 V entladen. Folglich liegt der Ausgangsanschluß VOUT2 auf niedrigem Pegel.
Falls ein Signal niedrigen Pegels an den Eingangsanschluß VI1 angelegt wird, schaltet der PMOS- Transistor MP1 durch und der NMOS-Transistor MN1 ab, so daß die Invertiererschaltung INV1 ein Signal hohen Pegels abgibt. Die Gateelektrode des NMOS-Transistors MN9 und die Basiselektrode des bipolaren NPN-Transistors BN2 gelangen dann über den NMOS-Transistor MN7 auf eine Spannung von 4,5 V, die um die Größe der Schwellenspannung (0,5 V) des NMOS- Transistors MN7 kleiner ist als die Versorgungsspannung (5,9 V), bzw. gelangen auf hohen Pegel. Da der Eingang der Invertiererschaltung INV2 auf hohem Pegel liegt, schaltet der PMOS-Transistor MP2 ab und der NMOS-Transistor MN2 wird eingeschaltet, so daß die Basiselektrode des bipolaren NPN- Transistors BN1 und die Gateelektrode des NMOS-Transistors MN14 über den NMOS-Transistor MN5 auf niedrigen Pegel gelangen. Der NMOS-Transistor MN9, dessen Gateelektrode auf hohem Pegel liegt, schaltet durch, während der bipolare NPN-Transistor BN1, dessen Basiselektrode auf niedrigem Pegel liegt, abgeschaltet wird. Die Lastkapazität CL1 am Ausgangsanschluß VOUT1 wird mit hoher Geschwindigkeit auf 0 V entladen. Damit liegt der Ausgangsanschluß VOUT1 auf niedrigem Pegel. Der NMOS-Transistor MN14, dessen Gateelektrode auf niedrigem Pegel liegt, schaltet ab, während der bipolare NPN-Transistor BN2, dessen Basiselektrode auf hohem Pegel liegt, durchschaltet. Die Lastkapazität CL2 am Ausgangsanschluß VOUT2 wird mit hoher Geschwindigkeit auf 3,7 V aufgeladen, d. h. auf einen Wert, der um die Größe der Basis-Emitter-Spannung (0,8 V oder weniger) des bipolaren Transistors BN2 kleiner ist als das Potential an der Basiselektrode des bipolaren Transistors BN2. Damit liegt der Ausgangsanschluß VOUT2 auf hohem Pegel.
Die Schaltung gemäß Fig. 5 stellte eine Wählschaltung zur Auswahl zwischen zwei Eingängen dar, die auf ein an den dritten Eingangsanschluß VI3 angelegtes Signal dadurch anspricht, daß sie selektiv entweder das an den Eingangsanschluß VI1 angelegte Signal oder das an den Eingangsanschluß VI2 angelegte Signal abgibt. Die Wählschaltung zur Auswahl zwischen zwei Eingängen gemäß dem fünften Ausführungsbeispiel ist derart ausgelegt, daß komplementäre Signale bei der logischen Schaltung gemäß dem zweiten Ausführungsbeispiel abgegeben werden. Zwei komplementäre Ausgänge der Wählschaltung zur Auswahl zwischen zwei Eingängen können durch eine einfache Anordnung erreicht werden, indem eine Treiberschaltung zur Anordnung gemäß dem Ausführungsbeispiel hinzugefügt wird, da die Durchlaß-Transistorschaltungen PT3 und PT4 beim zweiten Ausführungsbeispiel komplementäre Signale abgeben.
Unter Bezugnahme auf Fig. 6 wird eine integrierte Halbleiterschaltung gemäß einem sechsten Ausführungsbeispiel vorliegender Erfindung näher beschrieben. Fig. 6 zeigt ein Schaltbild einer Wählschaltung zur Auswahl zwischen zwei Eingängen in Übereinstimmung mit dem sechsten Ausführungsbeispiel vorliegender Erfindung. In Fig. 6 bezeichnen MP1 bis MP4, MP15, Mp16 PMOS-Transistoren, MN1 bis MN9 NMOS- Transistoren, BN1 einen ersten bipolaren NPN-Transistor, VI1 einen ersten Eingangsanschluß, VI2 einen zweiten Eingangsanschluß, VI3 einen dritten Eingangsanschluß, VI4 einen vierten Eingangsanschluß, VOUT1 einen ersten Ausgangsanschluß, VDD eine erste Spannungsversorgung von 5,0 V, GND eine zweite Spannungsversorgung von 0 V und CL1 eine erste Lastkapazität. Der PMOS-Transistor MP1 und der NMOS- Transistor MN1 bilden eine erste Invertiererschaltung INV1, während der PMOS-Transistor MP2 und der NMOS-Transistor MN2 eine zweite Invertiererschaltung INV2 bilden. Die erste und die zweite Invertiererschaltung INV1 und INV2 dienen als Pufferschaltung für ein an den Eingangsanschluß VI1 angelegtes Signal. In gleicher Weise bilden der PMOS- Transistor MP3 und der NMOS-Transistor MN3 eine dritte Invertiererschaltung INV3, während der PMOS-Transistor MP4 und der NMOS-Transistor MN4 eine vierte Invertiererschaltung INV4 bilden. Die dritte und die vierte Invertiererschaltung INV3 und INV4 dienen als Pufferschaltung für ein an den Eingangsanschluß VI2 angelegtes Signal. Die NMOS-Transistoren MN5 und MN6 bilden eine Durchlaß-Transistorschaltung PT3, während die NMOS- Transistoren MN7 und MN8 eine Durchlaß-Transistorschaltung Pt4 bilden. Der bipolare NPN-Transistor BN1 und der NMOS- Transistor MN9 bilden eine erste Treiberschaltung. Die Drain- oder Sourceelektrode der NMOS-Transistoren MN5, MN6 der Durchlaß-Transistorschaltung PT3 ist mit der Basiselektrode des bipolaren NPN-Transistors BN1 der ersten Treiberschaltung verbunden.
Im folgenden wird der Betrieb der in Fig. 6 gezeigten Wählschaltung zur Auswahl zwischen zwei Eingängen näher beschrieben. Ein Signal hohen Pegels besitzt eine Spannung von 5,0 V, während ein Signal niedrigen Pegels eine Spannung 0 V besitzt. Eine zwischen dem hohen und dem niedrigen logischen Pegel liegende Schwelle liegt bei 2,5 V. Das invertierte Signal, das durch Umkehrung eines an den dritten Eingangsanschluß VI3 angelegten Signals gewonnen wird, wird an den vierten Eingangsanschluß VI4 angelegt. Die PMOS-Transistoren, die eine Schwellenspannung von -0,5 V besitzen, schalten durch, wenn die Spannung an ihrer Gateelektrode um 0,5 V oder mehr niedriger ist als diejenige an ihrer Sourceelektrode. Die NMOS-Transistoren, die eine Schwellenspannung von 0,5 V besitzen, schalten durch, wenn die Spannung an ihrer Gateelektrode um mindestens 0,5 V höher ist als diejenige an ihrer Sourceelektrode. Der bipolare NPN-Transistor schaltet durch, wenn die Spannung an seiner Basiselektrode um 0,8 V oder mehr größer ist als diejenige an der Emitterelektrode.
Wenn ein Signal niedrigen Pegels an den dritten Eingangsanschluß VI3 angelegt wird, schalten die NMOS- Transistoren MN5 und MN7 ab, während die NMOS-Transistoren MN6 und MN8 durchgeschaltet werden, da ein Signal hohen Pegels an den vierten Eingangsanschluß VI4 angelegt ist. Falls zu diesem Zeitpunkt ein Signal hohen Pegels am Eingangsanschluß VI2 anliegt, schalten der PMOS-Transistor MP3 ab und der NMOS-Transistor MN3 durch, so daß die Invertiererschaltung INV3 ein Signal niedrigen Pegels abgibt. Die Gateelektrode des NMOS-Transistors MN9 gelangt dann über den NMOS-Transistor MN8 auf niedrigen Pegel. Da der Eingang der Invertiererschaltung INV4 auf niedrigem Pegel liegt, wird der PMOS-Transistor MP4 durchgeschaltet und der NMOS-Transistor MN4 abgeschaltet, so daß die Basiselektrode des bipolaren NPN-Transistors BN1 die Spannungsversorgungsspannung VDD (5,0 V) über den NMOS- Transistor MN6 und den PMOS-Transistor MP15 erreicht bzw. hohen Pegel annimmt. Der PMOS-Transistor MP16 schaltet dann ab. Der NMOS-Transistor MN9, dessen Gateelektrode auf niedrigem Pegel liegt, wird abgeschaltet, während der bipolare NPN-Transistor BN1, dessen Basiselektrode auf hohem Pegel liegt, durchschaltet. Die Lastkapazität CL1 am Ausgangsanschluß VOUT1 wird mit hoher Geschwindigkeit auf 4,2 V aufgeladen, d. h. auf einen Wert, der um die Größe der Basis-Emitter-Spannung (0,8 V oder weniger) des bipolaren Transistors BN1 kleiner ist als das Potential an dessen Basiselektrode. Der Ausgangsanschluß VOUT1 befindet sich somit auf hohem Pegel.
Falls ein Signal niedrigen Pegels an den Eingangsanschluß VI2 angelegt wird bzw. ist, schaltet der PMOS-Transistor MP3 durch und der NMOS-Transistor MN3 ab, so daß die Invertierschaltung INV3 ein Signal hohen Pegels abgibt. Die Gateelektrode des NMOS-Transistors MN9 gelangt dann über den NMOS-Transistor MN8 und den PMOS-Transistor MP16 auf die Versorgungsspannung (5,0 V), oder nimmt hohen Pegel an. Der PMOS-Transistor MP15 schaltet dann ab. Da der Ausgang der Invertiererschaltung INV4 auf hohem Pegel liegt, schaltet der PMOS-Transistor MP4 ab und der NMOS- Transistor MN4 wird eingeschaltet, so daß die Basiselektrode des biploaren NPN-Transistors BN1 über den NMOS-Transistor MN6 auf niedrigen Pegel gelangt. Der NMOS- Transistor MN9, dessen Gateelektrode auf hohem Pegel liegt, wird durchgeschaltet, während der bipolare NPN-Transistor BN1, dessen Basiselektrode auf niedrigem Pegel liegt, abschaltet. Die Lastkapazität CL1 am Ausgangsanschluß VOUT1 wird mit hoher Geschwindigkeit auf 0 V entladen. Damit liegt der Ausgangsanschluß VOUT1 auf niedrigem Pegel.
Wenn ein Signal hohen Pegels an den dritten Eingangsanschluß VI3 angelegt wird oder ist, schalten die NMOS-Transistoren MN5 und MN7 durch und die NMOS- Transistoren MN6 und MN8 ab, da ein Signal niedrigen Pegels an den vierten Eingangsanschluß VI4 angelegt ist. Falls zu diesem Zeitpunkt ein Signal hohen Pegels an den Eingangsanschluß VI1 angelegt wird oder ist, schaltet der PMOS-Transistor MP1 ab und der NMOS-Transistor MN1 durch, so daß die Invertiererschaltung INV1 ein Signal niedrigen Pegels abgibt. Die Gatelektrode des NMOS-Transistors MN9 gelangt dann über den NMOS-Transistor MN7 auf niedrigen Pegel. Da der Eingang der Invertiererschaltung INV2 auf niedrigem Pegel liegt, ist der NMOS-Transistor MN2 abgeschaltet und der PMOS-Transistor MP2 eingeschaltet, so daß die Basiselektrode des bipolaren NPN-Transistors BN1 über den NMOS-Transistor MN5 und den PMOS-Transistor MP15 auf die Versorgungsspannung VDD (5,0 V) gelegt wird oder den hohen Pegel einnimmt. Der PMOS-Transistor MP16 schaltet dann ab. Der NMOS-Transistor MN9, dessen Gateelektrode auf niedrigem Pegel liegt, wird abgeschaltet, während der bipolare NPN-Transistor BN1, dessen Basiselektrode auf hohem Pegel liegt, durchschaltet. Die Lastkapazität CL1 am Ausgangsanschluß VOUT1 wird mit hoher Geschwindigkeit auf 4,2 V aufgeladen, d. h. auf einen Wert, der um die Größe der Basis-Emitter-Spannung (0,8 V oder weniger) des bipolaren Transistors BN1 geringer ist als das Potential an dessen Basiselektrode. Folglich liegt der Ausgangsanschluß VOUT1 auf hohem Pegel.
Falls ein Signal niedrigen Pegels an den Eingangsanschluß VI1 angelegt wird, schaltet der PMOS- Transistor MP1 durch und der NMOS-Transistor MN1 ab, so daß die Invertiererschaltung INV1 ein Signal hohen Pegels abgibt. Die Gateelektrode des NMOS-Transistors MN9 wird dann über den NMOS-Transistor MN7 und den PMOS-Transistor MP16 auf die Versorgungsspannung (5,0 V) bzw. auf den hohen Pegel gebracht. Der PMOS-Transistor MP15 schaltet dann ab. Da der Eingang der Invertiererschaltung INV2 auf hohem Pegel liegt, schaltet der PMOS-Transistor MP2 ab und der NMOS-Transistor MN2 wird eingeschaltet, so daß die Basiselektrode des bipolaren NPN-Transistors BN1 über den NMOS-Transistor MN4 auf niedrigen Pegel gesetzt wird. Der NMOS-Transistor MN9, dessen Gateelektrode den hohen Pegel besitzt, wird eingeschaltet, während der bipolare NPN- Transistor BN1, dessen Basiselektrode auf niedrigem Pegel liegt, abschaltet. Die Lastkapazität CL1 am Ausgangsanschluß VOUT1 wird mit hoher Geschwindigkeit auf 0 V entladen. Damit liegt der Ausgangsanschluß VOUT1 auf niedrigem Pegel.
Die Schaltung gemäß Fig. 6 ist eine Wählschaltung zur Auswahl zwischen zwei Eingängen, die auf das an den dritten Eingansanschluß VI3 dadurch anspricht, daß sie selektiv entweder das an den Eingangsanschluß VI1 angelegte Signal oder das an den Eingangsanschluß VI2 angelegte Signal weiterleitet. Da die Durchlaß-Transistorschaltung lediglich die NMOS-Transistoren aufweisen, wird das Signal mit hohem Pegel (5,0 V) zu einem Signal mit einer Spannung von 4,5 V, die um die Größe der Schwellenspannung (0,5 V) der NMOS- Transistoren niedriger ist als die Spannung von 5,0 V, und dieses Signal von 4,5 V wird weitergeleitet. Die Wählschaltung zur Auswahl zwischen zwei Eingängen gemäß dem sechsten Ausführungsbeispiel ist jedoch dazu ausgelegt, die volle Größe der Versorgungsspannung dadurch anzulegen bzw. abzugeben, daß zwischen die Ausgangsanschlüsse der Durchlaß-Transistorschaltungen und der Spannungsversorgung die PMOS-Transistoren MP15 und MP16 geschaltet werden. Die PMOS-Transistoren MP15 und MP16 dienen auch dazu, den bipolaren NPN-Transistor BN1 und den NMOS-Transistor MN9, die mit den Ausgangsanschlüssen der Durchlaß- Transistorschaltungen PT3 und PT4 verbunden sind, mit hoher Geschwindigkeit zu treiben bzw. anzusteuern.
Bezugnehmend auf Fig. 7 wird nachstehend eine integrierte Halbleiterschaltung gemäß einem siebten Ausführungsbeispiel vorliegender Erfindung näher beschrieben. Fig. 7 zeigt ein Schaltbild einer Wählschaltung zur Auswahl zwischen zwei Eingängen gemäß einem siebten Ausführungsbeispiel vorliegender Erfindung. In Fig. 7 ist ein Beispiel einer Anordnung dargestellt, bei der die Durchlaß-Transistoren lediglich PMOS-Transistoren aufweisen. In Fig. 7 bezeichnen MP1 bis MP8 PMOS- Transistoren, MN1 bis MN4, MN9, MN15, MN16 NMOS- Transistoren, BN1 einen ersten bipolaren NPN-Transistor, VI1 einen ersten Eingangsanschuß, VI2 einen zweiten Eingangsanschluß, VI3 einen dritten Eingangsanschluß, VI4 einen vierten Eingangsanschluß, VOUT1 einen ersten Ausgangsanschluß, VDD eine erste Spannungsversorgung von 5,0 V, GND eine zweite Spannungsversorgung von 0 V und CL1 eine erste Lastkapazität. Die PMOS-Transistoren MP5 und MP6 bilden eine erste Durchlaß-Transistorschaltung PT9, während die PMOS-Transistoren MP7 und MP8 eine Durchlaß- Transistorschaltung PT10 bilden. Der bipolaren NPN- Transistor BN1 und der NMOS-Transistor MN9 bilden eine Treiberschaltung. Die Drain- oder Sourceelektrode der PMOS- Transitoren MP5, MP6 der Durchlaß-Transistorschaltung PT9 ist mit der Basiselektrode des bipolaren NPN-Transistors BN1 der Treiberschaltung verbunden.
Das Signal niedrigen Pegels (0 V) wird zu einem Signal mit einer Spannung von 0,5 V, die um die Größe der Schwellenspannung (0,5 V) der PMOS-Transistoren MP5 bis MP8 größer ist als die Spannung von 0 V, und das Signal mit dem Pegel von 0,5 V wird weitergeleitet. Die in Fig. 7 gezeigte Wählschaltung zur Auswahl zwischen zwei Eingängen ist aber dazu ausgelegt, die volle Größe der Speisespannung anzulegen bzw. abzugeben, wozu die NMOS-Transistoren MN15 und MN16 zwischen die Ausgangsanschlüsse der Durchlaß- Transistorschaltungen PT9, PT10 und die Versorgungsspannung geschaltet sind. Die NMOS-Transistoren MN15 und MN16 dienen auch dazu, den bipolaren NPN-Transistor BN1 und den NMOS- Transistor MN9, die zwischen die Ausgangsanschlüsse der Durchlaß-Transistorschaltungen PT9 und PT10 geschaltet sind, mit hoher Geschwindigkeit zu treiben bzw. anzusteuern.
Bezugnehmend auf Fig. 8 wird nachstehend eine integrierte Halbleiterschaltung gemäß einem achten Ausführungsbeispiel vorliegender Erfindung beschrieben. Fig. 8 zeigt ein Schaltbild des achten Ausführungsbeispiels vorliegender Erfindung in Form einer Wählschaltung zur Auswahl zwischen zwei Eingängen. In Fig. 8 bezeichnet MP17 einen PMOS-Transistor. Die Elemente gemäß Fig. 8, die identisch mit denjenigen Fig. 2 sind oder diesen entsprechen, sind mit denselben Bezugszeichen bezeichnet. Der PMOS-Transistor MP17 besitzt eine geerdete Gateelektrode, eine mit der Basiselektrode des bipolaren NPN-Transistors BN1 verbundene Sourceelektrode und eine Drainelektrode, die mit der Emitterelektrode des bipolaren NPN-Transistors BN1 verbunden ist.
Im folgenden wird die Arbeitsweise der in Fig. 8 gezeigten Wählschaltung zur Auswahl zwischen zwei Eingängen erläutert. Ein Signal hohen Pegels besitzt eine Spannung von 5,0 V, während ein Signal niedrigen Pegels eine Spannung von 0 V bereitstellt bzw. besitzt. Eine zwischen dem hohen und dem niedrigen logischen Pegel liegende Schwelle liegt bei 2,5 V. Das durch Umkehrung eines an den dritten Eingangsanschluß VI3 anzulegenden Signals gewonnene invertierte Signal wird an den vierten Eingangsanschluß VI4 angelegt. Die PMOS-Transistoren, die eine Schwellenspannung von -0,5 V besitzen, sind durchgeschaltet, wenn die Spannung an ihrer Gateelektrode um mindestens 0,5 V niedriger ist als diejenige an ihrer Sourceelektrode. Die NMOS-Transistoren besitzen eine Schwellenspannung von 0,5 V und schalten durch, wenn die Spannung an ihrer Gateelektrode um 0,5 V oder mehr größer ist als diejenige an ihrer Sourceelektrode. Der bipolare NPN-Transistor schaltet durch, wenn die Spannung an seiner Basiselektrode um 0,8 V oder mehr größer ist als diejenige an seiner Emitterelektrode.
Wenn ein Signal niedrigen Pegels an den dritten Eingangsanschluß VI3 angelegt wird, schalten die NMOS- Transistoren MN5 und MN7 ab und die NMOS-Transistoren MN6 und MN8 schalten durch, da ein Signal hohen Pegels an den vierten Eingangsanschluß VI4 angelegt ist. Falls zu diesem Zeitpunkt ein Signal hohen Pegels an den Eingangsanschluß VI2 angelegt wird oder ist, schaltet der PMOS-Transistor MP3 ab und der NMOS-Transistor MN3 wird durchgeschaltet, so daß die Invertiererschaltung INV3 ein Signal niedrigen Pegels abgibt. Die Gateelektrode des NMOS-Transistors MN9 gelangt dann über den NMOS-Transistor MN8 auf niedrigen Pegel. Da der Eingang der Invertiererschaltung INV4 auf niedrigem Pegel liegt, schaltet der PMOS-Transistor MP4 ein und der NMOS-Transistor MN4 wird abgeschaltet, so daß die Basiselektrode des bipolaren NPN-Tansistors BN1 über den NMOS-Transistor MN6 eine Spannung von 4,5 V annimmt, die um die Größe der Schwellenspannung des NMOS-Transistors MN6 niedriger als die Versorgungsspannung VDD (5,0) ist, bzw. wird auf hohen Pegel gebracht. Der NMOS-Transistor MN9, dessen Gateelektrode auf niedrigem Pegel liegt, schaltet ab, während der bipolare NPN-Transistor BN1, dessen Basiselektrode auf hohem Pegel liegt, durchschaltet. Die Lastkapazität CL1 am Ausgangsanschluß VOUT1 wird mit hoher Geschwindigkeit auf 4,5 V aufgeladen. Zu diesem Zeitpunkt ist der PMOS-Transistor MP17 eingeschaltet und dient dazu, das Potential an der Emitterelektrode des bipolaren NPN- Transistors BN1 auf das Potential an seiner Basiselektrode aufzuladen. Somit liegt der Ausgangsanschluß VOUT1 auf hohem Pegel.
Falls ein Signal niedrigen Pegels an den Eingangsanschluß VI2 angelegt ist oder wird, schaltet der PMOS-Transistor MP3 durch und der NMOS-Transistor MN3 ab, so daß die Invertiererschaltung INV3 ein Signal hohen Pegels abgibt. Die Gateelektrode des NMOS-Transistors MN9 gelangt dann über den NMOS-Transistor MN8 auf eine Spannung von 4,5 V, die um die Größe der Schwellenspannung des NMOS- Transistors MN8 niedriger ist als die Versorgungsspannung (5,0 V), bzw. nimmt den hohen Pegel an. Da der Eingang der Invertiererschaltung INV4 auf hohem Pegel liegt, schaltet der PMOS-Transistor MP4 ab und der NMOS-Transistor MN4 wird durchgeschaltet, so daß die Basiselektrode des bipolaren NPN-Transistors BN1 über den NMOS-Transistor MN6 auf niedrigen Pegel gesetzt wird. Zu diesem Zeitpunkt schaltet der PMOS-Transistor MP17 ab. Der NMOS-Transistor MN9, dessen Gateelektrode auf hohem Pegel liegt, wird durchgeschaltet, während der bipolare NPN-Transistor BN1, dessen Basiselektrode auf niedrigem Pegel liegt, abgeschaltet wird. Die Lastkapazität CL1 am Ausgangsanschluß VOUT1 wird mit hoher Geschwindigkeit auf 0 V entladen. Somit liegt der Ausgangsanschluß VOUT1 auf niedrigem Pegel.
Wenn ein Signal hohen Pegels an den dritten Eingangsanschluß VI3 angelegt wird, schalten die NMOS- Transistoren MN5 und MN7 durch und die NMOS-Transistoren MN6 und MN8 werden abgeschaltet, da ein Signal niedrigen Pegels an den vierten Eingangsanschluß VI4 angelegt ist. Falls zu diesem Zeitpunkt ein Signal hohen Pegels an den Eingangsanschluß VI1 angelegt ist, wird der PMOS-Transistor MP1 abgeschaltet und der NMOS-Transistor MN 1 durchgeschaltet, so daß die Invertierschaltung INV1 ein Signal niedrigen Pegels abgibt. Die Gateelektrode des NMOS- Transistors MN9 gelangt dann über den NMOS-Transistor MN7 auf niedrigen Pegel. Da sich der Eingang der Invertiererschaltung INV2 auf niedrigem Pegel befindet, schaltet der NMOS-Transistor MN2 ab und der PMOS-Transistor MP2 wird eingeschaltet, so daß die Basiselektrode des bipolaren NPN-Transistors BN1 über den NMOS-Transistor MN5 auf eine Spannung von 4,5 V gebracht wird, die um die Größe der Schwellenspannung des NMOS-Transistors MN5 niedriger ist als die Versorgungsspannung VDD (5,0 V), bzw. gelangt auf hohen Pegel. Der NMOS-Transistor MN9, dessen Gateelektrode auf niedrigem Pegel liegt, ist abgeschaltet, während der bipolare NPN-Transistor BN1, dessen Basiselektrode auf hohem Pegel liegt, durchschaltet. Die Lastkapazität CL1 am Ausgangsanschluß VOUT1 wird mit hoher Geschwindigkeit auf 4,5 V aufgeladen. Zu diesem Zeitpunkt ist der PMOS-Transistor MP17 eingeschaltet und bewirkt, daß das Potential an der Emitterelektrode des bipolaren NPN- Transistors BN1 auf das Potential an seiner Basiselektrode aufgeladen wird. Damit liegt der Ausgangsanschluß VOUT1 auf hohem Pegel.
Falls ein Signal niedrigen Pegels an den Eingangsanschluß VI1 angelegt ist, wird der PMOS-Transistor MP1 durchgeschaltet und der NMOS-Transistor MN1 abgeschaltet, so daß die Invertiererschaltung INV1 ein Signal hohen Pegels abgibt. Die Gateelektrode des NMOS- Transistors MN9 gelangt dann über den NMOS-Transistor MN7 auf eine Spannung von 4,5 V, die um die Größe der Schwellenspannung (0,5 V) des NMOS-Transistors MN7 niedriger ist als die Versorgungsspannung VDD (5,0 V), oder wird auf hohen Pegel gesetzt. Da der Eingang der Invertiererschaltung INV2 auf hohem Pegel liegt, wird der PMOS-Transistor MP2 abgeschaltet und der NMOS-Transistor MN2 eingeschaltet, so daß die Basiselektrode des bipolaren NPN-Transistors BN1 über den NMOS-Transistor MN5 auf niedrigen Pegel gesetzt wird. Zu diesem Zeitpunkt schaltet der PMOS-Transistor MP17 ab. Der NMOS-Transistor MN9, dessen Gateelektrode auf hohem Pegel liegt, wird durchgeschaltet, während der bipolare NPN-Transistor BN1, dessen Basiselektrode auf niedrigem Pegel liegt, abschaltet. Die Lastkapazität CL1 am Ausgangsanschluß VOUT1 wird mit hoher Geschwindigkeit auf 0 V entladen. Damit befindet sich der Ausgangsanschluß VOUT1 auf niedrigem Pegel.
Die Schaltung gemäß Fig. 8 ist eine Wählschaltung zur Auswahl zwischen zwei Eingängen, die auf das an den dritten Eingangsanschluß VI3 angelegte Signal dadurch anspricht, daß sie selektiv entweder das an den Eingangsanschluß VI1 angelegte Signal oder das an den Eingangsanschluß VI2 angelegte Signal weiterleitet. Die Spannung der Emitterelektrode ist auf einen Spannungswert festgelegt, der um 0,8 V oder weniger geringer ist als derjenige an der Basiselektrode, wenn der bipolare NPN-Transistor BN1 eingeschaltet ist.
Beim achten Ausführungsbeispiel ist allerdings der PMOS-Transistor MP17, dessen Gateelektrode mit der zweiten Spannungsversorgung GND verschaltet ist, mit der Basis- und der Emitterelektrode des bipolaren NPN-Transistors BN1 verbunden, um die Spannungen an der Emitter- und Basiselektrode zu vergleichmäßigen.
Bezugnehmend auf Fig. 9 wird eine integrierte Halbleiterschaltung gemäß einem neunten Ausführungsbeispiel vorliegender Erfindung beschrieben. Fig. 9 zeigt ein Schaltbild einer Wählschaltung zur Auswahl zwischen zwei Eingängen, die das neunte Ausführungsbeispiel vorliegender Erfindung bildet. In Fig. 1 bezeichnet R1 einen Widerstand. Elemente in Fig. 9, die identisch sind mit denjenigen in Fig. 2 oder diesen entsprechen, sind mit denselben Bezugszeichen versehen. Die Wählschaltung zur Auswahl zwischen zwei Eingängen gemäß dem neunten Ausführungsbeispiel unterscheidet sich vom zweiten Ausführungsbeispiel dahingehend, daß der Widerstand R1 mit der Basis- und der Emitterelektrode des bipolaren NPN- Transistors BN1 verbunden ist, um die Spannungen der Emitter- und Basiselektrode zu vergleichmäßigen bzw. auf gleichen Wert zu bringen. Die Spannung am Ausgangsanschluß VOUT1 ist bei der zur Auswahl zwischen zwei Eingängen dienenden Wählschaltung gemäß dem zweiten Ausführungsbeispiel um die Größe der Basis-Emitter-Spannung (0,8 V oder weniger) kleiner als diejenige an der Basiselektrode des bipolaren NPN-Transistors BN1. Durch die Verbindung des Widerstands R1 mit der Basis- und der Emitterelektrode des bipolaren NPN-Transistors BN1 wird der Einfluß der Basis-Emitter-Spannung des bipolaren NPN- Transistors auf die Ausgangsspannung unterdrückt.
Unter Bezugnahme auf Fig. 10 wird im folgenden eine integrierte Halbleiterschaltung gemäß einem zehnten Ausführungsbeispiel vorliegender Erfindung beschrieben. Fig. 10 zeigt ein Schaltbild des zehnten Ausführungsbeispiels vorliegender Erfindung in Form einer EXKLUSIV-NOR-Schaltung. In Fig. 10 bezeichnen MP1 und MP2 PMOS-Transistoren, MN1 bis MN9 NMOS-Transistoren, BN1 einen ersten bipolaren NPN-Transistor, VI1 einen ersten Eingangsanschluß, VI3 einen dritten Eingangsanschluß, VI4 einen vierten Eingangsanschluß, VOUT1 einen ersten Ausgangsanschluß, VDD eine erste Spannungsversorgung von 5,0 V, GND eine zweite Spannungsversorgung von 0 V und CL1 eine erste Lastkapazität. Der PMOS-Transistor MP1 und der NMOS-Transistor MN1 bilden eine erste Invertiererschaltung INV1, während der PMOS-Transistor MP2 und der NMOS- Transistor MN2 eine zweite Invertiererschaltung INV2 bilden. Die erste und die zweite Invertiererschaltung INV1 und INV2 dienen als Pufferschaltung für ein an den Eingangsanschluß VI1 angelegtes Signal. Die NMOS- Transistoren MN5 und MN6 bilden eine Durchlaß- Transistorschaltung PT3, während die NMOS-Transistoren MN7 und MN8 eine Durchlaß-Transistorschaltung PT4 bilden. Der bipolare NPN-Transistor BN1 und der NMOS-Transistor MN9 bilden eine Treiberschaltung. Die Drain oder Source der NMOS-Transistoren MN5, MN6 der Durchlaß-Transistorschaltung PT3 ist mit der Basiselektrode des bipolaren NPN- Transistors BN1 der Treiberschaltung verbunden.
Nachstehend wird die Arbeitsweise der in Fig. 10 gezeigten EXKLUSIV-NOR-Schaltung beschrieben. Ein Signal hohen Pegels besitzt eine Spannung von 5,0 V, während ein Signal niedrigen Pegels eine Spannung von 0 V besitzt. Eine Schwelle zwischen dem hohen und dem niedrigen logischen Pegel liegt bei 2,5 V. Ein Signal, das durch Invertierung eines an den dritten Eingangsanschluß VI3 angelegten Signals gewonnen wird, wird an den vierten Eingangsanschluß VI4 angelegt. Die PMOS-Transistoren MP1 und MP2, die eine Schwellenspannung von -0,5 V besitzen, schalten durch, wenn die Spannung an ihrer Gateelektrode um 0,5 V oder mehr niedriger ist als diejenige an ihrer Sourceelektrode. Die NMOS-Transistoren MN1 bis MN9, die eine Schwellenspannung von 0,5 V haben, schalten durch, wenn die Spannung an ihrer Gateelektrode um mindestens 0,5 V höher ist als diejenige an ihrer Sourceelektrode. Der bipolare NPN-Transistor schaltet durch, wenn die Spannung an seiner Basiselektrode um mindestens 0,8 V größer ist als diejenige an der Emitterelektrode.
Wenn ein Signal niedrigen Pegels an den dritten Eingangsanschluß VI3 angelegt wird, schalten die NMOS- Transistoren MN5 und MN7 ab und die NMOS-Transistoren MN6 und MN8 schalten durch, da ein Signal hohen Pegels an den vierten Eingangsanschluß VI4 angelegt ist. Falls zu diesem Zeitpunkt ein Signal hohen Pegels an den Eingangsanschluß VI1 angelegt ist oder wird, schaltet der PMOS-Transistor MP1 ab und der NMOS-Transistor MN1 wird durchgeschaltet, so daß die Invertiererschaltung INV1 ein Signal niedrigen Pegels abgibt. Die Basiselektrode des bipolaren NPN- Transistors BN1 gelangt dann über den NMOS-Transistor MN6 auf niedrigen Pegel. Da der Eingang der Invertiererschaltung INV2 bei niedrigem Pegel liegt, schaltet der PMOS-Transistor MP2 durch und der NMOS- Transistor MN2 wird abgeschaltet, so daß die Gateelektrode des NMOS-Transistors MN9 über den NMOS-Transistor MN8 auf eine Spannung von 4,5 V gebracht wird, die um die Größe der Schwellenspannung (0,5 V) des NMOS-Transistors MN8 niedriger ist als die Versorgungsspannung VDD (5,0 V), bzw. wird auf hohen Pegel gesetzt. Der NMOS-Transistor MN9, dessen Gateelektrode auf hohem Pegel liegt, wird eingeschaltet, während der bipolare NPN-Transistor BN1, dessen Basiselektrode auf niedrigem Pegel liegt, abgeschaltet wird. Die Lastkapazität CL1 am Ausgangsanschluß VOUT1 wird mit hoher Geschwindigkeit auf 0 V entladen. Damit liegt der Ausgangsanschluß VOUT1 auf niedrigem Pegel.
Falls ein Signal niedrigen Pegels an den Eingangsanschluß VI1 angelegt ist oder wird, schaltet der PMOS-Transistor MP1 durch und der NMOS-Transistor MN1 wird abgeschaltet, so daß die Invertiererschaltung INV1 ein Signal hohen Pegels abgibt. Die Basiselektrode des bipolaren NPN-Transistors BN1 wird dann über den NMOS- Transistor MN6 auf eine Spannung von 4,5 V gebracht, die um die Größe der Schwellenspannung (0,5 V) des NMOS- Transistors MN6 niedriger ist als die Versorgungsspannung VDD (5,0 V), bzw. wird auf hohen Pegel gesetzt. Da der Eingang der Invertiererschaltung INV2 auf hohem Pegel liegt, schaltet der PMOS-Transistor MP2 ab und der NMOS- Transistor MN2 wird eingeschaltet, so daß die Gateelektrode des NMOS-Transistors MN9 über den NMOS-Transistor MN8 auf niedrigen Pegel gesetzt wird. Der NMOS-Transistor MN9, dessen Gateelektrode auf niedrigem Pegel liegt, wird abgeschaltet, während der bipolare NPN-Transistor BN1, dessen Basiselektrode auf hohem Pegel liegt, durchschaltet. Die Lastkapazität CL1 am Ausgangsanschluß VOUT1 wird mit hoher Geschwindigkeit auf 3,7 V aufgeladen, d. h. auf einen Wert, der um die Größe der Basis-Emitter-Spannung des bipolaren Transistors BN1 (0,8 V oder weniger) niedriger ist als das Potential an dessen Basiselektrode. Folglich befindet sich der Ausgangsanschluß VOUT1 auf hohem Pegel.
Wenn ein Signal hohen Pegels an den dritten Eingangsanschluß VI3 angelegt wird oder ist, schalten die NMOS-Transistoren MN5, MN7 durch, während die NMOS- Transistoren MN6, MN8 abschalten, da ein Signal niedrigen Pegels an den vierten Eingangsanschluß VI4 angelegt wird oder ist. Falls zu diesem Zeitpunkt ein Signal hohen Pegels an den Eingangsanschluß VI1 angelegt ist, schaltet der PMOS-Transistor MP1 ab und der NMOS-Transistor MN1 wird durchgeschaltet, so daß die Invertiererschaltung INV1 ein Signal niedrigen Pegels abgibt. Die Gateelektrode des NMOS- Transistors MN9 wird dann durch den NMOS-Transistor MN7 auf niedrigen Pegel gebracht. Da der Eingang der Invertiererschaltung INV2 auf niedrigem Pegel liegt, wird der NMOS-Transistor MN2 abgeschaltet und der PMOS- Transistor MP2 durchgeschaltet, so daß die Basiselektrode des bipolaren NPN-Transistors BN1 über den NMOS-Transistor MN5 auf eine Spannung von 4,5 V gebracht wird, die um die Größe der Schwellenspannung des NMOS-Transistors MN5 niedriger ist als die Versorgungsspannung VDD (5,0 V), bzw. wird auf hohen Pegel gesetzt. Der NMOS-Transistor MN9, dessen Gateelektrode auf niedrigem Pegel liegt, wird abgeschaltet, während der bipolare NPN-Transistor BN1, dessen Basiselektrode auf hohem Pegel liegt, durchschaltet. Die Lastkapazität CL1 am Ausgangsanschluß VOUT1 wird mit hoher Geschwindigkeit auf 3,7 V aufgeladen, d. h. auf einen Wert, der um die Größe der Basis-Emitter-Spannung (0,8 V oder weniger ) des bipolaren Transistors BN1 niedriger ist als das Potential an dessen Basiselektrode. Folglich liegt der Ausgangsanschluß VOUT1 auf hohem Pegel.
Falls ein Signal niedrigen Pegels an den Eingangsanschluß VI1 angelegt wird, schaltet der PMOS- Transistor MP1 durch und der NMOS-Transistor MN1 ab, so daß die Invertiererschaltung INV1 ein Signal hohen Pegels abgibt. Die Gateelektrode des NMOS-Transistors MN9 wird dann über den NMOS-Transistor MN7 auf eine Spannung von 4,5 V gebracht, die um die Größe der Schwellenspannung (0,5 V) des NMOS-Transistors MN7 niedriger ist als die Versorgungsspannung VDD (5,0 V), bzw. wird auf hohen Pegel gesetzt. Da der Eingang der Invertiererschaltung INV2 auf hohem Pegel liegt, schaltet der PMOS-Transistor MP2 ab und der NMOS-Transistor MN2 wird durchgeschaltet, so daß die Basiselektrode des bipolaren NPN-Transistors BN1 über den NMOS-Transistor MN5 auf niedrigen Pegel gebracht wird. Der NMOS-Transistor MN9, dessen Basiselektrode auf hohem Pegel liegt, wird durchgeschaltet, während der bipolare NPN- Transistor BN1, dessen Basiselektrode auf niedrigem Pegel liegt, abschaltet. Die Lastkapazität CL1 des Ausgangsanschlusses VOUT1 wird mit hoher Geschwindigkeit auf 0 V entladen. Damit liegt der Ausgangsanschluß VOUT1 auf niedrigem Pegel.
Bei der EXkLUSIV-NOR-Schaltung gemäß Fig. 10 enthalten die Durchlaß-Transistorschaltungen PT3 und PT4 ausschließlich die NMOS-Transistoren. Die Schaltung gemäß Fig. 10 ist derart ausgelegt, daß die Basiselektrode des bipolaren NPN-Transistors BN1 und die Gateelektrode des NMOS-Transistors MN9, d. h. der Ausgang der Durchlaßtransistorschaltung PT3 und der Ausgang der Durchlaßtransistorschaltung PT4, durchgehend komplementäre Signale abgeben. Durch die Invertiererschaltungen INV1 und INV2 werden über die Durchlaß-Transistorschaltung PT3 oder PT4 lediglich der bipolare NPN-Transistor BN1 und der NMOS- Transistor MN9 getrieben bzw. angesteuert, um die Lastkapazität CL1 des Ausgangsanschlusses VOUT1 zu laden und zu entladen. Es ist anzumerken, daß die Durchlaß- Transistorschaltungen PT3 und PT4 im Unterschied zu den Durchlaß-Transistorschaltungen PT1 und PT2 lediglich die NMOS-Transistoren MN5 bis MN8 enthalten. Folglich wird an die Basiselektrode des bipolaren NPN-Transistors BN1 und an die Gateelektrode des NMOS-Transistors MN9 das Signal mit hohem Pegel mit einer Spannung von 4,5 V angelegt, die um die Größe der Schwellenspannung der NMOS-Transistoren MN5 bis MN8 kleiner ist als die Versorgungsspannung VDD.
Da die Basisspannung sich bei einem Abschaltvorgang des bipolaren NPN-Transistors BN1 ausgehend von dem Spannungswert von 4,5 V verringert, ist die Abschaltzeit des bipolaren NPN-Transistors BN1 verglichen mit dem ersten Ausführungsbeispiel verkürzt, so daß die EXKLUSIV-NOR- Schaltung mit höherer Geschwindigkeit arbeiten kann.
Die in Fig. 10 gezeigte EXKLUSIV-NOR-Schaltung gemäß dem zehnten Ausführungsbeispiel ist so ausgestaltet, daß das Ausgangssignal der Invertiererschaltung INV1 an den NMOS-Transistor MN6 und das Ausgangssignal der Invertiererschaltung INV2 an den NMOS-Transistor MN8 bei der logischen Schaltung gemäß dem zweiten Ausführungsbeispiel angelegt werden. Der Ausgang liegt lediglich dann auf hohem Pegel, wenn die beiden, an die Eingangsanschlüsse VI1 und VI3 angelegten Signale auf hohem oder niedrigem Pegel liegen, was das Charakteristikum der EXKLUSIV-NOR-Schaltung ist.
Unter Bezugnahme auf die Fig. 11 wird im folgenden eine integrierte Halbleiterschaltung gemäß einem elften Ausführungsbeispiel vorliegender Erfindung beschrieben. Fig. 11 zeigt ein Schaltbild des elften Ausführungsbeispiels vorliegender Erfindung in Form einer EXKLUSIV-NOR-Schaltung. In Fig. bezeichnen MP1, MP2 und MP18 PMOS-Transistoren, MN1, MN5, MN6, MN9 und MN18 NMOS- Transistoren, BN1 einen ersten bipolaren NPN-Transistor, VI1 einen ersten Eingangsanschluß, VI3 einen dritten Eingangsanschluß, VI4 einen vierten Eingangsanschluß, VOUT1 einen ersten Ausgangsanschluß, VDD eine erste Spannungsversorgung von 5,0 V, GND eine zweite Spannungsversorgung von 0 V und CL1 eine erste Lastkapazität. Der PMOS-Transistor MP1 und der NMOS- Transistor MN1 bilden eine erste Invertiererschaltung INV1, während der PMOS-Transistor MP2 und der NMOS-Transistor MN2 eine zweite Invertiererschaltung INV2 bilden. Die erste und die zweite Invertiererschaltung INV1 und INV2 dienen als eine Pufferschaltung für ein an den Eingangsanschluß VI1 angelegtes Signal. Die NMOS-Transistoren MN5 und MN6 bilden eine Durchlaß-Transistorschaltung PT3. Der bipolare NPN- Transistor BN1 und der NMOS-Transistor MN9 bilden eine Treiberschaltung. Die Drain oder Source der NMOS- Transistoren MN5, MN6 der Durchlaß-Transistorschaltung PT3 ist mit der Basiselektrode des bipolaren NPN-Transistors BN1 der Treiberschaltung verbunden.
Die Arbeitsweise der in Fig. 11 gezeigten EXKLUSIV-NOR- Schaltung wird im folgenden beschrieben. Ein Signal hohen Pegels besitzt eine Spannung von 5,0 V, während ein Signal niedrigen Pegels eine Spannung von 0 V besitzt. Eine Schwelle zwischen dem hohen und dem niedrigen logischen Pegel liegt bei 2,5 V. Ein durch Invertierung eines an den dritten Eingangsanschluß VI3 angelegten Signals gewonnenes invertiertes Signal wird an den vierten Eingangsanschluß VI4 angelegt. Die PMOS-Transistoren MP1, MP2 und MP18, die eine Schwellenspannung von -0,5 V besitzen, schalten durch, wenn die Spannung an ihrer Gateelektrode um mindestens 0,5 V niedriger ist als diejenige an ihrer Sourceelektrode. Die NMOS-Transistoren MN1, MN5, MN6, MN9 und MN18, die eine Schwellenspannung von 0,5 V besitzen, schalten durch, wenn die Spannung an ihrer Gateelektrode um mindestens 0,5 V größer ist als diejenige an ihrer Sourceelktrode. Der bipolare NPN-Transistor BN1 schaltet durch, wenn die Spannung an seiner Basiselektrode um mindestens 0,8 V größer ist als diejenige an seiner Emitterelektrode.
Wenn ein Signal niedrigen Pegels an den dritten Eingangsanschluß VI3 angelegt ist oder wird, schaltet der NMOS-Transistor MN5 ab, während der NMOS-Transistor MN6 durchgeschaltet wird, da ein Signal mit hohem Pegel an den vierten Eingangsanschluß VI4 angelegt wird oder ist. Falls zu diesem Zeitpunkt ein Signal mit hohem Pegel an den Eingangsanschluß VI1 angelegt wird, schaltet der PMOS- Transistor MP1 ab und der NMOS-Transistor MN1 wird eingeschaltet, so daß die Invertiererschaltung INV1 ein Signal mit niedrigem Pegel abgibt. Die Basiselektrode des bipolaren NPN-Transistors BN1 wird dann über den NMOS- Transistor MN6 auf niedrigen Pegel gelegt. Da das Signal mit niedrigem Pegel weiterhin an die Invertiererschaltung INV8 angelegt wird, wird der PMOS-Transistor MP18 eingeschaltet und der NMOS-Transistor MN18 abgeschaltet, so daß die Gateelektrode des NMOS-Transistors MN9 auf hohen Pegel gesetzt wird. Der NMOS-Transistor MN9, dessen Gateelektrode auf hohem Pegel liegt, schaltet durch, während der bipolare NPN-Transistor BN1, dessen Basiselektrode auf dem niedrigen Pegel liegt, abgeschaltet wird. Die Lastkapazität CL1 am Ausgangsanschluß VOUT1 wird mit hoher Geschwindigkeit auf 0 V entladen. Folglich befindet sich der Ausgangsanschluß VOUT1 auf dem niedrigen Pegel. Falls ein Signal mit niedrigem Pegel an den Eingangsanschluß VI1 angelegt ist oder wird, schaltet der PMOS-Transistor MP1 durch, während der NMOS-Transistor MN1 abgeschaltet wird, so daß die Invertiererschaltung INV1 ein Signal mit hohem Pegel abgibt. Die Basiselektrode des bipolaren NPN-Transistors BN1 wird somit über den NMOS- Transistor MN6 auf eine Spannung von 4,5 V gebracht. Da das Signal mit hohem Pegel weiterhin an die Invertiererschaltung INV8 angelegt wird, schaltet der PMOS- Transistor MP18 ab und der NMOS-Transistor MN18 wird eingeschaltet, so daß die Gateelektrode des NMOS- Transistors MN9 auf niedrigen Pegel gelegt wird. Der NMOS- Transistor MN9, dessen Gateelektrode auf dem niedrigen Pegel liegt, wird abgeschaltet, während der bipolare NPN- Transistor BN1, dessen Basiselektrode auf eine Spannung von 4,5 V liegt, durchschaltet. Die Lastkapazität CL1 des Ausgangsanschlusses VOUT1 wird mit hoher Geschwindigkeit auf 3,7 V aufgeladen. Folglich liegt der Ausgangsanschluß VOUT1 auf hohem Pegel.
Wenn ein Signal hohen Pegels an den dritten Eingangsanschluß VI3 angelegt ist oder wird, schaltet der NMOS-Transistor MN5 durch und der NMOS-Transistor MN6 schaltet ab, da ein Signal mit niedrigem Pegel an den vierten Eingangsanschluß VI4 angelegt wird. Falls zu diesem Zeitpunkt ein Signal mit hohem Pegel an den Eingangsanschluß VI1 angelegt ist oder wird, schaltet der PMOS-Transistor MP1 ab und der NMOS-Transistor MN1 wird eingeschaltet, so daß die Invertiererschaltung INV1 ein Signal mit niedrigem Pegel abgibt. Da der Ausgang der Invertiererschaltung INV2 auf niedrigem Pegel liegt, schaltet der NMOS-Transistor MN2 ab und der PMOS-Transistor MP2 wird durchgeschaltet, so daß die Basiselektrode des bipolaren NPN-Transistors BN1 und der Eingangsanschluß der Invertiererschaltung INV8 über den NMOS-Transistor MN5 auf eine Spannung von 4,5 V gebracht werden, die um die Größe der Schwellenspannung des NMOS-Transistors MN5 niedriger ist als die Versorgungsspannung VDD (5,0 V). Da der Eingang der Invertiererschaltung INV8 auf hohem Pegel liegt, schaltet der NMOS-Transistor MN18 durch und der PMOS- Transistor MP18 ab, so daß die Gateelektrode des NMOS- Transistors MN9 auf niedrigen Pegel gelangt. Der NMOS- Transistor MN9, dessen Gateelektrode auf niedrigem Pegel liegt, ist abgeschaltet, während der bipolare NPN- Transistor BN1, dessen Basiselektrode auf hohem Pegel liegt, durchschaltet. Die Lastkapazität CL1 am Ausgangsanschluß VOUTl wird mit hoher Geschwindigkeit auf 3,7 V aufgeladen, d. h. auf einen Wert, der um die Größe der Basis-Emitter-Spannung (0,8 V oder weniger) des bipolaren NPN-Transistors BN1 niedriger ist als das Potential an dessen Basiselektrode. Folglich liegt der Ausgangsanschluß VOUT1 auf dem hohen Pegel.
Falls ein Signal mit niedrigem Pegel an den Eingangsanschluß VI1 angelegt ist oder wird, schaltet der PMOS-Transistor MP1 durch und der NMOS-Transistor MN1 wird abgeschaltet, so daß die Invertiererschaltung INV1 ein Signal mit hohem Pegel abgibt. Da der Eingang der Invertiererschaltung INV2 auf dem hohen Pegel liegt, schaltet der NMOS-Transistor MN2 durch und der PMOS- Transistor MP2 wird abgeschaltet, so daß die Basiselektrode des bipolaren NPN-Transistors BN1 und der Eingangsanschluß der Invertiererschaltung INV8 über den NMOS-Transistor MN5 auf den niedrigen Pegel gebracht werden. Da der Eingang der Invertiererschaltung INV8 auf dem niedrigen Pegel liegt, ist der NMOS-Transistor MN18 abgeschaltet und der PMOS- Transistor MP18 eingeschaltet, so daß die Gateelektrode des NMOS-Transistors MN9 auf hohen Pegel gelangt. Der NMOS- Transistor MN9, dessen Gateelektrode auf dem hohen Pegel liegt, schaltet durch, während der bipolare NPN-Transistor BN1, dessen Basiselektrode auf dem niedrigen Pegel liegt, abgeschaltet wird. Die Lastkapazität CL1 des Ausgangsanschlusses VOUT1 wird mit hoher Geschwindigkeit auf 0 V entladen. Folglich befindet sich der Ausgangsanschluß VOUT1 auf dem niedrigen Pegel.
Die Schaltung gemäß Fig. 11 ist eine EXKLUSIV-NOR- Schaltung, die ein Signal mit hohem Pegel lediglich dann abgibt, wenn beide an die Eingangsanschlüsse VI1 und VI3 angelegten Signale auf hohem oder auf niedrigem Pegel liegen. Der Ausgang der Durchlaß-Transistorschaltung PT3 wird an die Invertiererschaltung INV8 eingangsseitig angelegt, während das Ausgangssignal der Invertiererschaltung INV8 als das invertierte Signal der Durchlaß-Transistorschaltung PT3 eingesetzt wird. Lediglich der bipolare NPN-Transistor BN1 und der NMOS-Tansistor MN9 laden und entladen die Lastkapazität CL1 am Ausgangsanschluß VOUT1.
Unter Bezugnahme auf Fig. 12 wird im folgenden eine integrierte Halbleiterschaltung in Form eines zwölften Ausführungsbeispiels vorliegender Erfindung beschrieben. Fig. 12 ist ein Schaltbild einer Wählschaltung zur Auswahl zwischen zwei Eingängen, die das zwölfte Ausführungsbeispiel gemäß vorliegender Erfindung bildet. In Fig. 12 bezeichnen MP1 bis MP6 PMOS-Transistoren, MN1 bis MN6 NMOS-Transistoren, BN1 einen bipolaren NPN-Transistor, BP1 einen bipolaren PNP-Transistor, VI1 einen ersten Eingangsanschluß, VI2 einen zweiten Eingangsanschluß, VI3 einen dritten Eingangsanschluß, VI4 einen vierten Eingangsanschluß, VOUT1 einen ersten Ausgangsanschluß, VDD eine erste Spannungsversorgung von 5,0 V, GND eine zweite Spannungsversorgung von 0 V und CL1 eine erste Lastkapazität.
Der PMOS-Transistor MP1 und der NMOS-Transistor MN1 bilden eine erste Invertiererschaltung INV1, während der PMOS-Transistor MP2 und der NMOS-Transistor MN2 eine zweite Invertiererschaltung INV2 bilden. Die erste und die zweite Invertiererschaltung INV1 und INV2 dienen als eine Pufferschaltung für ein an den Eingangsanschluß VI1 angelegtes Signal. In gleicher Weise bilden der PMOS- Transistor MP3 und der NMOS-Transistor MN3 eine dritte Invertiererschaltung INV3, während der PMOS-Transistor MP4 und der NMOS-Transistor MN4 eine vierte Invertiererschaltung INV4 bilden. Die dritte und die vierte Invertiererschaltung INV3 und INV4 dienen als eine Pufferschaltung für ein Signal, das an den Eingangsanschluß VI2 angelegt wird.
Die PMOS-Transistoren MP5, MP6 und die NMOS- Transistoren MN5, MN6 bilden eine Durchlaß- Transistorschaltung PT1. Der bipolare NPN-Transistor BN1 und der bipolare PNP-Transistor BP1 bilden eine Treiberschaltung. Die Drain und die Source der NMOS- Transistoren MN5, MN6 und der PMOS-Transistoren MP5, MP6 der Durchlaß-Transistorschaltung PT1 ist mit der Basiselektrode des bipolaren NPN-Transistors BN1 und des bipolaren PNP-Transistors BP1 der Treiberschaltung verbunden.
Im folgenden wird die Arbeitsweise der in Fig. 12 gezeigten Wählschaltung zur Auswahl zwischen zwei Eingängen näher erläutert. Ein Signal mit hohem Pegel besitzt eine Spannung von 5,0 V, während ein Signal mit niedrigem Pegel eine Spannung von 0 V bereitstellt bzw. besitzt. Eine Schwelle zwischend dem hohen und dem niedrigen logischen Pegel liegt bei 2,5 V. Ein Signal, das durch Invertierung eines an den dritten Eingangsanschluß VI3 angelegten Signal gewonnen wird, wird an den vierten Eingangsanschluß VI4 angelegt. Die PMOS-Transistoren MP1 bis MP6, die eine Schwellenspannung von -0,5 V besitzen, schalten durch, wenn die Spannung an ihrer Gateelektrode um mindestens 0,5 V niedriger ist als diejenige an ihrer Sourceelektrode. Die NMOS-Transistoren MN1 bis MN6, die eine Schwellenspannung von 0,5 V besitzen, schalten durch, wenn die Spannung an ihrer Gatelektrode um mindestens 0,5 V größer ist als diejenige an ihrer Sourceelektrode. Der bipolare NPN- Transistor BN1 schaltet durch, wenn die Spannung an seiner Basiselektrode um 0,8 V oder mehr größer ist als diejenige an seiner Emitterelektrode. Der bipolare PNP-Transistor BP1 schaltet durch, wenn die Spannung an seiner Basiselektrode um 0,8 V oder mehr niedriger ist als diejenige an seiner Emitterelektrode.
Wenn ein Signal niedrigen Pegels an den dritten Eingangsanschluß VI3 angelegt wird oder ist, schaltet der NMOS-Transistor MN5 ab und der PMOS-Transistor MP6 wird durchgeschaltet. Da ein Signal mit hohem Pegel an den vierten Eingangsanschluß VI4 angelegt ist oder wird, schaltet der PMOS-Transistor MP5 ab und der NMOS-Transistor MN6 wird eingeschaltet.
Falls zu diesem Zeitpunkt ein Signal mit hohem Pegel an den Eingangsanschluß VI2 angelegt wird, schaltet der PMOS- Transistor MP3 ab und der NMOS-Transistor MN3 wird eingeschaltet, so daß die Invertiererschaltung INV3 ein Signal mit niedrigem Pegel abgibt. Da der Eingang der Invertiererschaltung INV4 auf dem niedrigen Pegel liegt, schaltet der NMOS-Transistor MN4 ab und der PMOS-Transistor MP4 wird eingeschaltet, so daß die Basiselektroden des bipolaren NPN-Transistors BN1 und des bipolaren PNP- Transistors über den PMOS-Transistor MP6 und den NMOS- Transistor MN6 auf den hohen Pegel gelegt werden. Der bipolare PNP-Transistor BP1, dessen Basiselektrode auf dem hohen Pegel liegt, schaltet ab, während der bipolare NPN- Transistor BN1, dessen Basiselektrode auf dem hohen Pegel liegt, durchschaltet. Die Lastkapazität CL1 am Ausgangsanschluß VOUT1 wird mit hoher Geschwindigkeit bis auf 4,2 V aufgeladen, d. h. auf einen Wert, der um die Größe der Basis-Emitter-Spannung (0,8 V oder weniger) des bipolaren Transistors niedriger ist als die Versorgungungsspannung VDD (5,0 V). Folglich liegt der Ausgangsanschluß VOUT1 auf dem hohen Pegel.
Falls ein Signal mit niedrigem Pegel an den Eingangsanschluß VI2 angelegt wird, schaltet der PMOS- Transistor MP3 durch und der NMOS-Transistor MN3 wird abgeschaltet, so daß die Invertiererschaltung INV3 ein Signal mit hohem Pegel abgibt. Da der Eingang der Invertiererschaltung INV4 auf dem hohen Pegel liegt, wird der PMOS-Transistor MP4 abgeschaltet und der NMOS- Transistor MN4 eingeschaltet, so daß die Basiselektroden des bipolaren NPN-Transistors BN1 und des bipolaren PNP- Transistors BP1 durch den PMOS-Transistor MP6 und den NMOS- Transistor MN6 auf den niedrigen Pegel gebracht werden. Der bipolare PNP-Transistor BP1, dessen Basiselektrode auf niedrigem Pegel liegt, wird durchgeschaltet, während der bipolare NPN-Transistor BN1, dessen Basiselektrode auf dem niedrigen Pegel liegt, abgeschaltet wird. Die Lastkapazität CL1 am Ausgangsanschluß VOUT1 wird mit hoher Geschwindigkeit auf 0,8 V entladen. Damit liegt der Ausgangsanschluß VOUT1 auf dem niedrigen Pegel.
Wenn ein Signal mit hohem Pegel an den dritten Eingangsanschluß VI3 angelegt wird, werden der NMOS- Transistor MN5 eingeschaltet und der PMOS-Transistor MP6 abgeschaltet. Da ein Signal mit niedrigem Pegel an den vierten Eingangsanschluß VI4 angelegt ist, wird der PMOS- Transistor MP5 eingeschaltet und der NMOS-Transistor MN6 abgeschaltet.
Falls zu diesem Zeitpunkt ein Signal mit hohem Pegel an den Eingangsanschluß VI1 angelegt wird oder ist, schaltet der PMOS-Transistor MP1 ab und der NMOS-Transistor MN1 wird eingeschaltet, so daß die Invertiererschaltung INV1 ein Signal mit niedrigem Pegel abgibt. Da der Eingang der Invertiererschaltung INV2 auf dem niedrigen Pegel liegt, wird der NMOS-Transistor MN2 abgeschaltet und der PMOS- Transistor MP2 durchgeschaltet, so daß die Basiselektroden des bipolaren NPN-Transistors BN1 und des bipolaren PNP- Transistors BP1 durch den PMOS-Transistor MP5 und den NMOS- Transistor MN5 auf den hohen Pegel gelegt werden. Der bipolare PNP-Transistor BP1, dessen Basiselektrode auf dem hohen Pegel liegt, wird abgeschaltet, während der bipolare NPN-Transistor BN1, dessen Basiselektrode auf dem hohen Pegel liegt, durchgeschaltet wird. Die Lastkapazität CL1 am Ausgangsanschluß VOUT1 wird mit hoher Geschwindigkeit auf 4,2 V aufgeladen, d. h. auf einen Wert, der um die Größe der Basis-Emitter-Spannung (0,8 V oder weniger) des bipolaren Transistors niedriger ist als die Versorgungsspannung VDD (5,0 V). Folglich liegt der Ausgangsanschluß VOUT1 auf dem hohen Pegel.
Falls ein Signal mit niedrigem Pegel an den Eingangsanschluß VI1 angelegt wird, wird der PMOS- Transistor MP1 durchgeschaltet und der NMOS-Transistor MN1 abgeschaltet, so daß die Invertiererschaltung INV1 ein Signal mit hohem Pegel abgibt. Da der Eingang der Invertiererschaltung INV2 auf dem hohen Pegel liegt, wird der PMOS-Transistor MP2 abgeschaltet und der NMOS- Transistor MN2 wird durchgeschaltet, so daß die Basiselektroden des bipolaren NPN-Transistors BN1 und des bipolaren PNP-Transistors BP2 durch den PMOS-Transistor MP5 und den NMOS-Transistor MN5 auf den niedrigen Pegel gelegt werden. Der bipolare PNP-Transistor BP1, dessen Basiselektrode auf dem niedrigen Pegel liegt, wird durchgeschaltet, während der bipolaren NPN-Transistor, dessen Basiselektrode auf dem niedrigen Pegel liegt, abgeschaltet ist. Die Lastkapazität CL1 am Ausgangsanschluß VOUT1 wird mit hoher Geschwindigkeit auf 0,8 V entladen. Folglich befindet sich der Ausgangsanschluß VOUT1 auf dem niedrigen Pegel.
Die Schaltung gemäß Fig. 12 stellt eine Wählschaltung zur Auswahl zwischen zwei Eingängen dar, die auf das an den dritten Eingangsanschluß VI3 angelegte Steuersignal dadurch anspricht, daß sie selektiv entweder das an den Eingangsanschluß VI1 angelegte Signal oder das an den Eingangsanschluß VI2 angelegte Signal abgibt bzw. weiterleitet. Der Ausgang der Durchlaß-Transistorschaltung PT1 ist lediglich mit den Basiselektroden des bipolaren NPN-Transistors BN1 und des bipolaren PNP-Transistors BP1 verbunden, wodurch die Notwendigkeit einer Schaltung zum Abgeben der komplementären Signale, wie sie beim ersten Ausführungsbeispiel vorgesehen ist, beseitigt wird. Durch die Invertiererschaltungen INV1 bis INV4 werden über die Durchlaß-Transistorschaltung PT1 lediglich der bipolare NPN-Transistor BN1 und der bipolare PNP-Transistor BP1 angesteuert, um die Lastkapazität CL1 des Ausgangsanschlusses VOUT1 zu laden und zu entladen.
Unter Bezugnahme auf Fig. 13 wird nachstehend eine integrierte Halbleiterschaltung gemäß einem dreizehnten Ausführungsbeispiel vorliegender Erfindung beschrieben. Fig. 13 zeigt ein Schaltbild einer Wählschaltung zur Auswahl zwischen zwei Eingängen in Übereinstimmung mit dem 13. Ausführungsbeispiel gemäß vorliegender Erfindung. In Fig. 13 bezeichnen MP1 bis MP4 PMOS-Transistoren, MN1 bis MN8 NMOS-Transistoren, BN1 einen ersten bipolaren NPN- Transistor, BN2 einen zweiten bipolaren NPN-Transistor, BP1 einen ersten bipolaren PNP-Transistor, BP2 einen zweiten bipolaren PNP-Transistor, VI1 einen ersten Eingangsanschluß, VI2 einen zweiten Eingangsanschluß, VI3 einen dritten Eingangsanschluß, VI4 einen vierten Eingangsanschluß, VOUT1 einen ersten Ausgangsanschluß, VOUT2 einen zweiten Ausgangsanschluß, VDD eine erste Spannungsversorgung von 5,0 V, GND eine zweite Spannungsversorgung von 0 V, CL1 eine erste Lastkapazität und CL2 eine zweite Lastkapazität. Der PMOS-Transistor MP1 und der NMOS-Transistor MN1 bilden eine erste Invertiererschaltung INV1, während der PMOS-Transistor MP2 und der NMOS-Transistor MN2 eine zweite Invertiererschaltung INV2 bilden. Die erste und die zweite Invertiererschaltung INV1 und INV2 dienen als eine Pufferschaltung für ein an den Eingangsanschluß VI1 angelegtes Signal. In gleicher Weise bilden der PMOS- Transistor MP3 und der NMOS-Transistor MN3 eine dritte Invertiererschaltung INV3, während der PMOS-Transistor MP4 und der NMOS-Transistor MN4 eine vierte Invertiererschaltung INV4 bilden. Die dritte und die vierte Invertiererschaltung INV3 und INV4 dienen als eine Pufferschaltung für ein an den Eingangsanschluß VI2 angelegtes Signal.
Die NMOS-Transistoren MN5 und MN6 bilden eine Durchlaß- Transistorschaltung PT3, während die NMOS-Transistoren MN7 und MN8 eine Durchlaß-Transistorschaltung PT4 bilden. Der bipolare NPN-Transistor BN1 und der bipolare PNP-Transistor BP1 bilden eine erste Treiberschaltung, während der bipolare NPN-Transistor BN2 und der bipolare PNP-Transistor BP2 eine zweite Treiberschaltung bilden. Die Drain- oder Sourceelektrode der NMOS-Transistoren MN5, MN6 der Durchlaß-Transistorschaltung PT3 ist mit der Basiselelektrode des bipolaren NPN-Transistors BN1 und des bipolaren PNP-Transistors BP1 der ersten Treiberschaltung verbunden. Die Drain- oder Sourceelektrode der NMOS- Transistoren MN7, MN8 der Durchlaß-Transistorschaltung PT4 ist mit der Basiselektrode des bipolaren NPN-Transistors BN2 und des bipolaren PNP-Transistors BP2 der zweiten Treiberschaltung verbunden.
Nachstehend wird die Arbeitsweise der in Fig. 13 gezeigten Wählschaltung zur Auswahl zwischen zwei Eingängen näher beschrieben. Ein Signal mit hohem Pegel stellt eine Spannung von 5,0 V bereit, während ein Signal mit einem niedrigen Pegel eine Spannung von 0 V besitzt. Eine Schwelle zwischen dem hohen und dem niedrigen logischen Pegel liegt bei 2,5 V. Ein invertiertes Signal, das durch Inversion eines an den dritten Eingangsanschluß VI3 anzulegenden Signals gewonnen wird, wird an den vierten Eingangsanschluß VI4 angelegt. Die PMOS-Transistoren MP1 bis MP4, die eine Schwellenspannung von -0,5 V besitzen, schalten durch, wenn die Spannung an ihrer Gateelektrode um mindestens 0,5 V niedriger ist als diejenige an ihrer Sourceelektrode. Die NMOS-Transistoren MN1 bis MN8, die eine Schwellenspannung von 0,5 V besitzen, schalten durch, wenn die Spannung an ihrer Gateelektrode um mindestens 0,5 V größer ist als diejenige an ihrer Sourceelektrode. Die bipolaren NPN-Transistoren BN1 und BN2 schalten durch, wenn die Spannung an ihrer Basis-Elektrode um 0,8 V oder mehr größer ist als diejenige an ihrer Emitter-Elektrode. Wenn ein Signal niedrigen Pegels an den dritten Eingangsanschluß VI3 angelegt wird, werden die NMOS-Transistoren MN5 und MN7 abgeschaltet und die NMOS-Transistoren MN6 und MN8 werden durchgeschaltet, da ein Signal mit hohem Pegel an den vierten Eingangsanschluß VI4 angelegt wird. Falls zu diesem Zeitpunkt ein Signal mit hohem Pegel an den Eingangsanschluß VI2 angelegt wird, schaltet der PMOS- Transistor MP3 ab und der NMOS-Transistor MN3 wird durchgeschaltet, so daß die Invertiererschaltung INV3 ein Signal mit niedrigem Pegel abgibt. Die Basis-Elektroden des bipolaren NPN-Transistors BN2 und des bipolaren PNP- Transistors BP2 werden dann durch den NMOS-Transistor MN8 auf den niedrigen Pegel gelegt. Da der Eingang der Invertiererschaltung INV4 auf dem niedrigen Pegel liegt, wird der PMOS-Transistor MP4 durchgeschaltet und der NMOS- Transistor MN4 abgeschaltet, so daß die Basis-Elektroden des bipolaren NPN-Transistors BN1 und des bipolaren PNP- Transistors BP1 durch den NMOS-Transistor MN6 auf eine Spannung von 4,5 V gebracht werden, die um die Größe der Schwellenspannung (0,5 V) des NMOS-Transistors MN6 niedriger ist als die Versorgungsspannung VDD (5,0 V), bzw. werden auf hohen Pegel gesetzt. Der bipolare PNP-Transistor BP1, dessen Basis-Elektrode auf dem hohen Pegel liegt, wird abgeschaltet, während der bipolare NPN-Transistor BN1, dessen Basis-Elektrode auf dem hohen Pegel liegt, durchschaltet. Die Lastkapazität CL1 des Ausgangsanschlusses VOUT1 wird mit hoher Geschwindigkeit bis auf 3,7 V aufgeladen, d. h. auf einen Wert, der um die Größe der Basis-Emitter-Spannung (0,8 V oder weniger) des bipolaren Transistors BN1 niedriger ist als das Potential an dessen Basis-Elektrode. Folglich liegt der Ausgangsanschluß VOUT1 auf dem hohen Pegel. Der bipolare PNP-Transistor BP2, dessen Basis-Elektrode auf dem niedrigen Pegel liegt, wird durchgeschaltet, während der bipolare NPN-Transistor BN2, dessen Basis-Elektrode auf niedrigem Pegel liegt, abgeschaltet wird. Die Lastkapazität CL2 am Ausgangsanschluß VOUT2 wird mit hoher Geschwindigkeit auf 1,3 V entladen. Folglich liegt der Ausgangsanschluß VOUT2 auf dem niedrigen Pegel.
Falls ein Signal mit niedrigem Pegel an den Eingangsanschluß VI2 angelegt wird, wird der PMOS- Transistor MP3 eingeschaltet und der NMOS-Transistor MN3 wird abgeschaltet, so daß die Invertiererschaltung INV3 ein Signal mit hohem Pegel abgibt. Die Basis-Elektroden des bipolaren NPN-Transistors BN2 und des bipolaren PNP- Transistors BP2 besitzen dann eine Spannung von 4,5 V, die um die Größe der Schwellenspannung (0,5 V) des NMOS- Transistors MN8 niedriger ist als die Versorgungsspannung (5,0 V), oder werden durch den NMOS-Transistor MN8 auf den hohen Pegel gebracht. Da der Eingang der Invertiererschaltung INV4 auf dem hohen Pegel liegt, schaltet der PMOS-Transistor MP4 ab, während der NMOS- Transistor MN4 durchgeschaltet wird, so daß die Basis- Elektroden des bipolaren NPN-Transistors BN1 und des bipolaren PNP-Transistors BP1 durch den NMOS-Transistor MN6 auf den niedrigen Pegel gebracht werden. Der bipolare PNP- Transistor BP1, dessen Basis-Elektrode auf dem niedrigen Pegel liegt, wird eingeschaltet, während der bipolare NPN- Transistor BN1, dessen Basis-Elektrode auf dem niedrigen Pegel liegt, abgeschaltet wird. Die Lastkapazität CL1 am Ausgangsanschluß VOUT1 wird mit hoher Geschwindigkeit auf 1,3 V entladen. Folglich liegt der Ausgangsanschluß VOUT1 auf dem niedrigen Pegel. Der bipolare PNP-Transistor BP2, dessen Basis-Elektrode auf dem hohen Pegel liegt, wird abgeschaltet, während der bipolare NPN-Transistor BN2, dessen Basis-Elektrode auf dem hohen Pegel liegt, durchgeschaltet wird. Die Lastkapazität CL2 am Ausgangsanschluß VOUT2 wird mit hoher Geschwindigkeit bis auf 3,7 V aufgeladen, d. h. auf ein Potential, daß um die Größe der Basis-Emitter-Spannung (0,8 V oder weniger) des bipolaren Transistors BN2 niedriger ist als das Potential an dessen Basis-Elektrode. Folglich befindet sich der Ausgangsanschluß VOUT2 auf dem hohen Pegel.
Wenn ein Signal mit hohem Pegel an den dritten Eingangsanschluß VI3 angelegt wird, schalten die NMOS- Transistoren MN5 und MN7 durch, während die NMOS- Transistoren MN6 und MN8 abgeschaltet werden, da ein Signal mit niedrigen Pegel an den vierten Eingangsanschluß VI4 angelegt wird. Falls zu diesem Zeitpunkt ein Signal mit hohem Pegel an den Eingangsanschluß VI1 angelegt wird, werden der PMOS-Transistor MP1 abgeschaltet und der NMOS- Transistor MN1 durchgeschaltet, so daß die Invertiererschaltung INV1 ein Signal mit niedrigen Pegel abgibt. Die Basis-Elektroden des bipolaren NPN-Transistors BN2 und des bipolaren PNP-Transistors BP2 werden dann durch den NMOS-Transistor MN7 auf den niedrigen Pegel gelegt. Da der Eingang der Invertiererschaltung INV2 auf dem niedrigen Pegel liegt, werden der NMOS-Transistor MN2 abgeschaltet und der PMOS-Transistor MP2 durchgeschaltet, so daß die Basis-Elektroden des bipolaren NPN-Transistors BN1 und des bipolaren PNP-Transistors BP1 eine Spannung von 4,5 V besitzen, die um die Größe der Schwellenspannung (0,5 V) des NMOS-Transistors MN5 niedriger ist als die Versorgungsspannung VDD (5,0 V), oder werden durch den NMOS-Transistor MN5 auf den hohen Pegel gelegt. Der bipolare PNP-Transistor BP1, dessen Basis-Elektrode auf dem hohen Pegel liegt, wird abgeschaltet, während der bipolare NPN-Transistor BN1, dessen Basis-Elektrode auf dem hohen Pegel liegt, durchgeschaltet wird. Die Lastkapazität CL1 am Ausgangsanschluß VOUT1 wird mit hoher Geschwindigkeit bis auf 3,7 V aufgeladen, d. h. auf einen Wert, der um die Größe der Basis-Emitter-Spannung (0,8 V oder weniger) des bipolaren Transistors BN1 niedriger ist als das Potential an dessen Basis-Elektrode. Folglich liegt der Ausgangsanschluß VOUT1 auf dem hohen Pegel. Der bipolare PNP-Transistor BP2, dessen Basis-Elektrode auf dem niedrigen Pegel liegt, wird durchgeschaltet, während der bipolare NPN-Transistor BN2, dessen Basis-Elektrode auf dem niedrigen Pegel liegt, abgeschaltet wird. Die Lastkapazität CL2 am Ausgangsanschluß VOUT2 wird mit hoher Geschwindigkeit auf 1,3 V entladen. Folglich befindet sich der Ausgangsanschluß VOUT2 auf dem niedrigen Pegel.
Falls ein Signal mit niedrigem Pegel an den Eingangsanschluß VI1 angelegt wird, werden der PMOS- Transistor MP1 durchgeschaltet und der NMOS-Transistor MN1 abgeschaltet, so daß die Invertiererschaltung INV1 ein Signal mit hohem Pegel abgibt. Die Basis-Elektroden des bipolaren NPN-Transistors BN2 und des bipolaren PNP- Transistors BP2 liegen dann auf einer Spannung von 4,5 V, die um die Größe der Schwellenspannung (0,5 V) des NMOS- Transistors MN7 niedriger ist als die Versorgungsspannung (5,0 V), oder werden durch den NMOS-Transistor MN7 auf den hohen Pegel gelegt. Da der Eingang der Invertiererschaltung INV2 auf dem hohen Pegel liegt, wird der PMOS-Transistor MP2 abgeschaltet und der NMOS-Transistor MN2 wird eingeschaltet, so daß die Basis-Elektroden des bipolaren NPN-Transistors BN1 und des bipolaren PNP-Transistors BP1 durch den NMOS-Transistor MN5 auf den niedrigen Pegel gelegt werden. Der bipolare PNP-Transistor BP1, dessen Basis-Elektrode auf dem niedrigen Pegel liegt, wird durchgeschaltet, während der bipolare NPN-Transistor BN1, dessen Basis-Elektrode auf dem niedrigen Pegel liegt, abgeschaltet wird. Die Lastkapazität CL1 am Ausgangsanschluß VOUT1 wird mit hoher Geschwindigkeit auf 1,3 V entladen. Folglich liegt der Ausgangsanschluß VOUT1 auf dem niedrigen Pegel. Der bipolare PNP-Transistor BP2, dessen Basis-Elektrode auf dem hohen Pegel liegt, wird abgeschaltet, und der bipolare NPN-Transistor BN2, dessen Basis-Elektrode auf dem hohen Pegel liegt, wird durchgeschaltet. Die Lastkapazität CL2 am Ausgangsanschluß VOUT2 wird somit mit hoher Geschwindigkeit auf 3,7 V aufgeladen, d. h. auf einen Spannungswert, der um die Größe der Basis-Emitter-Spannung (0,8 V oder weniger) des bipolaren Transistors BN2 niedriger ist als das Potential an dessen Basis-Elektrode. Folglich liegt der Ausgangsanschluß VOUT2 auf dem hohen Pegel.
Die Schaltung gemäß Fig. 13 ist eine Wählschaltung zur Auswahl zwischen zwei Eingängen, die auf das an den dritten Eingangsanschluß VI3 angelegte Signal dadurch anspricht, daß sie selektiv entweder das an den Eingangsanschluß VI1 angelegte Signal oder das an den Eingangsanschluß VI2 angelegte Signal weiterleitet. Die Wählschaltung zur Auswahl zwischen zwei Eingängen gemäß dem dreizehnten Ausführungsbeispiel ist derart ausgelegt, daß komplementäre Signale bei der logischen Schaltung gemäß dem zwölften Ausführungsbeispiel abgegeben werden.
Unter Bezugnahme auf Fig. 14 wird im folgenden eine integrierte Halbleiterschaltung gemäß einem vierzehnten Ausführungsbeispiel vorliegender Erfindung beschrieben. Fig. 14 zeigt ein Schaltbild der Wählschaltung zur Auswahl zwischen zwei Eingängen gemäß dem vierzehnten Ausführungsbeispiel vorliegender Erfindung. In Fig. 14 bezeichnen MN7 und MN8 NMOS-Transistoren, die eine Durchlaß-Transistorschaltung PT4 bilden, während MP15 einen PMOS-Transistor mit einer Gate-Elektrode bezeichnet, die mit der Drain-Elektrode der NMOS-Transistoren MN7 und MN8 verbunden ist, die den Ausgang der Durchlaß- Transistorschaltung PT4 bildet. Elemente in Fig. 14, die identisch sind mit denjenigen in Fig. 12 oder diesen entsprechen, sind mit denselben Bezugszeichen versehen. Die Wählschaltung zur Auswahl zwischen zwei Eingängen gemäß dem vierzehnten Ausführungsbeispiel unterscheidet sich vom zwölften Ausführungsbeispiel dahingehend, daß die Schaltung gemäß dem vierzehnten Ausführungsbeispiel die Durchlaß- Transistorschaltung PT4 und den PMOS-Transistor MP15 enthält. Die Durchlaß-Transistorschaltung PT4 gibt das logisch invertierte Signal, das durch Inversion des Ausgangssignals der Durchlaß-Transistorschaltung PT3 gebildet ist, ab und dieses invertierte Signal wird an die Gate-Elektrode des PMOS-Transistors MP15 angelegt. Wenn somit der bipolare NPN-Transistor BN1, dessen Basis- Elektrode auf dem hohen Pegel liegt, durchschaltet, wird auch der PMOS-Transistor MP15 durchgeschaltet. Dies verringert bzw. beseitigt den Einfluß der Schwellenspannung der NMOS-Transistoren MN5, MN6, so daß die Basis-Elektrode des bipolaren NPN-Transistors BN1 die Schwellenspannung VDD besitzt bzw. auf diese gebracht wird. Die Lastkapazität CL1 wird mit höherer Geschwindigkeit geladen. Der Spannungspegel der Ausgangsspannung bei hohem Pegel ist vergrößert.
Unter Bezugnahme auf Fig. 15 wird im folgenden eine integrierte Halbleiterschaltung gemäß einem fünfzehnten Ausführungsbeispiel vorliegender Erfindung beschrieben. Fig. 15 zeigt ein Schaltbild einer Bildschaltung zur Auswahl zwischen zwei Eingängen gemäß dem fünfzehnten Ausführungsbeispiel vorliegender Erfindung beschrieben. Fig. 15 zeigt ein Schaltbild einer Bildschaltung zur Auswahl zwischen zwei Eingängen gemäß dem fünfzehnten Ausführungsbeispiel vorliegender Erfindung. In Fig. 15 bezeichnen MN7 und MN8 NMOS-Transistoren, die eine Durchlaß-Transistorschaltung PT4 bilden, während MP16 einen PMOS-Transistor mit einer Gate-Elektrode bezeichnet, die mit der Drain-Elektrode der NMOS-Transistoren MN5 und MN6 verbunden ist, die den Ausgang einer Durchlaß- Transistorschaltung PT3 bildet. Elemente in Fig. 15, die identisch mit denjenigen in Fig. 14 sind oder diesen entsprechen, sind mit denselben Bezugszeichen bezeichnet. Die Wählschaltung zur Auswahl zwischen zwei Eingängen gemäß dem fünfzehnten Ausführungsbeispiel unterscheidet sich vom vierzehnten Ausführungsbeispiel dadurch, daß die Gate- Elektrode des PMOS-Transistors MP16 mit dem Ausgang der Durchlaß-Transistorschaltung PT3 in der Schaltung gemäß dem fünfzehnten Ausführungsbeispiel verbunden ist.
Unter Bezugnahme auf Fig. 16 wird im folgenden eine integrierte Halbleiterschaltung gemäß einem sechzehnten Ausführungsbeispiel vorliegender Erfindung beschrieben. Fig. 16 zeigt ein Schaltbild einer zur Auswahl zwischen zwei Eingängen dienenden Wählschaltung gemäß dem sechzehnten Ausführungsbeispiel vorliegender Erfindung. In Fig. 16 bezeichnen MP5 und MP6 PMOS-Transistoren, die eine Durchlaß-Transistorschaltung PT9 bilden, MP7 und MP8 PMOS- Transistoren, die eine Durchlaß-Transistorschaltung PT10 bilden, und MN15 einen NMOS-Transistor mit einer Gate- Elektrode, die mit der den Ausgang der Durchlaß- Transistorschaltung PT10 bildenden Drain-Elektrode der PMOS-Transistoren MP7 und MP8 verbunden ist. Elemente in Fig. 16, die identisch mit denjenigen gemäß Fig. 12 sind oder diesen entsprechen, sind mit denselben Bezugszeichen versehen. Die zur Auswahl zwischen zwei Eingängen dienende Wählschaltung gemäß dem sechzehnten Ausführungsbeispiel unterscheidet sich vom zwölften Ausführungsbeispiel dahingehend, daß die Schaltung gemäß dem sechzehnten Ausführungsbeispiel die Durchlaß-Transistorschaltungen PT9, PT10 und PMOS-Transistor MP15 aufweist. Die Durchlaß- Transistorschaltung PT10 gibt ein gegenüber dem Ausgangssignal der Durchlaß-Transistorschaltung PT9 logisch invertiertes Signal ab und dieses invertierte Signal wird an die Gate- Elektrode des NMOS-Transistors MN15 angelegt. Wenn somit der bipolare PNP-Transistor BP1, dessen Basis- Elektrode auf niedrigem Pegel liegt, durchschaltet, wird auch der NMOS-Transistor MN15 eingeschaltet. Dies verringert oder beseitigt den Einfluß der Schwellenspannung der PMOS-Transistoren MP5, MP6, so daß die Basis-Elektrode des bipolaren PNP-Transistors BP1 eine Spannung von 0 V besitzt bzw. annimmt. Die Lastkapazität CL1 wird mit höherer Geschwindigkeit entladen. Die Ausgangsspannung eines Signals mit niedrigem Pegel ist verringert.
Unter Bezugnahme auf Fig. 17 wird im folgenden eine integrierte Halbleiterschaltung gemäß einem siebzehnten Ausführungsbeispiel vorliegender Erfindung beschrieben. Fig. 17 zeigt ein Schaltbild einer zur Auswahl zwischen zwei Eingängen bzw. Eingangssignalen dienenden Wählschaltung gemäß dem siebzehnten Ausführungsbeispiel vorliegender Erfindung. In Fig. 17 bezeichnen MP5 und MP6 PMOS-Transistoren, die eine Durchlaß-Transistorschaltung PT9 bilden, MP7 und MP8 PMOS-Transistoren, die eine Durchlaß-Transistorschaltung PT10 bilden, und MN16 einen NMOS-Transistor mit einer Gate-Elektrode, die mit der den Ausgang der Durchlaß-Transistorschaltung PT9 bildenden Drain-Elektrode der PMOS-Transistoren MP5 und MP6 verbunden ist. Elemente in Fig. 17, die identisch mit denjenigen gemäß Fig. 16 sind oder diesen entsprechen, sind mit denselben Bezugszeichen versehen. Die zur Auswahl zwischen bei Eingangssignalen dienende Wählschaltung gemäß dem siebzehnten Ausführungsbeispiel unterscheidet sich vom sechzehnten Ausführungsbeispiel dahingehend, daß bei der Schaltung gemäß dem siebzehnten Ausführungsbeispiel die Gate-Elektrode des NMOS-Transistors MN16 mit dem Ausgang der Durchlaß-Transistorschaltung PT9 verbunden ist.
Unter Bezugnahme auf Fig. 18 wird im folgenden eine integrierte Halbleiterschaltung gemäß einem achtzehnten Ausführungsbeispiel vorliegender Erfindung beschrieben. Fig. 18 zeigt ein Schaltbild einer zur Auswahl zwischen zwei Eingängen bzw. Eingangssignalen ausgelegten Wählschaltung gemäß dem achtzehnten Ausführungsbeispiel vorliegender Erfindung. In Fig. 18 bezeichnet MP17 einen PMOS-Transistor, dessen Soruce- und Drain-Elektroden mit den Basis- und Emitter-Elektroden eines bipolaren NPN- Transistors BN1 verbunden sind. Elemente in Fig. 18, die identisch mit denjenigen gemäß Fig. 12 sind oder diesen entsprechen, ist mit denselben Bezugszeichen bezeichnet. Die zur Auswahl zwischen zwei Eingangssignalen aus gelegte Wählschaltung gemäß dem achtzehnten Ausführungsbeispiel unterscheidet sich vom zwölften Ausführungsbeispiel dahingehend, daß die Schaltung gemäß dem achtzehnten Ausführungsbeispiel den PMOS-Transistor MP17 aufweist. Wenn der bipolare NPN-Transistor BN1, dessen Basis-Elektrode auf hohem Pegel liegt, durchgeschaltet wird, schaltet auch der PMOS-Transistor MP17 durch und bewirkt, daß das Potential an der Emitter-Elektrode des bipolaren NPN-Transistors BN1 auf das Potential an der Basis-Elektrode aufgeladen wird. Ansonsten ist die Arbeitsweise der zur Auswahl zwischen zwei Eingangssignalen ausgelegten Wählschaltung identisch mit derjenigen beim zwölften Ausführungsbeispiel.
Unter Bezugnahme auf Fig. 19 wird im folgenden eine integrierte Halbleiterschaltung gemäß einem neunzehnten Ausführungsbeispiel vorliegender Erfindung beschrieben. Fig. 19 zeigt ein Schaltbild einer zur Auswahl zwischen zwei Eingängen bzw. Eingangssignalen ausgelegten Wählschaltung gemäß dem neunzehnten Ausführungsbeispiel vorliegender Erfindung. In Fig. 19 bezeichnet R1 einen Widerstand mit ersten und zweiten Enden bzw. Anschlüssen, die mit der Basis-Elektrode bzw. der Emitter-Elektrode eines bipolaren NPN-Transistors BN1 verbunden sind. Elemente gemäß Fig. 19, die identisch mit denjenigen gemäß Fig. 12 sind oder diesen entsprechen, sind mit denselben Bezugszeichen bezeichnet. Die zur Auswahl zwischen zwei Eingangssignalen ausgelegte Wählschaltung gemäß dem neunzehnten Ausführungsbeispiel unterscheidet sich von dem zwölften Ausführungsbeispiel dahingehend, daß die beim neunzehnten Ausführungsbeispiel vorgesehene Schaltung den Widerstand R1 aufweist. Wenn der bipolare NPN-Transistor BN1, dessen Basis-Elektrode auf hohem Pegel liegt, durchschaltet, bewirkt der Widerstand R1 eine Aufladung des Potentials an der Emitter-Elektrode des bipolar NPN- Transistors BN1 auf das Potential an der Basis-Elektrode. Wenn der bipolare PNP-Transistor BP1, dessen Basis- Elektrode auf niedrigem Pegel liegt, durchschaltet, bewirkt der Widerstand R1 eine Entladung des Potentials an der Emitter-Elektrode des bipolaren PNP-Transistors BP1 auf das Potential an der Basis-Elektrode. Ansonsten ist die Arbeitsweise der zur Auswahl zwischen zwei Eingangssignalen ausgelegten Wählschaltung identisch mit derjenigen beim zwölften Ausführungsbeispiel.
Unter Bezugnahme auf Fig. 20 wird im folgenden eine integrierte Halbleiterschaltung gemäß einem zwanzigsten Ausführungsbeispiel vorliegender Erfindung beschrieben. Fig. 20 zeigt ein Schaltbild der zur Auswahl zwischen zwei Eingangssignalen ausgelegten Wählschaltung gemäß dem zwanzigsten Ausführungsbeispiel vorliegender Erfindung. In Fig. 20 bezeichnen MP19 einen PMOS-Transistor und BN2 einen bipolaren NPN-Transistor, der zusammen mit einem bipolaren NPN-Transistor BN1 eine Treiberschaltung bildet. Elemente in Fig. 20, die identisch mit denjenigen gemäß Fig. 2 sind oder diesen entsprechen, sind mit denselben Bezugszeichen versehen. Die zur Auswahl zwischen zwei Eingangssignalen aus gelegte Wählschaltung gemäß dem zwanzigsten Ausführungsbeispiel unterscheidet sich vom zweiten Ausführungsbeispiel dahingehend, daß die Treiberschaltung bei der Schaltung gemäß dem zwanzigsten Ausführungsbeispiel die bipolaren Transistoren mit demselben Leitungstyp enthält. Der PMOS-Transistor MP19 besitzt eine Gate- Elektrode, die das Ausgangssignal einer Durchlaß- Transistorschaltung PT3 empfängt, und Source- und Drain- Elektroden, die mit der Kollektorelektrode bzw. der Basis- Elektrode eines bipolaren NPN-Transistors BN2 verbunden sind. Der PMOS-Transistor MP19 wird eingeschaltet, wenn der bipolare NPN-Transistor BN2 durchschaltet, um die Sättigung des bipolaren NPN-Transistors BN2 zu erleichtern bzw. zu fördern. Ansonsten ist die Arbeitsweise der zur Auswahl zwischen zwei Eingangssignalen ausgelegten Wählschaltung identisch mit derjenigen beim zweiten Ausführungsbeispiel.
Unter Bezugnahme auf Fig. 21 wird im folgenden eine integrierte Halbleiterschaltung gemäß einem einundzwanzigsten Ausführungsbeispiel vorliegender Erfindung näher beschrieben. Fig. 21 zeigt ein Schaltbild der zur Auswahl zwischen zwei Eingängen bzw. Eingangssignalen ausgelegten Wählschaltung gemäß dem einundzwanzigsten Ausführungsbeispiel vorliegender Erfindung. In Fig. 21 bezeichnen MN19 einen NMOS-Transistor und BP1, BP2 bipolare PNP-Transistoren, die eine Treiberschaltung bilden. Elemente in Fig. 21, die identisch mit denjenigen in Fig. 2 sind oder diesen entsprechen, sind mit denselben Bezugszeichen versehen. Die zur Auswahl zwischen zwei Eingangssignalen ausgelegte Wählschaltung gemäß dem einundzwanzigsten Ausführungsbeispiel unterscheidet sich vom zweiten Ausführungsbeispiel dahingehend, daß bei der Schaltung gemäß dem einundzwanzigsten Ausführungsbeispiel die Treiberschaltung die bipolaren Transistoren mit demselben Leitungstyp enthält. Der NMOS-Transistor MN19 besitzt eine Gate- Elektrode, die das Ausgangssignal einer Durchlaß- Transistorschaltung PT4 empfängt, und Source- und Drain- Elektroden, die mit der Kollektor- bzw. der Basis-Elektrode des bipolaren PNP-Transistors BP1 verbunden sind. Der NMOS- Transistor MN19 wird durchgeschaltet, wenn der bipolare PNP-Transistor BP1 einschaltet, um die Sättigung des bipolaren PNP-Transistors BP1 zu erleichtern. Die übrigen Arbeitsabläufe bei der zur Auswahl zwischen zwei Eingangssignalen ausgelegten Wählschaltung sind identisch mit denjenigen beim zweiten Ausführungsbeispiel.
Unter Bezugnahme auf Fig. 22 wird im folgenden eine integrierte Halbleiterschaltung gemäß einem zweiundzwanzigsten Ausführungsbeispiel vorliegender Erfindung näher beschrieben. Fig. 22 zeigt ein Schaltbild einer zur Auswahl zwischen zwei Eingängen bzw. Eingangssignalen ausgelegten Wählschaltung gemäß dem zweiundzwanzigsten Ausführungsbeispiel vorliegender Erfindung. Gemäß Fig. 22 bezeichnen MP19 und MP20 PMOS- Transistoren, BN2 einen bipolaren NPN-Transistor, der zusammen mit einem bipolaren NPN-Transistor BN1 eine erste Treiberschaltung bildet, und BN4 einen bipolaren NPN- Transistor, der zusammen mit einem bipolaren NPN-Transistor BN3 eine zweite Treiberschaltung bildet. Elemente in Fig. 22, die identisch mit denjenigen in Fig. 5 sind oder diesen entsprechen, sind mit denselben Bezugszeichen versehen. Die zur Auswahl zwischen zwei Eingangssignalen ausgelegte Wählschaltung gemäß dem zweiundzwanzigsten Ausführungsbeispiel unterscheidet sich vom fünften Ausführungsbeispiel dahingehend, daß die Treiberschaltung bei der Schaltung gemäß dem zweiundzwanzigsten Ausführungsbeispiel die bipolaren Transistoren mit demselben Leitungstyp aufweisen. Die PMOS-Transistoren MP19 und MP20 weisen eine Gate-Elektrode, die das Ausgangssignal der Durchlaß-Transistorschaltung PT3 und PT4 empfängt, und Source- und Drain-Elektroden auf, die mit den Kollektor­ bzw. Basis-Elektroden der bipolaren NPN-Transistoren BN2 und BN4 verbunden sind. Die PMOS-Transistoren MP19 und MP20 werden jeweils durchgeschaltet, wenn die bipolaren NPN- Transistoren BN2 bzw. BN4 einschalten, um die Sättigung der bipolaren NPN-Transistoren BN2 und BN4 zu erleichtern bzw. zu unterstützen. Die übrigen Betriebvorgänge bei der zur Auswahl zwischen zwei Eingangssignalen ausgelegten Wählschaltung sind identisch mit denjenigen beim fünften Ausführungsbeispiel.
Unter Bezugnahme auf Fig. 23 wird im folgenden eine integrierte Halbleiterschaltung gemäß einem dreiundzwanzigsten Ausführungsbeispiel vorliegender Erfindung beschrieben. Fig. 23 zeigt ein Schaltbild der zur Auswahl zwischen zwei Eingangssignalen ausgelegten Wählschaltung gemäß dem dreiundzwanzigsten Ausführungsbeispiel vorliegender Erfindung. In Fig. 23 bezeichnen MP19 einen PMOS-Transistor und BN2 einen bipolaren NPN-Transistor, der zusammen mit einem bipolaren NPN-Transistor BN1 eine Treiberschaltung bildet. Elemente in Fig. 23, die identisch mit denjenigen gemäß Fig. 6 sind oder diesen entsprechen, sind mit denselben Bezugszeichen versehen. Die zur Auswahl zwischen zwei Eingangssignalen ausgelegte Wählschaltung gemäß dem dreiundzwanzigsten Ausführungsbeispiel unterscheidet sich vom sechsten Ausführungsbeispiel dahingehend, daß die Treiberschaltung bei der Schaltung gemäß dem dreiundzwanzigsten Ausführungsbeispiel die bipolaren Transistoren mit demselben Leitungstyp enthält. Der PMOS-Transistor MP19 besitzt eine Gate-Elektrode, die das Ausgangssignal der Durchlaß-Transistorschaltung PT3 empfängt, sowie Source- und Drain-Elektroden, die mit der Kollektor- bzw. der Basis-Elektrode des bipolaren NPN-Transistors BN2 verbunden sind. Der PMOS-Transistor MP19 schaltet durch, wenn der bipolare NPN-Transistor BN2 einschaltet, um die Sättigung des bipolaren NPN-Transistors BN2 zu unterstützen. Im übrigen ist die Betriebsweise bei der zur Auswahl zwischen zwei Eingangssignalen ausgelegten Wählschaltung identisch mit derjenigen beim sechsten Ausführungsbeispiel.
Unter Bezugnahme auf Fig. 24 wird im folgenden eine integrierte Halbleiterschaltung gemäß einem vierundzwanzigsten Ausführungsbeispiel vorliegender Erfindung näher beschrieben. Fig. 24 zeigt ein Schaltbild einer zur Auswahl zwischen zwei Eingängen bzw. Eingangssignalen ausgelegten Wählschaltung gemäß dem vierundzwanzigsten Ausführungsbeispiel vorliegender Erfindung. In Fig. 24 bezeichnen MP19 einen PMOS-Transistor und BN2 einen bipolaren NPN-Transistor, der zusammen mit einem bipolaren NPN-Transistor BN1 eine Treiberschaltung bildet. Elemente in Fig. 24, die identisch mit denjenigen in Fig. 7 sind oder diesen entsprechen, sind mit denselben Bezugszeichen bezeichnet. Die zur Auswahl zwischen zwei Eingangssignalen ausgelegte Wählschaltung gemäß dem vierundzwanzigsten Ausführungsbeispiel unterscheidet sich vom siebten Ausführungsbeispiel dahingehend, daß die Treiberschaltung bei der Schaltung gemäß dem vierundzwanzigsten Ausführungsbeispiel die bipolaren Transistoren mit demselben Leitungstyp enthält. Der PMOS- Transistor MP19 besitzt eine Gate-Elektrode, die das Ausgangssignal der Durchlaß-Transistorschaltung PT9 empfängt, und Source- und Drain-Elektroden, die mit der Kollektorelektrode bzw. der Basis-Elektrode des bipolaren NPN-Transistors BN2 verbunden sind. Der PMOS-Transistor MP19 schaltet durch, wenn der bipolare NPN-Transistor BN2 eingeschaltet wird, um die Sättigung des bipolaren NPN- Transistors BN2 zu unterstützen. Die Betriebsweise der zur Auswahl zwischen zwei Eingangssignalen ausgelegten Wählschaltung ist ansonsten identisch mit derjenigen beim siebten Ausführungsbeispiel.
Unter Bezugnahme auf Fig. 25 wird im folgenden eine integrierte Halbleiterschaltung gemäß einem fünfundzwanzigsten Ausführungsbeispiel vorliegender Erfindung beschrieben. Fig. 25 zeigt ein Schaltbild der zur Auswahl zwischen zwei Eingängen bzw. Eingangssignalen ausgelegten Wählschaltung gemäß dem fünfundzwanzigsten Ausführungsbeispiel vorliegender Erfindung. In Fig. 25 bezeichnen MP19 einen PMOS-Transistor und BN2 einen bipolaren NPN-Transistor, der zusammen mit einem bipolaren NPN-Transistoren BN1 eine Treiberschaltung bildet. Elemente in Fig. 25, die identisch mit denjenigen gemäß Fig. 8 sind oder diesen entsprechen, sind mit denselben Bezugszeichen versehen. Die zur Auswahl zwischen zwei Eingangssignalen aus gelegte Wählschaltung gemäß dem fünfundzwanzigsten Ausführungsbeis 22255 00070 552 001000280000000200012000285912214400040 0002004321609 00004 22136piel unterscheidet sich vom achten Ausführungsbeispiel dahingehend, daß die Treiberschaltung bei der Schaltung gemäß dem fünfundzwanzigsten Ausführungsbeispiel die bipolaren Transistoren mit demselben Leitungstyp besitzt. Der PMOS-Transistor MP19 besitzt eine Gate-Elektrode, die das Ausgangssignal der Durchlaß-Transistorschaltung PT3 empfängt, sowie Source- und Drain-Elektroden, die mit der Kollektorelektrode und der Basis-Elektrode des bipolaren NPN-Transistors BN2 verbunden sind. Der PMOS-Transistor MP19 schaltet durch, wenn der bipolare NPN-Transistor BN2 eingeschaltet wird, um die Sättigung des bipolaren NPN-Transistors BN2 zu unterstützen. Im übrigen ist die Betriebsweise der zur Auswahl zwischen zwei Eingangssignalen ausgelegten Wählschaltung identisch mit derjenigen beim achten Ausführungsbeispiel.
Unter Bezugnahme auf Fig. 26 wird im folgenden eine integrierte Halbleiterschaltung gemäß einem sechsundzwanzigsten Ausführungsbeispiel vorliegender Erfindung näher beschrieben. Fig. 26 zeigt ein Schaltbild einer zur Auswahl zwischen zwei Eingängen bzw. Eingangssignalen ausgelegten Wählschaltung gemäß dem sechsundzwanzigsten Ausführungsbeispiel vorliegender Erfindung. In Fig. 26 bezeichnen MP19 einen PMOS-Transistor und BN2 einen bipolaren NPN-Transistor, der zusammen mit einen bipolaren NPN-Transistor BN1 eine Treiberschaltung bildet. Elemente in Fig. 26 die identisch mit denjenigen gemäß Fig. 9 sind oder diesen entsprechen, sind mit denselben Bezugszeichen versehen. Die zur Auswahl zwischen zwei Eingangssignalen ausgelegte Wählschaltung gemäß dem sechsundzwanzigsten Ausführungsbeispiel unterscheidet sich von derjenigen gemäß dem neunten Ausführungsbeispiel dahingehend, daß die Treiberschaltung bei der Schaltung gemäß dem sechsundzwanzigsten Ausführungsbeispiel die bipolaren Transistoren mit gleichem Leitungstyp enthält. Der PMOS-Transistor MP19 besitzt eine Gate-Elektrode, die das Ausgangssignal der Durchlaß-Transistorschaltung PT3 empfängt, sowie Source- und Drain-Elektroden, die mit der Kollektorelektrode bzw. der Basis-Elektrode des bipolaren NPN-Transistors BN2 verbunden sind. Der PMOS-Transistor MP19 schaltet durch, wenn der bipolare NPN-Transistor BN2 einschaltet, um die Sättigung des bipolaren NPN-Transistors BN2 zu erleichtern. Die übrigen Betriebsabläufe der zur Auswahl zwischen zwei Eingangssignalen ausgelegten Wählschaltung sind identisch mit denjenigen beim neunten Ausführungsbeispiel.
Unter Bezugnahme auf Fig. 27 wird im folgenden eine integrierte Halbleiterschaltung gemäß einem siebenundzwanzigsten Ausführungsbeispiel vorliegender Erfindung näher beschrieben. Fig. 27 zeigt ein Schaltbild des siebenundzwanzigsten Ausführungsbeispiels vorliegender Erfindung in Form einer EXKLUSIV-NOR-Schaltung. In Fig. 27 bezeichnen MP1 und MP2 PMOS-Transistoren, MN1 bis MN6 NMOS- Transistoren, BN1 einen ersten bipolaren NPN-Transistor, BP1 einen ersten bipolaren PNP-Transistor, VI1 einen ersten Eingangsanschluß, Vi3 einen dritten Eingangsanschluß, VI4 einen vierten Eingangsanschluß, VOUT1 einen ersten Ausgangsanschluß, VDD eine erste Spannungsversorgung von 5,0 V, GND eine zweite Spannungsversorgung von 0 V und CL1 eine erste Lastkapazität bzw. einen ersten Lastkondensator. Der PMOS-Transistor MP1 und der NMOS-Transistor MN1 bilden eine erste Invertiererschaltung INV1, während der PMOS- Transistor MP2 und der NMOS-Transistor MN2 eine zweite Invertiererschaltung INV2 bilden. Die erste und die zweite Invertiererschaltung INV1 und INV2 dienen als eine Pufferschaltung für ein Signal, das an den Eingangsanschluß VI1 angelegt wird. Die NMOS-Transistoren MN5 und MN6 bilden eine Durchlaß-Transistorschaltung PT3. Der bipolare NPN- Transistor BN1 und der bipolare PNP-Transistor BP1 bilden eine Treiberschaltung. Die Drain- oder Source-Elektrode der NMOS-Transistoren MN5, MN6 ist mit der Basis-Elektrode des bipolaren NPN-Transistors BN1 und des bipolaren PNP- Transistors BP1 verbunden.
Nachstehend wird die Arbeitsweise der in Fig. 27 gezeigten EXKLUSIV-NOR-Schaltung erläutert. Ein Signal mit hohem Pegel stellt eine Spannung von 5,0 V bereit bzw. besitzt diese, während ein Signal mit niedrigem Pegel eine Spannung von 0 V bereitstellt bzw. besitzt. Ein zwischen dem hohen und dem niedrigen logischen Pegel liegender Schwellwert liegt bei 2,5 V. Ein Signal, das durch Invertierung eines an den dritten Eingangsanschluß VI3 anzulegenden Signals gebildet ist, wird an den vierten Eingangsanschluß VI4 angelegt. Die PMOS-Transistoren, die eine Schwellenspannung von -0,5 V besitzen, schalten durch, wenn die Spannung an ihrer Gate-Elektrode um mindestens 0,5 V niedriger ist als diejenige an ihrer Source-Elektrode. Die NMOS-Transistoren, die eine Schwellenspannung von 0,5 V besitzen, schalten durch, wenn die Spannung an ihrer Gate- Elektrode um mindestens 0,5 V größer ist als diejenige an ihrer Source-Elektrode. Der bipolare NPN-Transistor BN1 wird durchgeschaltet, wenn die Spannung an seiner Basis- Elektrode um mindestens 0,8 V höher ist als diejenige an seiner Emitter-Elektrode. Der bipolare PNP-Transistor BP1 schaltet durch, wenn die Spannung an seiner Basis-Elektrode um mindestens 0,8 V niedriger ist als diejenige an seiner Emitter-Elektrode.
Wenn ein Signal mit niedrigen Pegel an den dritten Engangsanschluß VI3 angelegt wird, wird der NMOS-Transistor MN5 abgeschaltet und der NMOS-Transistor MN6 durchgeschaltet, da ein Signal mit hohem Pegel an den vierten Eingangsanschluß VI4 angelegt wird. Wenn zu diesem Zeitpunkt ein Signal mit hohem Pegel an den Eingangsanschluß VI1 angelegt ist oder wird, wird der PMOS- Transistor MP1 abgeschaltet und der NMOS-Transistor MN1 durchgeschaltet, so daß die Invertiererschaltung INV1 ein Signal mit niedrigem Pegel abgibt. Die Basis-Elektroden des bipolaren NPN-Transistors BN1 und des bipolaren PNP- Transitors werden dann durch den NMOS-Transistor MN6 auf niedrigen Pegel gebracht. Der bipolare NPN-Transistor BN1, dessen Basis-Elektrode auf niedrigem Pegel liegt, wird in den Sperrzustand gebracht, während der bipolare PNP- Transistor BP1, dessen Basis-Elektrode auf niedrigem Pegel liegt, durchschaltet. Die Lastkapazität CL1 am Ausgangsanschluß VOUT1 wird mit hoher Geschwindigkeit bis auf 0,8 V entladen, d. h. auf einen Wert, der um die Größe der Basis-Emitter-Spannung (0,8 V oder weniger) größer ist als die zweite Versorgungsspannung GND. Folglich befindet sich der Ausgangsanschluß VOUT1 auf niedrigen Pegel.
Falls ein Signal niedrigen Pegel an den Eingangsanschluß VI1 angelegt wird, wird der PMOS- Transistor MP1 durchgeschaltet und der NMOS-Transistor MN1 wird abgeschaltet, so daß die Invertiererschaltung INV1 ein Signal hohen Pegels abgibt. Die Basis-Elektroden des bipolaren NPN-Transistors BN1 und des bipolaren PNP- Transistors BP1 werden durch den NMOS-Transistor MN6 auf eine Spannung von 4,5 V gebracht. Der bipolare NPN- Transistor BN1, dessen Basis-Elektrode eine Spannung von 4,5 V besitzt, schaltet durch, während der bipolare PNP- Transistor BP1, dessen Basis-Elektrode eine Spannung von 4,5 V besitzt, abgeschaltet wird. Die Lastkapazität CL1 am Ausgangsanschluß VOUT1 wird mit hoher Geschwindigkeit auf 3,7 V aufgeladen.
Wenn ein Signal hohen Pegels an den dritten Eingangsanschluß VI3 angelegt wird, schaltet der NMOS- Transistor MN5 durch, und der NMOS-Transistor MN6 wird abgeschaltet, da ein Signal niedrigen Pegels an den vierten Eingangsanschluß VI4 angelegt wird. Falls zu diesem Zeitpunkt ein Signal hohen Pegels an den Eingangsanschluß VI1 angelegt wird, wird der PMOS-Transistor MP1 abgeschaltet und der NMOS-Transistor MN1 wird eingeschaltet, so daß die Invertiererschaltung INV1 ein Signal niedrigen Pegels abgibt. Da der Eingang der Invertiererschaltung INV2 auf dem niedrigen Pegel liegt, wird der NMOS-Transistor MN2 abgeschaltet, während der PMOS-Transistor MP2 durchgeschaltet wird, so daß die Basis- Elektroden des bipolaren NPN-Transistors BN1 und des bipolaren PNP-Transistors BP1 über den NMOS-Transistor MN5 eine Spannung von 4,5 V annehmen, die um die Größe der Schwellenspannung des NMOS-Transistors MN5 niedriger ist als die Versorgungsspannung VDD (5,0 V). Der bipolare NPN- Transistor BN1, dessen Basis-Elektrode auf hohem Pegel liegt, schaltet durch, während der bipolare PNP-Transistor BP1, dessen Basis-Elektrode auf hohem Pegel liegt, abgeschaltet wird. Die Lastkapazität CL1 am Ausgangsanschluß VOUT1 wird mit hoher Geschwindigkeit bis auf 3,7 V aufgeladen, d. h. auf einen Wert, der um die Größe der Basis-Emitter-Spannung (0,8 V oder weniger) des bipolaren Transistors BN1 niedriger ist als das Potential an dessen Basis-Elektrode. Folglich liegt der Ausgangsanschluß VOUT1 auf hohem Pegel.
Falls ein Signal niedrigen Pegels an den Eingangsanschluß VI1 angelegt wird, wird der PMOS- Transistor MP1 eingeschaltet und der NMOS-Transistor MN1 schaltet ab, so daß die Invertiererschaltung INV1 ein Signal hohen Pegels abgibt. Da der Eingang der Invertiererschaltung INV2 auf hohem Pegel liegt, wird der NMOS-Transistor MN2 eingeschaltet und der PMOS-Transistor MP2 abgeschaltet, so daß die Basis-Elektroden des bipolaren NPN-Transistors BN1 und des bipolaren PNP-Transistors BP1 über der NMOS-Transistor MN5 auf niedrigen Pegel gebracht werden. Der bipolare NPN-Transistor BN1, dessen Basis- Elektrode auf niedrigem Pegel liegt, wird abgeschaltet, während der bipolare PNP-Transistor BP1, und dessen Basis- Elektrode auf niedrigem Pegel liegt, eingeschaltet wird. Die Lastkapazität CL1 am Ausgangsanschluß VOUT1 wird mit hoher Geschwindigkeit auf 0,8 V entladen. Folglich liegt der Ausgangsanschluß VOUT1 auf niedrigem Pegel.
Die Schaltung gemäß Fig. 27 stellt eine EXKLUSIV-NOR- Schaltung dar, die ein Signal mit hohem Pegel lediglich dann abgibt, wenn beide an die Eingangsanschlüsse VI1 und VI3 angelegten Signale hohen oder niedrigen Pegel besitzen. Die EXKLUS IV-NOR-Schaltung gemäß dem siebenundzwanzigsten Ausführungsbeispiel ist derart ausgelegt, daß das Element auf der die Spannung nach unten steuernden Seite den bipolaren PNP-Transistor BP1 in der logischen Schaltung gemäß dem elften Ausführungsbeispiel enthält.
Unter Bezugnahme auf Fig. 28 wird im folgenden eine integrierte Halbleiterschaltung gemäß einem achtundzwanzigsten Ausführungsbeispiel vorliegender Erfindung näher beschrieben. Fig. 28 zeigt ein Schaltbild des achtundzwanzigsten Ausführungsbeispiels gemäß vorliegender Erfindung in der Form einer EXKLUSIV-NOR- Schaltung. Bei der Schaltung gemäß Fig. 28 ist ein NMOS- Transistor mit einem bipolaren PNP-Transistor der EXKLUSIV- NOR-Schaltung gemäß dem siebenundzwanzigsten Ausführungsbeispiel verbunden. Die Spannung der Emitter- Elektrode ist auf eine Spannung festgelegt, die um 0,8 V oder weniger niedriger ist als diejenige der Basis- Elektrode, wenn der bipolare PNP-Transistor BP1 eingeschaltet ist. Bei der EXKLUSIV-NOR-Schaltung gemäß dem achtundzwanzigsten Ausführungsbeispiel ist ein NMOS- Transistor MN17, dessen Gate-Elektrode mit der ersten Versorgungsspannung VDD verbunden ist, mit der Basis- und der Emitter-Elektrode des bipolaren PNP-Transistors BP1 verbunden, um die Spannungen an den Emitter- und Basis- Elektroden zu vergleichmäßigen bzw. auf gleichen Wert zu bringen.
Unter Bezugnahme auf Fig. 29 wird im folgenden eine integrierte Halbleiterschaltung gemäß einem neunundzwanzigsten Ausführungsbeispiel vorliegender Erfindung näher beschrieben. Fig. 29 zeigt ein Schaltbild des neunundzwanzigsten Ausführungsbeispiels gemäß vorliegender Erfindung in der Form einer EXKLUSIV-NOR- Schaltung. In Fig. 29 bezeichnen MP1, MP2 und MP18 PMOS- Transistoren, MN1, MN2, MN5, MN6 und MN18 NMOS- Transistoren, BN1 einen ersten bipolaren NPN-Transistor, BN2 einen zweiten bipolaren NPN-Transistor, VI1 einen ersten Eingangsanschluß, VI3 einen dritten Eingangsanschluß, VI4 einen vierten Eingangsanschluß, VOUT1 einen ersten Ausgangsanschluß, VDD eine erste Versorgungsspannung von 5,0 V, GND eine zweite Versorgungsspannung von 0 V und CL1 eine erste Lastkapazität. Der PMOS-Transistor MP1 und der NMOS- Transistor MN1 bilden eine erste Invertiererschaltung INV1, während der PMOS-Transistor MP2 und der NMOS-Transistor MN2 eine zweite Invertiererschaltung INV2 bilden. Die erste und die zweite Invertiererschaltung INV1 und INV2 dienen als eine Pufferschaltung für ein an den Eingangsanschluß VI1 angelegtes Signal. Die NMOS-Transistoren MN5 und MN6 bilden eine Durchlaß-Transistorschaltung PT3.
Nachstehend wird die Betriebsweise der in Fig. 29 gezeigten EXKLUSIV-NOR-Schaltung näher erläutert. Ein Signal mit hohem Pegel stellt eine Spannung von 5,0 V bereit bzw. besitzt diese, während ein Signal mit niedrigen Pegel eine Spannung von 0 V besitzt. Ein Schwellwert zwischen dem hohen und dem niedrigen logischen Pegel liegt bei 2,5 V. Das durch Invertierung eines an den dritten Eingangsanschluß VI3 anzulegenden Signals gewonnene invertierte Signal wird an den vierten Eingangsanschluß VI4 angelegt. Die PMOS-Transistoren MP1, MP2 und MP18, die eine Schwellenspannung von -0,5 V besitzen, schalten durch, wenn die Spannung an ihrer Gate-Elektrode um mindestens 0,5 V niedrigen ist als diejenige an der Source-Elektrode. Die NMOS-Transistoren MN1, MN2, MN5, MN6 und MN18, die eine Schwellwertspannung von 0,5 V besitzen, werden durchgeschaltet, wenn die Spannung an ihrer Gate-Elektrode um mindestens 0,5 V größer ist als diejenige an der Source- Elektrode. Die bipolaren NPN-Transistoren BN1 und BN2 schalten durch, wenn die Spannung an ihrer Basis-Elektrode um mindestens 0,8 V größer ist als diejenige an ihrer Emitter-Elektrode. Wenn ein Signal niedrigen Pegels an den dritten Eingangsanschluß VI3 angelegt wird, wird der NMOS- Transistor MN5 abgeschaltet und der NMOS-Transistor MN6 wird eingeschaltet, da ein Signal mit hohem Pegel an den vierten Eingangsanschluß VI4 angelegt wird. Falls zu diesem Zeitpunkt ein Signal mit hohem Pegel an den Eingangsanschluß VI1 angelegt wird oder ist, wird der PMOS- Transistor MP1 abgeschaltet und der NMOS-Transistor MN1 wird eingeschaltet, so daß die Invertiererschaltung INV1 ein Signal mit niedrigen Pegel abgibt. Daraufhin wird die Basis-Elektrode des bipolaren NPN-Transistors BN1 durch den NMOS-Transistor MN6 auf niedrigen Pegel gebracht. Der PMOS- Transistor MP18 wird eingeschaltet und der NMOS-Transistor MN18 wird ausgeschaltet, so daß der bipolare NPN-Transistor BN2 eingeschaltet wird. Der bipolare NPN-Transistor BN1, dessen Basis-Elektrode auf niedrigem Pegel liegt, wird abgeschaltet. Die Lastkapazität CL1 am Ausgangsanschluß VOUT1 wird mit hoher Geschwindigkeit auf 0 V entladen. Folglich befindet sich der Ausgangsanschluß VOUT1 auf niedrigen Pegel.
Falls ein Signal mit niedrigen Pegel an den Eingangsanschluß VI1 angelegt wird oder ist, wird der PMOS- Transistor MP1 durchgeschaltet und der NMOS-Transistor MN1 wird abgeschaltet, so daß die Invertiererschaltung INV1 ein Signal mit hohem Pegel abgibt. Die Basis-Elektrode des bipolaren NPN-Transistors BN1 nimmt dann über den NMOS- Transistor MN6 eine Spannung von 4,5 V an. Der PMOS- Transistor MP18 wird abgeschaltet und der NMOS-Transistor MN18 schaltet durch, so daß der bipolare NPN-Transistor BN2 abgeschaltet wird. Der bipolare NPN-Transistor BN1, dessen Basis-Elektrode eine Spannung von 4,5 V besitzt, wird eingeschaltet. Die Lastkapazität CL1 am Ausgangsanschluß VOUTl wird mit hoher Geschwindigkeit auf 3,7 V aufgeladen.
Wenn ein Signal mit hohem Pegel an den dritten Eingangsanschluß VI3 angelegt ist oder wird, wird der NMOS- Transistor MN5 eingeschaltet und der NMOS-Transistor MN6 wird abgeschaltet, da ein Signal mit niedrigen Pegel an den vierten Eingangsanschluß VI4 angelegt ist. Falls zu diesem Zeitpunkt ein Signal mit hohem Pegel an den Eingangsanschluß VI1 angelegt ist oder wird, wird der PMOS- Transistor MP1 abgeschaltet, und der NMOS-Transistor MN1 wird eingeschaltet, so daß die Invertiererschaltung INV1 ein Signal mit niedrigen Pegel abgibt. Da der Eingang der Invertiererschaltung INV2 auf niedrigem Pegel liegt, wird der NMOS-Transistor MN2 abgeschaltet und PMOS-Transistor MP2 wird durchgeschaltet, so daß die Basis-Elektrode des bipolaren NPN-Transistors BN1 über den NMOS-Transistor MN5 auf eine Spannung von 4,5 V gelegt wird, die um die Größe der Schwellenspannung (0,5 V) des NMOS-Transistors MN5 niedriger ist als die Versorgungsspannung VDD (5,0 V). Der NMOS-Transistor MN18 wird durchgeschaltet und der PMOS- Transistor MP18 wird abgeschaltet, so daß der bipolare NPN- Transistor BN2 abgeschaltet wird. Der bipolare NPN- Transistor BN1, dessen Basiselektrode auf hohem Pegel liegt, wird durchgeschaltet. Die Lastkapazität CL1 am Ausgangsanschluß VOUT1 wird mit hoher Geschwindigkeit bis auf 3,7 V aufgeladen, d. h. auf einen Wert, der um die Größe der Basis-Emitter-Spannung (0,8 V oder weniger) des bipolaren Transistors BN1 niedriger ist als das Potential an dessen Basiselektrode. Folglich nimmt der Ausgangsanschluß VOUT1 den hohen Pegel an.
Falls ein Signal niedrigen Pegels an den Eingangsanschluß VI1 angelegt wird, wird der PMOS- Transistor MP1 durchgeschaltet und der NMOS-Transistor MN1 wird abgeschaltet, so daß die Invertiererschaltung INV1 ein Signal hohen Pegels abgibt. Da der Eingang der Invertiererschaltung INV2 auf hohem Pegel liegt, wird der NMOS-Transistor MN2 durchgeschaltet und der PMOS-Transistor MP2 schaltet ab, so daß die Basiselektrode des bipolaren NPN-Transistors BN1 durch den NMOS-Transistor MN5 auf niedrigen Pegel gebracht wird. Der NMOS-Transistor MN18 wird abgeschaltet und der PMOS-Transistor MP18 schaltet durch, so daß der bipolare NPN-Transistor BN2 einschaltet. Der bipolare NPN-Transistor BN1, dessen Basiselektrode auf niedrigem Pegel liegt, schaltet ab. Die Lastkapazität CL1 am Ausgangsanschluß VOUT1 wird mit hoher Geschwindigkeit auf 0 V entladen. Damit befindet sich der Ausgangsanschluß VOUT1 auf niedrigem Pegel.
Die Schaltung gemäß Fig. 29 ist eine EXKLUSIV-NOR- Schaltung, die ein Signal mit hohem Pegel lediglich dann abgibt, wenn beide an die Eingangsanschlüsse VI1 und VI3 angelegten Signale jeweils auf hohem oder niedrigem Pegel liegen. Die bipolaren NPN-Transistoren BN1 und BN2 werden zum Treiben bzw. Ansteuern der Elemente sowohl auf der Spannungsanhebe- als auch auf der Spannungsabsenkungsseite eingesetzt.
Unter Bezugnahme auf Fig. 30 wird im folgenden eine integrierte Halbleiterschaltung gemäß einem 30. Ausführungsbeispiel vorliegender Erfindung näher beschrieben. Fig. 30 zeigt ein Schaltbild des 30. Ausführungsbeispiels vorliegender Erfindung in Form einer EXKLUSIV-NOR-Schaltung. In Fig. 30 bezeichnen MP18 einen PMOS-Transistor, MN18 einen NMOS-Transistor und BP1 und BP2 bipolare PNP-Transistoren. Elemente in Fig. 30, die identisch mit denjenigen gemäß Fig. 29 sind oder diesen entsprechen, sind mit denselben Bezugszeichen versehen. Der PMOS-Transistor MP18 und der NMOS-Transistor MN18 bilden eine Invertiererschaltung INV8. Die Invertiererschaltung INV8 und die bipolaren PNP-Transistoren BP1 und BP2 bilden eine Treiberschaltung. Wenn ein Signal mit hohem Pegel an die Basiselektrode des bipolaren PNP-Transistors BP2 und an den Eingang der Invertiererschaltung INV8 angelegt wird, die den Eingang der Treiberschaltung bilden, gelangt die Basiselektrode des bipolaren PNP-Transistors BP1 auf niedrigen Pegel, so daß der bipolare PNP-Transistor BP1 durchschaltet. Die Lastkapazität CL1 wird mit hoher Geschwindigkeit auf die Versorgungsspannung (0,0 V) aufgeladen. Folglich befindet sich der Ausgangsanschluß VOUT1 auf hohem Pegel. Wenn ein Signal mit niedrigem Pegel an die Basiselektrode des bipolaren PNP-Transistors BP2 und an den Eingang der Invertiererschaltung INV8 angelegt wird, die den Eingang der Treiberschaltung bilden, nimmt die Basisspannung des bipolaren PNP-Transistors BP2 den niedrigen Pegel an, so daß der bipolare PNP-Transistor BP2 einschaltet. Die Lastkapazität CL1 wird mit hoher Geschwindigkeit auf einen Pegel entladen, der die Summe aus dem Basispotential und der Basis-Emitter-Spannung des bipolaren PNP-Transistors BP2 darstellt. Folglich befindet sich der Ausgangsanschluß VOUT1 auf dem niedrigen Pegel. Die übrigen Betriebsabläufe der EXKLUSIV-NOR-Schaltung gemäß Fig. 30 sind identisch wie diejenigen bei der EXKLUSIV-NOR-Schaltung gemäß Fig. 29.
Es wird somit eine integrierte Halbleiterschaltung beschrieben, die Durchlaß-Transistorschaltungen PT3, PT4 zum Erzeugen logisch komplementärer Signale besitzt. Der Ausgang der Durchlaß-Transistorschaltung PT3 ist mit der Basiselektrode eines bipolaren NPN-Transistors BN1 verbunden, während der Ausgang der Durchlaß- Transistorschaltung PT4 mit der Gateelektrode eines NMOS- Transistors MN9 verschaltet ist. PMOS-Transistoren MP15, MP16 sind zwischen die Ausgänge der Durchlaß- Transistorschaltungen PT3, PT4 und ein erstes Potential VDD geschaltet. Die Gateelektroden der PMOS-Transistoren MP15, MP16 sind mit den Ausgängen der Durchlaß- Transistorschaltung PT3, PT4 verbunden. Der bipolare Transistor BN1 besitzt eine große Treiberkraft bzw. Verstärkung und lädt eine mit einem Ausgangsanschluß verbundene Lastkapazität CL1 in Abhängigkeit vom Ausgangssignal der Durchlaß-Transistorschaltung PT3 auf bzw. entlädt diese. Hierdurch wird eine logische Schaltung geschaffen, die mit hoher Geschwindigkeit in der integrierten Halbleiterschaltung arbeitet. (Fig. 6)

Claims (64)

1. Integrierte Halbleiterschaltung mit
einem ersten Invertierer (INV2), der mit einer ersten Spannungsquelle zum Abgeben eines ersten Potentials (VDD) und einer zweiten Spannungsquelle zum Abgeben eines zweiten Potentials (GND) verbunden ist und zum Abgeben eines durch Invertierung eines an ihn angelegten ersten Eingangssignals gewonnenen logisch invertierten Signals dient,
einem zweiten Invertierer (INV4), der mit der ersten Spannungsquelle und der zweiten Spannungsquelle verbunden ist und zum Abgeben eines durch logische Invertierung eines zweiten Eingangssignals gewonnenen logisch invertierten Si­ gnals dient,
einer ersten Durchlaßtransistorschaltung (PT1, PT2) mit einem ersten Transistor (MP5, MN5) mit isoliertem Gate und einem zweiten Transistor (MP6, MN6) mit isoliertem Gate, wobei der Transistor mit isoliertem Gate eine Elek­ trode zum Aufnehmen eines Ausgangssignals des ersten Inver­ tierers (INV2), eine Steuerelektrode zum Aufnehmen eines ersten Steuersignals und eine weitere Elektrode aufweist und der zweite Transistor mit isoliertem Gate eine Elek­ trode zum Aufnehmen eines Ausgangssignals des zweiten In­ vertierers (INV4), eine Steuerelektrode zum Aufnehmen eines zweiten Steuersignals und eine weitere, mit der weiteren Elektrode des ersten Transistors mit isoliertem Gate ver­ bundene Elektrode besitzt,
einem ersten bipolaren Transistor (BN1) mit einer Steuerelektrode, die mit den weiteren Elektroden des ersten und zweiten Transistors mit isoliertem Gate verbunden ist, einer mit der ersten Spannungsquelle verbundenen Elektrode und einer weiteren Elektrode, und
einer ersten Schalteinrichtung (MN9), die zwischen die weitere Elektrode des ersten bipolaren Transistors (BN1) und die zweite Spannungsquelle für die Durchführung eines EIN- oder AUS-Schaltvorgangs auf der Grundlage entweder des ersten oder des zweiten Eingangssignals, das durch das er­ ste bzw. zweite Steuersignal ausgewählt ist, geschaltet ist.
2. Integrierte Halbleiterschaltung nach Anspruch 1, da­ durch gekennzeichnet, daß der erste und der zweite Transi­ stor mit isoliertem Gate einen MOS-Transistor enthalten.
3. Integrierte Halbleiterschaltung nach Anspruch 2, da­ durch gekennzeichnet, daß der erste und der zweite Transi­ stor mit isoliertem Gate denselben Leitungstyp aufweisen.
4. Integrierte Halbleiterschaltung nach Anspruch 2, da­ durch gekennzeichnet,
daß der erste Transistor mit isoliertem Gate einen N- Kanal-MOS-Transistor (MN5) besitzt,
daß der zweite Transistor mit isoliertem Gate einen N- Kanal-MOS-Transistor (MP6) aufweist, und
daß das erste und das zweite Steuersignal identisch sind.
5. Integrierte Halbleiterschaltung nach Anspruch 2, da­ durch gekennzeichnet,
daß der erste Transistor mit isoliertem Gate einen er­ sten P-Kanal-MOS-Transistor (MP5) aufweist,
daß der zweite Transistor mit isoliertem Gate einen zweiten P-Kanal MOS-Transistor (MP6) besitzt, und
daß die erste Durchlaßtransistorschaltung (PT1) einen ersten N-Kanal-MOS-Transistor (MN5) und einen zweiten N-Ka­ nal-MOS-Transistor (MN6) aufweist, wobei der erste N-Kanal- MOS-Transistor eine Elektrode zum Aufnehmen eines Ausgangs­ signals des ersten Invertierers (INV2), eine Steuerelektro­ de zum Aufnehmen des zweiten Steuersignals und eine weitere Elektrode besitzt, die mit der weiteren Elektrode des er­ sten Transistors mit isoliertem Gate verbunden ist, und der zweite N-Kanal-MOS-Transistor eine Elektrode zum Aufnehmen eines Ausgangssignals des zweiten Invertierers (INV4), eine Steuerelektrode zum Aufnehmen des ersten Steuersignals und eine weitere Elektrode aufweist, die mit der weiteren Elek­ trode des zweiten Transistors mit isoliertem Gate verbunden ist.
6. Integrierte Halbleiterschaltung nach Anspruch 1, da­ durch gekennzeichnet,
daß der erste bipolare Transistor (BN1) einen ersten bipolaren NPN-Transistor mit einem Kollektor, der mit der ersten Spannungsquelle verbunden ist, einer Basis, die mit den weiteren Elektroden des ersten und zweiten Transistors mit isoliertem Gate verbunden ist, und einem Emitter auf­ weist, und
daß die erste Schalteinrichtung einen dritten Transi­ stor mit isoliertem Gate aufweist, der ein mit dem Emitter des ersten bipolaren NPN-Transistors verbundenes Drain, ei­ ne mit der zweiten Spannungsquelle verbundene Source und ein Gate zum eingangsseitigen Anlegen eines Signals auf­ weist, das in Übereinstimmung mit dem ersten Eingangssignal oder dem zweiten Eingangssignal steht, wobei der erste Transistor mit isoliertem Gate auf der Grundlage eines Si­ gnals, das in Übereinstimmung mit dem ersten Eingangssignal oder dem zweiten Eingangssignal steht, ein- oder abschal­ tet.
7. Integrierte Halbleiterschaltung nach Anspruch 6, ge­ kennzeichnet durch
eine zweite Durchlaßtransistorschaltung (PT2) mit ei­ nem vierten Transistor (MP7, MN7) mit isoliertem Gate und einem fünften Transistor (MP8, MN8) mit isoliertem Gate,
wobei der vierte Transistor mit isoliertem Gate eine Elek­ trode zum Aufnehmen eines Signals, dessen logischer Wert invertiert zu einem Ausgangssignal des ersten Invertierers (INV2) ist, eine Steuerelektrode zum Aufnehmen des ersten Steuersignals und eine weitere Elektrode besitzt, die mit dem Gate des dritten Transistors mit isoliertem Gate ver­ bunden ist, und der fünfte Transistor mit isoliertem Gate eine Elektrode zum Aufnehmen eines Signals, dessen logi­ scher Wert invertiert zum Ausgangssignal des zweiten Inver­ tierers (INV4) ist, eine Steuerelektrode zum Aufnehmen des zweiten Steuersignals und eine weitere Elektrode besitzt, die mit der weiteren Elektrode des vierten Transistors mit isoliertem Gate verbunden ist.
8. Integrierte Halbleiterschaltung nach Anspruch 7, ge­ kennzeichnet durch
einen dritten Invertierer (INV1) mit einem Ausgangsan­ schluß, der mit einem Eingangsanschluß des ersten Invertie­ rers verbunden ist, und mit einem Eingangsanschluß zum Auf­ nehmen eines Eingangssignals mit einem logischen Wert, der invertiert zu dem ersten Eingangssignal ist,
wobei das erste Eingangssignal ein Ausgangssignal des dritten Invertierers (INV1) enthält und das zweite Ein­ gangssignal ein Ausgangssignal des ersten Invertierers ent­ hält.
9. Integrierte Halbleiterschaltung nach Anspruch 6, ge­ kennzeichnet durch
einen dritten Invertierer (INV8) mit einem Eingangsan­ schluß, der mit den weiteren Elektroden des ersten und zweiten, mit isoliertem Gate versehenen Transistors (NM5, NM6) der ersten Durchlaßtransistorschaltung (PT3) verbunden ist, und mit einem Ausgangsanschluß, der mit dem Gate des dritten Transistors mit isoliertem Gate verbunden ist.
10. Integrierte Halbleiterschaltung nach Anspruch 9, ge­ kennzeichnet durch
einen weiteren Invertierer (INV1) mit einem Ausgangs­ anschluß, der mit einem Eingangsanschluß des ersten Inver­ tierers verbunden ist, und mit einem Eingangsanschluß zum Aufnehmen eines Eingangssignals mit einem logischen Wert, der invertiert zu dem ersten Eingangssignal ist,
wobei das erste Eingangssignal ein Ausgangssignal des weiteren Invertierers (INV1) enthält und das zweite Ein­ gangssignal ein Ausgangssignal des ersten Invertierers ent­ hält.
11. Integrierte Halbleiterschaltung nach Anspruch 7, ge­ kennzeichnet durch einen sechsten Transistor (MP15) mit isoliertem Gate, der eine Elektrode, die mit der ersten Spannungsquelle ver­ bunden ist, eine weitere Elektrode, die mit der Basis des ersten bipolaren NPN-Transistors verschaltet ist, und eine Steuerelektrode aufweist, die mit der weiteren Elektrode des fünften, mit isoliertem Gate versehenen Transistors der zweiten Durchlaßtransistorschaltung verbunden ist.
12. Integrierte Halbleiterschaltung nach Anspruch 7, ge­ kennzeichnet durch einen sechsten Transistor (MN15) mit isoliertem Gate, der eine mit der zweiten Spannungsquelle verbundene Elek­ trode, eine weitere, mit der Basis des ersten bipolaren NPN-Transistors verschaltete Elektrode und eine Steuerelek­ trode besitzt, die mit der weiteren Elektrode des fünften, mit isoliertem Gate versehenen Transistors der zweiten Durchlaßtransistorschaltung verbunden ist.
13. Integrierte Halbleiterschaltung nach Anspruch 7, ge­ kennzeichnet durch einen sechsten Transistor (MP17) mit isoliertem Gate, der eine mit der Basis des ersten bipolaren NPN-Transistors verbundene Elektrode, eine weitere, mit dem Emitter des er­ sten bipolaren NPN-Transistor verschaltete Elektrode und eine mit der zweiten Spannungsquelle verbundene Steuerelek­ trode aufweist.
14. Integrierte Halbleiterschaltung nach Anspruch 7, ge­ kennzeichnet durch eine Spannungsabfalleinrichtung (R1) mit einem An­ schluß, der mit der Basis des ersten bipolaren NPN-Transi­ stors verbunden ist, und mit einem weiteren Anschluß, der mit dem Emitter des ersten bipolaren NPN-Transistors ver­ schaltet ist.
15. Integrierte Halbleiterschaltung nach Anspruch 9, ge­ kennzeichnet durch einen vierten Transistor mit isoliertem Gate, der eine mit der zweiten Spannungsquelle verbundene Elektrode, eine weitere Elektrode, die mit der Basis des ersten bipolaren NPN-Transistors verschaltet ist, und eine Steuerelektrode aufweist, die mit dem Ausgangsanschluß des dritten Inver­ tierers verbunden ist.
16. Integrierte Halbleiterschaltung nach Anspruch 7, ge­ kennzeichnet durch einen sechsten Transistor mit isoliertem Gate, der ei­ ne Elektrode, die mit der zweiten Spannungsquelle verschal­ tet ist, eine weitere Elektrode, die mit der Basis des er­ sten bipolaren NPN-Transistors verschaltet ist, und eine Steuerelektrode besitzt, die mit dem Ausgangsanschluß des dritten Invertierers verbunden ist.
17. Integrierte Halbleiterschaltung nach Anspruch 9, ge­ kennzeichnet durch einen vierten Transistor mit isoliertem Gate, der eine mit der Basis des ersten bipolaren NPN-Transistors verbun­ dene Elektrode, eine weitere, mit dem Emitter des ersten bipolaren NPN-Transistors verschaltete Elektrode und eine mit der zweiten Spannungsquelle verbundene Steuerelektrode aufweist.
18. Integrierte Halbleiterschaltung nach Anspruch 9, ge­ kennzeichnet durch eine Spannungsabfalleinrichtung mit einem Anschluß, der mit der Basis des ersten bipolaren NPN-Transistors ver­ bunden ist, und einem zweiten Anschluß, der mit dem Emitter des ersten bipolaren NPN-Transistors verschaltet ist.
19. Integrierte Halbleiterschaltung nach Anspruch 6, ge­ kennzeichnet durch
eine zweite Durchlaßtransistorschaltung (PT4) mit ei­ nem vierten Transistor (MN7) mit isoliertem Gate und einem fünften Transistor (MN8) mit isoliertem Gate, wobei der vierte Transistor mit isoliertem Gate eine Elektrode zum Aufnehmen eines Signals, dessen logischer Wert invertiert zu einem Ausgangssignal des ersten Invertierers (INV2) ist, eine Steuerelektrode zum Aufnehmen des ersten Steuersignals und eine weitere Elektrode aufweist, und der fünfte Transi­ stor mit isoliertem Gate eine Elektrode zum Aufnehmen eines Signals, dessen logischer Wert invertiert zu einem Aus­ gangssignal des zweiten Invertierers (INV4) ist, eine Steu­ erelektrode zum Aufnehmen des zweiten Steuersignals und ei­ ne weitere Elektrode, die mit der weiteren Elektrode des ersten Transistors mit isoliertem Gate verbunden ist, ent­ hält,
einen zweiten bipolaren NPN-Transistor mit einem Kol­ lektor, der mit der ersten Spannungsquelle verbunden ist, einer mit den weiteren Elektroden des vierten und fünften Transistors mit isoliertem Gate verbundenen Basis und einem Emitter, und
einen zweiten NMOS-Transistor (MN14), der ein mit dem Emitter des zweiten bipolaren NPN-Transistors verbundenes Drain, eine mit der zweiten Spannungsquelle verbundene Source und ein Gate aufweist, das mit den weiteren Elektro­ den des ersten und zweiten, mit isoliertem Gate versehenen Transistors der ersten Durchlaßtransistorschaltung (PT3) verschaltet ist,
wobei das Gate des ersten NMOS-Transistors (MN9) mit den weiteren Elektroden des vierten und fünften, mit iso­ liertem Gate versehenen Transistors (MN7, MN8) der zweiten Durchlaßtransistorschaltung verbunden ist.
20. Integrierte Halbleiterschaltung nach Anspruch 19, ge­ kennzeichnet durch
einen sechsten Transistor mit isoliertem Gate, der ei­ ne mit der ersten Spannungsquelle verbundene Elektrode, ei­ ne weitere Elektrode, die mit der Basis des ersten bipola­ ren NPN-Transistors verschaltet ist, und eine Steuerelek­ trode aufweist, die mit den weiteren Elektroden des vierten und fünften, mit isoliertem Gate versehenen Transistors der zweiten Durchlaßtransistorschaltung verbunden ist, und
einen siebten Transistor mit isoliertem Gate, der eine Elektrode, die mit der ersten Spannungsquelle verbunden ist, eine weitere Elektrode, die mit der Basis des zweiten bipolaren NPN-Transistors verschaltet ist, und eine Steuer­ elektrode aufweist, die mit den weiteren Elektroden des er­ sten und zweiten, mit isoliertem Gate versehenen Transi­ stors der ersten Durchlaßtransistorschaltung verbunden ist.
21. Integrierte Halbleiterschaltung nach Anspruch 19, ge­ kennzeichnet durch
einen sechsten Transistor mit isoliertem Gate, der ei­ ne mit der zweiten Spannungsquelle verbundene Elektrode, eine weitere, mit der Basis des ersten bipolaren NPN-Tran­ sistors verschaltete Elektrode und eine Steuerelektrode be­ sitzt, die mit den weiteren Elektroden des vierten und fünften, mit isoliertem Gate versehenen Transistors der zweiten Durchlaßtransistorschaltung verbunden ist, und
einen siebten Transistor mit isoliertem Gate, der eine mit der zweiten Spannungsquelle verbundene Elektrode, eine weitere, mit der Basis des zweiten bipolaren NPN-Transi­ stors verschaltete Elektrode und eine weitere Elektrode be­ sitzt, die mit den weiteren Elektroden des ersten und zwei­ ten, mit isoliertem Gate versehenen Transistors der ersten Durchlaßtransistorschaltung verbunden ist.
22. Integrierte Halbleiterschaltung nach Anspruch 19, ge­ kennzeichnet durch
einen sechsten Transistor mit isoliertem Gate, der ei­ ne mit der Basis des ersten bipolaren NPN-Transistors ver­ bundene Elektrode, eine weitere Elektrode, die mit dem Emitter des ersten bipolaren NPN-Transistors verschaltet ist, und eine Steuerelektrode aufweist, die mit der zweiten Spannungsquelle verbunden ist, und
einen siebten Transistor mit isoliertem Gate, der eine mit der Basis des zweiten bipolaren NPN-Transistors verbun­ dene Elektrode, eine weitere, mit dem Emitter des zweiten bipolaren NPN-Transistors verschaltete Elektrode und eine Steuerelektrode aufweist, die mit der zweiten Spannungs­ quelle verbunden ist.
23. Integrierte Halbleiterschaltung nach Anspruch 19, ge­ kennzeichnet durch eine Spannungsabfalleinrichtung mit einem Anschluß, der mit der Basis des ersten bipolaren NPN-Transistors ver­ bunden ist, und einem weiteren Anschluß, der mit dem Emit­ ter des ersten bipolaren NPN-Transistors verbunden ist, und
eine weitere Spannungsabfalleinrichtung mit einem An­ schluß, der mit der Basis des zweiten bipolaren NPN-Transi­ stors verbunden ist, und einem weiteren Anschluß, der mit dem Emitter des zweiten bipolaren NPN-Transistors verschal­ tet ist.
24. Integrierte Halbleiterschaltung nach Anspruch 1, da­ durch gekennzeichnet,
daß der erste bipolare Transistor einen ersten bipola­ ren NPN-Transistor (BN1) mit einer Basis, die mit den wei­ teren Elektroden des ersten und zweiten Transistors mit isoliertem Gate verbunden ist, einem Kollektor, der mit der ersten Spannungsquelle verbunden ist, und einem Emitter enthält, und
daß die erste Schalteinrichtung einen ersten bipolaren PNP-Transistor (BP1) mit einem Emitter, der mit dem Emitter des ersten bipolaren NPN-Transistors verschaltet ist, einem Kollektor, der mit der zweiten Spannungsquelle verbunden ist, und einer Basis, die mit den weiteren Elektroden des ersten und zweiten, mit isoliertem Gate versehenen Transi­ stors der ersten Durchlaßtransistorschaltung verbunden ist, aufweist.
25. Integrierte Halbleiterschaltung nach Anspruch 6, ge­ kennzeichnet durch
eine zweite Durchlaßtransistorschaltung (PT4) mit ei­ nem vierten Transistor (MN7) mit isoliertem Gate und einem fünften Transistor (MN8) mit isoliertem Gate, wobei der vierte Transistor mit isoliertem Gate eine Elektrode zum Aufnehmen eines Signals, dessen logischer Wert invertiert zu einem Ausgangssignal des ersten Invertierers (INV2) ist,
eine Steuerelektrode zum Aufnehmen des ersten Steuersignals und eine weitere Elektrode aufweist, und der fünfte Transi­ stor mit isoliertem Gate eine Elektrode zum Aufnehmen eines Signals, dessen logischer Wert invertiert zu einem Aus­ gangssignal des zweiten Invertierers (INV4) ist, eine Steu­ erelektrode zum Aufnehmen des zweiten Steuersignals und ei­ ne weitere Elektrode besitzt, die mit der weiteren Elek­ trode des ersten Transistors mit isoliertem Gate verbunden ist,
einen zweiten bipolaren NPN-Transistor (BN2) mit einem Kollektor, der mit der ersten Spannungsquelle verbunden ist, einer Basis, die mit den weiteren Elektroden des vier­ ten und fünften Transistors (MN7, MN8) mit isoliertem Gate verbunden ist, und einem Emitter, und
einen zweiten bipolaren PNP-Transistor (BP2) mit einem Drain, das mit dem Emitter des zweiten bipolaren NPN-Tran­ sistors verbunden ist, einer Source, die mit der zweiten Spannungsquelle verbunden ist, und einem Gate, das mit den weiteren Elektroden des vierten und fünften, mit isoliertem Gate versehenen Transistors der zweiten Durchlaßtransistor­ schaltung (PT4) verschaltet ist,
wobei das Gate des ersten bipolaren PNP-Transistors (BP1) mit den weiteren Elektroden des ersten und zweiten, mit isoliertem Gate versehenen Transistors (MN5, MN6) der ersten Durchlaßtransistorschaltung verschaltet ist.
26. Integrierte Halbleiterschaltung nach Anspruch 6, ge­ kennzeichnet durch
einen sechsten Transistor mit isoliertem Gate, der ei­ ne mit der ersten Spannungsquelle verbundene Elektrode, ei­ ne weitere, mit der Basis des ersten bipolaren NPN-Transi­ stors verschaltete Elektrode und eine Steuerelektrode be­ sitzt, die mit den weiteren Elektroden des vierten und fünften, mit isoliertem Gate versehenen Transistors der zweiten Durchlaßtransistorschaltung verbunden ist, und
einen siebten Transistor mit isoliertem Gate, der eine mit der ersten Spannungsquelle verbundene Elektrode, eine weitere, mit der Basis des zweiten bipolaren NPN-Transi­ stors verschaltete Elektrode und eine Steuerelektrode auf­ weist, die mit den weiteren Elektroden der ersten und zwei­ ten, mit isoliertem Gate versehenen Transistors der ersten Durchlaßtransistorschaltung verbunden ist.
27. Integrierte Halbleiterschaltung nach Anspruch 25, ge­ kennzeichnet durch
einen sechsten Transistor mit isoliertem Gate, der ei­ ne mit der zweiten Spannungsquelle verbundene Elektrode, eine weitere, mit der Basis des ersten bipolaren NPN-Tran­ sistors verschaltete Elektrode und eine Steuerelektrode be­ sitzt, die mit den weiteren Elektroden des vierten und fünften, mit isoliertem Gate versehenen Transistors der zweiten Durchlaßtransistorschaltung verschaltet ist, und
einen siebten Transistor mit isoliertem Gate, der eine mit der zweiten Spannungsquelle verbundene Elektrode, eine weitere, mit der Basis des zweiten NPN-Transistors ver­ schaltete Elektrode und eine Steuerelektrode besitzt, die mit den weiteren Elektroden des ersten und zweiten, mit isoliertem Gate versehenen Transistors der ersten Durchlaß­ transistorschaltung verbunden ist.
28. Integrierte Halbleiterschaltung nach Anspruch 25, ge­ kennzeichnet durch
einen sechsten Transistor mit isoliertem Gate, der ei­ ne mit der Basis des ersten bipolaren NPN-Transistors ver­ bundene Elektrode, eine weitere, mit dem Emitter des ersten bipolaren NPN-Transistors verschaltete Elektrode und eine Steuerelektrode aufweist, die mit der zweiten Spannungs­ quelle verbunden ist, und
einen siebten Transistor mit isoliertem Gate, der eine mit der Basis des zweiten bipolaren NPN-Transistors ver­ schaltete Elektrode, eine weitere, mit dem Emitter des zweiten bipolaren NPN-Transistors verbundene Elektrode und eine Steuerelektrode aufweist, die mit der zweiten Span­ nungsquelle verschaltet ist.
29. Integrierte Halbleiterschaltung nach Anspruch 25, ge­ kennzeichnet durch
eine Spannungsabfalleinrichtung mit einem Anschluß, der mit der Basis des ersten bipolaren NPN-Transistors ver­ bunden ist, und einem weiteren Anschluß, der mit dem Emit­ ter des ersten bipolaren NPN-Transistors verbunden ist, und
eine weitere Spannungsabfalleinrichtung mit einem An­ schluß, der mit der Basis des zweiten bipolaren NPN-Transi­ stors verschaltet ist, und einem weiteren Anschluß, der mit dem Emitter des zweiten bipolaren NPN-Transistors verbunden ist.
30. Integrierte Halbleiterschaltung nach Anspruch 1, ge­ kennzeichnet durch
einen dritten Invertierer (INV8, INV3, INV1) mit einem Eingangsanschluß und einem Ausgangsanschluß, der mit den weiteren Elektroden des ersten und zweiten, mit isoliertem Gate versehenen Transistors der ersten Durchlaßtransistor­ schaltung verbunden ist,
wobei der erste bipolare Transistor (BN1) einen ersten bipolaren NPN-Transistor mit einem Kollektor, der mit der ersten Spannungsquelle verbunden ist, einer Basis, die mit den weiteren Elektroden des ersten und zweiten, mit iso­ liertem Gate versehenen Transistors der ersten Durchlaß­ transistorschaltung verschaltet ist, und einem Emitter auf­ weist, und
die erste Schalteinrichtung einen zweiten bipolaren NPN-Transistor mit einer Basis, die mit dem Ausgangsan­ schluß des dritten Invertierers verbunden ist, einem Kol­ lektor, der mit dem Emitter des ersten bipolaren Transi­ stors verschaltet ist, und einem Emitter besitzt, der mit der zweiten Spannungsquelle verbunden ist.
31. Integrierte Halbleiterschaltung nach Anspruch 30, ge­ kennzeichnet durch eine zweite Durchlaßtransistorschaltung (PT4) mit ei­ nem dritten Transistor (MN7) mit isoliertem Gate und einem vierten Transistor (MN8) mit isoliertem Gate, wobei der dritte Transistor mit isoliertem Gate eine Elektrode zum Aufnehmen eines Signals, dessen logischer Wert invertiert zu einem Ausgangssignal des ersten Invertierers (INV2) ist, eine Steuerelektrode zum Aufnehmen des ersten Steuersignals und eine weitere Elektrode besitzt, die mit dem Gate des ersten Transistors mit isoliertem Gate verbunden ist, und wobei der vierte Transistor mit isoliertem Gate eine Elek­ trode zum Aufnehmen eines Signals, dessen logischer Wert invertiert zu einem Ausgangssignal des zweiten Invertierers (INV4) ist, eine Steuerelektrode zum Aufnehmen des zweiten Steuersignals und eine weitere, mit der weiteren Elektrode des dritten Transistors mit isoliertem Gate verbundene Elektrode aufweist.
32. Integrierte Halbleiterschaltung nach Anspruch 31, ge­ kennzeichnet durch
einen dritten Invertierer (INV1) mit einem Ausgangsan­ schluß, der mit einem Eingangsanschluß des ersten Invertie­ rers verbunden ist, und mit einem Eingangsanschluß zum Auf­ nehmen eines Eingangssignals mit einem logischen Wert, der invertiert gegenüber dem ersten Eingangssignal ist,
wobei das erste Eingangssignal ein Ausgangssignal des dritten Invertierers enthält und das zweite Eingangssignal ein Ausgangssignal des ersten Invertierers enthält.
33. Integrierte Halbleiterschaltung nach Anspruch 31, ge­ kennzeichnet durch einen dritten Invertierer (INV8) mit einem Eingangsan­ schluß, der mit den weiteren Elektroden des ersten und zweiten, mit isoliertem Gate versehenen bipolaren Transi­ stors (Mn5, MN6) der ersten Durchlaßtransistorschaltung (PT3) verbunden ist, und mit einem Ausgangsanschluß, der mit der Basis des zweiten bipolaren NPN-Transistors ver­ schaltet ist.
34. Integrierte Halbleiterschaltung nach Anspruch 31, ge­ kennzeichnet durch
einen dritten Invertierer (INV1) mit einem Ausgangsan­ schluß, der mit einem Eingangsanschluß des ersten Invertie­ rers verbunden ist, und einem Eingangsanschluß zum Aufneh­ men eines Eingangssignals, dessen logischer Wert invertiert zu dem ersten Eingangssignal ist,
wobei das erste Eingangssignal ein Ausgangssignal des dritten Invertierers enthält und das zweite Eingangssignal ein Ausgangssignal des ersten Invertierers beinhaltet.
35. Integrierte Halbleiterschaltung nach Anspruch 30, ge­ kennzeichnet durch
eine zweite Durchlaßtransistorschaltung (PT4) mit ei­ nem dritten Transistor (MN7) mit isoliertem Gate und einem vierten Transistor (MN8) mit isoliertem Gate, wobei der dritte Transistor mit isoliertem Gate eine Elektrode zum Aufnehmen eines Signals, dessen logischer Wert invertiert zu einem Ausgangssignal des ersten Invertierers (INV2) ist, eine Steuerelektrode zum Aufnehmen des ersten Steuersignals und eine weitere Elektrode aufweist, und der vierte Transi­ stor mit isoliertem Gate eine Elektrode zum Aufnehmen eines Signals, dessen logischer Wert invertiert zu einem Aus­ gangssignal des zweiten Invertierers (INV4) ist, eine Steu­ erelektrode zum Aufnehmen des zweiten Steuersignals und ei­ ne weitere Elektrode besitzt, die mit der weiteren Elek­ trode des ersten Transistors mit isoliertem Gate verbunden ist,
einen dritten bipolaren NPN-Transistor (BN3) mit einem Kollektor, der mit der ersten Spannungsquelle verbunden ist, einer Basis, die mit den weiteren Elektroden des drit­ ten und vierten Transistors (MN7, MN8) mit isoliertem Gate verschaltet ist, und einem Emitter, und
einen vierten bipolaren NPN-Transistor (BN4) mit einem Drain, der mit dem Emitter des dritten bipolaren NPN-Tran­ sistors verbunden ist, einer Source, die mit der zweiten Spannungsquelle verschaltet ist, und einem Gate, das mit den weiteren Elektroden des dritten und vierten, mit iso­ liertem Gate versehenen Transistors der zweiten Durchlaß­ transistorschaltung (PT4) verbunden ist,
wobei das Gate des zweiten bipolaren NPN-Transistors (BN2) mit den weiteren Elektroden des ersten und zweiten, mit isoliertem Gate versehenen Transistors (MN5, MN6) der ersten Durchlaßtransistorschaltung verbunden ist.
36. Integrierte Halbleiterschaltung nach Anspruch 31, ge­ kennzeichnet durch einen fünften Transistor (MP15) mit isoliertem Gate, der eine mit der ersten Spannungsquelle verbundene Elek­ trode, eine weitere, mit der Basis des ersten bipolaren NPN-Transistors verbundene Elektrode und eine Steuerelek­ trode besitzt, die mit der weiteren Elektrode des vierten, mit isoliertem Gate versehenen Transistors der zweiten Durchlaßtransistorschaltung verbunden ist.
37. Integrierte Halbleiterschaltung nach Anspruch 31, ge­ kennzeichnet durch einen fünften Transistor (MN15) mit isoliertem Gate, der eine mit der zweiten Spannungsquelle verbundene Elek­ trode, eine weitere, mit der Basis des ersten bipolaren NPN-Transistors verbundene Elektrode und eine Steuerelek­ trode besitzt, die mit der weiteren Elektrode des vierten, mit isoliertem Gate versehenen Transistors der zweiten Durchlaßtransistorschaltung verbunden ist.
38. Integrierte Halbleiterschaltung nach Anspruch 31, ge­ kennzeichnet durch einen fünften Transistor (MP17) mit isoliertem Gate, der eine mit der Basis des ersten bipolaren NPN-Transistors verbundene Elektrode, eine weitere, mit dem Emitter des er­ sten bipolaren NPN-Transistors verbundene Elektrode und ei­ ne Steuerelektrode, die mit der zweiten Spannungsquelle verbunden ist, aufweist.
39. Integrierte Halbleiterschaltung nach Anspruch 31, ge­ kennzeichnet durch eine Spannungsabfalleinrichtung (R1) mit einem An­ schluß, der mit der Basis des ersten bipolaren NPN-Transi­ stors verbunden ist, und einem weiteren Anschluß, der mit dem Emitter des ersten bipolaren NPN-Transistors verschal­ tet ist.
40. Integrierte Halbleiterschaltung nach Anspruch 33, ge­ kennzeichnet durch einen fünften Transistor mit isoliertem Gate, der eine Elektrode, die mit der ersten Spannungsquelle verbunden ist, eine weitere Elektrode, die mit der Basis des ersten bipolaren NPN-Transistors verschaltet ist, und eine Steuer­ elektrode besitzt, die mit der weiteren Elektrode des vier­ ten, mit isoliertem Gate versehenen Transistors der zweiten Durchlaßtransistorschaltung verbunden ist.
41. Integrierte Halbleiterschaltung nach Anspruch 33, ge­ kennzeichnet durch einen fünften Transistor mit isoliertem Gate, der eine Elektrode, die mit der zweiten Spannungsquelle verbunden ist, eine weitere Elektrode, die mit der Basis des ersten bipolaren NPN-Transistors verschaltet ist, und eine Steuer­ elektrode aufweist, die mit der weiteren Elektrode des vierten, mit isoliertem Gate versehenen Transistors der zweiten Durchlaßtransistorschaltung verbunden ist.
42. Integrierte Halbleiterschaltung nach Anspruch 33, ge­ kennzeichnet durch einen fünften Transistor mit isoliertem Gate, der eine Elektrode, die mit der Basis des ersten bipolaren NPN-Tran­ sistors verschaltet ist, eine weitere Elektrode, die mit dem Emitter des ersten bipolaren NPN-Transistors verbunden ist, und eine Steuerelektrode besitzt, die mit der zweiten Spannungsquelle verschaltet ist.
43. Integrierte Halbleiterschaltung nach Anspruch 33, ge­ kennzeichnet durch eine Spannungsabfalleinrichtung mit einem Anschluß, der mit der Basis des ersten bipolaren NPN-Transistors ver­ bunden ist, und einem weiteren Anschluß, der mit dem Emit­ ter des ersten bipolaren NPN-Transistors verbunden ist.
44. Integrierte Halbleiterschaltung nach Anspruch 35, ge­ kennzeichnet durch
einen fünften Transistor mit isoliertem Gate, der eine Elektrode, die mit der ersten Spannungsquelle verbunden ist, eine weitere Elektrode, die mit der Basis des ersten bipolaren NPN-Transistors verschaltet ist, und eine Steuer­ elektrode aufweist, die mit den weiteren Elektroden des dritten und vierten, mit isoliertem Gate versehenen Transi­ stors der zweiten Durchlaßtransistorschaltung verschaltet ist, und
einen sechsten Transistor mit isoliertem Gate, der ei­ ne Elektrode, die mit der ersten Spannungsquelle verbunden ist, eine weitere Elektrode, die mit der Basis des dritten bipolaren NPN-Transistors verschaltet ist, und eine Steuer­ elektrode aufweist, die mit den weiteren Elektroden des er­ sten und zweiten, mit isoliertem Gate versehenen Transi­ stors der ersten Durchlaßtransistorschaltung verbunden ist.
45. Integrierte Halbleiterschaltung nach Anspruch 35, ge­ kennzeichnet durch
einen fünften Transistor mit isoliertem Gate, der eine Elektrode, die mit der zweiten Spannungsquelle verbunden ist, eine weitere Elektrode, die mit der Basis des ersten bipolaren NPN-Transistors verschaltet ist, und eine Steuer­ elektrode aufweist, die mit den weiteren Elektroden des dritten und vierten, mit isoliertem Gate versehenen Transi­ stors der zweiten Durchlaßtransistorschaltung verbunden ist, und
einen sechsten Transistor mit isoliertem Gate, der ei­ ne Elektrode, die mit der zweiten Spannungsquelle verbunden ist, eine weitere Elektrode, die mit der Basis des dritten bipolaren NPN-Transistors verschaltet ist, und eine Steuer­ elektrode besitzt, die mit den weiteren Elektroden des er­ sten und zweiten, mit isoliertem Gate versehenen Transi­ stors der ersten Durchlaßtransistorschaltung verbunden ist.
46. Integrierte Halbleiterschaltung nach Anspruch 35, ge­ kennzeichnet durch
einen fünften Transistor mit isoliertem Gate, der eine Elektrode, die mit der Basis des ersten bipolaren NPN-Tran­ sistors verbunden ist, eine weitere Elektrode, die mit dem Emitter des ersten bipolaren NPN-Transistors verschaltet ist, und eine Steuerelektrode besitzt, die mit der zweiten spannungsquelle verbunden ist, und
einen sechsten Transistor mit isoliertem Gate, der ei­ ne Elektrode, die mit der Basis des dritten bipolaren NPN- Transistors verbunden ist, eine weitere Elektrode, die mit dem Emitter des dritten bipolaren NPN-Transistors verschal­ tet ist, und eine Steuerelektrode aufweist, die mit der zweiten Spannungsquelle verschaltet ist.
47. Integrierte Halbleiterschaltung nach Anspruch 35, ge­ kennzeichnet durch
eine Spannungsabfalleinrichtung mit einem Anschluß, der mit der Basis des ersten bipolaren NPN-Transistors ver­ schaltet ist, und einem weiteren Anschluß, der mit dem Emitter des ersten bipolaren NPN-Transistors verschaltet ist, und
einer weiteren Spannungsabfalleinrichtung mit einem Anschluß, der mit der Basis des dritten bipolaren NPN-Tran­ sistors verbunden ist, und einem weiteren Anschluß, der mit dem Emitter des dritten bipolaren NPN-Transistors verschal­ tet ist.
48. Integrierte Halbleiterschaltung nach Anspruch 1, ge­ kennzeichnet durch
einen zweiten bipolaren Transistor (BN1), der eine Steuerelektrode zum Aufnehmen eines Signals, dessen logi­ scher invertiert zu Signalen ist, die durch die weiteren Elektroden des ersten und zweiten Transistors mit isolier­ tem Gate abgegeben werden, eine mit der ersten Spannungs­ quelle verbundene Elektrode und eine weitere Elektrode be­ sitzt, und
eine zweite Schalteinrichtung, die zwischen die weite­ re Elektrode des zweiten bipolaren Transistors und die zweite Spannungsquelle für die Steuerung eines EIN- oder AUS-Betriebs auf der Grundlage entweder des zweiten Ein­ gangssignals oder des ersten Eingangssignals geschaltet ist, wobei die Auswahl durch das erste bzw. zweite Steuer­ signal stattfindet und sich die zweite Schalteinrichtung von der ersten Schalteinrichtung unterscheidet.
49. Integrierte Halbleiterschaltung nach Anspruch 1, ge­ kennzeichnet durch einen dritten Transistor (MP15) mit isoliertem Gate, der eine Elektrode, die mit der ersten Spannungsquelle ver­ bunden ist, eine weitere Elektrode, die mit der Basis des ersten bipolaren NPN-Transistors verschaltet ist, und eine Steuerelektrode zum Aufnehmen eines Signals besitzt, dessen logischer Wert invers zu Signalen ist, die über die weite­ ren Elektroden des ersten und zweiten, mit isoliertem Gate versehenen Transistors der ersten Durchlaßtransistorschal­ tung abgegeben werden.
50. Integrierte Halbleiterschaltung nach Anspruch 49, da­ durch gekennzeichnet,
daß der erste bipolare Transistor einen bipolaren NPN- Transistor (BN1) enthält, der einen mit der ersten Span­ nungsquelle verbundenen Kollektor, eine mit den weiteren Elektroden des ersten und zweiten Transistors mit isolier­ tem Gate verschaltete Basis und einen Emitter besitzt, und
daß die erste Schalteinrichtung einen NMOS-Transistor (MN9) enthält, der eine mit dem Emitter des bipolaren NPN- Transistors verbundene Elektrode, eine weitere, mit der zweiten Spannungsquelle verbundene Elektrode und eine Steu­ erelektrode besitzt, die mit der Steuerelektrode des drit­ ten Transistors mit isoliertem Gate verbunden ist.
51. Integrierte Halbleiterschaltung nach Anspruch 49, da­ durch gekennzeichnet,
daß der erste bipolare Transistor einen bipolaren NPN- Transistor (BN1) mit einem Kollektor, der mit der ersten Spannungsquelle verbunden ist, einer Basis, die mit den weiteren Elektroden des ersten und zweiten Transistors mit isoliertem Gate verbunden ist, und einen Emitter aufweist, und
daß die erste Schalteinrichtung einen bipolaren PNP- Transistor (BP1) mit einem Emitter, der mit dem Emitter des bipolaren NPN-Transistors verbunden ist, einem Kollektor, der mit der zweiten Spannungsquelle verbunden ist, und ei­ ner Basis aufweist, die mit den weiteren Elektroden des er­ sten und zweiten Transistors mit isoliertem Gate verbunden ist.
52. Integrierte Halbleiterschaltung nach Anspruch 49, da­ durch gekennzeichnet,
daß der erste bipolare Transistor einen bipolaren NPN- Transistor (BN1) mit einem Kollektor, der mit der ersten Spannungsquelle verbunden ist, einer Basis, die mit den weiteren Elektroden des ersten und zweiten Transistors mit isoliertem Gate verschaltet ist, und einem Emitter enthält, und
daß die erste Schalteinrichtung einen bipolaren NPN- Transistor (BN2) mit einem Emitter, der mit dem Emitter des bipolaren NPN-Transistors verschaltet ist, einem Kollektor, der mit der zweiten Spannungsquelle verbunden ist, und eine Basis enthält, die mit der Steuerelektrode des dritten Transistors mit isoliertem Gate verbunden ist.
53. Integrierte Halbleiterschaltung nach Anspruch 1, ge­ kennzeichnet durch einen dritten Transistor (MN15) mit isoliertem Gate, der eine mit der zweiten Spannungsquelle verbundene Elek­ trode, eine weitere, mit der Basis des ersten bipolaren NPN-Transistors verbundene Elektrode und eine Steuerelek­ trode zum Aufnehmen eines Signals besitzt, dessen logischer Wert invers zu Signalen ist, die über die weiteren Elektro­ den des ersten und zweiten, mit isoliertem Gate versehenen Transistors der ersten Durchlaßtransistorschaltung abgege­ ben werden.
54. Integrierte Halbleiterschaltung nach Anspruch 53, da­ durch gekennzeichnet,
daß der erste bipolare Transistor einen bipolaren NPN- Transistor (BN1) aufweist, der einen Kollektor, der mit der ersten Spannungsquelle verbunden ist, eine Basis, die mit den weiteren Elektroden des ersten und zweiten Transistors mit isoliertem Gate verschaltet ist, und einen Emitter auf­ weist, und
daß die erste Schalteinrichtung einen NMOS-Transistor (MN9) aufweist, der eine Elektrode, die mit dem Emitter des bipolaren NPN-Transistors verbunden ist, eine weitere Elek­ trode, die mit der zweiten Spannungsquelle verbunden ist, und eine Steuerelektrode aufweist, die mit der Steuerelek­ trode des dritten Transistors mit isoliertem Gate verschal­ tet ist.
55. Integrierte Halbleiterschaltung nach Anspruch 53, da­ durch gekennzeichnet,
daß der erste bipolare Transistor einen bipolaren NPN- Transistor (BN1) mit einem Kollektor, der mit der ersten Spannungsquelle verbunden ist, einer Basis, die mit den weiteren Elektroden des ersten und zweiten Transistors mit isoliertem Gate verbunden ist, und einen Emitter aufweist, und
daß die erste Schalteinrichtung einen bipolaren PNP- Transistor (BP1) mit einem Emitter, der mit dem Emitter des bipolaren NPN-Transistors verschaltet ist, einem Kollektor, der mit der zweiten Spannungsquelle verbunden ist, und ei­ ner Basis aufweist, die mit den weiteren Elektroden des er­ sten und zweiten Transistors mit isoliertem Gate verschal­ tet ist.
56. Integrierte Halbleiterschaltung nach Anspruch 53, da­ durch gekennzeichnet,
daß der erste bipolare Transistor einen bipolaren NPN- Transistor (BN1) aufweist, der einen mit der ersten Span­ nungsquelle verbundenen Kollektor, eine mit den weiteren Elektroden des ersten und zweiten Transistors mit isolier­ tem Gate verbundene Basis und einen Emitter besitzt, und
daß die Schalteinrichtung einen bipolaren NPN-Transi­ stor (MN2) mit einem Emitter, der mit dem Emitter des bipo­ laren NPN-Transistors verschaltet ist, einem Kollektor, der mit der zweiten Spannungsquelle verbunden ist, und einer Basis aufweist, die mit der Steuerelektrode des dritten Transistors mit isoliertem Gate verschaltet ist.
57. Integrierte Halbleiterschaltung nach Anspruch 1, ge­ kennzeichnet durch einen dritten Transistor (MN15) mit isoliertem Gate, der eine Elektrode, die mit der zweiten Spannungsquelle verbunden ist, eine weitere Elektrode, die mit der Basis des ersten bipolaren NPN-Transistors verschaltet ist, und eine Steuerelektrode zum Aufnehmen eines Signals aufweist, dessen logischer Wert invers zu Signalen ist, die über die weiteren Elektroden des ersten und zweiten Transistors mit isoliertem Gate abgegeben werden.
58. Integrierte Halbleiterschaltung nach Anspruch 57, da­ durch gekennzeichnet,
daß der erste bipolare Transistor einen bipolaren NPN- Transistor (BN1) aufweist, der einen mit der ersten Span­ nungsquelle verbundenen Kollektor, eine mit den weiteren Elektroden des ersten und zweiten Transistors mit isolier­ tem Gate verbundene Basis und einen Emitter besitzt, und
daß die erste Schalteinrichtung einen NMOS-Transistor (MN9) aufweist, der eine Elektrode, die mit dem Emitter des bipolaren NPN-Transistors verbunden ist, eine weitere Elek­ trode, die mit der zweiten Spannungsquelle verbunden ist, und eine Steuerelektrode aufweist, die mit der Steuerelek­ trode des dritten Transistors mit isoliertem Gate verschal­ tet ist.
59. Integrierte Halbleiterschaltung nach Anspruch 57, da­ durch gekennzeichnet,
daß der erste bipolare Transistor einen bipolaren NPN- Transistor (BN1) aufweist, der einen Kollektor, der mit der ersten Spannungsquelle verbunden ist, eine Basis, die mit den weiteren Elektroden des ersten und zweiten Transistors mit isoliertem Gate verschaltet ist, und einen Emitter be­ sitzt, und
daß die erste Schalteinrichtung einen bipolaren PNP- Transistor (BP1) aufweist, der einen Emitter, der mit dem Emitter des bipolaren NPN-Transistors verbunden ist, einen Kollektor, der mit der zweiten Spannungsquelle verschaltet ist, und eine Basis aufweist, die mit den weiteren Elektro­ den des ersten und zweiten Transistors mit isoliertem Gate verbunden ist.
60. Integrierte Halbleiterschaltung nach Anspruch 57, da­ durch gekennzeichnet,
daß der erste bipolare Transistor einen bipolaren NPN- Transistor (BN1) aufweist, der einen Kollektor, der mit der ersten Spannungsquelle verbunden ist, eine Basis, die mit den weiteren Elektroden des ersten und zweiten Transistors mit isoliertem Gate verschaltet ist, und einen Emitter be­ sitzt, und
daß die erste Schalteinrichtung einen bipolaren NPN- Transistor (BN2) aufweist, der einen Emitter, der mit dem Emitter des bipolaren NPN-Transistors verbunden ist, einen Kollektor, der mit der zweiten Spannungsquelle verschaltet ist, und eine Basis aufweist, die mit der Steuerelektrode des dritten Transistors mit isoliertem Gate verschaltet ist.
61. Integrierte Halbleiterschaltung nach Anspruch 1, ge­ kennzeichnet durch eine Spannungsabfalleinrichtung (R1) mit einem An­ schluß, der mit der Steuerelektrode des ersten bipolaren Transistors verbunden ist, und einem weiteren Anschluß, der mit der weiteren Elektrode des ersten bipolaren Transistors verschaltet ist.
62. Integrierte Halbleiterschaltung nach Anspruch 61, da­ durch gekennzeichnet,
daß der erste bipolare Transistor einen bipolaren NPN- Transistor (BN1) enthält, der einen Kollektor, der mit der ersten Spannungsquelle verbunden ist, eine Basis, die mit den weiteren Elektroden des ersten und zweiten Transistors mit isoliertem Gate verschaltet ist, und einen Emitter be­ sitzt, der mit dem weiteren Anschluß der Spannungsab­ falleinrichtung verschaltet ist, und
daß die erste Schalteinrichtung einen NMOS-Transistor (MN9) aufweist, der eine Elektrode, die mit dem Emitter des bipolaren NPN-Transistors verschaltet ist, eine weitere Elektrode, die mit der zweiten Spannungsquelle verbunden ist, und eine Steuerelektrode für die Aufnahme eines Si­ gnals aufweist, dessen logischer Wert invers zu Signalen ist, die über die weiteren Elektroden des ersten und zwei­ ten Transistors mit isoliertem Gate abgegeben werden.
63. Integrierte Halbleiterschaltung nach Anspruch 61, da­ durch gekennzeichnet,
daß der erste bipolare Transistor einen bipolaren NPN- Transistor (BN1) besitzt, der einen Kollektor, der mit der ersten Spannungsquelle verbunden ist, eine Basis, die mit den weiteren Elektroden des ersten und zweiten Transistors mit isoliertem Gate verschaltet ist, und einen Emitter auf­ weist, der mit dem weiteren Anschluß der Spannungsab­ falleinrichtung verschaltet ist, und
daß die erste Schalteinrichtung einen bipolaren PNP- Transistor (BP1) aufweist, der einen mit dem Emitter des bipolaren NPN-Transistors verbundenen Emitter, einen mit der zweiten Spannungsquelle verbundenen Kollektor und eine Basis aufweist, die mit den weiteren Elektroden des ersten und zweiten Transistors mit isoliertem Gate verschaltet ist.
64. Integrierte Halbleiterschaltung nach Anspruch 61, da­ durch gekennzeichnet,
daß der erste bipolare Transistor einen bipolaren NPN- Transistor (BN1) aufweist, der einen mit der ersten Span­ nungsquelle verbundenen Kollektor, eine Basis, die mit den weiteren Elektroden des ersten und zweiten Transistors mit isoliertem Gate verbunden ist, und einen Emitter aufweist, der mit dem weiteren Anschluß der Spannungsabfalleinrich­ tung verschaltet ist, und
daß die erste Schalteinrichtung einen bipolaren NPN- Transistor (BN2) enthält, der einen Emitter, der mit dem Emitter des bipolaren NPN-Transistors verbunden ist, einen Kollektor, der mit der zweiten Spannungsquelle verschaltet ist, und eine Basis zum Aufnehmen eines Signals aufweist, dessen logischer Wert invers zu Signalen ist, die über die weiteren Elektroden des ersten und zweiten Transistors mit isoliertem Gate abgegeben werden.
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