KR100206891B1 - 논리신호 처리기의 바운스 저감회로 - Google Patents

논리신호 처리기의 바운스 저감회로 Download PDF

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Abstract

본 발명은 입력신호에 의해 전원전압 레벨에 따라 출력단을 구동하는 논리신호처리기에 관한 것으로, 종래의 장치에서는 전원전압이 높을때 출력단과 연결된 모스 트랜지스터를 턴온시키는 인버터(X3)(X4)의 구동능력이 증가함으로써 그에따라 바운스가 크게 발생하여 칩의 동작상태가 불안하게 되고, 따라서 입력 노이즈 마진을 감소시키는 문제점이 있었다. 본 발명은 게이트 입력신호에 따라 전원전압(VDD)을 출력하는 제1, 제2 엔모스 트랜지스터(MN13)(MN14)와, 칩선택신호(CS)에 따라 전원전압(VDD)의 변화에 대해 일정한 전압을 출력하는 전압발생부(1)와, 상기 전압발생부(1)로 부터의 출력을 인가받아 전원전압(VDD)이 변화함에 따라 이 출력을 써모스 레벨로 변환하여 출력하는 전압 레벨부(2)와, 인버터(X2)(X3)를 통하여 각각 반전된 입력신호(IN1)(IN2)를 입력받아 상기 전압 레벨부(2)의 출력에 따라 구동능력이 변화되어 상기 제1, 제2 엔모스 트랜지스터(MN13)(MN14)를 각각 구동하는 제1, 제2 구동부(3)(4)로 구성하여 제1, 제2 엔모스 트랜지스터(MN13)(MN14)의 앞단에 있는 제1, 제2구동부(3)(4) 인버터(X7,X8)(X9,X10)의 크기를 조절함으로써 이와 연결된 상기 제1, 제2 엔모스 트랜지스터(MN13)(MN14)가 턴온될때 흐르는 전류의 변화량이 감소하여 이로인해 발생하는 바운드 현상이 감소되어 노이즈 마진이 증가하는 효과가 있다.

Description

논리신호 처리기의 바운스 저감회로
제1도는 종래 논리신호 처리기의 회로도.
제2도는 본 발명 논리신호 처리기의 바운스 저감회로의 일실시예의 회로도.
제3도는 제2도에서 전원전압이 따른 전압레벨부 인버터의 입출력 파형도.
* 도면의 주요부분에 대한 부호의 설명
1 : 전압발생부 2 : 전압레벨부
3, 4 : 제1, 제2구동부 31, 41 : 제1, 제2 구동능력 조절부
MP1∼MP10 : 피모스 트랜지스터 MN1∼MN14 : 엔모스 트랜지스터
X1∼X11 : 인버터
본 발명은 입력신호에 의해 전원전압 레벨에 따라 출력단을 구동하는 논리신호처리기에 관한 것으로, 특히 전원전압 레벨에 따라 출력단에 흐르는 전류의 변화량의 크기를 줄임으로써 이 전류의 변화량으로 인한 출력단의 전원전압 또는 그라운드에서 발생하는 바운스 현상을 저감할 수 있는 논리신호처리기의 바운스 저감회로에 관한 것이다.
제1도는 종래 논리신호 처리기의 회로도로서, 이에 도시한 바와같이 두 입력신호(IN1)(IN2)를 각각 반전하는 인버터(X1)(X2)와, 각 피모스트랜지스터(M1)(M3) 및 엔모스 트랜지스터(M2)(M4)로 이루어져 상기 인버터(X1)(X2)의 출력을 다시 반전하는 인버터(X3)(X4)와, 상기 인버터(X3)(X4)의 출력을 게이트로 입력받아 전원전압을 출력단(OUT)으로 출력하는 두개의 엔모스 트랜지스터(M5)(M6)로 구성된 것으로, 동작은 다음과 같다.
입력신호(IN1)와 다른 입력신호(IN2)는 각각 인버터(X1)(X2)에 의해 반전되고 인버터(X3)(X4)에 의해 제차 반전된 후 엔모스 트랜지스터(M5)(M6)의 게이트로 공급된다.
이때, 상기 입력신호(IN1)가 '하이'이고 다른 입력신호(IN2)가 '로우'일때, 상기 엔모스 트랜지스터(M5)는 턴온되고 상기 엔모스 트랜지스터(M6)는 턴오프되어 출력단단(OUT)이 전원전압에 따른 하이상태가 된다.
반대로, 상기 입력신호(IN1)가 '로우'이면 인버터(X3)의 출력이 로우가 되어 상기 엔모스 트랜지스터(M5)는 턴오프되고, 이때 상기 입력신호(IM2)가 '하이'이면 상기 엔모스 트랜지스터(M6)은 턴온되어 출력단(OUT)이 접지전위에 따른 로우상태로 전환되며, 이 전환되는 과정에서 전원전압(VDD)이 낮을때는 접지전압으로 흐르는 스위칭 전류가 적게 발생하여 그라운드 바운스가 적게 발생한다.
그러나, 이와같은 종래의 장치에서 전원전압이 높을때는 출력단과 연결된 모스 트랜지스터를 턴온시키는 인버터(X3)(X4)의 구동능력이 증가함으로써 상기 모스 트랜지스터가 턴온될때 많은 전류가 흐르게되어 그에 따라 바운스가 크게 발생하여 칩의 동작상태가 불안하게 되고, 따라서 입력 노이즈 마진을 감소시키는 문제점이 있었다.
따라서, 본 발명은 이와같은 문제점을 해결하기 위하여, 출력단에 연결된 모스 트랜지스터를 구동하는 인버터의 구동능력을 감소시킴으로써 전원전압이 높을때도 출력단의 모스 트랜지스터와 연결된 전원전압 및 그라운드에서 발생하는 바운스를 감소시키고 이와 결부되어 노이즈 마진이 감소되는 것을 방지할 수 있게 창출한 것으로, 이를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
제2도는 본 발명 논리신호 처리기의 바운스 저감회로도로서, 이에 도시한 바와같이 게이트 입력신호에 따라 전원전압(VDD) 또는 접지전압을 출력하는 제1, 제2 엔모스 트랜지스터(MN13)(MN14)와, 칩선택신호(CS)에 따라 전원전압(VDD)의 변화에 대해 일정한 전압을 출력하는 전압발생부(1)와, 상기 전압발생부(1)로 부터의 출력을 인가받아 전원전압(VDD)이 변화함에 따라 이 출력을 씨모스 레벨로 변환하여 출력하는 전압 레벨부(2)와, 인버터(X2)(X3)를 통하여 각각 반전된 입력신호(IN1)(IN2)를 입력받아 상기 전압 레벨부(2)의 출력에 따라 구동능력이 변화되어 상기 제1, 제2 엔모스 트랜지스터(MN13)(MN14)를 각각 구동하는 제1, 제2 구동부(3)(4)로 구성한다.
또한, 상기 전압발생부(1)는 전원전압(VDD)에 연결되어 칩선택신호(CS)를 게이트에 인가받는 피모스 트랜지스터(MP1)와, 상기 칩선택신호(CS)를 반전하는 인버터(X1)와, 접지전압에 연결되어 상기 인버터(X1)의 출력을 게이트에 인가받아 대기모드시 전류를 제어하는 엔모스 트랜지스터(MN4)와, 상기 피모스 트랜지스터(MP1)와 엔모스 트랜지스터(MN4) 사이에 직렬로 연결되어 다이오드로 동작하는 피모스 트랜지스터(MP2) 및 세개의 엔모스 트랜지스터(MN1)(MN2)(MN3)로 구성한다.
또한, 상기 전압 레벨부(2)는 접지전압이 게이트에 연결되고 전원전압(VDD)을 입력받는 피모스 트랜지스터(MP3)와, 상기 전압발생부(1) 인버터(X1)의 출력을 게이트로 인가받고 접지전압과 연결된 엔모스 트랜지스터(MN6)와, 상기 두 모스 트랜지스터(MP3)(MN6)사이에 연결되어 상기 전압발생부(1)의 일정 출력을 입력받아 전원전압(VDD)의 크기에 따라 로우상태와 하이상태를 구분하여 출력하는 피모스트랜지스터(MP4) 및 엔모스 트랜지스터(MN5)의 인버터(X11)와, 이 인버터(X11)의 출력을 씨모스 레벨로 변환하여 출력하는 인버터(X4)로 구성한다.
또한, 상기 제1구동부(3)는 모스 트랜지스터(PM7)(MN9)로 이루어져 상기 인버터(X2)의 출력을 재차 반전출력하는 인버터(X7)와, 이 인버터(X7)와 병렬로 연결되어 상기 전압레벨부(2)의 출력에 따라 전원전압(VDD)을 출력하는 제1구동능력 조절부(31)로 구성하며, 이 제1구동능력 조절부(31)는 상기 전압레벨부(2)의 출력을 인가받는 엔모스 트랜지스터(MN8)와, 상기 전압레벨부(2)의 출력을 반전하는 인버터(X5)와, 이 인버터(X5)의 출력을 게이트에 인가받는 피모스 트랜지스터(MP5)와, 상기 모스 트랜지스터(MP5)(MN8)사이에 직렬로 연결되어 반전된 입력신호(IN1)를 인가받아 다시 반전하는 피모스트랜지스터(MP6) 및 엔모스트랜지스터(MN7)의 인버터(X8)로 구성한다.
또한, 상기 제2구동부(4)는 상기 제1구동부(3)와 동일하게 제2구동능력조절부(41)와, 인버터(X9)로 구성되며, 제2구동능력조절부(41)는 인버터(X3)를 거친 입력신호(IN2)와 상기 전압레벨부(2)의 출력을 입력으로 하는 것을 특징으로 한다.
이와같이 구성한 본 발명 논리신호 처리기의 바운스 저감회로의 작용 및 효과를 설명하면 다음과 같다.
먼저, 입력신호(IN1)가 '하이'이고 입력신호(IN2)가 '로우'일때를 살펴보면, 상기 입력신호(IN1)는 인버터(X2)에서 '로우'로 반전되어 제1구동부(3)로 공급되며 따라서, 이 제1구동부(3)의 인버터(X7)에서 반전된 하이신호는 제1엔모스 트랜지스터(MN13)를 턴온시킨다.
한편, 상기 제1구동부(3) 제1구동능력 조절부(31)의 인버터(X8)는 이 인버터(X8)와 직렬 연결된 모스 트랜지스터(MP5)(MN8)의 동작에 좌우되기 때문에 전압레벨부(2)의 출력에 따라 동작한다.
마찬가지로, 상기 로우상태의 입력신호(IN2)는 인버터(X3)에서 '하이'로 반전되어 제2구동부(41)로 공급되며, 이때는 제2구동부(42)의 인버터(X9)에서 로우신호가 출력되어 제2엔모스 트랜지스터(MN14)는 턴오프된다.
이후, 상기 입력신호(IN1)가 '로우'이고 입력신호(IN2)가 '하이'가 되면 상기 동작과 반대로 동작한다. 즉, 상기 제1엔모스 트랜지스터(MN13)가 턴오프, 제2엔모스 트랜지스터(MN14)는 턴온되며, 상기 제2구동부(4) 제2구동능력 조절부(41)의 인버터(X10)는 전압레벨부(2)의 출력에 따라 동작한다.
칩선택신호(CS)와 전원전압(VDD)에 따른 전압발생부(1)와 상기 전압레벨부(2)의 동작을 살펴본다.
칩선택신호(CS)가 '하이'상태이면 전압발생부(1)와 전압레벨부(2)의 출력은 임피던스상태가 된다.
칩선택신호(CS)가 '로우'상태일때, 상기 전압발생부(1)의 피모스 트랜지스터(MP1)와 엔모스 트랜지스터(MN4)가 턴온되고, 직렬 연결된 네개의 모스 트랜지스터(MP2)(MN1)(MN2)(MN3)는 선형영역에서 턴온된다. 즉, 피모스 트랜지스터(MP2)는 컷오프(cut off)영역에서 동작함으로써 전압제한 역할을 하고, 세개의 엔모스 트랜지스터(MN1)(MN2)(MN3)는 저항 역할을 하며 상기 피모스 트랜지스터(MP1)와 엔모스 트랜지스터(MN4)는 대기모드시 전류제어용으로 동작한다.
예를들어, 제3a도와 같이 전원전압(VDD)이 0[V]에서 7[V]까지 일정하게 증가할때, 이 전압발생부(1)의 출력은 제3b도에서 나타나듯이 어느정도 증가하다가 약1[V]를 전후하여 포화상태에 이르게 된다.
이와같은 전압을 게이트로 인가받는 전압레벨부(2)의 인버터(X11)는 전원전압(VDD)의 크기에 따라 논리 문턱전압이 변화한다.
즉, 전원전압(VDD)이 낮을때, 즉 제3a도에서 약 4.5[V]이하인 상태에서는 상기 전압발생부(1)의 출력을 '하이'상태로, 전원전압(VDD)이 높을 때, 즉 제3a도에서 약 4.5[V]이상인 상태에서는 상기 전압발생부(1)의 출력을 '로우'상태로 인식하여 이에따라 제3c도와 같은 형태로 출력한다.
또한, 제3c도와 같은 출력은 인버터(X4)를 통하여 반전 출력되어, 상기 제1구동부(3)의 엔모스 트랜지스터(MN8) 및 인버터(X5)를 다시 통해 피모스 트랜지스터(MP5)에 공급됨과 아울러, 제2구동부(4)의 엔모스트랜지스터(MN11) 및 인버터(X6)를 다시 통해 피모스 트랜지스터(MP8)에 공급된다.
결국, 전원전압(VDD)이 낮을때는, 상기 전압레벨부(2)에서 하이상태를 출력하고 이로인해 제1구동부(3) 제1구동능력조절부(31)의 인버터(X8)와 인버터(X7)가 같이 동작하고, 제2구동부(4)의 구동능력조절부(41)의 인버터(X10)와 인버터(X9)가 같이 동작하여 출력을 제1 및 제2엔모스 트랜지스터(MN13)(MN14)의 게이트로 공급하며, 반대로 전원전압(VDD)이 높을 때는 상기 전압레벨부(2)에서 로우상태를 출력하고 이로인해 제1구동부(3) 제1구동능력 조절부(31)의 인버터(X8)가 동작하지 않게되어 인버터(X7)만 동작하고, 제2구동부(4)의 제2구동능력 조절부(41)의 인버터(X10)역시 동작하지 않게되어 인버터(X9)만 동작하여 전원전압(VDD)이 낮을때와 비교하여 제1 및 제2구동부(3)(4)의 구동능력이 감소된 결과가 일어난다.
다시말하면, 제1구동부(3)를 이루는 두개의 인버터(X8)(X7)의 크기를 합한 크기를 제1도 종래 논리신호 처리기의 인버터(X3)의 크기와 같게 하고, 제2구동부(4)를 이루는 두개의 인버터(X10)(X9)의 크기를 합한 크기를 제1도 종래 논리신호 처리기의 인버터(X4)의 크기와 같게함으로써, 전원전압(VDD)이 낮을때는 제1 및 제2구동부(3)(4)의 각각 두개의 인버터(X8,X7)(X10,X9)가 모두 동작하고, 전원전압(VDD)이 높을때는 상기 제1 및 제2구동부(3)(4)의 각각 두개의 인버터(X8, X7)(X10, X9)중에서 하나의 인버터(X7)(X9)만 동작하게 되어 최종적으로 제1, 제2 엔모스 트랜지스터(MN13)(MN14)를 구동시키는 제1 및 제2구동부(3)(4)의 구동능력이 감소된다.
이상에서 상세히 설명한 바와같이 본 발명은 제1, 제2엔모스 트랜지스터의 앞단에 있는 제1, 제2구동부의 인버터의 크기를 조절함으로써 이와 연결된 상기 제1, 제2 엔모스 트랜지스터가 턴온될때 흐르는 전류의 변화량이 감소하여 이로인해 발생하는 바운드 현상이 감소되어 노이즈 마진이 증가하는 효과가 있다.

Claims (4)

  1. 인버터를 통해 반전된 제1, 제2입력신호를 다시 반전하는 제1, 제2인버터부와, 상기 제1, 제2인버터부의 출력신호를 게이트에 각기 인가받아 전원전압 또는 접지전압을 출력하는 제1, 제2엔모스 트랜지스터로 구성된 논리신호 처리기에 있어서, 칩선택신호에 따라 전원전압의 변화에 대해 일정한 전압을 출력하는 전압발생부와, 상기 전압발생부로 부터의 출력을 인가받아 전원전압이 변화함에 따라 이 출력을 씨모스 레벨로 변환하여 출력하는 전압 레벨부와, 상기 전압 레벨부의 출력에 따라 인에이블 제어를 받고 상기 반전된 제1, 제2입력신호를 다시 반전하여 상기 제1, 제2엔모스 트랜지스터의 게이트에 각기 인가하는 제1, 제2구동능력 조절부를 포함하여 구성된 것을 특징으로 하는 논리신호 처리기의 바운스 저감회로.
  2. 제1항에 있어서, 전압발생부는 전원전압에 연결되어 칩선택신호를 인가받는 피못스 트랜지스터와, 상기 칩선택신호를 반전하는 인버터와, 접지전압에 연결되어 상기 인버터의 출력을 인가받아 대기모드시 전류를 제어하는 엔모스 트랜지스터와, 상기 피모스 트랜지스터와 엔모스트랜지스터 사이에 직렬로 연결되어 다이오드로 동작하는 다른 피모스 트랜지스터 및 세개의 다른 엔모스 트랜지스터로 구성하여 된것을 특징으로 하는 논리신호 처리기의 바운스 저감회로.
  3. 제1항에 있어서, 전압 레벨부는 접지전압이 게이트에 연결되고 전원전압을 입력받는 피모스 트랜지스터와, 칩선택신호를 인버터를 통해 게이트로 인가받고 접지전압과 연결된 엔모스 트랜지스터와, 상기 피모스 트랜지스터 및 엔모스 트랜지스터 사이에 연결되어 상기 전압발생부의 일정 출력을 입력받아 전원전압의 크기에 따라 로우상태와 하이상태를 구분하여 출력하는 인버터와, 이 인버터의 출력을 씨모스 레벨로 변환하여 출력하는 다른 인버터로 구성하여 된 것을 특징으로 하는 논리신호 처리기의 바운스 저감회로.
  4. 제1항에 있어서, 제1구동능력 조절부는 상기 전압레벨부와 출력을 인가받는 엔모스 트랜지스터와, 상기 전압레벨부의 출력을 반전하는 인버터와, 이 인버터의 출력을 인가받는 피모스 트랜지스터와, 상기 엔, 피모스 트랜지스터 사이에 직렬로 연결되어 상기 반전된 제1입력신호를 인가받아 이를 반전하여 상기 제1 엔모스 트랜지스터의 게이트로 공급하는 인버터로 구성하여 된 것을 특징으로 하는 논리신호 처리기의 바운스 저감회로.
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