KR100428818B1 - 출력버퍼회로 - Google Patents

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KR100428818B1 KR10-2001-0037085A KR20010037085A KR100428818B1 KR 100428818 B1 KR100428818 B1 KR 100428818B1 KR 20010037085 A KR20010037085 A KR 20010037085A KR 100428818 B1 KR100428818 B1 KR 100428818B1
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Abstract

감소될 수 있는 출력시간을 갖는 출력버퍼회로(300)가 제공된다. 출력버퍼회로(300)는 선택기(1), 프리차지 회로(2) 및 버퍼(3)를 포함할 수 있다. 선택기(1)는 제어신호(SELB)에 응답할 수 있고 데이터 신호 라인(9)상에 데이터를 제공할 수 있다. 프리차지 회로(2)는 제어신호(SELB)에 응답할 수 있고 제어신호가 디스에이블 상태인 경우 제 1 전위로 데이터 신호 라인(9)을 프리차지할 수 있다. 선택기(1)는 제어신호(SELB)가 디스에이블 상태인 경우 데이터 신호 라인(9)으로부터 데이터 입력 터미널(4 및 5)을 전기적으로 분리할 수 있다. 버퍼(3)는 제어신호(SELB)가 인에이블 상태인 경우 데이터 신호 라인(9)으로부터 로직 값을 출력할 수 있다.

Description

출력버퍼회로{OUTPUT BUFFER CIRCUIT}
본 발명은 일반적으로 반도체 회로에 관한 것이고 특히 신호를 출력하기 위하여 사용된 출력버퍼회로에 관한 것이다.
종래의 버퍼회로는 제어신호가 일 로직 상태인 경우 인에이블되고 제어신호가 또 다른 로직 상태인 경우 디스에이블되는 방식으로 수신된 제어신호에 의해 제어될 수 있다.
그런 종래의 일 버퍼회로는 도 1 에서 도시되고 일반적인 참조부호 200 이 부여된다. 종래 버퍼회로(200)는 로직 1(제 1 상태), 로직 0(제 2 상태) 를 출력할 수 있거나 하이 임피던스 상태(제 3 상태)에 위치될 수 있는 3 상태 버퍼회로이다. 종래의 버퍼회로(200)는 선택기(201) 및 버퍼(202)를 포함한다.
선택기(201)는 트랜스퍼 게이트(203 및 204)를 포함한다. 트랜스퍼 게이트(203)는 N 채널 금속산화물 반도체(NMOS) 트랜지스터(205), P 채널 금속산화물 반도체(PMOS) 트랜지스터(206) 및 인버터(207)로 구성된다. 유사하게, 트랜스퍼 게이트(204)는 NMOS 트랜지스터(208), PMOS 트랜지스터(209) 및 인버터(210)로 구성된다.
선택기(201)는 선택 신호(SEL1 및 SEL2)에 응답하여 버퍼(202)로 데이터 신호 DATAIN 로서 데이터 입력 신호들(DATAIN1 또는 DATAIN2)중 하나를 출력한다.
버퍼(202)는 NAND 게이트(211), PMOS 트랜지스터(212), NOR 게이트(213), 인버터(214), 및 NMOS 트랜지스터(215)를 포함한다. 종래의 버퍼회로(200)는 기존의 반도체 장치에서 전형적인 상보(complementary) MOS(CMOS) 회로이다.
NAND 게이트(211)는 입력으로서 데이터 신호 DATAIN 및 제어신호 SELB 를 수신한다. NAND 게이트(211)는 PMOS 트랜지스터(212)의 게이트로 출력을 제공한다. NOR 게이트(213)는 일 입력으로서 데이터 신호 DATAIN 를 수신하고 또 다른 입력으로서 인버터(214)를 통하여 제어신호 SELB 를 수신한다. NOR 게이트(213)는 NMOS 트랜지스터(215)의 게이트로 출력을 제공한다.
제어신호 SELB 가 하이 로직 레벨(즉 전원전위)에 있는 경우, 버퍼(202)는 데이터 신호 DATAIN 와 동일한 로직 레벨을 갖는 출력 터미널(216)에서 출력신호 DATAOUT 를 제공한다. 그러나, 제어신호 SELB 가 로우 로직 레벨(즉, 접지전위)에 있는 경우, 버퍼(202)는 출력 터미널(216)을 하이 임피던스 상태로 설정한다.
출력신호 DATAOUT상에 로직 로우(Low)를 제공하는 경우, NMOS 트랜지스터(215)의 게이트는 NOR 게이트(213)에 의해 하이(High)로 올려져야 한다. 출력신호 DATAOUT 상의 로드가 크게 될 수 있으므로, NMOS 트랜지스터(215)는 큰 장치인 것이 보통이다. 따라서, NOR 게이트(213)는 비교적 큰 용량성 노드를 하이 레벨로 올려야 한다. 이것은, 도 2 를 참조로 더욱 상세히 설명되는바와 같이, 버퍼(202)의 동작속도를 억제한다.
이제 도 2 를 참조하여, NOR 게이트(213)의 회로가 설명된다. NOR 게이트(213)는 기존의 반도체 장치에서 널리 사용되는 종래 CMOS NOR 게이트이다.
NOR 게이트(213)는 PMOS 트랜지스터(221 및 222) 및 NMOS 트랜지스터(223 및 224)로 구성된다. 입력 터미널(225)은 PMOS 트랜지스터(221)의 게이트 및 NMOS 트랜지스터(223)의 게이트로 접속된다. 입력 터미널(226)은 NMOS트랜지스터(224) 및 PMOS 트랜지스터(222)의 게이트로 접속된다. PMOS 트랜지스터(221)의 소스는 전원 터미널(229)로 접속된다. PMOS 트랜지스터(221)의 드레인은 PMOS 트랜지스터(222)의 소스로 접속된다. PMOS 트랜지스터(222)의 드레인은 출력 터미널(227)로 접속된다. NMOS 트랜지스터(223 및 224)는 각각 접지 터미널(228)로 접속된 소스 및 출력 터미널(227)로 접속된 드레인을 구비한다. 전원 터미널(229)은 전원전위 Vcc 로 고정된다. 접지 터미널(228)은 접지 전위로 고정된다.
출력 터미널(227)이 하이 레벨로 올려지는 경우, 전원 전위는 직렬접속된 PMOS 트랜지스터(221 및 222)를 통하여 출력 터미널(227)로 제공된다.
따라서, NMOS 트랜지스터(215)(도 1)의 게이트는 NOR 게이트(213)의 두 개의 직렬 접속된 PMOS 트랜지스터(221 및 222)를 통하여 하이로 올려진다. 직렬 접속된 PMOS 트랜지스터들은 동일 크기의 단일 PMOS 트랜지스터의 오직 절반인 전류 구동(current drive)을 갖는다. 또한PMOS 트랜지스터들은 홀과 전자 사이의 상이한 이동도에 기인하여 NMOS 트랜지스터보다 더 낮은 전도성을 갖는다. NOR 게이트(213)의 두 개의 직렬 접속된 PMOS 트랜지스터(221 및 222)의 구동 능력을 증가시키기 위하여 각각의 PMOS 트랜지스터는 단일 PMOS 트랜지스터와 유사한 구동 능력을 얻기 위한 게이트 폭의 두 배인 게이트 폭을 가져야 한다. 그러나, 이것은 이전 단계에서 로직 게이트들상의 로드를 증가시켜, 감소된 회로 동작속도를 야기시킬 수 있다. 이것을 보상하기 위하여, 이전 로직 단계들에서 장치의 크기를 더 증가시키는 것이 필요할 수 있는데, 이것은 전체 칩 크기와 제조비용을 증가시킨다.
상기 논점에서, 데이터를 출력하는데 필요한 감소된 시간을 갖는 버퍼회로가 제공되는 것이 바람직할 것이다. 또한 선택적으로 복수의 데이터를 출력하고 데이터를 출력하는데 필요한 감소된 시간을 가질 수 있는 버퍼회로를 제공하는 것이 바람직할 것이다.
도 1 은 종래의 출력버퍼 회로의 구성도.
도 2 는 종래의 NOR 로직 게이트의 회로 구성도.
도 3 은 일 실시예에 따른 출력버퍼 회로의 회로 구성도.
도 4 는 일 실시예에 따른 인버터의 회로 구성도.
도 5 는 일 실시예에 따른 출력버퍼 회로의 회로 구성도.
도 6 은 일 실시예에 따른 출력버퍼의 회로 구성도.
도 7 은 일 실시예에 따른 출력버퍼 회로의 회로 구성도.
* 도면의 주요부분에 대한 부호의 설명*
1: 선택기 2: 프리차지 회로
3: 버퍼 4, 5: 데이터 입력 터미널
6: 제어신호 입력 터미널 7, 8: 선택 신호 입력 터미널
9: 데이터 신호 라인 10: 데이터 출력 터미널
11, 13: 선택기 제어회로 12, 14: 트랜스퍼 게이트
발명의 개요
본 발명에 따르면, 감소될 수 있는 출력시간을 갖는 출력버퍼 회로가 제공된다. 출력버퍼 회로는 선택기, 프리차지 회로, 및 버퍼를 포함할 수 있다. 선택기는 제어신호에 응답할 수 있고 데이터 신호 라인상에 데이터를 제공할 수 있다. 프리차지 회로는 제어신호에 응답할 수 있고 제어신호가 디스에이블 상태인 경우 제 1 전위로 데이터 신호 라인을 프리차지할 수 있다. 선택기는 제어신호가 디스에이블 상태인 경우 데이터 신호 라인으로부터 데이터 입력 터미널들을 전기적으로 분리할 수 있다. 버퍼는 제어신호가 인에이블 상태인 경우 데이터 신호 라인으로부터 로직 값을 출력할 수 있다.
본 실시예의 일 측면에 따르면, 제어신호는 제어신호 인에이블 상태 및 제어신호 디스에이블 상태를 가질 수 있다. 선택기 회로는 제어신호 인에이블 상태를 갖는 제어신호에 응답하여 데이터 신호 라인으로 데이터 신호를 출력하도록 인에이블될 수 있다.
본 실시예의 또 다른 측면에 따르면, 선택기 회로는 제어신호 디스에이블 상태를 갖는 제어신호에 응답하여 데이터 신호 라인으로 데이터 신호를 출력하도록 인에이블될 수 있다.
본 실시예의 또 다른 측면에 따르면, 프리차지 회로는 제어신호가 디스에이블 상태인 경우 제 1 전위로 데이터 신호 라인을 프리차지할 수 있다.
본 실시예의 또 다른 측면에 따르면, 제 1 전위는 대략 전원 전위와 일치할 수 있다.
본 실시예의 또 다른 측면에 따르면, 선택기 회로는 하나 이상의 선택 신호 및 복수의 데이터 입력 신호들을 수신하도록 결합될 수 있고 복수의 데이터 입력 신호들중 하나를 선택하여 하나 이상의 선택 신호에 따라 데이터 신호 라인상에 출력할 수 있다.
본 실시예의 또 다른 측면에 따르면, 선택기 회로는 단일 데이터 입력 신호를 수신하도록 결합될 수 있고 제어신호에 응답하여 데이터 신호 라인상에 단일 데이터 입력 신호를 출력할 수 있다.
본 발명의 또 다른 측면에 따르면, 프리차지 회로는 제어신호 디스에이블 상태를 갖는 제어신호에 응답하여 전원 터미널과 데이터 신호 라인 사이의 로우 임피던스 경로 및 제어신호 인에이블 상태를 갖는 제어신호에 응답하여 전원 터미널과 데이터 신호 라인 사이의 하이 임피던스 경로를 제공하는 프리차지 절연 게이트 전계효과 트랜지스터(IGFET)를 포함할 수 있다.
본 발명의 또 다른 측면에 따르면, 프리차지 IGFET 는 p 형 IGFET 일 수 있고 전원 터미널은 제 1 전위와 대략적으로 동일한 전원 전위를 수신할 수 있다.
본 발명의 또 다른 측면에 따르면, 프리차지 IGFET 는 n 형 IGFET 일 수 있고 전원 터미널은 제 1 전위보다 더 큰 하나 이상의 n 형 IGFET 임계전압인 전원 전위를 수신할 수 있다.
본 실시예의 또 다른 측면에 따르면, 제어신호는 제 1 제어신호 상태 및 제 2 제어신호 상태를 가질 수 있고 버퍼는 데이터 신호 라인으로부터의 데이터 신호를 수신하고 제어신호가 제 1 제어신호 상태인 경우 데이터 신호의 값에 기초하여 데이터 출력 터미널상에 데이터 출력 신호를 제공하도록 결합될 수 있고 제어신호가 제 2 제어신호 상태인 경우 데이터 출력 터미널상에 버퍼 디스에이블 상태를 제공할 수 있다.
본 실시예의 또 다른 측면에 따르면, 버퍼회로는 접지 터미널과 데이터 출력 터미널 사이에 결합된 제어 가능한 임피던스 경로를 갖는 n 형 드라이버 IGFET 를 포함할 수 있다. 버퍼회로는 또한 전원 터미널에 접속된 소스 및 n 형 드라이버 IGFET 의 제어 게이트로 접속된 드레인을 구비하는 p 형 드라이버 제어 IGFET 를 포함할 수 있다. p 형 드라이버 IGFET 는 데이터 신호 라인으로부터 데이터 신호를 수신하도록 결합된 제어 게이트를 구비할 수 있다.
본 실시예의 또 다른 측면에 따르면, 버퍼는 데이터 신호 라인으로부터 데이터의 데이터 신호를 수신하도록 결합된 입력 및 n 형 드라이버 IGFET 의 제어 게이트로 접속된 출력을 구비하는 인버터를 포함할 수 있다.
본 실시예의 또 다른 측면에 따르면, 버퍼는 두 개의 직렬 접속된 p 형 IGFET 에 의해 구동된 데이터 운반 신호들을 갖지 않는다.
본 실시예의 일 측면에 따르면, 버퍼 디스에이블 상태는 하이 임피던스 상태일 수 있다.
본 실시예의 또 다른 측면에 따르면, 버퍼 디스에이블 상태는 제 1 로직 상태일 수 있다. 제 1 로직 상태는 로직 하이(high) 상태일 수 있다.
본 실시예의 또 다른 측면에 따르면, 선택기 회로는 제어신호가 제 1 제어신호 상태인 경우 데이터 신호 라인과 하나 이상의 데이터 입력 터미널 사이의 로우 임피던스 경로를 제공하고 제어신호가 제 2 제어신호 상태를 갖는 경우 데이터 신호 라인과 하나 이상의 데이터 입력 터미널 모두 사이의 하이 임피던스 경로를 제공할 수 있다.
본 실시예의 또 다른 측면에 따르면, 선택기는 제 1 입력 터미널 및 제 2 입력 터미널을 수신하도록 결합될 수 있다. 선택기 회로는 제 1 입력 터미널과 데이터 신호 라인 사이의 제 1 제어가능 임피던스 경로를 제공하는 제 1 패스 게이트 및 제 2 입력 터미널과 데이터 신호 라인 사이의 제 2 제어가능 임피던스 경로를 제공하는 제 2 패스 게이트를 포함할 수 있다.
본 실시예의 또 다른 측면에 따르면, 선택기는 입력으로서 제 1 선택 신호 및 제어신호를 수신하도록 결합된 제 1 선택기 제어회로를 포함할 수 있고 제 1 제어가능 임피던스 경로를 제어하기 위한 제 1 선택기 제어신호를 제공할 수 있다. 선택기는 또한 입력으로서 제 2 선택 신호 및 제어신호를 수신하도록 결합된 제 2 선택기 제어회로를 포함할 수 있고 제 2 제어가능 임피던스 경로를 제어하기 위한 제 2 선택기 제어신호를 제공할 수 있다.
본 실시예의 또 다른 측면에 따르면, 제 1 선택신호는 제 1 선택 신호 인에이블 상태 및 제 1 선택 신호 디스에이블 상태를 가질 수 있고 제 2 선택 신호는 제 2 선택 신호 인에이블 상태 및 제 2 선택 신호 디스에이블 상태를 가질 수 있다. 제 1 선택 신호는 제 2 선택 신호가 제 2 선택 신호 인에이블 상태인 경우 제 1 선택 신호 디스에이블 상태일 수 있다. 제 2 선택 신호는 제 1 선택 신호가 제 1 선택 신호 인에이블 상태인 경우 제 2 선택 신호 디스에이블 상태일 수 있다.
본 발명의 다양한 실시예들은 많은 도면들을 참조하여 상세히 설명될 것이다.
이제 도 3 을 참조하여, 일 실시예에 따른 출력버퍼 회로의 회로 구성도가 설명되고, 일반적인 참조부호 300 가 부여된다.
출력버퍼 회로(300)는 선택기(1), 프리차지 회로(2), 및 버퍼(3)를 포함할 수 있다.
선택기(1)는 제어신호 입력 터미널(6)로부터의 제어신호 SELB, 각각 선택 신호 입력 터미널(7 및 8)로부터의 선택 신호(SEL1 및 SEL2), 및 데이터 입력 터미널(4 및 5)로부터의 데이터 입력 신호(DATAIN1 및 DATAIN2)를 수신할 수 있다. 선택기(1)는 데이터 신호라인(9)상에 데이터신호 DATAIN 를 제공할 수 있다. 프리차지 회로(2)는 제어신호 입력 터미널(6)로부터의 제어신호 SELB 를 수신할 수 있고 데이터 신호 라인(9)으로 출력을 제공할 수 있다. 버퍼회로는 제어신호 입력 터미널(6)로부터의 제어신호 SELB 및 데이터 신호 라인(9)으로부터의 데이터 신호 DATAIN 를 수신할 수 있고 데이터 출력 터미널(10)에서 데이터 출력 신호 DATAOUT 를 제공할 수 있다.
선택기(1)는 선택기 제어회로(11 및 13) 및 트랜스퍼 게이트(12 및 14)를 포함할 수 있다. 선택기 제어회로(11 및 13)는 단지 한 예로서, 두 개의 입력 NAND 게이트일 수 있다. 선택기 제어회로(11)는 입력으로서 선택 신호 SEL1 및 제어신호 SELB 를 수신할 수 있고 트랜스퍼 게이트(12)에 의해서 수신될 수 있는 출력을 제공할 수 있다.
트랜스퍼 게이트(12)는 인버터(12a), n 형 절연 게이트 전계효과 트랜지스터(IGFET, 12b), 및 p 형 IGFET(12c) 를 포함할 수 있다. 인버터(12a)는 입력으로서 선택기 제어회로(11)로부터 출력을 수신할 수 있고 n 형 IGFET(12b)의 제어 게이트에서 수신될 수 있는 출력을 생성할 수 있다. p 형 IGFET(12c)는 제어게이트에서 선택기 제어회로(11)로부터 출력을 수신할 수 있다. N 형 IGFET(12b) 및 p 형 IGFET(12c) 는 병렬로 접속되어 데이터 입력 터미널(4)과 데이터 신호 라인(9) 사이에 제어가능 임피던스 경로를 제공할 수 있다.
트랜스퍼 게이트(14)는 인버터(14a), n 형 절연 게이트 전계효과 트랜지스터(IGFET, 14b), 및 p 형 IGFET(14c)를 포함할 수 있다. 인버터(14a)는 입력으로서 선택기 제어회로(13)로부터의 출력을 수신할 수 있고 n 형 IGFET(14b)의 제어 게이트에서 수신될 수 있는 출력을 생성할 수 있다. P 형 IGFET(14c)는 제어 게이트에서 선택기 제어회로(13)로부터의 출력을 수신할 수 있다. N 형 IGFET(14b) 및 p 형 IGFET(14c)는 병렬로 접속되어 데이터 입력 터미널(5)과 데이터 신호 라인(9) 사이에 제어가능 임피던스 경로를 제공할 수 있다.
프리차지 회로(2)는 p 형 IGFET(15) 를 포함할 수 있다. P 형 IGFET(15)는 제어신호 SELB 를 수신하도록 접속된 제어 게이트를 구비할 수 있고, 소스가 전원 전위 Vcc 로 접속될 수 있고, 드레인이 데이터 신호 라인(9)으로 접속될 수 있다. P 형 IGFET(15)는 전원 전위 Vcc 와 데이터 신호 라인(9) 사이에 제어가능 임피던스 경로를 제공할 수 있다.
버퍼(3)는 인버터(17), n 형 IGFET(18), NAND 게이트(20), 및 p 형 IGFET(21)를 포함할 수 있다. 인버터(17)는 데이터 신호 라인(9)으로부터의 데이터 신호를 수신할 수 있고 n 형 IGFET(18)의 제어 게이트로 출력을 제공할 수 있다. N 형 IGFET(18)는 접지 전위(19)로 접속된 소스 및 데이터 출력 터미널(10)로 접속된 드레인을 구비할 수 있다. NAND 게이트(20)는 일 입력에서 제어신호 SELB 및 또 다른 입력으로서 데이터 신호 DATAIN 를 수신할 수 있고 p 형 IGFET(21) 의 제어 게이트로 출력을 제공할 수 있다. P 형 IGFET(21)는 전원전위 Vcc 로 접속된 소스 및 데이터 출력 터미널(10)로 접속된 드레인을 구비할 수 있다.
출력버퍼 회로(300)의 동작이 설명된다.
제어신호 SELB 가 로직 로우 레벨인 경우, 프리차지 회로(2)는 로우 임피던스 상태인 p 형 IGFET(15) 를 통하여 데이터 신호 라인(9)을 Vcc 로 올리도록 동작할 수 있다. 동시에, 선택기(1)는 로직 하이 제어신호 SELB 를 수신할 수 있다. 선택기 제어회로(11 및 13)는 각각 트랜스퍼 게이트(12 및 14)로 로직 하이 출력을제공할 수 있다. 따라서, 로직 하이 신호는 p 형 IGFET(12c 및 14c)의 제어 게이트로 인가될 수 있고 인버터(12a 및 14a)는 n 형 IGFET(12b 및 14b)의 제어 게이트로 로직 로우 신호를 제공할 수 있다. N 형 IGFET(12b 및 14b) 및 p 형 IGFET(12c 및 14c)는 턴오프될 수 있다. 이 방식으로, 데이터 입력 터미널(4 및 5)은 데이터 신호 라인(9)으로부터 전기적으로 분리될 수 있다.
데이터 신호 라인(9)이 Vcc 전위로 올려진 경우, 인버터(17)를 통하여 n 형 IGFET(18)의 제어 게이트로 로우 전위가 인가될 것이다. n 형 IGFET(18)의 제어 게이트 로우 전위인 경우, n 형 IGFET(18)는 턴오프될 것이다. 동시에, 로직 로우 제어신호 SELB 가 NAND 게이트(20)의 입력으로 인가될 수 있다. 따라서, NAND 게이트(20)는 p 형 IGFET(21)의 제어 게이트로 로직 하이를 인가할 수 있다. p 형 IGFET(21)의 제어 게이트가 하이 전위인 경우, p 형 IGFET(21)는 턴오프될 것이다. n 형 IGFET(18) 및 p 형 IGFET(21)가 턴오프되는 경우, 데이터 출력 터미널(10)은 하이 임피던스 상태일 것이다.
제어신호 SELB 가 로직 하이인 경우, 프리차지 회로(2)는 디스에이블될 수 있고 p 형 IGFET(15)는 하이 임피던스 상태일 수 있다. 선택기(1)는 로직 하이 제어신호 SELB 를 수신할 수 있다. 선택기 제어회로(11 및 13)는 각각 인에이블될 수 있고 선택 신호들(SEL1 및 SEL2)을 반전시키도록 동작할 수 있다.
선택 신호 SEL1 가 로직 하이라면, 선택기 제어회로(11)는 로직 로우 출력을 제공할 수 있다. 로직 로우 출력은 트랜스퍼 게이트(12)에 의해 수신될 수 있다. 로직 로우 출력은 p 형 IGFET(12c) 의 제어 게이트로 인가될 수 있다. p형 IGFET(12c)의 제어 게이트가 로직 로우인 경우, p 형 IGFET(12c)는 턴온될 수 있다. 로직 하이 신호는 인버터(12a)에 의해서 n 형 IGFET(12c)의 제어 게이트로 인가될 수 있다. n 형 IGFET(12b)의 제어 게이트가 로직 하이라면, n 형 IGFET(12b)는 턴온될 수 있다. n 형 IGFET(12b) 및 p 형 IGFET(12c) 가 턴온되면, 데이터 입력 터미널(4)과 데이터 신호 라인(9) 사이에 로우 임피던스 경로가 제공될 수 있다. 이 방식으로, 데이터 신호 DATAIN 는 데이터 입력 신호 DATAIN1 와 동일한 로직 값을 가질 수 있다.
선택 신호 SEL1 가 로직 로우이면, 선택기 제어회로(11)는 트랜스퍼 게이트(12)로 로직 하이 출력을 제공할 수 있다. 따라서, 로직 하이 신호는 p 형 IGFET(12c) 의 제어 게이트로 인가될 수 있고 인버터(12a)는 n 형 IGFET(12b)의 제어 게이트로 로직 로우 신호를 제공할 수 있다. N 형 IGFET(12b) 및 p 형 IGFET(12c)는 턴오프될 수 있다(하이 임피던스 상태). 이 방식으로, 데이터 입력 터미널(4)은 데이터 신호 라인(9)으로부터 전기적으로 분리될 수 있다.
마찬가지로, 선택 신호 SEL2 가 로직 하이라면, 선택기 제어회로(13)는 로직 로우 출력을 제공할 수 있다. 로직 로우 출력은 트랜스퍼 게이트(14)에 의해서 수신될 수 있다. 로직 로우 출력은 p 형 IGFET(14c)의 제어 게이트로 인가될 수 있다. p 형 IGFET(14c)의 제어 게이트가 로직 로우인 경우, p 형 IGFET(14c)는 턴온될 수 있다. 로직 하이 신호는 인버터(14a)에 의해 n 형 IGFET(14c)의 제어 게이트로 인가될 수 있다. n 형 IGFET(142b)의 제어 게이트가 로직 하이인 경우, n 형 IGFET(14b)는 턴온될 수 있다. n 형 IGFET(14b) 및 p 형 IGFET(14c)이턴온되는 경우, 데이터 입력 터미널(5)과 데이터 신호 라인(9) 사이에 로우 임피던스 경로가 제공될 수 있다. 이 방식으로, 데이터 신호 DATAIN 는 데이터 입력 신호 DATAIN2 와 동일한 로직 값을 가질 수 있다.
선택 신호 SEL2 가 로직 로우이면, 선택기 제어회로(13)는 트랜스퍼 게이트(14)로 로직 하이 출력을 제공할 수 있다. 따라서, 로직 하이 신호는 p 형 IGFET(14c)의 제어 게이트로 인가될 수 있고 인버터(14a)는 n 형 IGFET(14b)의 제어 게이트로 로직 로우 신호를 제공할 수 있다. N 형 IGFET(14b) 및 p 형 IGFET(14c)는 턴오프될 수 있다(하이 임피던스 상태). 이 방식으로, 데이터 입력 터미널(5)은 데이터 신호 라인(9)으로부터 전기적으로 분리될 수 있다.
선택 신호들(SEL1 및 SEL2)은 선택기(1)를 통하여 데이터 신호 라인(9)으로 인가될 데이터 입력 신호들(DATAIN1 및 DATAIN2)중 하나를 선택할 수 있는 점이 주목된다. 또한, 선택 신호들(SEL1 및 SEL2)중 오직 하나만이 임의의 한 시간에서 하이일 수 있다는 점이 주목된다. 이 방식으로, 선택기(1)는 상이한 데이터 입력 신호들(DATAIN1 및 DATAIN2) 사이에서 멀티플렉싱을 하기 위한 멀티플렉서로서 개념화될 수 있다.
데이터 입력 신호 DATAIN 는 버퍼(3)에 의해서 수신될 수 있다. 데이터 입력 신호 DATAIN 가 로직 하이라면, 인버터(17)의 출력은 로우일 수 있다. 따라서, n 형 IGFET(18) 는 제어 게이트에서 로우 전위를 수신할 수 있고 턴오프될 수 있다. NAND 게이트(20)는 일 입력에서 로직 하이 제어신호 SELB 를 수신하고 또 다른 입력에서 로직 하이 데이터 입력 신호를 수신할 수 있다. NAND게이트(20)는 p 형 IGFET(21)로 로우 전위를 제공할 수 있다. 따라서, p 형 IGFET(21)는 턴온될 수 있고 전원 터미널(22)로부터 데이터 출력 터미널(10)로 로우 임피던스 경로를 제공할 수 있다. 이 방식으로, 데이터 출력 신호 DATAOUT 는 전원전위 Vcc 로 올려질 수 있다. 따라서, 데이터 출력 신호 DATAOUT 는 로직 하이인 데이터 입력 신호 DATAIN 과 동일한 로직 레벨을 가질 수 있다.
그러나, 데이터 신호 DATAIN 가 로직 로우이면, NAND 게이트(20)는 일 입력에서 로직 하이 제어신호 SELB 를 수신하고 또 다른 입력에서 로직 로우 데이터 신호 DATAIN 를 수신할 수 있다. NAND 게이트(20)는 p 형 IGFET(21)로 하이 전위를 제공할 수 있다. 따라서, p 형 IGFET(21)는 턴오프될 수 있고 전원 터미널(22)로부터 데이터 출력 터미널(10)로 하이 임피던스 경로를 제공할 수 있다. 인버터(17)는 로직 로우 데이터 입력 신호를 수신할 수 있고 하이 출력을 제공할 수 있다. 따라서, n 형 IGFET(18)는 제어 게이트에서 하이 전위를 수신할 수 있고 턴온될 수 있으며 접지 터미널(19)로부터 데이터 출력 터미널(10)로 로우 임피던스 경로를 제공할 수 있다. 이 방식으로, 데이터 출력 신호 DATAOUT 는 접지전위로 이끌어질 수 있다. 따라서, 데이터 출력 신호 DATAOUT 은 로직 로우인 데이터 신호 DATAIN 와 동일한 로직 레벨을 가질 수 있다.
제어신호 SELB 가 로직 하이인 경우, 버퍼(3)는 데이터 출력 터미널(10)에서 데이터 신호 라인(9)에서 수신된 로직 레벨과 동일한 로직 레벨을 제공할 수 있음을 알 수 있다. 그러나, 제어신호 SELB 가 로직 로우인 경우, 버퍼(3)는 데이터 출력 터미널(10)에서 하이 임피던스 상태를 제공할 수 있다.
또한 제어신호 SELB 가 로직 로우인 경우, 선택기(1)는 데이터 신호 라인(9)으로부터 데이터 입력 터미널(4 및 5)을 전기적으로 분리시킬 수 있다는 점이 주목될 수 있다. 또한, 프리차지 회로(2)는 전원전위 VCC 로 데이터 신호라인을 프리차지할 수 있다. 그러나, 제어신호 SELB 가 로직 하이인 경우, 프리차지 회로(2)는 디스에이블될 수 있고 선택기(1)는 선택 신호(SEL1 및 SEL2)의 로직 값에 의존하여 데이터 신호 라인(9)으로 데이터 입력 신호 DATAIN1 또는 데이터 입력 신호 DATAIN2 를 선택적으로 인가할 수 있다. 선택 신호 SEL1 는 활성(로직 하이)인 경우 데이터 입력 신호 DATAIN1 를 선택할 수 있고 선택 신호 SEL2 활성(로직 하이)인 경우 데이터 입력 신호 DATAIN2 를 선택할 수 있다.
전원전위 Vcc 는 단지 일 예시로서, 로직 하이 전위를 지시하는 표준 동작전위일 수 있다. 전원전위 Vcc 는 출력버퍼 회로(300)를 포함하는 반도체 장치로 외부적으로 인가될 수 있다. 대안적으로, 전원전위 Vcc 는 단지 두 예시들로서, 외부적으로 인가된 전력 전위의 부스트된 전위(더 높은 전위 크기)이거나 외부적으로 인가된 전원으로부터 스텝다운된 전위(더 낮은 전위 크기)일 수 있는 내부적으로 생성된 전위일 수 있다.
단지 일 예시로서, 접지 전위는 로직 로우 전위로서 사용될 수 있다.
n 형 IGFET(18)의 제어 게이트는 인버터(17)에 의해서 구동될 수 있는 점을 주목해야 한다. 인버터(17)는 도 1 의 종래의 출력버퍼 회로(200)에 도시된 NOR 게이트(213)보다 더 빠른 풀업 시간을 가질 수 있다. 인버터(17)는 데이터 신호 라인(9)을 수신할 수 있다. 데이터 신호 라인(9)은 데이터 입력 신호 DATAIN가 버퍼(3)로 제공될 수 있는 신호 라인으로서 사용될 수 있다. 그러나, 데이터 신호 라인(9)은 또한 프리차지 회로(2)를 통하여 선택 신호 SELB 로부터의 정보를 포함할 수 있다. 이 방식으로, 데이터 신호 라인(9)은 선택 신호 SELB 가 버퍼 인에이블 상태(로직 하이)에 있는 경우 데이터를 제공하도록 동작할 수 있지만, 선택 신호 SELB 가 버퍼 디스에이블 상태(로직 로우)인 경우, 프리차지 회로(2)를 통하여 디스에이블 신호를 제공할 수 있다. 데이터 신호 라인(9)은 선택 신호 SELB 가 버퍼 디스에이블 상태인 경우, n 형 IGFET(18)를 턴오프하는 기능을 할 수 있다.
이 방식으로, 종래 출력버퍼 회로(200)(도 1)의 두 입력 로직 게이트(NOR(213))를 제거함으로써, 단일 입력 로직 게이트(인버터(17))를 사용함으로써, 출력버퍼 회로(300)의 동작은 증가된 동작속도를 가질 수 있다.
이제 도 4 를 참조하여, 일 실시예에 따른 인버터(17)의 회로 구성도가 설명된다. 인버터(17)는 반도체 장치에서 널리 이용되는 CMOS 인버터일 수 있다. 인버터(17)는 도 3 에서 도시된 출력버퍼 회로(300)에서 인버터(17)로서 사용될 수 있다.
인버터(17)는 p 형 IGFET(40) 및 n 형 IGFET(41)를 포함할 수 있다. P 형 IGFET 는 입력 터미널(42)로 접속된 제어 게이트, 전원 터미널(45)로 접속된 소스, 및 출력 터미널(43)로 접속된 드레인을 구비할 수 있다. 전원 터미널은 전원 전위 Vcc 로 접속될 수 있다. N 형 IGFET(41)는 입력 터미널(42)로 접속된 제어 게이트, 접지 터미널(44)로 접속된 소스, 및 출력 터미널(43)로 접속된 드레인을구비할 수 있다. 접지 터미널(44)은 접지전위로 고정될 수 있다.
도 4 와 함께 도 3 를 참조하여, 입력 터미널(42)은 데이터 신호 라인(9)과 접속될 수 있다. 출력 터미널(43)은 n 형 IGFET(18)의 제어 게이트와 접속될 수 있다.
출력 터미널(43, 즉 n 형 IGFET(18)의 제어 게이트)이 하이로 끌리는 경우, 단일 p 형 IGFET(40)를 통하여 전원전위로 접속될 수 있다. 따라서, 인버터(17)는 종래의 접근에서 처럼 NOR 게이트에 의해 게이트가 구동되는 경우보다 더 빠른 속도에서 n 형 IGFET(18)의 게이트를 구동할 수 있다. 증가된 속도는 도 3 에서 예시된 실시예를 종래 접근보다 더 바람직하게 만든다.
초기 상태에서, 제어신호 SELB 는 로직 로우일 수 있다. 이전에 설명된 것처럼, 데이터 출력 터미널(10)은 하이 임피던스 상태에 있을 수 있다. 또한, 데이터 신호 라인(9)은 프리차지 회로(2)를 통하여 하이 레벨로 프리차지될 수 있다.
데이터 입력 신호(DATAIN1 및 DATAIN2)중 하나는 그리고 나서 각각 선택 신호(SEL1 및 SEL2)에 의해 선택될 수 있다. 데이터 입력 신호 DATAIN1 가 데이터 출력신호 DATAOUT 로서 출력되는 경우, 선택 신호 SEL1 는 하이 로직 레벨로 될 수 있다. 데이터 입력 신호 DATAIN2 가 데이터 출력신호 DATAOUT 로서 출력되는 경우, 선택 신호 SEL2 는 하이 로직 레벨로 될 수 있다.
제어신호 SELB 가 하이 로직 레벨로 되는 경우, 프리차지 회로(2)는 디스에이블될 수 있고 데이터는 선택 신호(SEL1 및 SEL2)의 로직 레벨에 따라 선택기(1)을 통하여 데이터 신호 라인(9)으로 선택적으로 인가될 수 있다. 결과적으로, 데이터 입력 신호(DATAIN1 및 DATAIN2)중 하나는 데이터 신호 라인(9)상으로 출력될 수 있다. 따라서, 데이터 신호 DATAIN 가 생성될 수 있다.
선택 신호 SELB 가 로직 로우이고 프리차지 회로(2)가 인에이블되는 경우 데이터 신호 라인(9)으로부터 데이터 입력 터미널(4 및 5)을 분리하기 위하여 선택기(1)로 제어신호 SELB 가 인가될 수 있다는 점이 주목된다.
또한, 데이터 신호 라인(9)을 하이 전위로 프리차지함으로써, 데이터 신호 라인(9)의 전위 레벨은 로직 제로 데이터 신호를 출력하는 경우에 변할 수 있다. 따라서, 데이터 속도 경로에서, 데이터 신호 라인은 하이에서 로우로의 천이만을 만들 수 있다. 이것은 데이터 신호 라인(9)이 하이로 이끌어질 수 있는 것보다 더 빠르게 로우로 이끌어질 수 있으므로 데이터 출력 신호 DATAOUT 를 출력하기 위하여 필요한 시간을 감소시킬 수 있다. n 형 IGFET 와 p 형 IGFET 사이의 이동도 차이에 기인한다.
선택기(1)가 두 개의 데이터 입력 신호(DATAIN1 또는 DATAIN2)중 하나를 선택할 수 있지만, 또한 선택 가능한 입력신호들의 수를 둘 이상으로 설정하는 것도 가능할 수 있다. 그 경우, 둘 이상의 선택 신호들(SEL1 및 SEL2)이 제공될 수 있거나 선택 신호들(SEL1 및 SEL2)은 최대 4 개의 바이너리 조합을 제공하는 것으로서 사용될 수 있다.
이제 도 5 를 참조하여, 또 다른 실시예에 따른 출력버퍼 회로의 회로도가 설명되고 일반적인 참조부호(500)가 주어진다.
출력버퍼 회로(500)는 출력버퍼 회로(300)(도 3)와 유사한 회로 소자들을 포함할 수 있는데, 그로서, 이 유사한 회로 소자들은 동일한 참조부호에 의해 지시될 수 있다.
출력버퍼 회로(500)는 출력버퍼 회로(300)와 유사한 방식으로 동작할 수 있다. 그러나, 데이터 입력 신호들(DATAIN1 및 DATAIN2)중 어느 것도 출력되지 않는 경우, 데이터 출력 터미널(10)은 하이 임피던스 상태에 위치된 것과는 반대로 하이 로직 레벨로 구동될 수 있다.
출력버퍼 회로(500)는 선택기(1), 프리차지 회로(2), 및 버퍼(51)를 포함할 수 있다.
선택기(1)는 도 3 의 출력버퍼 회로(300)에 도시된 선택기(1)와 동일한 구성을 가질 수 있다. 제어신호 SELB 가 로직 하이인 경우, 선택기(1)는 데이터 신호 라인(9)을 통하여 버퍼(51)로 데이터 입력 신호들(DATAIN1 및 DATAIN2)중 하나를 출력할 수 있다. 선택 신호들(SEL1 및 SEL2)은 어느 데이터 입력 신호(DATAIN1 및 DATAIN2)가 출력될 지를 지정할 수 있다. 제어신호 SELB 가 로직 로우에 있는 경우, 데이터 입력 신호들(DATAIN1 및 DATAIN2)은 데이터 신호 라인(9)으로부터 전기적으로 분리될 수 있다.
프리차지 회로(2)는 도 3 의 출력버퍼 회로(300)에 도시된 프리차지 회로(2)와 동일한 구성을 가질 수 있다. 제어신호 SELB 가 로직 로우인 경우, 프리차지 회로(2)는 하이 레벨(대략적으로 전원전위 Vcc)로 데이터 신호 라인(9)을 프리차지할 수 있다. 데이터 신호 라인(9)을 하이 레벨로 프리차지함으로써, 출력버퍼회로(500)의 동작속도는 향상될 수 있다.
제어신호 SELB 가 하이 로직 레벨에 있는 경우, 버퍼(51)는 데이터 신호 라인(9)에서 수신된 로직 레벨과 동일한 로직 레벨을 데이터 출력 터미널(10)에서 제공할 수 있다. 그러나, 제어신호 SELB 가 로직 로우에 있는 경우, 버퍼(51)는 데이터 출력 터미널(10)에서 하이 로직 레벨을 제공할 수 있다.
버퍼(51)는 인버터(52 및 58), n 형 IGFET(53), NOR 게이트(55), 및 p 형 IGFET(56)를 포함할 수 있다. 인버터(52)는 데이터 신호 라인(9)으로부터 데이터 신호를 수신할 수 있고 n 형 IGFET(53)의 제어 게이트로 출력을 제공할 수 있다. N 형 IGFET(53)는 접지 전위로 접속된 소스 및 데이터 출력 터미널(10)로 접속된 드레인을 구비할 수 있다. NOR 게이트(55)는 일 입력에서 제어신호 SELB 를 수신할 수 있고(인버터(58)를 통하여) 또 다른 입력으로서 데이터 신호 DATAIN 를 수신할 수 있으며 p 형 IGFET(56)의 제어 게이트로 출력을 제공할 수 있다. p 형 IGFET(56)는 전원전위 Vcc 로 접속된 소스 및 데이터 출력 터미널(10)로 접속된 드레인을 구비할 수 있다.
이제 버퍼(51)의 동작을 설명한다.
제어신호 SELB 가 로직 로우 레벨에 있는 경우, 프리차지 회로(2)는, 로우 임피던스 상태에 있을 수 있는 p 형 IGFET(15)를 통하여 데이터 신호 라인(9)을 Vcc 로 이끌도록 동작할 수 있다. 데이터 신호 라인(9)이 Vcc 전위로 이끌린 경우, 인버터(52)를 통하여 로우 전위가 n 형 IGFET(53)의 제어 게이트로 인가될 수 있다. n 형 IGFET(53)의 제어 게이트가 로우 전위에 있는 경우, n 형 IGFET(53)는 턴오프될 수 있다. 동시에, 로직 하이 데이터 신호 라인(9)은 NOR 게이트(55)의 입력으로 인가될 수 있다. 로직 하이 입력으로, NOR 게이트(55)는 p 형 IGFET(56)의 제어 게이트로 로직 로우 출력을 제공할 수 있다. 따라서, p 형 IGFET(56) 은 턴온될 수 있고 전원 터미널(57)과 데이터 출력 터미널(56) 사이에 로우 임피던스 경로를 제공할 수 있다. 이 방식으로, 데이터 출력 신호 DATAOUT 는 전원 전위 Vcc 로 이끌어질 수 있고 로직 하이 레벨이 될 수 있다.
그러나, 제어신호 SELB 가 로직 하이인 경우, 프리차지 회로(2)는 디스에이블될 수 있고 p 형 IGFET(15)는 하이 임피던스 상태에 있을 수 있다. 선택 신호들(SEL1 및 SEL2)는 선택기(1)를 통하여 데이터 신호 라인(9)으로 인가될 데이터 입력 신호들(DATAIN1 및 DATAIN2)중 하나를 선택할 수 있다. 데이터 입력 신호 DATAIN 는 데이터 신호 라인(9)을 통하여 버퍼(51)에 의해 수신될 수 있다.
데이터 입력 신호 DATAIN 가 로직 하이라면, 인버터(52)의 출력은 로우일 수 있다. 따라서, n 형 IGFET(53)는 제어 게이트에서 로우 전위를 수신할 수 있고 턴오프될 수 있다. 인버터(58)는 로직 하이 제어신호 SELB 를 수신할 수 있고 NOR 게이트(55)의 입력으로 로직 로우 출력을 제공할 수 있다. NOR 게이트(55)는 또한 또 다른 입력에서 로직 하이 데이터 입력 신호를 수신할 수 있다. NOR 게이트(55)는 p 형 IGFET(56)로 로우 전위를 제공할 수 있다. 따라서, p 형 IGFET(21)는 턴온될 수 있고 전원 터미널(22)로부터 데이터 출력 터미널(10)로 로우 임피던스 경로를 제공할 수 있다. 이 방식으로, 데이터 출력 신호 DATAOUT 는 전원전위 Vcc 로 이끌어질 수 있다. 따라서, 데이터 출력신호 DATAOUT 은 로직 하이인 데이터 입력 신호 DATAIN 와 동일한 로직 레벨을 가질 수 있다.
그러나, 만일 데이터 신호 DATAIN 가 로직 로우라면, NOR 게이트(55)는 일 입력에서 인버터(58)로부터의 로직 로우 출력을 수신할 수 있고 또 다른 입력에서 로직 로우 데이터 신호 DATAIN 를 수신할 수 있다. NOR 게이트(55)는 p 형 IGFET(56)로 하이 전위를 제공할 수 있다. 따라서, p 형 IGFET(56)은 턴오프될 수 있고 전원 터미널(57)로부터 데이터 출력 터미널(10)로 하이 임피던스 경로를 제공할 수 있다. 인버터(52)는 로직 로우 데이터 입력 신호를 수신할 수 있고 하이 출력을 제공할 수 있다. 따라서, n 형 IGFET(53) 는 제어 게이트에서 하이 전위를 수신할 수 있고 턴온될 수 있으며 접지 터미널(54)로부터 데이터 출력 터미널(10)로 로우 임피던스 경로를 제공할 수 있다. 이 방식으로, 데이터 출력 신호 DATAOUT 는 접지 전위로 이끌릴 수 있다. 따라서, 데이터 출력 신호 DATAOUT 는 접지 전위로 이끌릴 수 있다. 따라서, 데이터 출력 신호 DATAOUT 는 로직 로우인 데이터 신호 DATAIN 와 동일한 로직 레벨을 가질 수 있다.
제어신호 SELB 가 로직 하이에 있는 경우, 버퍼(51)는 데이터 신호 라인(9)에서 수신된 로직 레벨과 동일한 로직 레벨을 데이터 출력 터미널(10)에서 제공할 수 있음을 알 수 있다. 그러나, 제어신호 SELB 가 로직 로우에 있는 경우, 버퍼(3)는 데이터 출력 터미널(10)에서 하이 로직 레벨을 제공할 수 있다.
n 형 IGFET(54)의 제어 게이트는 인버터(52)에 의해서 구동될 수 있다는 점이 주목되어야 한다. 인버터(52)는 도 1 의 종래 출력버퍼 회로(200)에 도시된 NOR 게이트(213)보다 더 빠른 풀업 시간을 가질 수 있다. 인버터(52)는 데이터신호 라인(9)을 수신할 수 있다. 데이터 신호 라인(9)은 데이터 입력 신호 DATAIN가 버퍼(51)로 제공될 수 있는 신호라인으로서 사용될 수 있다. 그러나, 데이터 신호 라인(9)은 프리차지 회로(2)를 통하여 선택신호 SELB 로부터의 정보를 포함할 수도 있다. 이 방식으로, 데이터 신호 라인(9)은 선택 신호 SELB 가 버퍼 인에이블 상태(로직 하이)에 있는 경우 데이터를 제공하도록 동작할 수 있지만, 선택 신호 SELB 가 버퍼 디스에이블 상태(로직 로우)에 있는 경우, 프리차지 회로(2)를 통하여 디스에이블 신호를 제공할 수 있다. 데이터 신호 라인(9)은 선택신호 SELB 가 버퍼 디스에이블 상태에 있는 경우 n 형 IGFET(53)를 턴오프하도록 기능할 수 있다.
이 방식으로, 종래 출력버퍼 회로(200)(도 1)의 두 입력 로직 게이트(NOR(213))를 제거함으로써, 단일 입력 로직 게이트(인버터(17))를 사용함으로써, 출력버퍼 회로(500)의 동작은 증가된 동작속도를 가질 수 있다.
이제 도 6 를 참조하여, 또 다른 실시예에 따른 출력버퍼 회로의 회로도가 설명되고 일반적인 참조부호(600)가 주어진다.
출력버퍼 회로(600)는 출력버퍼 회로(300)(도 3)와 유사한 회로 소자들을 포함할 수 있는데, 그로서, 이 유사한 회로 소자들은 동일한 참조부호에 의해 지시될 수 있다.
출력버퍼 회로(600)는 도 3 의 실시예에서 도시된 프리차지 회로(2)와는 상이한 프리차지 회로(61)를 포함할 수 있다.
출력버퍼 회로(600)는 선택기(1), 프리차지 회로(61), 및 버퍼(3)를 포함할수 있다.
선택기(1)는 도 3 의 출력버퍼 회로(300)에서 도시된 선택기(1)와 동일한 구성을 가질 수 있다. 제어신호 SELB 가 로직 하이인 경우, 선택기(1)는 데이터 신호 라인(9)을 통하여 버퍼(3)로 데이터 입력 신호들(DATAIN1 및 DATAIN2)중 하나를 출력할 수 있다. 선택 신호들(SEL1 및 SEL2)은 어느 데이터 입력 신호(DATAIN1 및 DATAIN2)가 출력되는지를 지정할 수 있다. 제어신호 SELB 가 로직 로우에서 있는 경우, 데이터 입력 신호(DATAIN1 및 DATAIN2)는 데이터 신호 라인(9)으로부터 전기적으로 분리될 수 있다.
프리차지 회로(61)는 인버터(62) 및 n 형 IGFET(63)를 포함할 수 있다. 인버터(62)는 제어신호 SELB 를 수신하도록 접속된 입력과 n 형 IGFET(63)의 제어 게이트로 접속된 출력을 구비할 수 있다. N 형 IGFET(63)는 전원 터미널(64)로 접속된 드레인 및 데이터 신호 라인(9)으로 접속된 소스를 구비할 수 있다. 전원 터미널(64)은 상승된 전위 Vcc'로 고정될 수 있는데, 이것은 대략 n 형 IGFET(63)의 임계전압 VT만큼 전원 Vcc 보다 더 높을 수 있다. 따라서, Vcc'Vcc+VT이다.
제어신호 SELB 가 로직 로우인 경우, 인버터(62)는 n 형 IGFET(63)의 게이트로 로직 하이 입력을 제공할 수 있다. 따라서, n 형 IGFET(63)는 턴온될 수 있다. n 형 IGFET(63)는 대략 그 임계전압 VT의 전위 강하를 제공할 수 있고 대략 Vcc 로 데이터 신호 라인(9)을 프리차지할 수 있다.
단지 일 예로서, 인버터(62)는 일 전위 범위(Vcc 내지 접지)내에서 동작하는 선택 신호 SELB 를 수신할 수 있고 또 다른 전위 범위(Vcc' 내지 접지)를 가질 수 있는 출력을 제공할 수 있도록 전압변환 회로일 수 있다는 점이 주목된다. 대안적으로, 단지 일 예로서, 선택신호 SELB 는 Vcc'의 로직 하이 및 접지 전위의 로직 로우를 가질 수 있고 인버터(62)는 전원 전위 Vcc' 를 수신하는 전력 터미널을 구비할 수 있다.
제어신호 SELB 가 로직 하이인 경우, 인버터(62)는 n 형 IGFET(63)의 게이트로 로직 로우 입력을 제공할 수 있다. 따라서, n 형 IGFET(63)는 턴오프될 수 있다. 이 방식으로, 프리차지 회로(61)는 디스에이블될 수 있고 데이터 신호 라인(9)은 전원 터미널(64)로부터 전기적으로 분리될 수 있다.
출력버퍼 회로(600)의 동작은 도 3 의 출력버퍼 회로(300)의 동작과 유사할 수 있다. n 형 IGFET(18)의 제어 게이트는 인버터(17)에 의해서 구동될 수 있다. 인버터(17)는 도 1 의 종래 출력버퍼 회로(200)에서 도시된 NOR 게이트(213)보다 더 빠른 풀업 시간을 가질 수 있다. 인버터(17)는 데이터 신호 라인(9)을 수신할 수 있다. 데이터 신호 라인(9)은 데이터 입력 신호 DATAIN 가 버퍼(3)로 제공되는 신호 라인으로서 사용될 수 있다. 그러나, 데이터 신호 라인(9)은 프리차지 회로(61)를 통하여 선택 신호 SELB 로부터의 정보를 포함할 수도 있다. 이 방식으로, 데이터 신호 라인(9)은 선택신호 SELB 가 버퍼 인에이블 상태(로직 하이)에 있는 경우 데이터를 제공하도록 동작할 수 있지만, 선택 신호 SELB 가 버퍼 디스에이블 상태(로직 로우)에 있는 경우, 프리차지 회로(61)를 통하여 디스에이블 신호를 제공할 수 있다. 데이터 신호 라인(9)은 선택신호 SELB 가 버퍼 디스에이블 상태에 있는 경우 n 형 IGFET(18)를 턴오프하도록 기능할 수 있다.
이 방식으로, 종래 출력버퍼 회로(200)(도 1)의 두 입력 로직 게이트(NOR(213))를 제거함으로써, 단일 입력 로직 게이트(인버터(17))를 사용함으로써, 출력버퍼 회로(600)의 동작은 증가된 동작속도를 가질 수 있다.
n 형 IGFET(63)를 사용하여 데이터 신호 라인(9)을 프리차지함으로써, 프리차지 회로(61)는 n 형 IGFET 가 형성될 수 있는 영역에만 제공될 수 있다. 이것은 레이이웃에 유연성을 부가할 수 있고 칩 영역은 더욱 효율적으로 사용될 수 있다.
증가된 전원 전위 Vcc'는 대략 Vcc+VT와 동일하지 않을 수 있다. 버퍼(3)에 의해 로직 하이 신호로서 검출되기에 충분할 만큼 높은 전위로 데이터 신호 라인을 프리차지 할 필요만 있을 수 있다. Vcc' 는 원하는 프리차지 조건을 제공할 수 있는 임의의 전원 전위일 수 있다. 그러나, Vcc' 가 전원전위 Vcc 보다 더 높은 증가된 전위로 되는 것이 바람직할 수 있고 또한 대략 Vcc+VT와 동일하게 되는 것이 바람직할 수 있다.
이제 도 7 를 참조하여, 또 다른 실시예에 따른 출력버퍼 회로의 회로도가 설명되고 일반적인 참조부호(700)가 주어진다.
출력버퍼 회로(700)는 출력버퍼 회로(300)(도 3)와 유사한 회로 소자들을 포함할 수 있고, 그로서, 이 유사한 회로 소자들은 동일한 참조부호에 의해 지시될 수 있다.
출력버퍼 회로(700)는 도 3 의 실시예에서 도시된 선택기(1)와 상이한 선택기(71)를 포함할 수 있다.
출력버퍼 회로(700)는 선택기(71), 프리차지 회로(2), 및 버퍼(3)를 포함할 수 있다.
선택기(71)는 트랜스퍼 게이트(72 및 73)를 포함할 수 있다.
트랜스퍼 게이트(72)는 인버터(72c), n 형 절연 게이트 전계효과 트랜지스터(IGFET)(72a), 및 p 형 IGFET(72b)를 포함할 수 있다. 인버터(72c)는 입력으로서 선택신호 SEL1 를 수신할 수 있고 p 형 IGFET(72b)의 제어 게이트에서 수신될 수 있는 출력을 생성할 수 있다. N 형 IGFET(72a)는 제어 게이트에서 선택신호 SEL1 를 수신할 수 있다. N 형 IGFET(72a) 및 p 형 IGFET(72b)는 병렬로 접속되어 데이터 입력 터미널(4)과 데이터 신호 라인(9) 사이에 제어 가능한 임피던스 경로를 제공할 수 있다.
트랜스퍼 게이트(73)는 인버터(73c), n 형 절연 게이트 전계효과 트랜지스터(IGFET)(73a), 및 p 형 IGFET(73b)를 포함할 수 있다. 인버터(73c)는 입력으로서 선택신호 SEL2 를 수신할 수 있고 p 형 IGFET(73b)의 제어 게이트에서 수신될 수 있는 출력을 생성할 수 있다. n 형 IGFET(73a)는 제어 게이트에서 선택신호 SEL2 를 수신할 수 있다. N 형 IGFET(73a) 및 p 형 IGFET(73b)는 병렬로 접속되어 데이터 입력 터미널(5)과 데이터 신호 라인(9) 사이에서 제어 가능한 임피던스 경로를 제공할 수 있다.
출력버퍼 회로(700)의 프리차지 회로(2) 및 버퍼(3)는 도 3 의 출력버퍼 회로(300)에서 도시된 프리차지 회로(2) 및 버퍼(3)와 유사한 구성 및 동작을 가질 수 있다.
여전히 도 7 를 참조하여, 출력버퍼 회로(700)의 동작이 이제 설명된다.
선택기(71)는 데이터 입력 신호들(DATAIN1 및 DATAIN2)을 수신할 수 있고 데이터 신호 라인(9)에 접속된 출력을 가질 수 있다. 선택 신호들(SEL1 및 SEL2)은 선택기(71)를 통하여 데이터 신호 라인(9)으로 인가된 데이터 입력 신호들(DATAIN1 및 DATAIN2)중 하나를 선택할 수 있다. 선택신호 SEL1 가 로직 하이인 경우, 데이터 입력 터미널(4)은 데이터 신호 라인(9)과 전기적으로 접속될 수 있다. 선택신호 SEL2 가 로직 하이인 경우, 데이터 입력 터미널(5)은 데이터 신호 라인(9)과 전기적으로 접속될 수 있다. 또한, 선택신호들(SEL1 및 SEL2)중 하나만이 임의의 시간에서 하이일 수 있다는 점이 주목된다. 선택기(71)는 상이한 데이터 입력 신호들(DATAIN1 및 DATAIN2) 사이에서 멀티플렉싱을 위한 멀티플렉서로서 개념화될 수 있다.
선택 신호들(SEL1 및 SEL2)은 제어신호 SELB 가 디스에이블 상태(로직 로우)인 경우 하이 로직 레벨로 이동하지 않도록 방지될 수 있다. 이 방식으로, 데이터 입력 터미널(4 및 5)은 프리차지 회로(2)가 데이터 신호 라인(9)을 프리차지하는 경우 데이터 신호 라인(9)으로부터 전기적으로 분리될 수 있다.
출력버퍼 회로(700)의 동작은 도 3 의 출력버퍼 회로(300)의 동작과 유사할수 있다. n 형 IGFET(18)의 제어 게이트는 인버터(17)에 의해 구동될 수 있다. 인버터(17)는 도 1 의 종래 출력버퍼 회로(200)에 도시된 NOR 게이트(213)보다 더 빠른 풀업 시간을 가질 수 있다. 인버터(17)는 데이터 신호 라인(9)을 수신할 수 있다. 데이터 신호 라인(9)은 데이터 입력 신호 DATAIN 가 버퍼(3)로 제공되는 신호 라인으로서 사용될 수 있다. 그러나, 데이터 신호 라인(9)은 프리차지 회로(2)를 통하여 선택신호 SELB 로부터의 정보를 포함할 수도 있다. 이 방식으로, 데이터 신호 라인(9)은 선택신호 SELB 가 버퍼 인에이블 상태(로직 하이)인 경우 데이터를 제공하도록 동작할 수 있지만, 선택신호 SELB 가 버퍼 디스에이블 상태(로직 로우)에 있는 경우, 프리차지 회로(2)를 통하여 디스에이블 신호를 제공할 수 있다. 데이터 신호 라인(9)은 선택신호 SELB 가 버퍼 디스에이블 상태에 있는 경우 n 형 IGFET(18)을 턴오프시키는 기능을 할 수 있다. 선택신호 SELB 가 버퍼 디스에이블 상태에 있는 경우, 데이터 출력 터미널(10)은 하이 임피던스 상태에 위치될 수 있다.
이제 도 8 를 참조하여, 또 다른 실시예에 따른 출력버퍼 회로의 회로도가 설명되고 일반적인 참조부호(800)가 부여된다.
출력버퍼 회로(800)는 출력버퍼 회로(300)(도 3)와 유사한 회로 소자들을 포함할 수 있는데, 그로서, 이 유사한 회로 소자들은 동일한 참조부호에 의해 지시될 수 있다.
출력버퍼 회로(800)는 트랜스퍼 게이트(81), 프리차지 회로(2), 및 버퍼(3)를 포함할 수 있다.
트랜스퍼 게이트(81)는 인버터(81c), n 형 절연 게이트 전계효과 트랜지스터(IGFET)(81a), 및 p 형 IGFET(81b)를 포함할 수 있다. 인버터(81c)는 입력으로서 제어신호 SELB 를 수신할 수 있고 p 형 IGFET(81b)의 제어 게이트에서 수신될 수 있는 출력을 생성할 수 있다. N 형 IGFET(81a)는 제어 게이트에서 제어신호 SELB 를 수신할 수 있다. N 형 IGFET(81a) 및 p 형 IGFET(81b)는 병렬로 접속되어 데이터 입력 터미널(4)과 데이터 신호 라인(9) 사이에 제어 가능한 임피던스 경로를 제공할 수 있다.
출력버퍼 회로(800)의 프리차지 회로(2) 및 버퍼(3)는 도 3 의 출력버퍼 회로(300)에 도시된 프리차지 회로(2) 및 버퍼(3)와 유사한 구성 및 동작을 가질 수 있다.
트랜스퍼 게이트(81)는 입력으로서 제어신호 SELB 및 데이터 입력 신호 DATAIN1 를 수신할 수 있고 데이터 신호 라인(9)으로 접속된 출력을 가질 수 있다. 제어신호 SELB 가 로직 하이인 경우, 데이터 입력 터미널(4)은 데이터 신호 라인(9)과 전기적으로 접속될 수 있다. 제어신호 SELB 가 로직 로우인 경우, 트랜스퍼 게이트(81)는 하이 임피던스 상태에 위치될 수 있고 데이터 입력 터미널(4)는 데이터 신호 라인(9)으로부터 전기적으로 분리될 수 있다. 이 방식으로, 데이터 입력 터미널(4)은 프리차지 회로(2)가 데이터 신호 라인(9)을 프리차지하는 경우 데이터 신호 라인(9)으로부터 전기적으로 분리될 수 있다.
출력버퍼 회로(800)의 동작은 도 3 에서 출력버퍼 회로(300)의 동작과 유사할 수 있다. n 형 IGFET(18)의 제어 게이트는 인버터(17)에 의해 구동될 수 있다. 인버터(17)는 도 1 의 종래 출력버퍼 회로(200)에 도시된 NOR 게이트(213)보다 더 빠른 풀업 시간을 가질 수 있다. 인버터(17)는 데이터 신호 라인(9)을 수신할 수 있다. 데이터 신호 라인(9)은 데이터 입력 신호 DATAIN 가 버퍼(3)로 제공되는 신호 라인으로서 사용될 수 있다. 그러나, 데이터 신호 라인(9)은 프리차지 회로(2)를 통해 선택신호 SELB 로부터의 정보를 포함할 수도 있다. 이 방식으로, 데이터 신호 라인(9)은 선택신호 SELB 가 버퍼 인에이블 상태(로직 하이)에 있는 경우 데이터를 제공하도록 동작할 수 있지만, 선택신호 SELB 가 버퍼 디스에이블 상태(로직 로우)에 있는 경우 프리차지 회로(2)를 통하여 디스에이블 신호를 제공할 수 있다. 데이터 신호 라인(9)은 선택신호 SELB 가 버퍼 디스에이블 상태에 있는 경우 n 형 IGFET(18)를 턴오프하도록 기능할 수 있다. 선택신호 SELB 가 버퍼 디스에이블 상태에 있는 경우, 데이터 출력 터미널(10)은 하이 임피던스 상태에 위치될 수 있다.
전술된 실시예들은 예시적인 것이고 본원발명은 그 실시예들로 국한되지 않아야 하는 것이 이해된다. 특정의 구조는 전술된 실시예들로 국한되지 않는다.
예를 들어, 단지 일 예시로서, 버퍼(3 및 67)가 상보성 드라이버 트랜지스터(18-21 및 53-56)들을 포함할 수 있지만, 드라이버 트랜지스터들은 동일한 장치 형태를 가질 수 있고 로직 대응하는 로직은 변형될 수 있다.
단지 일 예시로서, N 형 IGFET들 및 p 형 IGFET들은 금속 산화물 반도체(MOS) FET들일 수 있다.
실시예들이 트랜스퍼 게이트들(예들 들어 트랜스퍼 게이트(12 및 14))을 포함하지만, 단지 일 예시로서, 3 상태(tri-stateable) 드라이버가 사용될 수 있다.
따라서, 여기에서 설명된 다양한 특정의 실시예들이 상세히 설명되었지만, 본 발명은 본 발명의 취지 및 범위로부터 벗어나지 않고 다양하게 변화, 대체, 및 수정될 수 있을 것이다. 따라서, 본 발명은 첨부된 청구범위에 의해 한정되는 것으로만 제한되도록 의도된다.
본 발명에 따르면, 데이터가 출력되는데 필요한 시간을 단축할 수 있는 버퍼회로가 제공된다.
또한, 본 발명에 따르면, 복수의 데이터를 선택적으로 출력하는 것이 가능하고, 그 데이터가 출력되는데 필요한 시간을 단축시킬 수 있는 버퍼회로가 제공된다.

Claims (20)

  1. 제어신호 인에이블 상태 및 제어신호 디스에이블 상태를 갖는 제어신호;
    상기 제어신호 인에이블 상태를 갖는 제어신호에 응답하여 데이터 신호 라인으로 데이터 신호를 출력하는 것이 인에이블되고, 상기 제어신호 디스에이블 상태를 갖는 제어신호에 응답하여 상기 데이터 신호 라인으로 상기 데이터 신호를 출력하는 것이 디스에이블되는 선택기 회로; 및
    상기 제어신호가 상기 제어신호 디스에이블 상태에 있는 경우, 상기 데이터 신호 라인을 제 1 전위로 프리차지하는 프리차지 회로를 포함하고,
    상기 선택기 회로는 복수의 데이터 입력 신호들 및 하나 이상의 선택신호를 수신하도록 결합되고, 상기 하나 이상의 선택신호에 따라 상기 복수의 데이터 입력 신호들중 하나를 선택하여 상기 데이터 신호 라인상에 출력하는 것을 특징으로 하는 출력버퍼 회로.
  2. 제 1 항에 있어서, 상기 제 1 전위는 대략 전원 전위와 동일한 것을 특징으로 하는 출력버퍼 회로.
  3. 삭제
  4. 제 1 항에 있어서, 상기 선택기 회로는 단일 데이터 입력 신호를 수신하도록 결합되고, 상기 제어신호에 응답하여 상기 데이터 신호 라인상에 상기 단일 데이터 입력 신호의 로직 값에 따라 데이터 신호 로직 값을 갖는 데이터 신호를 제공하는 것을 특징으로 하는 출력버퍼 회로.
  5. 제 1 항에 있어서, 상기 프리차지 회로는,
    상기 제어신호 디스에이블 상태를 갖는 제어신호에 응답하여 전원 터미널과 상기 데이터 신호 라인 사이에 로우 임피던스 경로를 제공하고, 상기 제어신호 인에이블 상태를 갖는 제어신호에 응답하여 상기 데이터 신호 라인과 상기 전원 터미널 사이에 하이 임피던스 경로를 제공하는 프리차지 IGFET 를 포함하는 것을 특징으로 하는 출력버퍼 회로.
  6. 제 5 항에 있어서, 상기 프리차지 IGFET 는 p 형 IGFET 이고, 상기 전원 터미널은 상기 제 1 전위와 대략적으로 동일한 전원 전위를 수신하는 것을 특징으로 하는 출력버퍼 회로.
  7. 제 5 항에 있어서, 상기 프리차지 IGFET 는 n 형 IGFET 이고, 상기 전원 터미널은 상기 제 1 전위보다 적어도 하나의 n 형 IGFET 임계전압만큼 더 큰 전원 전위를 수신하는 것을 특징으로 하는 출력버퍼 회로.
  8. 제 1 제어신호 상태 및 제 2 제어신호 상태를 갖는 제어신호;
    상기 제 1 제어신호 상태를 갖는 제어신호에 응답하여 데이터 신호 라인으로 데이터 신호를 제공하는 것이 인에이블되고, 상기 제 2 제어신호 상태를 갖는 제어신호에 응답하여 상기 데이터 신호 라인으로 데이터 신호를 제공하는 것이 디스에이블되는 선택기 회로;
    상기 제어신호가 상기 제 2 제어신호 상태에 있는 경우, 상기 데이터 신호 라인을 제 1 전위로 프리차지하는 프리차지 회로; 및
    상기 데이터 신호 라인으로부터 데이터 신호를 수신하고, 상기 제어신호가 상기 제 1 제어신호 상태에 있는 경우 상기 데이터 신호의 로직 값에 기초하여 데이터 출력 터미널 상에 데이터 출력 신호를 제공하고, 상기 제어신호가 상기 제 2 제어 신호 상태에 있는 경우 상기 데이터 출력 터미널 상에 버퍼 디스에이블 상태를 제공하도록 결합되는 버퍼를 포함하고,
    상기 버퍼는
    접지 터미널과 상기 데이터 출력 터미널 사이에 결합된 제어가능 임피던스 경로를 구비하는 n 형 드라이버 IGFET,
    전원 터미널에 접속된 제 1 드라이버 제어 IGFET 터미널 및 상기 n 형 드라이버 IGFET 의 제어 게이트에 접속된 제 2 드라이버 제어 IGFET 터미널을 구비하며, 상기 데이터 신호 라인으로부터 데이터 신호를 수신하도록 결합된 제어 게이트를 갖는 p 형 드라이버 제어 IGFET, 및
    상기 p 형 드라이버 제어 IGFET 를 포함하고, 상기 데이터 신호 라인으로부터 데이터 신호를 수신하도록 결합된 입력 및 상기 n 형 드라이버 IGFET 의 제어 게이트에 접속된 출력을 구비하는 인버터를 포함하는 것을 특징으로 하는 출력버퍼 회로.
  9. 삭제
  10. 삭제
  11. 제 8 항에 있어서, 상기 버퍼는 두 개의 직렬접속된 p 형 IGFET 를 통하여 구동되는 데이터 운반 신호들을 갖지 않는 것을 특징으로 하는 출력버퍼 회로.
  12. 제 8 항에 있어서, 상기 버퍼 디스에이블 상태는 하이 임피던스 상태인 것을 특징으로 하는 출력버퍼 회로.
  13. 제 8 항에 있어서, 상기 버퍼 디스에이블 상태는 제 1 출력 로직 상태인 것을 특징으로 하는 출력버퍼 회로.
  14. 제 13 항에 있어서, 상기 제 1 출력 로직 상태는 로직 하이 상태인 것을 특징으로 하는 출력버퍼 회로.
  15. 제 1 제어신호 상태 및 제 2 제어신호 상태를 갖는 제어신호;
    하나 이상의 데이터 입력 터미널 및 데이터 신호 라인에 접속되고, 상기 제 1 제어신호 상태를 갖는 상기 제어신호에 응답하여 상기 데이터 신호 라인으로 데이터 신호를 제공하는 것이 인에이블되고, 상기 제 2 제어신호 상태를 갖는 상기 제어신호에 응답하여 상기 데이터 신호 라인으로 데이터 신호를 제공하는 것이 디스에이블되는 선택기 회로;
    상기 제어신호가 상기 제 2 제어신호 상태에 있는 경우 상기 데이터 신호 라인을 제 1 전위로 프리차지하는 프리차지 회로; 및
    상기 데이터 신호 라인으로부터 데이터 신호를 수신하고, 상기 제어신호가 상기 제 1 제어신호 상태에 있는 경우 상기 데이터 신호의 로직 값에 기초하여 데이터 출력 터미널상에 데이터 출력 신호를 제공하고, 상기 제어신호가 상기 제 2 제어신호 상태에 있는 경우 상기 데이터 출력 터미널상에 버퍼 디스에이블 상태를 제공하도록 결합된 버퍼를 포함하고,
    상기 버퍼는 제 1 전원 터미널과 상기 데이터 출력 터미널 사이에 결합된 제어가능 임피던스 경로를 구비하는 제 1 도전형의 드라이버 IGFET, 및
    제 2 전원 터미널에 접속된 제 1 드라이버 제어 IGFET 터미널 및 상기 드라이버 IGFET 의 제어 게이트에 접속된 제 2 드라이버 제어 IGFET 터미널을 구비하고, 상기 데이터 신호 라인으로부터 데이터 신호를 수신하도록 결합된 제어 게이트를 갖는 제 2 도전형의 드라이버 제어 IGFET 를 포함하며,
    상기 선택기 회로는, 상기 제어신호가 상기 제 1 제어신호 상태를 갖는 경우 상기 데이터 신호 라인과 하나 이상의 데이터 입력 터미널들중 하나 사이에 로우 임피던스 경로를 제공하고, 상기 제어신호가 상기 제 2 제어신호 상태를 갖는 경우 상기 데이터 신호 라인과 상기 하나 이상의 데이터 입력 터미널들 모두 사이에 하이 임피던스 경로를 제공하고,
    상기 하나 이상의 데이터 입력 터미널은 제 1 데이터 입력 터미널 및 제 2 데이터 입력 터미널을 포함하고,
    상기 선택기 회로는 상기 데이터 신호 라인과 상기 제 1 입력 터미널 사이에 제 1 제어가능 임피던스 경로를 제공하는 제 1 패스 게이트 및 상기 제 2 입력 터미널과 상기 데이터 신호 라인 사이에 제 2 제어가능 임피던스 경로를 제공하는 제 2 패스 게이트를 포함하는 것을 특징으로 하는 버퍼회로.
  16. 삭제
  17. 삭제
  18. 제 15 항에 있어서, 상기 선택기 회로는
    입력들로서 제 1 선택신호와 상기 제어신호를 수신하고 상기 제 1 제어가능 임피던스 경로를 제어하기 위한 제 1 선택기 제어신호를 제공하도록 결합되는 제 1 선택기 제어회로, 및
    입력들로서 제 2 선택신호와 상기 제어신호를 수신하고 상기 제 2 제어가능 임피던스 경로를 제어하기 위한 제 2 선택기 제어신호를 제공하도록 결합되는 제 2 선택기 제어회로를 더 포함하는 것을 특징으로 하는 출력버퍼 회로.
  19. 제 18 항에 있어서,
    상기 제 1 선택신호는 제 1 선택신호 인에이블 상태 및 제 1 선택신호 디스에이블 상태를 갖고 상기 제 2 선택신호는 제 2 선택신호 인에이블 상태 및 제 2 선택신호 디스에이블 상태를 갖고,
    상기 제어신호가 상기 제 1 제어신호 상태에 있으면 상기 제 2 선택신호가 상기 제 2 선택신호 인에이블 상태에 있는 경우 상기 제 1 선택신호는 상기 제 1 선택신호 디스에이블 상태에 있으며,
    상기 제어신호가 상기 제 1 제어신호 상태에 있으면 상기 제 1 선택신호가 상기 제 1 선택신호 인에이블 상태에 있는 경우 상기 제 2 선택신호는 상기 제 2 선택신호 디스에이블 상태에 있는 것을 특징으로 하는 출력버퍼 회로.
  20. 제 15 항에 있어서, 제 1 도전형은 n 형이고 상기 제 2 도전형은 p 형인 것을 특징으로 하는 출력버퍼 회로.
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