KR940007180Y1 - 회전율 조정 출력버퍼 회로 - Google Patents

회전율 조정 출력버퍼 회로 Download PDF

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Abstract

내용 없음.

Description

회전율 조정 출력버퍼 회로
제1도는 종래의 출력버퍼 회로도.
제2도의 (a) 내지 (d)는 제1도에 따른 출력 파형도.
제3도는 종래의 회전율 조정 출력버퍼 회로도.
제4도의 (a) 내지 (e)는 제3도에 따른 출력 파형도.
제5도는 본 고안의 회전율 조정 출력버퍼 회로도.
제6도의 (a) 내지 (d)는 제5도에 따른 출력 파형도.
* 도면의 주요부분에 대한 부호의 설명
MN1-MN11 : 엔모스 트랜지스터 MP1-MP11 : 피모스 트랜지스터
C : 콘덴서
본 고안은 회전율 조정 출력버퍼 회로에 관한 것으로, 특히 고속동작시 회전율 조절이 가능하도록 한 회전율조정 출력버퍼 회로에 관한 것이다.
종래의 출력버피 회로는 제1도에 도시된 바와같이 입력단자(A)가 피모스 트랜지스터(MP1) 및 엔모스 트랜지스터(MNl)의 게이트 공통 접속점에 접속되고, 상기 피모스 트랜지스터(MP1)와 엔모스 트랜지스터(MN1)의 드레인 공통 접속점(B)은 피모스 트랜지스터(MP2) 및 엔모스 트랜지스터(MN2)의 게이트 공통 접속점과접속되며, 상기 피모스 트랜지스터(MP2)와 엔모스 트랜지스터(MIN2)의 드레인 공통 접속점은 출력단자(Z)와접속되며, 그 출력단자(Z)에 콘덴서(C1)가 병렬접속되고, 상기 피모스 트랜지스터(MP1, MP2)와 엔모스 트랜지스터(MN1,MN2)의 소스에는 각각 전원전압(VSS)과 접지단자(VEE)가 연결되어 구성되었다.
제3도는 종래의 회전율 조정 출력버퍼 회로도로서, 이에 도시된 바와같이 입력단자(A)가 피모스 트랜지스터(MP3)와 엔모스 트랜지스터(MN3)의 게이트 공통 접속점에 접속되고, 상기 피모스 트랜지스터(MP3)와 엔모스 트랜지스터(MN3)의 드레인 공통 접속접(B)은 피모스 트랜지스터(MP4)와 엔모스 트랜지스터(MN4)의 게이트 접속점에 접속되며, 상기 피모스 트랜지스터(MP4)와 엔모스 트랜지스터(MN4)의 드레인 공통 접속점은출력단자(Z)와 연결되는 동시에 일측이 접지된 콘덴서(C1)와 접속되고, 상기 피모스 트랜지스터(MP3)와 엔모스 트랜지스터(MN3)의 드레인 공통 접속점(B)은 피모스 트랜지스터(MP6)와 엔모스 트랜지스터(MN6)의게이트 공통 접속점에 접속되고, 상기 피모스 트랜지스터(MP6)와 엔모스 트랜지스터(MN6)의 드레인 공통접속점은 피모스 트랜지스터(MP7)와 엔모스 트랜지스터(MN7)의 게이트 접속점에 접속되며, 상기 피모스 트랜지스터(MP7)와 엔모스 트랜지스터(MN7)의 드레인 공통 접속점(C)은 피모스 트랜지스터(MP5)와 엔모스트랜지스터(MN5)의 게이트 공통 접속점에 접속되며, 상기 피모스 트랜지스터(MP5)와 엔모스 트랜지스터(MN5)의 드레인 공통 접속점은 상기 출력단자(Z)에 접속되고, 상기 피모스 트랜지스터(MP3-MP7)와 엔모스 트랜지스터(MN3-MN7)의 소스에는 전원전압(Vss)과 접지던자(VEE)가 각각 접속되어 구성되었다.
이와같이 구성된 종래의 출력버퍼 회로는 제1도에 도시된 바와같이, 입력단자(A)에 제2도의 (a)와 같이고전위에서 저전위로 되는 파형이 입력되면 피모스 트랜지스터(MP1)는 온되고, 엔모스 트랜지스터(MNl)가오프되므로 출력(B)는 제2도의 (b)와 같이 소정의 지연시간을 갖고 반전된 고전위가 출력되고, 이 출력은다시 피모스 트랜지스터(MP2)와 엔모스 트랜지스터(MN2)의 게이트에 입력되어 피모스 트랜지스터(MP2)를오프시키고, 엔모스 트랜지스터(MN2)를 온시키므로 출력단자(Z)에는 제2도의 (c)와 같은 제2도의 (a)와같은 입력신호(A)에 대해 소정의 지연시간(Td)을 갖는 파형이 출력된다.
이때, 상기 피모스트랜지스터(MP2)가 온 될 동안에는 전류(l)가 콘덴서(C1)에 축적되고, 엔모스 트랜지스터(MN2)가 온 되면, 콘덴서(C1)에 축적된 전류는 방전을 하게 된다.
여기서, 출력단에 연결된 콘덴서(C1)에 축적되는 전류는 제2도의 (d)에 도시된 바와같이 전류의 파형이짧은 시간에 급격히 발생하므로 노이즈를 발생할 우려가 있다.
또한, 종래의 회전율 조절 출력버퍼 회로는 제3도에 도시된 바와 같이, 입력단자(A)에 제4도의 (a)와 같이고전위에서 저전위로 파형이 입력되면 피모스 트랜지스터(MP3)와 엔모스 트랜지스터(MN3)의 출력단(B)으로는 제4도의 (b)에 도시된 바와같이 소정의 지연시간을 갖고 입력신호에 대해 반전된 고전위가 출력된다.
이때 이 고전위 출력은 다시 피모스 트랜지스터(MP4)와 엔모스 트랜지스터(MN4)의 게이트에 인가되는 동시에 피모스 트랜지스터(MP6)와 엔모스 트랜지스터(MN6)의 게이트에 인가되어 소정의 지연시간을 갖고 반전된 저전위를 출력하며, 이 저전위 출력은 다시 피모스 트랜지스터(MP7)와 엔모스 트랜지스터(MN7)를 통해출력단(C)에서는 제4도의 (c)에 도시된 바와같이 상기 출력단(B)에 대해 소정의 지연시간을 갖고 반전된 고전위가 출력된다.
이때, 상기 피모스 트랜지스터(MP4)와 엔모스 트랜지스터(MN4)의 게이트에 인가된 제4도의 (b)와 같은신호에 의해 먼저 피모스 트랜지스터(MP4)가 턴온된 후 일정시간이 경과되면 엔모스 트랜지스터(MN4)가 턴온되며, 또한 상기 피모스 트랜지스터(MP7)와 엔모스 트랜지스터(MN7)의 게이트에 인가된 제4도의 (c)와같은 신호에 의해 먼저 피모스 트랜지스터(MP7)가 턴온된 후 일정시간 경과후 엔모스 트랜지스터(MN7)가턴온된다.
이에따라, 출력단자(Z)에는 제4도의 (d)와 같이 입력신호에 대해 지연시간(Td)을 두고 반전된 저전위신호가 출력되어진다.
이때, 상기 피모스 트랜지스터(MP4) (MP5)가 먼저 턴 온되므로 제4도의 (e)와같이 콘덴서(Cl)에 축적되는전류(I)는 상기 피모스 트랜지스터(MP4)와 피모스 트랜지스터(MP5)를 각기 통해 흐르는 전류(I1,I2)의 합으로 충전되어진다.
그런다음 소정시간 경과후 엔모스 트랜지스터(MN4)와 엔모스 트랜지스터(MN5)가 턴온되면, 상기 콘덴서(C1)에 충전되어 있던 전류(I)는 엔모스 트랜지스터(MN4,MN5)를 통해 방전되어진다.
이때 상기 피모스 트랜지스터(MP4, MP5)의 전류의 합은 제1도의 피모스 트랜지스터(MP2)와 같고, 엔모스트랜지스터(MN4,MN5)의 전류의 합은 제1도의 엔모스 트랜지스터(MN2)와 같다.
한편, 상기에 있어서 전류(I)는 초기에 1/2의 양이 피모스 트랜지스터(MP6,MP7) 및 엔모스 트랜지스터(MN6,MN7)의 딜레이 후에 전류구동됨을 알수 있다.
상기에서 설명한 종래의 회전율 조정 출력버퍼 회로는 회전율을 조절할 수 있는 기능은 있으나 엔모스 트랜지스터 및 피모스 트랜지스터로 인한 시간지연후에 전체 진류가 출력되는 문제점이 있었다.
본 고안은 이러한 종래의 문제점을 해결하기 위하여 회전율을 향상시키면서 회전율을 조정할 수 있는 회전율조정 출력버퍼 회로를 안출한 것으로, 이를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
제5도는 본 고안의 회전율 조정 출력버퍼 회로도로서, 이에 도시한 바와같이 입력단자(A)를 피모스 트랜지스터(MP8)와 엔모스 트랜지스터(MN8)의 게이트 공통 접속점에 접속하는 동시에 소스가 공통 접속된 엔모스트랜지스터(MNl0)와 피모스 트랜지스터(MP11)의 게이트 공통 접속점에 접속하고, 상기 피모스 트랜지스터(MP8)와 엔모스 트랜지스터(MN8)의 드레인 공통 접속점을 드레인이 접속된 피모스 트랜지스터(MP9)와 엔모스 트랜지스터(MN9)의 게이트 공통 접속점에 접속하며, 상기 엔모스 트랜지스터(MN10)와 피모스 트랜지스터(MP11)의 드레인 접속점과 상기 피모스 트랜지스터(MP9)와 엔모스 트랜지스터(MN9)의 드레인 접속점을 접속하여, 이 접속점을 출력단자(Z)에 접속하는 동시에 상기 엔모스 트랜지스터(MP10)와 드레인 공통 접속된피모스트랜지스터(MP10) 및 상기 피모스 트랜지스터(MNl1)와 드레인 공통 접속된 엔모스 트랜지스터(MNl1)의 게이트에 접속하고, 상기 출력단자(Z)에 일측이 접지된 콘덴서(C1)를 접속하며, 상기 피모스 트랜지스터(MP8, MP9, MP10)와 엔모스 트랜지스터(MN8, MN9, MNl1)의 소스에 각각 전원단자(Vss)와 접지단자(VEE)를 접속하여 구성한다.
이와같이 구성한 본 고안의 작용 및 효과를 상세히 설명하면 다음과 같다.
본 고안은 제5도에 도시한 바와같이 정상동작시 피모스 트랜지스터(MP10,MP11)와 엔모스 트랜지스터(MNl0,MNl1)가 전류패스(pass)를 형성하지 않아 전류(I1)는 0이 되고. 트랜전트시에는 전류패스를 형성하여 전류의 급격한 변화를 막아주게 된다.
이를 입력신호(A)가 고전위상태에서 저전위상태로 되는 제6도를 실시예로 하여 설명하면 다음과 같다.
즉, 입력단자(A)에 제6도의 (a)와 같은 고전위 파형이 입력되고, 정상상태이고 가정하면, 그 고전위 입력은 피모스 트랜지스터(MP8, MP11)를 오프시키고, 엔모스 트랜지스터(MN8, MNl0)를 온시키므로, 이에따라출력(B)은 제6도의 (b)에 도시한 바와같이 반전된 저전위가 출력된다. 이때 이 저전위 출력은 피모스 트랜지스터(MP9)를 온시키고, 엔모스 트랜지스터(MN9)를 오프시킴으로서 출력단자(Z)에는 제6도의 (c)에 도시한바와 같이 갖는 고전위가 출력된다.
이에따라 피모스 트랜지스터(MP10)는 오프되고, 엔모스 트랜지스터(MNl1)는 온된다.
따라서, 이 경우에 피모스 트랜지스터(MP10,MP11)가 오프되어 전류패스는 형성되지 않고, 상기 피모스트랜지스터(MP9)를 통해 흐르는 전류(12)는 콘덴서(C1)에 축적된다.
반면, 입력단자(A)에 제6도의 (a)와 같이 고전위에서 저전위로 되는 입력파형이 입력되면 피모스 트랜지스터(MP1l)는 온되고, 엔모스 트랜지스터(MNl0)는 오프되므로 피모스 트랜지스터(MP11) 및 엔모스 트랜지스터(MNl1)가 전류패스를 헝성하여 상기 콘덴서(C1)에 충전되었던 전류는 방전을 하게된다.
또한, 상기 입력신호(A)에 의해 피모스 트랜지스터(MP8)는 온되고, 엔모스 트랜지스터(MN8)는 오프되므로 출력(B)은 제6도의 (b)에 도시한 바와같이 소정의 지연시간을 두고 반전된 고전위가 출력되며, 이에 따라피모스 트랜지스터(MP9)는 오프되고, 엔모스 트랜지스터(MN9)는 온되므로 출력단자(Z)에는 제6도의 (c)와같이 지연시간(Td)을 두고 반전된 저전위신호가 출력된다. 따라서 엔모스 트랜지스터(MNl1)가 오프되므로전류패스는 형성되지 않는다.
이때, 상기 피모스 트랜지스터(MP10)의 턴온에 의해 콘덴서(C1)에 축적된 전류(I1)는 결국, 엔모스 트랜지스터(MN9)를 통해 방전되어진다.
이와같은 전류(I1.I2)의 충방전을 제6도의 (d)에 도시하였다.
상기에서 설명한 바와같이 본 고안은 지연시간을 향상시키면서 회전율을 조절할 수 있고, 스피드가 빠르고, 전류구동능력이 큰 출력버퍼 설계에 유용하게 사용할 수 있는 효과가 있다.

Claims (1)

  1. 입력단자(A)가 피모스 트랜지스터(MP8) 및 엔모스 트랜지스터(MN8)의 인버터를 통하고, 피모스 트랜지스터(MP9) 및 엔모스 트랜지스터(MN9)의 인버터를 다시통해 출력단자(Z)에 접속된 출력버퍼 회로에 있어서, 상기 입력단자(A)를 엔모스 트랜지스터(MNl0) 및 피모스 트랜지스터(MP11)의 게이트에 공통 접속하고, 상기 출력단자(Z)를 피모스트랜지스터(MP10) 및 엔모스 트랜지스터(MNl1)의 게이트에 공통 접속하고, 상기피모스 트랜지스터(MP10)의 드레인을 상기 엔모스 트랜지스터(MNl0) 및 피모스 트랜지스터(MP11)를 통해엔모스 트랜지스터(MNl1)의 드레인에 접속하여 구성한 것을 특징으로 하는 회전율 조정 출력버퍼 회로.
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