KR0172276B1 - 출력버퍼 회로 - Google Patents

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Abstract

본 발명은 반도체 소자의 출력 버퍼 회로에 관한 것으로서, 출력 버퍼 회로에서 풀다운 트랜지스터의 턴온시간을 지연시키기 위해 다수의 기준레벨의 문턱전압(Vt)을 갖는 기준전압 회로를 사용함으로써, 정상전류의 증가로 인한 잡음 및 발진 현상을 방지할 수 있는 출력 버퍼 회로에 관한 것이다.

Description

출력 버퍼 회로
제1도는 종래의 출력 버퍼 회로도.
제2 및 제3도는 제1도의 특성 그래프.
제4도는 본 발명에 따른 출력 버퍼 회로도.
제5도는 제4도의 기준전압 회로의 상세회로도.
제6 내지 제8도는 제4도의 특성 그래프.
* 도면의 주요부분에 대한 부호의 설명
11 : 기준전압 회로 Qp : 풀업 트랜지스터
Q0 내지 Q3 : 풀다운 트랜지스터
본 발명은 출력 버퍼 회로에 관한 것으로, 특히 출력 버퍼 회로에서 풀다운트랜지스터의 턴온(turn on)시간을 지연시키기 위해 다수의 기준레벨의 문턱전압(Vt)을 갖는 기준전압 회로를 사용한 출력 버퍼 회로에 관한 것이다.
일반적으로, 센스앰프 및 출력 버퍼 회로의 동작시 메모리 소자가 잡음(noise)의 영향을 가장많이 받게 된다. 그러면 제1도를 통해 종래의 출력 버퍼 회로의 동작을 설명하기로 한다.
제1도는 종래의 출력 버퍼 회로도로서, 제2 및 제3도를 통해 그 동작을 설명하면 다음과 같다.
출력 버퍼 회로에서 출력단의 풀업트랜지스터인 PMOS트랜지스터(Q0)의 게이트 단자에는 인버터(I0) 통해 입력신호(IN)가 공급되게 된다. 또한, 각각 분리접속된 풀다운트랜지스터인 NMOS트랜지스터(Q1 및 Q2)에 있어서, 상기 NMOS트랜지스터(Q1)의 게이트 단자에는 인버터(I1)를 통해 입력신호(IN)가 공급되어 1차적으로 턴온 시간을 조절하게 된다(제2 및 제3도의 a). 상기 NMOS트랜지스터(Q2)의 게이트 단자에는 지연회로(1)가 접속된다. 상기 지연회로(1)의 입력측에는 인버터(I2)가 접속되며, 상기 인버터(I2)를 통해 입력신호(IN)가 공급되게 된다. 상기 지연회로(1)는 상기 NMOS트랜지스터(Q2)의 턴온 시간을 조절하게 된다(제2 및 제3도의 b). 이와같이 상기 NMOS트랜지스터(Q1 및 Q2)로 흐를수 있는 순간전류를 시간에 따라 조절하여 잡음의 영향을 줄이게 된다(제2도). 그러나 상기 NMOS트랜지스터(Q1 및 Q2)를 구동시키기 위한 인버터(I1 및 I2)의 전압변동 및 상기 지연회로(1)의 전압변동에 의한 지연시간의 변화에 따라 상기 NMOS트랜지스터(Q1 및 Q2)로 흐르는 전류의 양이 변화되는(제3도의 c) 단점이 있다.
따라서, 본 발명은 출력 버퍼 회로에서 풀다운 트랜지스터의 턴온시간을 지연시키기 위해 다수의 기준레벨의 문턱전압(Vt)을 갖는 기준전압 회로를 사용하므로써, 상술한 단점을 해소할 수 있는 출력 버퍼 회로를 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명은 전원단자 및 출력단자간에 접속되며, 제1 인버터를 통해 제1 입력신호를 입력으로 하는 풀업 트랜지스터와, 상기 출력단자 및 접지단자 간에 접속되며, 제2 내지 제5 인버터를 경유한 제2 입력 신호를 각각 입력으로 하는 제1 내지 제4 풀다운 트랜지스터와, 상기 제2 내지 제4 풀다운 트랜지스터 각각의 입력단자 및 노드간에 서로 다른 문턱전압을 갖는 제1 내지 제3 기준전압 회로가 하나씩 대응하여 접속되는 기준전압 회로와, 상기 노드 및 접지단자 간에 접속되며, 상기 출력 버퍼 회로의 출력단자로 부터 공급되는 전압에 따라 구동되는 패스 트랜지스터를 포함하여 구성된 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
제4도는 본 발명에 따른 출력 버퍼 회로도로서, 풀업 트랜지스터(Qp)는 전원(Vcc) 및 출력단자(Dout)간에 접속되고, 인버터(Ip)를 통해 제1 입력신호(INp)가 입력되게 된다. 다수의 풀다운 트랜지스터(Q0 내지 Q3)는 상기 출력단자(Dout) 및 접지(Vss)간에 병렬로 접속된다. 상기 다수의 풀다운 트랜지스터(Q0 내지 Q3)의 입력단자에는 다수의 인버터(I0 내지 I3)를 경유한 제2 입력신호(INn) 및 노드(K1)로부터 접속된 기준전압 회로(11)의 제1 내지 제3 기준전압 회로(D1 내지 D3)의 출력이 각각 입력되게 된다. 그리고, 패스 트랜지스터(Q4)인 NMOS 트랜지스터는 상기 노드(K1) 및 접지단자(Vss)간에 접속되며, 상기 출력단자(Dout)로 부터 출력되는 신호가 입력되게 된다. 이러한 출력 버퍼 회로의 동작을 제6 내지 제8도를 통해 설명하기로 한다.
인버터(Ip 및 I0 내지 I3)를 통해 입력되는 제1 및 제2 입력신호(INp 및 INn)는 풀업 트랜지스터(Qp) 및 풀다운 트랜지스터(Q0 내지 Q3)의 전력소모를 줄이기 위해 일정시간 지연되어 상기 풀업 트랜지스터(Qp) 및 풀다운 트랜지스터(Q0 내지 Q3)의 입력단자로 각각 입력되게 된다. 상기 풀다운 트랜지스터(Q0)는 출력전압(Dout)의 속도를 제어하기 위해 지연시간(delay time)없이 인버터(I0)를 통해 입력되는 제2 입력신호(INn)의 전압(PD0)에 의해 구동되게 된다. 상기 풀다운 트랜지스터(Q1 내지 Q3)의 입력단자에는 인버터(I1 내지 I3)를 경유한 제2 입력신호(INn)의 전압(PD1 내지 PD3) 및 기준전압 회로(11)의 서로다른 문턱전압(Vt)을 갖는 제1 내지 제3 기준전압(D1 내지 D3)이 각각 입력되게 된다. 상기 풀다운 트랜지스터(Q1 내지 Q3)의 입력단자로 입력되는 전압이 상기 제1 내지 제3 기준전압(D1 내지 D3)보다 고전위 레벨로 상승될 때, 상기 풀다운 트랜지스터(Q1 내지 Q3)가 순차적으로 턴온되어 출력전압(Dout)의 속도를 지연시키게 된다(제6도 및 제8도). 상기 노드(K1) 및 접지(Vss)간에 접속되는 패스 트랜지스터(Q4)인 NMOS 트랜지스터는 출력단자(Dout)로 부터 출력되는 신호에 의해 턴온되는 시간이 결정되고, 상기 제2 입력신호(INn)가 하이(High)에서 로우(Low)로 천이될때 시간 △t 만큼 지연되게 된다. 상기 지연시간 △t 동안에는 상기 패스 트랜지스터(Q4)가 턴온되어 상기 제1 내지 제3 기준전압 회로(D1 내지 D3)로부터 기준전압이 발생되게 된다. 상기 지연시간 △t 후에는 상기 패스 트랜지스터(Q4)가 턴오프 되어 상기 제1 내지 제3 기준전압 회로(D1 내지 D3)로부터 기준전압이 발생되지 않게 된다. 그러므로 전원전압이 고전위로 상승되더라도 항상 일정한 전압에서 상기 풀다운 트랜지스터(Q1 내지 Q3)를 제어하게 되므로써, 순간적으로 흐르는 전류를 일정하게 유지시켜줄수 있게 된다(제7도).
제5도는 제4도의 기준전압 회로의 상세도로서, 제1 내지 제3 기준전압 회로(D1 내지 D3)의 트랜지스터 갯수를 각기 다르게 구성하여 기준전압을 각각 다르게 출력시키게 된다. 상기 각기 다른 기준전압 회로(D1 내지 D3)에서 출력되는 각기 다른 출력 전압을 이용하여 상기 풀다운 트랜지스터(Q1 내지 Q3)로 흐르는 전류를 제어하게 된다.
상술한 바와같이 본 발명에 의하면 출력 버퍼 회로에서 풀다운 트랜지스터의 턴온시간을 지연시키기 위해 다수의 기준레벨의 문턱전압(Vt)을 갖는 기준전압 회로를 사용하여 지연시키도록 하므로써, 정상전류의 증가로 인한 잡음 및 발진 현상을 완화시켜 주는데 탁월한 효과가 있다.

Claims (2)

  1. 전원단자 및 출력단자간에 접속되며, 제1 인버터를 통해 제1 입력신호를 입력으로 하는 풀업 트랜지스터와, 상기 출력단자 및 접지단자 간에 접속되며, 제2 내지 제5 인버터를 경유한 제2 입력신호를 각각 입력으로 하는 제1 내지 제4 풀다운 트랜지스터와, 상기 제2 내지 제4 풀다운 트랜지스터 각각의 입력단자 및 노드간에 서로 다른 문턱전압을 갖는 제1 내지 제3 기준전압 회로가 하나씩 대응하여 접속되는 기준전압 회로와, 상기 노드 및 접지단자 간에 접속되며, 상기 출력 버퍼 회로의 출력단자로 부터 공급되는 전압에 따라 구동되는 패스 트랜지스터를 포함하여 구성된 것을 특징으로 하는 출력 버퍼 회로.
  2. 제1항에 있어서, 상기 패스 트랜지스터는 NMOS 트랜지스터로 구성된 것을 특징으로 하는 출력 버퍼 회로.
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