KR100261995B1 - 저잡음 출력 버퍼 - Google Patents

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Abstract

본 발명은 반도체 집적 회로의 출력 버퍼에 관한 것이다. 인에이블 신호가 입력되는 제1입력단과 데이터 신호가 입력되는 제2입력단, 출력단으로 구성되는 입출력단을 갖는다. 또한 제1지연 수단이 구비하고, 인에이블 신호와 데이터 신호에 따라 출력되는 풀 업 신호를 출력하며, 풀 업 신호가 하이 레벨에서 로우 레벨로 천이할 때에는 지연 수단을 경유하지 않고 직접 출력되며, 풀 업 신호가 로우 레벨에서 하이 레벨로 천이할 때에는 제1지연 수단을 경유하여 소정의 시간 동안 지연 출력되는 풀 업 경로를 갖는다. 이와 함께 제2지연 수단이 구비되고, 인에이블 신호와 데이터 신호에 따라 출력되며 풀 업 신호의 교번 신호인 풀 다운 신호를 출력하며, 풀 다운 신호가 하이 레벨에서 로우 레벨로 천이할 때에는 제2지연수단을 경유하지 않고 직접 출력되며, 풀 다운 신호가 로우 레벨에서 하이 레벨로 천이할 때에는 제2지연 수단을 경유하여 소정의 시간 동안 지연 출력되는 풀 다운 경로를 갖는다. 또한 풀 업 신호와 풀 다운 신호에 따라 각각 온·오프 제어되는 엔채널 스위칭 소자인 풀 업 소자 및 풀 다운 소자가 출력단을 형성한다. 만약 풀 업 소자와 풀 다운 소자가 각각 피모스와 엔모스로 이루어진 시모스 출력단을 갖는출력 버퍼에서는 풀 업 신호의 하강 구간에서 시간 지연을 갖도록 하고, 풀다운 신호는 상승 구간에서 시간 지연을 갖도록 한다.
이에 본 발명은 풀 업 신호와 풀 다운 신호르 선택적으로 지연시켜서, 출력단의 풀 업 소자와 풀 다운소자가 동시에 턴 온되는 시간을 감소시키거나, 또는 동시에 턴 온되는 시간이 전혀 발생하지 않도록 하여 크로우바 전류로 인한 잡음 성분의 발생과 불필요한 전력 소비를 방지하는 효과를 제공한다.

Description

저잡음 출력 버퍼
본 발명은 반도체 집적 회로의 출력 버퍼에 관한 것으로, 특히 풀 업 소자와 풀다운 소자가 동시에 턴 온되어 발생하는 잡음을 감소시킬수 있는 저잡음 출력 버퍼에 관한 것이다.
반도체 집적 회로의 출력 버퍼는 집적 회로의 다이에서 패드로 출력 신호를 공급하는 회로로서, 그 기본적인 구성은 많이 알려져 있다. 대부분의 디지털 회로가 그렇듯이 출력 버퍼 역시 매우 안정된 잡음 특성이 요구되며, 특히 다수 개의 출력 버퍼를 이용하여 동시에 많은 수의 출력 신호를 발생시키고자 하는 경우에는 더욱 그러하다.
도 1은 엔모스 출력단이 구비된 종래의 출력 버퍼를 나타낸 회로도이다.
도 1에 나타낸 출력 버퍼는 풀 업 트랜지스터(Q1)와 풀 다운 트랜지스터(Q2)가 모두 엔모스 트랜지스터이다. 두 개의 엔모스 트랜지스터(Q1)(Q2)의 구동 신호(즉, 풀 업 신호와 풀 다운 신호)를 전달하는 풀 업 또는 풀 다운 경로에는 출력단의 로직 천이 동안에 크로우바 전류(crowbar current)가 발생한다.
크로우바 전류는 출력단의 로직 천이 동안에 풀 업 트랜지스터와 풀 다운 트랜지스터가 모두 턴 온되어 전원 전압(VDD) 단자와 접지 사이에 전류 경로가 형성됨으로써 발생하는 전류이다.
이 크로우바 전류는 풀 다운 신호와 풀 업 신호가 출력단의 풀 업 트랜지스터와 풀 다운 트랜지스터가 갖는 임계 전압에 도달하는 시점의 차이에 의하여 발생한다고 할 수 있다.
이와 같은 풀 업 경로와 풀 다운 경로를 갖는 출력 버퍼를 도 1에 나타내었으며, 도 1을 더 참조하여 크로우바 전류의 발생 원인을 살펴보면 다음과 같다.
먼저 풀 업 경로는, 출력 인에이블 신호(OE)와 데이터 신호(D)가 입력되는 낸드게이트(NAND1)와, 낸드 게이트(NAND1)의 출력 신호를 반전시켜서 풀 업 신호(PU)를 발생시키는 인버터(INV1)로 구성된다.
풀 다운 경로는, 출력 인에이블 신호(OE)가 입력되고 또 데이터 신호(D)가 인버터(INV2)에 의해 반전된 데이터 신호(/D)가 입력되는 낸드 게이트(NAND2)와, 낸드게이트(NAND1)의 출력 신호를 반전시켜서 풀 다운 신호(PD)를 발생시키는 인버터(INV3)로 구성된다.
이와 같은 경로를 통하여 전달된 풀 업 신호와 풀 다운 신호에 의해 풀 업 트랜지스터(Q1)와 풀 다운 트랜지스터(Q2)가 턴 온 되어 각각 하이 레벨 또는 로우 레벨의 출력 신호(DOUT)를 발생시켜서 패드(P1)로 출력한다.
도 2는 도 1에 나타낸 출력 버퍼의 타이밍 다이어그램을 나타낸 것이다. 도 2에서(1)은 데이터(D)의 천이를 나타낸 것이고, (2)는 풀 업 신호(PU)와 풀 다운 신호(PD) 의 천이를 나타낸 것이며, (3)은 크로우바 전류를 나타낸 것이다.
데이터 신호(D)가 하이 레벨에서 로우 레벨로 천이하면 풀 업 신호(PU) 역시 하이 레벨에서 로우 레벨로 천이하고, 풀 다운 신호(PD)는 로우 레벨에서 하이 레벨로 천이하는 것을 알 수 있다.
또한, 풀 업 트랜지스터(Q1)와 풀 다운 트랜지스터(Q2)가 모두 엔모스 트랜지스터로 이루어져 있으므로, 일반적인 엔모스 트랜지스터의 임계 전압(VTN)에서 풀 업 트랜지스터(Q1)와 풀 다운 트랜지스터(Q2)가 턴 온된다.
데이터 신호(D)가 로우 레벨로 천이할 때, 풀 업 신호(PU)가 임계 전압(VTN) 이하인 구간과 풀 다운 신호(PD)가 임계 전압(VTN) 이상인 구간이 겹쳐지는(overlap) 구간에서는 풀 업 트랜지스터(Q1)와 풀 다운 트랜지스터(Q2)가 모두 턴 온 된다.
반대로 데이터 신호(D)가 하이 레벨로 천이할 때, 풀 업 신호(PU)가 임계 전압(VTN) 이상인 구간과 풀 다운 신호( PD)가 임계 전압(VTN) 이하인 구간이 겹쳐지는 구간에서도 풀 업 트랜지스터(Q1)와 풀 다운 트랜지스터(Q2)가 모두 턴 온 된다.
도 2에 나타낸 크로우바 전류(ICB)의 크기를 살펴보면, 데이터 신호(D)가 하강하는 동안에는 크로우바 전류(ICB)의 크기가 비교적 작지만, 데이터 신호(D)가 상승하는 동안에는 크로우바 전류(ICB)의 크기가 상대적으로 매우 큰 것을 알 수 있다.
도 3은 종래의 출력 버퍼의 또 다른 예로서, 시모스 출력단을 구비한 출력 버퍼를 나타낸 회로도이다.
도 3에 나타낸 출력 버퍼는 출력단의 풀 업 트랜지스터(Q3)가 피모스 트랜지스터이며, 풀 다운 트랜지스터(Q4)가 엔모스 트랜지스터이다.
풀 업 트랜지스터(Q3)의 구동 신호(풀 업 신호)를 전달하는 풀 업 경로는 출력 인에이블신호(OE)와 데이터 신호(D)가 입력되는 낸드 게이트(NAND3)와 노어 게이트(NOR1)로 구성된다. 풀 다운 트랜지스터(Q4)의 구동 신호(풀 가운 신호)를 전달하는 풀 다운 경로 역시 출력 인에이블 신호(OE)와 데이터 신호(D)가 입력되는 낸드 게이트(NAND3)와 노어 게이트(NOR1)로 구성되는데, 노어 게이트(NOR1)에 입력되는 출력 인에이블 신호(OE)를 반전시키기 위한 인버터(INV4)를 포함하는 것이 풀업 경로와 다르다.
이와 같은 경로를 통하여 전달된 풀 업 신호와 풀 다운 신호에 의해 풀 업 트랜지스터(Q3)와 풀 다운 트랜지스터(Q4)가 선택적으로 턴 온되어 각각 하이 레벨 또는 로우레벨의 출력 신호(DOUT)를 발생시켜서 패드(P2)로 출력한다.
도 4는 도 3에 나타낸 출력 버퍼의 타이밍 다이어그램을 나타낸 것이다. 도 4에서 (1)은 데이터(D)의 천이를 나타낸 것이고, (2)와 (3)은 각각 풀 업 신호(PU)와 풀 다운 신호(PD)의 천이를 나타낸 것이며, (4)는 크로우바 전류를 나타낸 것이다.
출력 인에이블 신호(OE)가 하이 레벨이고, 데이터 신호(D)가 하이 레벨에서 로우 레벨로 천이하면 풀 업 신호(PU)와 풀 다운 신호(PD)가 모두 로우 레벨에서 하이 레벨로 천이한다. 반대로 데이터 신호(D)가 로우 레벨에서 하이 레벨로 천이하면 풀 업 신호(PU)와 풀 다운 신호(PD)는 모두 로우 레벨로 천이한다.
이와같은 풀 업 신호(PU)는 피모스 트랜지스터(즉, 풀 업 트랜지스터 Q3)를 구동해야 하고, 풀 다운 신호(PD)는 엔모스 트랜지스터(즉, 풀 다운 트랜지스터 Q4)를 구동해야 한다.
따라서 각각의 트랜지스터(Q3)(Q4)를 턴 온시키기 위한 풀 업 신호(PU)와 풀 다운 신호(어느 PD)의 각각의 로직 레벨이 각각 피모스 트랜지스터의 임계 전압(VDD-|VTP|)고 엔모스 트랜지스터 의임계 전압(VTN)으로서, 서로 다르다.
데이터 신호(D)가 로우 레벨로 천이할 때, 풀 다운 신호(PD)가 임계 전압(VTN)이상인 구간과 풀 업 신호(PU)가 임계 전압(VDD-|VTP|) 이상인 구간이 겹쳐지는 구간에서는 풀 업 트랜지스터( Q3)와 풀 다운 트랜지스터(Q4)가 모두 턴 온 된다.
반대로 데이터 신호(D)가 하이 레벨로 천이할 때, 풀 업 신호(PU)가 임계 전압(VDD-|VTP|) 이하인 구간과 풀 다운 신호(PD)가 임계 전압(VTN) 이상인 구간이 겹쳐지는 구간에서도 풀 업 트랜지스터(Q3)와 풀 다운 트랜지스터(Q4)가 모두 턴 온 된다.
도 4에 나타낸 크로우바 전류(ICB)의 크기를 살펴보면, 데이터 신호(D)가 하강하는 동안에는 크로우바 전류(ICB)의 크기가 비교적 작지만, 데이터 신호(D)가 상승하는 동안에는 크로우바 전류(ICB)의 크기가 상대적으로 매우 큰 것을 알 수 있다.
이와 같이 크로우바 전류(ICB)가 매우 커지면 출력단의 논리 레벨이 불분명해진다. 또 크로우바 전류(ICB)가 커지는 것은 회로 동작과 직접 관련이 없는 스태틱 전력의 소비가 증가하는 것이므로 결과적으로 공급되는 전원에 잡음으로 작용하여, 다수의 출력 버퍼를 통해 많은 수의 출력 신호를 동시에 발생시키는 등의 출력 버퍼의 일반적인 응용에서 정상적인 동작을 기대할 수 없다.
따라서 본 발명은 풀 업 신호와 풀 다운 신호를 선택적으로 지연시켜서, 출력단의 풀 업 소자와 풀 다운 소자가 동시에 턴 온되는 시간을 감소시키거나, 또는 동시에 턴 온 되는 시간이 전혀 발생하지 않도록 하여 크로우바 전류로 인한 잡음 성분의 발생과 불필요한 전력 소비를 방지할 수 있는 저잡음 출력 버퍼를 제공하는데 그 목적이 있다.
제1도는 종래의 엔모스 출력단을 구비한 출력 버퍼를 나타낸 회로도.
제2도는 제1도에 나타낸 종래의 출력 버퍼의 타이밍 다이어그램.
제3도는 종래의 피모스 출력단을 구비한 출력 버퍼를 나타낸 회로도.
제4도는 제3도에 나타낸 종래의 출력 버퍼의 타이밍 다이어그램.
제5도는 본 발명의 엔모스 출력단을 구비한 출력 버퍼를 나타낸 회로도.
제6도는 제5도에 나타낸 본 발명의 출력 버퍼의 타이밍 다이어그램.
제7도는 본 발명의 시모스 출력단을 구비한 출력 버퍼를 나타낸 회로도.
제8도는 제7도에 나타낸 본 발명의 출력 버퍼의 타이밍 다이어그램.
제9도는 본 발명의 지연 요소의 여러 가지 실시예를 나타낸 회로도.
* 도면의 주요부분에 대한 부호의 설명
Q1∼Q20 : 모스 트랜지스터 NAND1∼NAND6 : 낸드 게이트
NOR1∼NOR2 : 노어 게이트 INV1∼INV8 : 인버터
OE : 출력 인에이블 신호 D : 데이터 신호
DY1∼DY4 : 지연 수단
이와 같은 목적의 본 발명은 인에이블 신호가 입력되는 제1입력단과 데이터 신호가 입력되는 제2입력단, 출력단으로 구성되는 입출력단을 갖는다.
또한 제1지연 수단이 구비되고, 인에이블 신호의 논리값과 데이터 신호의 논리값에 따라 그 논리값이 결정되는 풀 업 신호를 출력하며, 풀 업 신호가 하이 레벨에서 로우 레벨로 천이할 때에는 지연 수단을 경유하지 않고 직접 출력되며, 풀업 신호가 로우 레벨에서 하이 레벨로 천이할 때에는 제1지연 수단을 경유하여 소정의 시간 동안 지연 출력되는 풀 업 경로를 갖는다.
이와 함께 제2지연 수단이 구비되고, 인에이블 신호의 논리값과 데이터 신호의 논리값에 따라 그 논리값이 결정되며 풀 업 신호의 교번 신호인 풀 다운 신호를 출력하며, 풀 다운 신호가 하이 레벨에서 로우 레벨로 천이할 때에는 하이 레벨로 천이할 때에는 제2지연 수단을 경유하여 소정의 시간 동안 지연 출력되는 풀 다운 경로를 갖는다.
또한 풀 업 신호의 논리값과 풀 다운 신호의 논리값에 따라 각각 온·오프 제어되는 엔채널 스위칭 소자인 풀 업 소자 및 풀 다운 소자가 출력단을 형성한다.
만약 풀 업 소자와 풀 다운 소자가 각각 피모스와 엔모스로 이루어진 시모스 출력단을 갖는 출력 버퍼에서는풀 업 신호의 하강 구간에서 시간 지연을 갖도록 하고, 풀 다운 신호는 상승 구간에서 시간 지연을 갖도록 한다.
이와 같이 이루어진 본 발명의 다양한 실시예를 도 5 내지 도 9를 참조하여 설명하면 다음과 같다.
도 5는 본 발명을 적용한 엔모스 출력 버퍼를 나타낸 회로도이다.
도 5에 나타낸 바와 같이, 출력단은 풀 업 트랜지스터(Q9)와 풀 다운 트랜지스터(Q10)로 구성된다.
풀 업 신호(PU)를 전달하는 풀 업 경로는 낸드 게이트(NAND4)와 인버터(INV5)로 이루어지며, 풀 다운신호(PD)를 전달하는 풀 다운 경로 역시 또 다른 낸드 게이트(NAND5)와 인버터(INV7)로 구성된다.
각각이 낸드 게이트(NAND4)(NAND5)에는 출력 인에이블 신호(OE)와 데이터 신호(D)가 입력되는데, 다만 낸드 게이트(NAND5)에는 데이터 신호(D)가 인버터(INV6)에 의해 반전된 데이터 신호(/D)가 입력된다.
두 개의 인버터(INV5)(INV7)는 일반적인 시모스 인버터의 출력단에 지연 요소를 부가한 것이다.
인버터(INV5)는 풀 업 소자인 피모스 트랜지스터(Q5)와 풀 다운 소자인 엔모스 트랜지스터(Q6)의 각각의 드레인 사이에 지연 요소(DY1)가 연결되며, 엔모스 트랜지스터(Q6)의 드레인 전압이 풀 업 신호(PU)로서 출력된다.
또 다른 인버터(INV7) 역시 풀 업 소자인 피모스 트랜지스터(Q7)와 풀 다운 소자인 엔모스 트랜지스터(Q8)의 각각의 드레인 사이에 지연 요소(DY2)가 연결되며, 역시 엔모스 트랜지스터(Q6)의 드레인 전압이 풀 다운 신호(PD)로서 출력된다.
이와 같은 풀 업 신호와 풀 다운 신호에 의해 각각 풀 업 트랜지스터(Q9)와 풀다운 트랜지스터(Q10)가 선택적으로 턴 온 되어 로우 레벨 또는 하이 레벨의 출력신호(DOUT)를 발생시켜서 패드(P3)로 출력한다.
즉, 두 개의 지연 요소(DY1)(DY2)의 작용은 각각의 인버터(INV5)(INV7)에서 피모스 트랜지스터(Q5)(Q6)가 턴 온됨으로써 출력되는 풀 업 신호(PU) 또는풀 다운 신호(PD)가 하이 레벨로 천이하는 경우에만 이를 소정 시간 동안 지연시켜서 출력하는 것이다.
일례로, 출력 인에이블 신호(OE)가 하이 레벨인 상태에서 데이터 신호(D)가 로우 레벨로 천이하는 경우에는, 낸드 게이트(NAND4)의 출력 신호가 하이 레벨로 되어 인버터(INV5)의 엔모스 트랜지스터(Q6)를 턴 온 시킨다. 따라서 접지 전압(VSS)의 로우 레벨 신호가 풀 업 신호(PU)로서 시간 지연 없이 직접 출력되어 풀 업 트랜지스터(Q9)를 턴 오프시킨다. 이때 또 다른 낸드 게이트(NAND5)의 출력 신호는 로우 레벨로 되어 인버터(INV7)의 피모스 트랜지스터(Q7)를 턴 온시킨다. 따라서 전원 전압(VDD)의 하이 레벨 신호가 풀 다운 신호(PD)로서 출력되어 풀 다운 트랜지스터(Q10)를 턴 온시키는데, 이때 출력되는 풀 다운 신호(PD)는 지연 요소(DY2)에 의해 소정의 시간 동안 지연 출력된다.
이와는 반대로 인에이블 신호(OE)가 하이 레벨인 상태에서 데이터 신호(D)가 하이 레벨로 천이하는 경우에는, 낸드 게이트(NAND4)의 출력 신호가 로우 레벨로 되어 인버터(INV5)의 피모스 트랜지스터(Q5)를 턴 온시킨다. 따라서 전원 전압(VDD)의 하이 레벨 신호가 풀 업 신호(PU)로서 출력되어 풀 업 트랜지스터(Q9)를 턴 온 시키는데, 이때 출력되는 풀 업 신호(PU)는 지연 요소(DY1)에 의해 소정의 시간 동안 지연 출력된다. 이때 또 다른 낸드 게이트(NAND5)의 출력 신호는 하이 레벨로 되어 인버터(INV7)의 엔모스 트랜지스터(Q8)를 턴 온시킨다. 따라서 접지 전압(VSS)의 로우 레벨 신호가 풀 다운 신호(PD)로서 시간 지연없이 직접 출력되어 풀 다운 트랜지스터(Q10)를 턴 온시킨다.
위의 설명에서 알 수 있듯이, 엔모스 출력단을 갖춘 출력 버퍼에서 풀 업 트랜지스터(Q9) 또는 풀 다운 트랜지스터(Q10)의 턴 온 동작과 턴 오프 동작의 간격을 좁혀서 두 개의 트랜지스터(Q9)(Q10)가 동시에 턴 온되는 시간을 줄이는 것이다.
도 6은 상술한 도 5의 출력 버퍼의 타이밍 다이어그램이다. 도 6에서 (1)은 데이터(D)의 천이를 나타낸 것이고, (2)는 풀 업 신호(PU)와 풀 다운 신호(PD)의 천이를 나타낸 것이며, (3)은 크로우바 전류를 나타낸 것이다.
도 6에서 풀 다운 신호(PD)가 임계 전압(VTN) 이상인 구간과 풀 업 신호(PU)가 임계 전압(VTN) 이상인 구간이 겹쳐지는 구간을 살펴보면, 점선으로 표시된 종래 기술에서의 구간(t1)보다 본발명에 의한 구간(t2)의 훨씬 좁은 것을 알 수 있으며, 이때 발생하는 크로우바 전류(ICB)의 크기 역시 매우 감소한 것을 알 수 있다.
도 7은 시모스 출력 버퍼에 본 발명의 기술을 적용한 회로도이다.
도 7에 나타낸 바와 같이, 출력단은 풀 업 트랜지스터(Q19)와 풀 다운 트랜지스터(Q20)로 구성된다.
풀 업 신호(PU)를 발생시키는 풀 업 경로는 하나의 낸드 게이트(NAND6)로 구성되며, 풀 다운 신호(PD)를 발생시키는 풀 다운 경로는 노어 게이트(NOR2)로 구성된다.
낸드 게이트(NAND6)에는 출력 인에이블 신호(OE)와 데이터 신호(D)가 입력되며, 노어 게이트(NOR2)에는 출력 인에이블 신호(OE)와 인버터(INV6)에 의해 반전된 데이터 신호(/D)가 입력된다.
낸드 게이트(NAND6)는 일반적인 시모스 낸드 게이트에 지연 요소를 부가한 것이다.
병렬 연결된 두 개의 피모스 트랜지스터(Q11)(Q12)는 각각 데이터 신호(D)와 출력 인에이블 신호(OE)에 의해 제어되므로, 데이터 신호(D) 또는 출력 인에이블 신호(OE) 가운데 적어도 하나의 신호가 로우 레벨일 때 전원 전압(VDD)에 의한 하이레벨의 풀 업 신호(PU)를 발생시킨다.
직렬 연결된 두 개의 엔모스 트랜지스터(Q13)(Q14) 역시 각각 데이터 신호(D)와 출력 인에이블 신호(OE)에 의해 제어되므로, 데이터 신호(D)와 출력 인에이블 신호(OE)가 모두 하이 레벨일 때 턴 온되어 접지 전압(VSS)에 의한 로우 레벨의 풀 업 신호(PU)를 발생시킨다.
노어 게이트(NOR2)는 일반적인 시모스 노어 게이트에 지연 요소를 부가한 것이다.
직렬 연결된 두 개의 피모스 트랜지스터(Q15)(Q16)는 각각 데이터 신호(D)와 반전된 출력 인에이블 신호(/OE)에 의해 제어되므로, 데이터 신호(D)와 출력 인에이블 신호(OE)가 모두 로우 레벨일 때 턴 온되어 전원 전압(VDD)에 의한 하이 레벨의 풀 다운 신호(PD)를 발생시킨다.
병렬 연결된 두 개의 엔모스 트랜지스터(Q17)(Q18)는 각각 데이터 신호(D)와 반전된 출력 인에이블 신호(/OE)에 의해 제어되므로, 데이터 신호(D) 또는 반전된 출력 인에이블 신호(/OE) 가운데 적어도 하나의 신호가 하이 레벨일 때 접지 전압(VSS)에 의한 로우 레벨의 풀 다운 신호(PD)를 발생시킨다.
이와 같은 풀 업 신호와 풀 다운 신호에 의해 각각 풀 업 트랜지스터(Q19)와 풀다운 트랜지스터(Q20)가 선택적으로 턴 온되어 로우 레벨 또는 하이 레벨의 출력신호(DOUT)를 발생시켜서 패드(P4)로 출력한다.
상술한 낸드 게이트(NAND6)에서 지연 요소(DY3)의 작용은 직렬 연결된 두 개의 엔모스 트랜지스터(Q13)(Q4)가 턴 온됨으로써 출력되는 로우 레벨의 풀 업 신호(PU)를 소정의 시간 동안 지연시켜서 출력하는 것이며, 노어 게이트(NOR2)에서도 병렬 연결된 두 개의 엔모스 트랜지스터(Q17)(Q18)가 턴 온됨으로써 출력되는 로우레벨의 풀 다운 신호(PD)를 소정의 시간 동안 지연시켜서 출력하는 것이다.
그러나 낸드 게이트(NAND6)에서 두 개의 피모스 트랜지스터(Q11)(Q12) 가운데 하나가 턴 온되어 출력되는 하이 레벨의 풀 업 신호(PU)와, 노어 게이트(NOR2)에서 두 개의 피모스 트랜지스터(Q15)(Q16)가 모두 턴 온되어 출력되는 하이 레벨의 풀다운 신호(PD)는 지연 요소(DY3)(DY4)의 영향을 받지 않아 시간 지연 없이 직접 출력된다.
즉, 낸드 게이트(NAND6)에서는 로우 레벨의 풀 업 신호(PU)가 출력되는 경우에만 지연 요소(DY3)의 영향을 받으며, 노어 게이트(NOR2)에서는 하이 레벨의 풀 다운 신호(PD)가 출력되는 경우에만 지연 요소(DY4)의 영향을 받는다.
일례로, 출력 인에이블 신호(OE)가 하이 레벨인 상태에서 데이터 신호(D)가 로우 레벨로 천이하면, 낸드 게이트(NAND6)에서는 피모스 트랜지스터(Q11)만이 턴 온되어 전원 전압(VDD) 의 하이 레벨의 풀 업 신호(PU)가 시간 지연 없이 직접 출력되어 풀 업 트랜지스터(Q19)를 턴 오프시킨다.
이때 노어 게이트(NOR2)에서는 두 개의 피모스 트랜지스터(Q15)(Q16)만이 턴 온 되어 역시 전원 전압(VDD)에 의한 하이 레벨의 풀 다운 신호(PD)가 출력되어 풀 다운 트랜지스터(Q20)를 턴 온시키는데, 이때 출력되는 풀 다운 신호(PD)는 지연 요소(DY4)에 의해 소정의 시간 동안 지연 출력된다.
반대로, 출력 인에이블 신호(OE)가 하이 레벨인 상태에서 데이터 신호(D)가 하이 레벨로 천이하면, 낸드 게이트(NAND6)에서는 두 개의 엔모스 트랜지스터(Q13)(Q14)만이 톤 온되어 접지 전압(VSS)의 로우 레벨의 풀 업 신호(PU)가 출력되어 풀 업 트랜지스터(Q19)를 턴 온시키는데, 이때 출력되는 풀 업 신호(PU)는 지연요소(DY3)에 의해 소정의 시간 동안 지연 출력된다.
이때 노어 게이트(NOR2)에서는 엔모스 트랜지스터(Q17)만이 턴 온되어 역시 접지 전압(VSS)에 의한 로우 레벨의 풀 다운 신호(PD)가 시간 지연 없이 직접 출력되어 풀 다운 트랜지스터(Q20)를 턴 오프시킨다.
위의 설명에서 알 수 있듯이, 시모스 출력단을 갖춘 출력 버퍼에서도 풀 업 트랜지스터(Q19) 또는 풀 다운 트랜지스터(Q20)의 턴 온 동작과 턴 오프 동작의 간격을 좁히거나, 턴 오프 동작이 턴 온 동작보다 먼저 일어나도록 하여 두 개의 트랜지스터(Q19)(Q20)가 동시에 턴 온되는 시간을 줄이는 것이다.
도 8은 도 7에 나타낸 출력 버퍼의 타이밍 다이어그램이다. 도 8에서 (1)은 데이터(D)의 천이를 나타낸 것이고, (2)와 (3)은 각각 풀 업 신호(PU)와 풀 다운 신호(PD)의 천이를 나타낸 것이며, (4)는 크로우바 전류를 나타낸 것이다.
도 8에서 풀 업 신호(PU)가 임계 전압(VDD-|VTP|) 이상인 구간과 풀 업 신호(PU)가 임계 전압(VTN) 이상인 구간이 겹쳐지는 구간을 살펴보면, 점선으로 표시된 종래 기술에서의 구간(1)보다 본 발명에 의한 구간(t2)이 훨씬 좁은 것을 알 수 있다.
더구나 데이터 신호(D)의 하강 구간에서는 풀 업 신호(PU)가 임계 전압(VDD-|VTP|)이하인 구간과 풀 다운 신호(PD)가 임계 전압(VTN) 이상인 구간이 존재하지 않기 때문에 크로우바 전류(ICB)는 전혀 발생하지 않으며, 데이터 신호(D)의 하강 구간에서는 풀 업 신호(PU)가 임계 전압(VDD-|VTP|) 이하인 구간과 풀다운 신호(PD)가 임계 전압(VTN) 이상인 구간이 겹쳐지는 구간이 매우 좁기 때문에 크로우바 전류(ICB)의 크기 역시 매우 미약한 것을 알 수 있다.
도 7 내지 도 8을 통하여 설명한 본 발명의 출력 버퍼에서, 출력단의 풀 업 트랜지스터와 풀 다운 트랜지스터가 동시에 턴 온 되는 구간의 크기는 각각의 지연 요소의 크기에 의해 결정된다. 즉 각각의 지연 요소에서 얼만큼의 시간 지연이 발생하는지에 따라 동시 턴 온 구간이 간격이 결정되며, 또 지연 요소의 크기를 적절히 설정하여 도 8의 데이터 상승 구간에서와 같이 동시 턴 온 구간이 전혀 존재하지 않도록 할 수도 있는 것이다.
이와 같이 매우 좁은 동시 턴 온 구간이 존재하는 경우와, 동시 턴 온 구간이 전혀 존재하지 않는 두 가지 경우는 각각 서로 다른 장점을 가지고 있다.
먼저 동시 턴 온 구간이 전혀 존재하지 않는 경우에는 전원 전압 단자에 잡음으로 작용하는 크로우바 전류가 전혀 발생하지 않아 매우 양호한 잡음 특성을 갖게 된다. 그러나 이와 같은 경우에는 풀 업 신호 또는 풀 다운 신호의 상승 또는 하강 곡선의 기울기가 매우 작기 때문에 결과적으로 응답 속도가 다소 느려지는 것을 감수해야 한다.
이를 보완하기 위하여 출력단의 풀 업 트랜지스터와 풀 다운 트랜지스터의 동시 턴 온 구간을 의도적으로 발생시켜서, 다소의 크로우바 전류가 발생하더라도 빠른 응답 속도를 구현할 수도 있는 것이다.
즉, 매우 양호한 잡음 특성이 요구되는 경우에는 동시 턴 온 구간이 전혀 존재하지 않도록 지연 요소의 크기를 설정하고, 빠른 응답 속도가 요구되는 경우에는 다소의 동시 턴 온 구간이 발생하더라도 풀 업 신호 또는풀 다운 신호의 상승 또는 하강 곡선의 기울기를 크게 하여 빠른 응답 속도를 얻을 수 있도록 지연 요소의 크기를 설정한다.
도 9는 본 발명을 구현하기 위한 지연 요소의 여러 가지 실시예를 나타낸 것으로, (A)는 선형적 특성을 갖는 일반적인 저항 소자이며, (B)와 (C)는 각각 피모스 트랜지스터와 엔모스 트랜지스터와 구현한 능동 소자이다. 또 (D)와 (E)는 소정의 기준 전압(VREF)을 이용하여 게이트를 제어하는 경우를 나타낸 것이다.
도 9a에 나타낸 일반적인 저항 소자는 고정된 저항값을 갖기 때문에 지연 요소의 크기를 조절할 필요가 없는 경우에 적용할 수 있다.
도 9b, 9c에 나타낸 바와 같이 능동 소자를 지연 요소로 사용하는 경우에는 집적 회로 제조 공정에서 저항 성분만을 구현하기 위한 별도의 공정 없이 다른 모스소자들과 함께 동시에 제조할 수 있어 공정이 단순해지는 장점이 있다.
도 9d, 9e에 나타낸 바와 같이 소정의 기준 전압(VREF)을 인가하여 제어하는 경우에는 본 발명의 출력 버퍼를 구비한 회로의 동작 특성에 따라 동작 지연 요소의 크기를 선택적으로 가변시킬 수 있는 장점이 있다.
따라서 본 발명은 풀 업 신호와 풀 다운 신호를 선택적으로 지연시켜서, 출력단의 풀 업 소자와 풀 다운 소자가 동시에 턴 온되는 시간을 감소시키거나, 또는 동시에 턴 온되는 시간이 전혀 발생하지 않도록 하여 크로우바 전류로 인한 잡음 성분의 발생과 불필요한 전력 소지를 방지하는 효과가 있다.

Claims (8)

  1. 반도체 집적 회로의 출력 버퍼에 있어서, 인에이블 신호가 입력되는 제1입력단과; 데이터 신호가 입력되는 제2입력단과; 출력단과; 제1지연 수단 이구비되고, 상기 인에이블 신호와 상기 데이터 신호에 따라 출력되는 풀 업 신호를 출력하며, 상기 풀 업 신호가 하이 레벨에서 로우 레벨로 천이할 때에는 상기 지연 수단을 경유하지 않고 직접 출력되며, 상기 풀 업 신호가 로우 레벨에서 하이 레벨로 천이할 때에는 상기 제1지연 수단을 경유하여 소정의 시간동안 지연 출력되는 풀 업 경로와; 제2지연 수단이 구비되고, 상기 인에이블 신호와 상기 데이터 신호에 따라 출력되며 상기 풀 업 신호의 교번 신호인 풀 다운 신호를 출력하며, 상기 풀 다운 신호가 하이 레벨에서 로우 레벨로 천이할 때에는 상기 지연 수단을 경유하지 않고 직접 출력되며, 상기 풀 다운 신호가 로우 레벨에서 하이 레벨로 천이할 때에는 상기 제2지연 수단을 경유하여 소정의 시간 동안 지연 출력되는 풀 다운 경로와; 엔채널 스위칭 소자이며, 상기 풀 업 신호에 따라 온·오프 제어되는 풀 업 소자와; 엔채널 스위칭 소자이며, 상기 풀 다운 신호에 따라 온·오프 제어되는 풀 다운 소자를 포함하는 출력 버퍼.
  2. 청구항 1에 있어서, 상기 제1지연 수단 내지 상기 제2지연 수단이, 선형 특성을 갖는 저항 소자인 것이 특징인 출력 버퍼.
  3. 청구항 1에 있어서, 상기 제1지연 수단 내지 상기 제2지연 수단이, 모스 트랜지스터를 이용한 능동 소자인 것이 특징인 출력 버퍼.
  4. 청구항 1에 있어서, 상기 제1지연 수단 내지 상기 제2지연 수단이, 게이트에 소정의 기준 전압이 공급되는 모스 트랜지스터인 것이 특징인 출력 버퍼.
  5. 반도체 집적 회로의 출력 버퍼에 있어서, 인에이블 신호가 입력되는 제1입력단과; 데이터 신호가 입력되는 제2입력단과; 출력단과; 제1지연 수단이 구비되고, 상기 인에이블 신호와 상기 데이터 신호에 따라 결정되는 풀 업 신호를 출력하며, 상기 풀 업 신호가 로우 레벨에서 하이 레벨로 천이할 때에는 상기 지연 수단을 경유하지 않고 직접 출력되며, 상기 풀 업 신호가 하이 레벨에서 로우 레벨로 천이할 때에는 상기 제1지연 수단을 경유하여 소정의 시간 동안 지연 출력되는 풀 업 경로와; 제2지연 수단이 구비되고, 상기 인에이블 신호와 상기 데이터 신호에 따라 그 논리값이 결정되는 상기 풀 업 신호와 동일한 논리값의 풀 다운 신호를 출력하며, 상기 풀 다운 신호가 하이 레벨에서 로우 레벨로 천이할 때에는 상기 지연 수단을 경유하지 않고 직접 출력되며, 상기 풀 다운 신호가 로우 레벨에서 하이 레벨로 천이할 때에는 상기 제2지연 수단을 경유하여 소정의 시간 동안 지연 출력되는 풀다운 경로와; 피채널 스위칭 소자이며, 상기 풀 업 신호의 출력에 따라 온·오프 제어되는 풀업소자와; 엔채널 스위칭 소자이며, 상기 풀 다운 신호의 출력에 따라 온·오프 제어되는 풀 다운 소자를 포함하는 출력 버퍼.
  6. 청구항 5에 있어서, 상기 제1지연 수단 내지 상기 제2지연 수단이, 선형 특성을 갖는 저항 소자인 것이 특징인 출력 버퍼.
  7. 청구항 5에 있어서, 상기 제1지연 수단 내지 상기 제2지연 수단이, 모스 트랜지스터를 이용한 능동 소자인 것이 특징인 출력 버퍼.
  8. 청구항 5에 있어서, 상기 제1지연 수단 내지 상기 제2지연 수단이, 게이트에 소정의 기준 전압이 공급되는 모스 트랜지스터인 것이 특징인 출력 버퍼.
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