KR0159221B1 - 전류구동 능력이 큰 게이트 드라이버회로 - Google Patents

전류구동 능력이 큰 게이트 드라이버회로 Download PDF

Info

Publication number
KR0159221B1
KR0159221B1 KR1019950037669A KR19950037669A KR0159221B1 KR 0159221 B1 KR0159221 B1 KR 0159221B1 KR 1019950037669 A KR1019950037669 A KR 1019950037669A KR 19950037669 A KR19950037669 A KR 19950037669A KR 0159221 B1 KR0159221 B1 KR 0159221B1
Authority
KR
South Korea
Prior art keywords
time
transistor
turn
output terminal
pmos
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
KR1019950037669A
Other languages
English (en)
Other versions
KR970022418A (ko
Inventor
변재일
Original Assignee
김광호
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김광호, 삼성전자주식회사 filed Critical 김광호
Priority to KR1019950037669A priority Critical patent/KR0159221B1/ko
Publication of KR970022418A publication Critical patent/KR970022418A/ko
Application granted granted Critical
Publication of KR0159221B1 publication Critical patent/KR0159221B1/ko
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Mathematical Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Physics & Mathematics (AREA)
  • Optics & Photonics (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Electronic Switches (AREA)
  • Liquid Crystal Display Device Control (AREA)

Abstract

본 발명은 액정표시패널의 게이트 드라이버회로에 관한 것으로서, 특히 제 1 전원단자와 출력단자 사이에 연결된 피모스 트랜지스터와 상기 출력단자와 제 2 전원단자 사이에 연결된 엔모스 트랜지스터를 포함하여 출력단자를 큰전압으로 구동하는 버퍼부: 및 한 쌍의 상보형 제 1 및 제 2 입력신호에 응답하여 상기 피모스 및 엔모스 트랜지스터의 제 1 및 제 2 게이트 구동신호를 발생하되, 제 1 게이트 구동신호는 상기 피모스 트랜지스터의 턴온시간을 길게하고 턴오프시간은 짧게 하며, 상기 제 2 게이트 구동신호는 상기 엔모스 트랜지스터의 턴온시간은 길게 하고 턴오프시간은 짧게하여 상기 피모스 트랜지스터와 엔모스 트랜지스터가 동시에 턴온되는 것을 방지할 수 있도록 하는 레벨시프터를 구비하는 것을 특징으로 한다.
따라서, 피모스와 엔모스 트랜지스터의 동시 턴온되는 것을 방지할 수 있어서 전력절감, 및 전원노이즈발생 억제 등의 효과를 얻을 수 있다.

Description

전류구동 능력이 큰 게이트 드라이버회로
제1도는 종래의 액정표시장치의 게이트 드라이버회로.
제2도는 본 발명에 따른 전류구동 능력이 큰 게이트 드라이버회로.
본 발명은 액정표시패널의 게이트 드라이버회로에 관한 것으로서, 특히 게이트 드라이버를 구성하는 풀업 및 풀다운소자가 동시에 턴온되는 것을 방지할 수 있는 액정표시장치의 게이트 드라이버회로에 관한 것이다.
일반적으로 액정표시장치의 게이트 드라이버회로는 수직스캔을 위한 게이트 라인을 구동하는 회로를 말한다. 이러한 게이트 드라이버회로는 부하가 큰 게이트 라인을 구동하기 위하여 0V에서 40V를 스윙하게 되는 대전압 대전류 구동소자로 구성된다.
종래의 게이트 드라이버회로는 제1도에 나타난 바와 같이 PMOS트랜지스터인 제1,2,4,5트랜지스터(Q1,Q2,Q3,Q4)와 NMOS트랜지스터인 제3,6트랜지스터(Q3,Q6)를 구비한 레벨 쉬프터부(10)와 PMOS트랜지스터인 제7트랜지스터(Q7)와 NMOS트랜지스터인 제8트랜지스터(Q8)및 제1,2인버터(G1,G2)를 구비한 버퍼부(20)로 구성된다.
상기 제7,8트랜지스터(Q7,Q8)는 최종 드라이브 트랜지스터로 게이트전압(VGG)으로 게이트 라인을 구동하기 위해 트랜지스터의 사이즈가 매우 크다. 이렇게 구성된 게이트 드라이버회로는 스캔신호에 응답하여 게이트 라인을 구동하기 위해서 입력단자(I) 및 반전 입력단자(IB)로 한 쌍의 상보형 스캔신호가 입력된다.
상기 입력단자(I)로 저레벨의 신호가 입력되면 제3트랜지스터(Q3)는 턴오프되고, 제1,2트랜지스터(Q1,Q2)는 온된다. 또한, 반전 입력단자(IB)로 고레벨이 입력되면 제4 및 제5트랜지스터(Q4,Q5)는 턴오프되고 제6트랜지스터(Q6)는 턴온된다. 제2트랜지스터(Q2)의 게이트와 제5트랜지스터(Q5)의 드레인에 저레벨이 발생되어 제2트랜지스터는 턴온되고 제1출력단자(OUT1)에는 저레벨이 출력된다. 제2트랜지스터(Q2)의 드레인에 고레벨이 출력되어 제5트랜지스터(Q5)는 턴오프된다. 따라서, 제2출력단자(OUT2)에는 고레벨이 출력된다. 상기 고레벨은 제1,2인버터(G1,G2)를 지나, 제7,8트랜지스터(Q7,Q8)의 게이트로 인가되어 제7트랜지스터(Q7)를 턴오프시키고 제8트랜지스터(Q8)를 턴온시켜 제7,8트랜지스터(Q7,Q8)의 드레인에 발생되는 저 레벨이 제3출력단자(OUT3)로 출력된다.
따라서, 상기 제7,8트랜지스터(Q7,Q8)가 온/오프되는 스위칭동작시에 동시에 턴온되는 동안 제1 및 제2전원전압(VGG, VSS)간에 전류 패스가 형성되게 되므로 큰 전류가 흘러 전력소모가 심하게 된다. 또한, 상기 제7,8트랜지스터(Q7,Q8)의 온/오프 스위칭시 발생되는 큰전류에 의해 피크(Peak)전류가 커서 전원라인에 오버 슈트(Over Shoot) 및 언더슈트(Under Shoot)가 발생되고 이들로 인해 제1,2전원전압(VGG, VSS)에 파워 노이즈를 발생시켜 심하면 집적회로를 파괴하는 래치업과 같은 상황을 초래함으로써, 디바이스(Device)를 파괴하는 문제점이 있었다.
따라서, 본 발명의 목적은 이와같은 종래의 문제점을 해결하기 위하여 드라이브 버퍼단에 사용되는 두 트랜지스터가 동시에 온(On)되는 것을 방지할 수 있는 액정표시장치의 게이트 드라이브회로를 제공함에 있다.
상기 목적을 달성하기 위하여 본 발명의 구성은 제 1 전원단자와 출력단자 사이에 연결된 피모스 트랜지스터와 상기 출력단자와 제 2 전원단자 사이에 연결된 엔모스 트랜지스터를 포함하여 출력단자를 큰전압으로 구동하는 버퍼부: 및 한 쌍의 상보형 제 1 및 제 2 입력신호에 응답하여 상기 피모스 및 엔모스 트랜지스터의 제 1 및 제 2 게이트 구동신호를 발생하되, 제 1 게이트 구동신호는 상기 피모스 트랜지스터의 턴온시간을 길게하고 턴오프시간은 짧게 하며, 상기 제 2 게이트 구동신호는 상기 엔모스 트랜지스터의 턴온시간은 길게 하고 턴오프시간은 짧게하여 상기 피모스 트랜지스터와 엔모스 트랜지스터가 동시에 턴온되는 것을 방지할 수 있도록 하는 레벨시프터를 구비하는 것을 특징으로 한다.
따라서, 피모스와 엔모스 트랜지스터의 동시 턴온되는 것을 방지할 수 있어서 전력절감, 및 전원노이즈발생 억제 등의 효과를 얻을 수 있다.
제2도는 본 발명에 따른 게이트 드라이버회로도로서, PMOS트랜지스터인 제1,2,4,5트랜지스터(Q1,Q2,,Q4,Q5)와 NMOS트랜지스터인 제3,6트랜지스터(Q3,Q6)를 구비한 레벨 쉬프터부(30)와 이레벨 쉬프터부(30)의 제1출력단자(OUT1)에 인버터(G3)를 통하여 게이트가 연결된 풀업수단, 즉 PMOS트랜지스터인 제9트랜지스터(Q9)로 구성되고, 상기 레벨 쉬프터부(30)의 제2출력단자(OUT2)에 직접 연결되는 풀다운수단, 즉, NMOS 트랜지스터인 제10트랜지스터(Q10)로 구성되는 버퍼부(40)로 구성된다.
이렇게 구성된 게이트 드라이버회로는 액정표시장치의 수직스캔신호가 입력단자(I)에 인가되고 반전된 수직 스캔신호가 반전 입력단자(IB)에 인가되게 된다.
상기 입력단자(I)로 저레벨이 입력되면 제3트랜지스터(Q3)는 턴오프되고 제1 및 제2트랜지스터(Q1,Q2)는 턴온된다. 또한, 반전 입력단자(IB)로 고레벨이 입력되면 제4,5트랜지스터(Q4,Q5)는 턴오프되고 제6트랜지스터(Q6)는 턴온된다. 따라서, 제2트랜지스터(Q2)의 게이트와 제5트랜지스터(Q5)의 드레인에 저레벨이 발생되어 제1출력단자(OUT1)에 저레벨이 나타난다. 상기 저레벨은 제3인버터(G3)를 통해 인버팅되어 제9트랜지스터(Q9)의 게이트에 고레벨이 나타나서 이 제9트랜지스터(Q9(를 턴오프시킨다.
상기 제3인버터(Q3)는 이 내부의 트랜지스터 크기를 조정하여 PMOS트랜지스터의 크기를 크게 하고, NMOS 트랜지스터의 크기를 작게 하여 제9트랜지스터(Q9)의 오프 동작은 빨리 수행하게 하면서 온 동작은 느리게 이루어 지도록 설계한다.
또한, 상기 제1출력단자(OUT1)에 저레벨이 나타나는 것과 동시에 제5트랜지스터(Q5)의 게이트와 제2트랜지스터(Q2)의 드레인에 제1전원전압(VGG)의 고레벨이 출력된다.
상기 고레벨은 제10트랜지스터(Q10)의 게이트로 인가되어 이 제10트랜지스터(Q10)를 온시킨다. 상기 제10트랜지스터(Q10)가 온되어 제3출력단자(OUT3)가 저레벨이 된다. 상기 제10트랜지스터(Q10)도 레벨 쉬프터부(30)의 출력이 바로 연결되어 오프 동작은 빨리 이루어지고, 온동작은 느리게 이루어 지게 된다.
따라서, 상기 제 9 및 제 10 트랜지스터(Q9,Q10)에 의해 제 3 출력단자(OUT3)에 제 2 전원전압(VSS)인 저레벨이 출력되어야 할 때는 제 9 트랜지스터(Q9)가 먼저 오프된 다음에 제 10 트랜지스터(Q10)가 온동작되고, 제 1 전원전압(VGG)인 고레벨이 출력되어야 할 때는 제 10 트랜지스터(Q10)가 먼저 오프된 다음에 제 9 트랜지스터(Q9)가 온 동작을 하게 되어 동시에 턴온되는 것을 방지할 수 있게 된다. 즉, 드라이브 버퍼단(40)에 사용된 제 9 및 제 10 트랜지스터(Q9,Q10)가 동시에 온 동작을 하는 것을 방지하게 한 것이다.
상술한 바와 같이 본 발명에서는 드라이버 버퍼에 사용한 두 트랜지스터가 동시에 온 동작하는 것을 방지하여 동작전류에 피크전류를 줄여 집적회로의 전력 소모가 줄고 파워를 안정시킴으로써 제품의 신뢰성이 향상할 뿐만 아니라, 드라이브 버퍼의 크기도 줄어 칩 면적을 축소함으로써 제품의 원가 절감의 효과가 있다.

Claims (2)

  1. 제 1 전원단자와 출력단자 사이에 연결된 풀업수단: 상기 출력단자와 제 2 전원단자 사이에 연결된 풀다운수단: 상보형 제 1 및 제 2 입력신호에 응답하여 상승천이 시간이 길고 하강천이 시간이 짧은 상보형 제 1 및 제 2 출력신호를 발생하고 상기 제 1 출력신호를 상기 풀다운수단의 구동신호로 제공하는 레벨시프터: 및 상기 레벨시프터의 제 2 출력신호를 입력하여 하강천이 시간이 길고 상승천이 시간이 짧은 반전신호를 발생하여 상기 풀업수단의 구동신호로 제공하는 인버터를 구비한 것을 특징으로 하는 액정표시패널의 게이트 드라이버회로.
  2. 제 1 전원단자와 출력단자 사이에 연결된 피모스 트랜지스터와 상기 출력단자와 제 2 전원단자 사이에 연결된 엔모스 트랜지스트터를 포함하여 출력단자를 큰전압으로 구동하는 버퍼부: 및 한 쌍의 상보형 제 1 및 제 2 입력신호에 응답하여 상기 피모스 및 엔모스 트랜지스터의 제 1 및 제 2 게이트 구동신호를 발생하되, 제 1 게이트 구동신호는 상기 피모스 트랜지스터의 턴온시간을 길게하고 턴오프시간은 짧게 하며, 상기 제 2 게이트 구동신호는 상기 엔모스 트랜지스터의 턴온시간은 길게 하고 턴오프시간은 짧게하여 상기 피모스 트랜지스터와 엔모스 트랜지스터가 동시에 턴온되는 것을 방지할 수 있도록 하는 레벨시프터를 구비한 것을 특징으로 하는 액정표시패널의 게이트 드라이버회로.
KR1019950037669A 1995-10-27 1995-10-27 전류구동 능력이 큰 게이트 드라이버회로 Expired - Fee Related KR0159221B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019950037669A KR0159221B1 (ko) 1995-10-27 1995-10-27 전류구동 능력이 큰 게이트 드라이버회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950037669A KR0159221B1 (ko) 1995-10-27 1995-10-27 전류구동 능력이 큰 게이트 드라이버회로

Publications (2)

Publication Number Publication Date
KR970022418A KR970022418A (ko) 1997-05-28
KR0159221B1 true KR0159221B1 (ko) 1999-01-15

Family

ID=19431636

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950037669A Expired - Fee Related KR0159221B1 (ko) 1995-10-27 1995-10-27 전류구동 능력이 큰 게이트 드라이버회로

Country Status (1)

Country Link
KR (1) KR0159221B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100370332B1 (ko) * 2000-01-11 2003-01-30 가부시끼가이샤 도시바 주사선 구동 회로를 갖는 평면 표시 장치, 및 그 구동 방법

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100592640B1 (ko) 2004-07-27 2006-06-26 삼성에스디아이 주식회사 발광 표시장치 및 주사 구동부
KR102668997B1 (ko) 2019-10-21 2024-05-24 삼성디스플레이 주식회사 표시 장치

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100370332B1 (ko) * 2000-01-11 2003-01-30 가부시끼가이샤 도시바 주사선 구동 회로를 갖는 평면 표시 장치, 및 그 구동 방법

Also Published As

Publication number Publication date
KR970022418A (ko) 1997-05-28

Similar Documents

Publication Publication Date Title
KR20040074678A (ko) 피크전류가 적은 레벨 쉬프터
US4996449A (en) Output circuit having high speed operation and low power dissipation
US5013937A (en) Complementary output circuit for logic circuit
KR100218336B1 (ko) 레벨 시프터
US20040207450A1 (en) Voltage level shifter and system mounting voltage level shifter therein
US20070164805A1 (en) Level shift circuit
US5317211A (en) Programmable pin for use in programmable logic devices
KR0159221B1 (ko) 전류구동 능력이 큰 게이트 드라이버회로
KR19980058191A (ko) 저전력 소비 입력 버퍼
KR970001697B1 (ko) 레벨 변환 회로
US6426658B1 (en) Buffers with reduced voltage input/output signals
JP3242325B2 (ja) 液晶表示装置
KR100261995B1 (ko) 저잡음 출력 버퍼
US6501298B1 (en) Level-shifting circuitry having “low” output during disable mode
KR100221757B1 (ko) 신호 레벨 변환 회로
US5455520A (en) CMOS input circuit for providing logical output signal from TTL compatible input signal
JPH05122049A (ja) 出力バツフア回路
KR100271803B1 (ko) 레벨변환회로
KR100275956B1 (ko) 데이타 입출력 포트
KR960013854B1 (ko) 데이타 출력버퍼
KR940005875Y1 (ko) 씨모스 출력 버퍼회로
KR100239717B1 (ko) 데이타 출력버퍼
KR100200915B1 (ko) 정전류가 없는 전압 변환을 위한 출력장치를 구비한 반도체 메모리장치
KR100186345B1 (ko) 레벨시프트 회로
JP3425926B2 (ja) 出力回路

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 19951027

PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 19951027

Comment text: Request for Examination of Application

PG1501 Laying open of application
E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 19980728

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 19980810

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 19980810

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20010706

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20020708

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 20030707

Start annual number: 6

End annual number: 6

PR1001 Payment of annual fee

Payment date: 20040329

Start annual number: 7

End annual number: 7

PR1001 Payment of annual fee

Payment date: 20050705

Start annual number: 8

End annual number: 8

FPAY Annual fee payment

Payment date: 20060728

Year of fee payment: 9

PR1001 Payment of annual fee

Payment date: 20060728

Start annual number: 9

End annual number: 9

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee

Termination category: Default of registration fee

Termination date: 20080710