KR100200915B1 - 정전류가 없는 전압 변환을 위한 출력장치를 구비한 반도체 메모리장치 - Google Patents

Abstract

1. 청구범위에 기재된 발명이 속하는 기술 분야

전압 변환을 위한 출력장치를 구비하는 반도체 메모리장치.

2. 발명이 해결하려고 하는 기술적 과제

매우 간단한 출력단을 구성하고, 직류전원의 전력소모를 방지할 수 있어 자체내의 소모전력을 없앨 수 있고, 데이타 출력단에 사용될 경우 통상의 두 개의 다른 입력신호들대신 그중 한 신호만을 받아 구동시킬 수 있는 전압 변환을 위한 장치를 제공한다.

3. 발명의 해결방법의 요지

씨모오스 트랜지스터를 구비하는 반도체 메모리장치에 있어서, 상기 제1전원전압에 일측이 접속되며 타측이 상기 제2모오스 트랜지스터에 접속된 제1모오스 트랜지스터와 상기 제2전원전압에 일측이 접속되고 타측이 상기 제1모오스 트랜지스터에 접속된 제2모오스 트랜지스터로 구성되어 소정레벨전압의 출력신호를 출력하는 제1씨모오스 트랜지스터와, 상기 제1씨모오스 트랜지스터의 출력신호에 응답하여 상기 제1전원전압에 일측이 접속되며 타측이 상기 제1모오스 트랜지스터에 접속된 제2모오스 트랜지스터와 상기 제2전원전압에 일측이 접속되고 타측이 상기 제2모오스 트랜지스터에 접속된 제1모오스 트랜지스터로 구성되어 전압을 변환하는 제2씨모오스 트랜지스터를 포함한다.

4. 발명의 중요한 용도

입출력을 위한 출력 버퍼나 출력 드라이버를 구비한 반도체 메모리장치에 적합하게 사용된다.

Description

정전류가 없는 전압 변환을 위한 출력장치를 구비한 반도체 메모리장치

제1a도는 종래기술에 따른 씨모오스 출력 버퍼회로의 회로도.

제1b도는 종래기술에 따른 데이타 출력 드라이버 회로의 회로도.

제2도는 본 발명에 따른 일실시예로서 전압 변환을 위한 씨모오스 출력 버퍼회로의 구체적인 회로도.

제3도는 제2도의 입출력 파형도.

본 발명은 반도체 메모리장치에 관한 것으로서, 특히 간단한 출력단을 구성하여 씨모오스 버퍼 또는 인버터에서 통상 천이시 발생하는 직류전원의 전력소모를 방지하여 자체내의 전력소모를 없앨 수 있는 전압 변환을 위한 출력 장치에 관한 것이다.

일반적으로, 반도체 메모리장치에 있어서 최근 반도체 메모리 제품의 집적도증가와 함께 100MHz 이상의 고속동작이 요구되고 있다. 고속 동작의 구현시에 야기되는 문제들중 전력소모가 매우 큰 문제이다. 따라서, 고속동작과 저전력소모를 하기 위해 고속 SRAM(Static Random Access Memory)이나 싱크 디램(Synchronous Dynamic Random Access Memory)과 같이 출력 스윙(Swing)폭을 작게 함으로써 이를 실현하고 있다. (예를들면, 약 ±400mV 정도의 출력 swing을 사용하고 있다.) 그러나, 종래의 기술에서는 출력버퍼나 인버터의 구조가 승압회로를 부가하고 두개의 데이타 라인으로 신호가 전송되어 상기 버퍼나 인버터에 입력되는 복잡한 구조로서, 많은 데이타를 출력하는 출력 장치에서 칩의 사이즈를 크게하는 문제점이 있다. 제1a도는 종래 기술에 의한 씨모오스 출력 버퍼 회로이다. 제1a도를 참조하면, 구성은 시스템에서 입력신호를 받는 입력단자 10과, 제1전원전압 3 예를들면, 외부전원전압 VCC와 제2전원전압 5 예를들면, 접지전압 GND 사이에 각각 피모오스 트랜지스터 7, 엔모오스 트랜지스터 9가 접속되어 구성되고 이 출력신호를 게이트의 입력신호로 하여 동작하는 상기 외부전원전압 3과 상기 접지전압 5 사이에 각각 접속된 피모오스 트랜지스터 11, 엔모오스 트랜지스터 13과, 버퍼링된 출력신호를 출력하는 출력단자 20으로 이루어져 있다. 상기 입력단자 1에 로직 하이가 입력되면 상기 엔모오스 트랜지스터 9가 턴온이되고 이에 따라 반전되어 출력되는 로직 로우는 다시 상기 피모오스 트랜지스터 11을 턴온시켜 로직 하이로 출력되어 출력단자 20으로 전송된다. 따라서, 최초 입력된 신호를 버퍼링하여 완전한 씨모오스 로직의 전압으로 출력하는 출력 버퍼 또는 드라이버 회로이다. 제1b도는 종래기술의 데이타 출력 드라이버 회로이다. 구성 및 동작은 다음과 같다. 승압회로 30에서 출력되는 입력신호 1에 의해 게이트를 제어받고 외부전원전압 VCC 3에 접속되어 전압을 풀업(Pull up)시켜서 출력단자 20으로 출력하는 엔모오스 트랜지스터 15와 다른 입력신호 2에 의해 게이트를 제어받고 접지전압 GND 5에 접속되어 전압을 풀다운(Pull down)시켜 출력단자 20으로 출력하는 엔모오스 트랜지스터 17로 구성되어 동작한다.

따라서, 복잡한 구조를 가지므로서 칩의 사이즈를 크게 하는 문제점이 있다. 또한, 반도체 메모리장치에서의 저전력 소모와 더불어 필수적으로 개선해야할 저전압에서의 고속동작의 문제점이 있다. 따라서, 상기 씨모오스 버퍼나 인버터회로에서 출력되는 신호 즉, 소정의 전압 레벨을 입력으로 받아 저전압에서도 고속동작이 가능하고 동작시에 회로에서 소모되는 전력 예를들면, 직류전원(DC)의 전력을 최소화 할 수 있고 구조가 간단하여 고집적도를 얻을 수 있으며 입출력 조건을 만족시켜 주는 범위에서 고속도로 스윙(swing)하여 구동할 수 있는 전압 변환이 필요하다.

따라서, 본 발명의 목적은 종래기술에 의한 구성보다 매우 간단한 출력단을 구성함과 동시에 전압 변환을 하여 소정의 출력신호를 얻기위한 반도체 메모리장치를 제공함에 있다.

본 발명의 다른 목적은 씨모오스 버퍼나 인버터에서 엔모오스 트랜지스터와 피모오스 트랜지스터 모두가 포화상태일때 통상 천이시에 발생하는 직류전원의 전력소모를 방지할 수 있어 출력단을 구동함에 있어 소모되는 전력을 제외한 자체내의 소모전력을 없앨 수 있는 전압 변환을 위한 반도체 메모리장치를 제공함에 있다.

본 발명의 또다른 목적은 데이타 출력단에 사용될 경우 통상의 두개의 다른 입력신호들대신 그중 한 신호만을 받아 구동시킬 수 있는 전압변환을 위한 반도체 메모리장치를 제공함에 있다.

상기와 같은 목적들을 달성하기 위한 본 발명은, 소정의 입력신호를 게이트로 입력받으며 제1전원전압과 제2전원전압을 구동전압으로 하여 외부로 소정 레벨전압의 출력신호를 출력하는 제1도전형 모오스 트랜지스터 및 제2도전형 모오스 트랜지스터로 구성된 적어도 둘이상의 씨모오스 트랜지스터를 구비하는 반도체 메모리장치에 있어서, 상기 제1전원전압에 일측이 접속되며 타측이 상기 제2도전형 모오스 트랜지스터에 접속된 제1도전형 모오스 트랜지스터와 상기 제2전원전압에 일측이 접속되고 타측이 상기 제1도전형 모오스 트랜지스터에 접속된 제2도전형 모오스 트랜지스터로 구성되어 소정레벨전압의 출력신호를 출력하는 제1씨모오스 트랜지스터와, 상기 제1씨모오스 트랜지스터의 출력신호에 응답하여 상기 제1전원전압에 일측이 접속되며 타측이 상기 제1도전형 모오스 트랜지스터에 접속된 제2도전형 모오스 트랜지스터와 상기 제2전원전압에 일측이 접속되고 타측이 상기 제2도전형 모오스 트랜지스터에 접속된 제1도전형 모오스 트랜지스터로 구성되어 전압을 변환하는 제2씨모오스 트랜지스터로 구성한 것을 특징으로 한다.

이하 본 발명의 바람직한 실시예를 첨부한 도면 제2도와 제3도를 참조하여 상세히 설명한다.

제2도는 본 발명에 따른 전압 변환을 위한 출력 장치의 구체적인 회로도이다. 제2도를 참조하면, 구성은 시스템에서 입력신호를 받는 입력단자 10과, 제1전원전압 3 예를들면, 외부전원전압 VCC와 제2전원전압 5 예를들면, 접지전압 GND 사이에 각각 피모오스 트랜지스터 7, 엔모오스 트랜지스터 9가 접속되어 제1씨모오스 트랜지스터 100을 구성하고 상기 제1씨모오스 트랜지스터 100의 출력단은 엔모오스 트랜지스터 13과 피모오스 트랜지스터 11의 게이트에 접속된다. 제1전원전압 예를들면 외부전원전압 VCC나 소정의 전원전압 19에 상기 엔모오스 트랜지스터 13의 일측이 접속되고 상기 엔모오스 트랜지스터 13의 타측은 상기 피모오스 트랜지스터 11에 접속된다. 상기 피모오스 트랜지스터 11은 제2전원전압 예를들면 접지전압 GND나 소정의 전원전압 21에 접속된다. 제2씨모오스 트랜지스터 200은 상기 제1전원전압 19 및 제2전원전압 21과 상기 엔모오스 트랜지스터 13 및 피모오스 트랜지스터 11로 구성된다. 상기 제2씨모오스 트랜지스터 200의 출력단은 출력단자 20에 접속된다. 제2도의 동작원리는 제1a도의 동작원리와 동일하며 상기 소정의 전원전압이 외부전원전압과 접지전압사이의 값을 가지는 것이 특징이다. 제3도는 본 발명에 따른 제2도의 입출력 파형도이다. 제3도에서 보는 바와 같이 입력신호가 완벽한 논리 하이(High)이거나 논리 로우(Low)로 입력되었을때 출력신호는 완벽한 논리값으로 출력되지않는다. 즉 완벽한 전압상승이나 하강이 일어나지 않는다. 따라서, 종래보다 입력신호에 따라 출력신호가 빠른 속도로 출력이 되어 저전압에서도 빠른 동작이 가능하고 동작시 출력장치에서 소모되는 전력이 최소화되는 효과가 있다. 또한 전술한 바와 같은 구성을 가지면 데이타 출력 드라이버에 사용되었을때 통상의 두개의 다른 입력신호 DB/대신 하나의 입력신호 DB 만을 받아 구동시킬 수 있다. 그러므로, 많은 데이타를 출력하는 장치에서 칩의 크기를 줄일 수 있는 효과를 가진다.

Claims (12)

1. 소정의 입력신호를 게이트로 입력받으며 제1전원전압과 제2전원전압을 구동전압으로 하여 외부로 소정 레벨전압의 출력신호를 출력하는 제1도전형 모오스 트랜지스터 및 제2도전형 모오스 트랜지스터로 구성된 적어도 둘이상의 씨모오스 트랜지스터를 구비하는 반도체 메모리장치에 있어서, 상기 제1전원전압에 일측이 접속되며 타측이 상기 제2도전형 모오스 트랜지스터에 접속된 제1도전형 모오스 트랜지스터와 상기 제2전원전압에 일측이 접속되고 타측이 상기 제1도전형 모오스 트랜지스터에 접속된 제2도전형 모오스 트랜지스터로 구성되어 소정레벨전압의 출력신호를 출력하는 제1씨모오스 트랜지스터와, 상기 제1씨모오스 트랜지스터의 출력신호에 응답하여 상기 제1전원전압에 일측이 접속되며 타측이 상기 제1도전형 모오스 트랜지스터에 접속된 제2도전형 모오스 트랜지스터와 상기 제2전원전압에 일측이 접속되고 타측이 상기 제2도전형 모오스 트랜지스터에 접속된 제1도전형 모오스 트랜지스터로 구성되어 전압을 변환하는 제2씨모오스 트랜지스터로 구성함을 특징으로 하는 반도체 메모리장치.
2. 제1항에 있어서, 상기 제1도전형 모오스 트랜지스터는 피모오스 트랜지스터임을 특징으로 하는 반도체 메모리장치.
3. 제1항에 있어서, 상기 제2도전형 모오스 트랜지스터는 엔모오스 트랜지스터임을 특징으로 하는 반도체 메모리장치.
4. 제1항에 있어서, 상기 제1전원전압은 외부전원전압임을 특징으로 하는 반도체 메모리장치.
5. 제1항에 있어서, 상기 제2전원전압은 접지전압임을 특징으로 하는 반도체 메모리장치.
6. 제1항에 있어서, 상기 소정의 입력신호는 적어도 하나 이상임을 특징으로 하는 반도체 메모리장치.
7. 소정의 입력신호를 게이트로 입력받으며 제1전원전압과 제2전원전압을 구동전압으로 하여 외부로 소정 레벨전압의 출력신호를 출력하는 제1모오스 트랜지스터 및 제2모오스 트랜지스터로 구성된 적어도 둘이상의 씨모오스 트랜지스터를 구비하는 반도체 메모리장치에 있어서, 상기 제1전원전압에 일측이 접속되며 타측이 상기 제1모오스 트랜지스터에 접속된 제2모오스 트랜지스터와 상기 제2전원전압에 일측이 접속되고 타측이 상기 제2모오스 트랜지스터에 접속된 제1모오스 트랜지스터로 구성되어 소정레벨전압의 출력신호를 출력하는 제1씨모오스 트랜지스터와, 상기 제1씨모오스 트랜지스터의 출력신호에 응답하여 상기 제1전원전압에 일측이 접속되며 타측이 상기 제2모오스 트랜지스터에 접속된 제1모오스 트랜지스터와 상기 제2전원전압에 일측이 접속되고 타측이 상기 제1모오스 트랜지스터에 접속된 제2모오스 트랜지스터로 구성되어 전압을 변환하는 제2씨모오스 트랜지스터로 구성함을 특징으로 하는 반도체 메모리장치.
8. 제7항에 있어서, 상기 제1전원전압에 상기 제2모오스 트랜지스터가 접속되고 상기 제2모오스 트랜지스터와 상기 제2전원전압 사이에 접속된 제1모오스 트랜지스터로 구성되어 전압을 변환하는 전압 변환 출력 수단을 구비함을 특징으로 하는 반도체 메모리장치.
9. 제7항에 있어서, 상기 제1모오스 트랜지스터는 피모오스 트랜지스터임을 특징으로 하는 반도체 메모리장치.
10. 제7항에 있어서, 상기 제2모오스 트랜지스터는 엔모오스 트랜지스터임을 특징으로 하는 반도체 메모리장치.
11. 제7항에 있어서, 상기 제1전원전압은 외부전원전압임을 특징으로 하는 반도체 메모리장치.
12. 제7항에 있어서, 상기 제2전원전압은 접지전압임을 특징으로 하는 반도체 메모리장치.