KR100271803B1 - 레벨변환회로 - Google Patents

레벨변환회로 Download PDF

Info

Publication number
KR100271803B1
KR100271803B1 KR1019980020775A KR19980020775A KR100271803B1 KR 100271803 B1 KR100271803 B1 KR 100271803B1 KR 1019980020775 A KR1019980020775 A KR 1019980020775A KR 19980020775 A KR19980020775 A KR 19980020775A KR 100271803 B1 KR100271803 B1 KR 100271803B1
Authority
KR
South Korea
Prior art keywords
voltage
level
pull
nmos transistor
output signal
Prior art date
Application number
KR1019980020775A
Other languages
English (en)
Other versions
KR20000000866A (ko
Inventor
정관열
Original Assignee
김영환
현대반도체주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대반도체주식회사 filed Critical 김영환
Priority to KR1019980020775A priority Critical patent/KR100271803B1/ko
Publication of KR20000000866A publication Critical patent/KR20000000866A/ko
Application granted granted Critical
Publication of KR100271803B1 publication Critical patent/KR100271803B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Logic Circuits (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)

Abstract

따라서 본 발명은 하나의 입력신호에 대해 (－)와 (＋)의 양방향으로 전압범위를 확장하는 것이 가능한 레벨변환회로를 제공하는데 그 목적이 있다.
이와 같은 목적의 본 발명은 제 1 및 제 2 레벨 변환부와 버퍼를 포함하여 이루어진다.
제 1 레벨 변환부는 제 1 풀 업 소자와 제 1 풀 다운 소자를 포함하고, 제 1 출력신호를 발생시키며, 제 1 풀 업 소자에 입력전압의 최대값보다 높은 전압레벨의 전원전압이 공급되고, 제 1 풀 다운 소자에 소정 레벨의 제 1 기준전압이 공급된다.
제 2 레벨 변환부는 제 2 풀 업 소자와 제 2 풀 다운 소자를 포함하고, 제 2 출력신호를 발생시키며, 제 2 풀 업 소자에 소정 레벨의 제 2 기준전압이 공급되며, 제 2 풀 다운 소자에 입력전압의 최소값보다 낮은 전압레벨의 접지전압이 공급된다.
버퍼는 제 1 출력신호에 의해 제어되는 제 3 풀 업 소자와 제 2 출력신호에 의해 제어되는 제 3 풀 다운 소자가 전원전압과 접지전압 사이에 직렬 연결되고, 제 3 풀 업 소자와 제 3 풀 다운 소자가 상호 연결된 노드로 전원전압 또는 접지전압 레벨의 제 3 출력신호를 발생시킨다.
이와 같은 본 발명은 하나의 입력신호에 대해 (－)와 (＋)의 양방향으로 전압범위를 확장하는 것이 가능하도록 하는 효과를 제공한다. 일례로, 입력신호의 전압범위를 0∼5볼트로 설정하고, 전원전압을 20볼트로, 접지전압을 －10볼트로 설정하면 LCD 게이트 구동회로 등에서 입력전압의 전압레벨에 따라 의 높은 전압 또는 의 낮은 전압을 하나의 회로에서 함께 출력되도록 할 수 있다. 이는 각각의 레벨 변환부에 제 1 내지 제 2 기준전압이 적절히 설정되어, 입력전압의 레벨에 따라 제 1 레벨 변환부 또는 제 2 레벨 변환부가 선택적으로 동작함으로써 이루어진다.

Description

레벨변환회로
본 발명은 레벨변환회로에 관한 것으로, 특히 입력전압보다 높은 전압범위의 출력 또는 낮은 전압범위의 출력을 발생시키는 레벨변환회로에 관한 것이다.
반도체 집적회로에서는 소정의 전압벙위를 갖는 데이타 신호를 입력받아 입력신호보다 확장된 전압범위의 출력을 발생시켜야 하는 경우가 많다. 특히 액정표시장치 구동회로(LCD driver)의 게이트 구동회로의 경우를 보면, 게이트 구동회로에 입력되는 데이타 신호는 0∼5볼트의 CMOS 레벨이지만, 실제로 게이트 구동회로에서 LCD의 셀 트랜지스터의 게이트로 출력되는 구동신호는 －10∼＋20볼트의 전압범위를 갖는다.
이와 같은 전압범위의 확장을 위하여 레벨변환회로가 사용되는데, 이를 도 1에 나타내었다. 도 1a는 입력전압보다 높은 전압범위의 출력을 발생시키는 종래의 레벨변환회로의 회로도이며, 도 1b는 입력전압보다 낮은 전압범위의 출력을 발생시키는 종래의 레벨변환회로의 회로도이다.
도 1a에서, 피모스 트랜지스터(Q1)와 엔모스 트랜지스터(Q2)가 전원전압(VDD2)과 접지(VSS1) 사이에 직렬 연결된다. 또 다른 피모스 트랜지스터(Q3)와 엔모스 트랜지스터(Q4) 역시 상술한 전원전압(VDD2)과 접지(VSS1) 사이에 직렬 연결된다.
피모스 트랜지스터(Q1)의 게이트는, 또 다른 피모스 트랜지스터(Q3)와 엔모스 트랜지스터(Q4)의 드레인이 상호 연결되어 형성된 노드에 연결되며, 이 노드로 출력되는 출력신호(OUT1)에 의해 제어된다.
또 다른 피모스 트랜지스터(Q3)의 게이트는, 또 다른 피모스 트랜지스터(Q1)와 엔모스 트랜지스터(Q2)의 드레인이 상호 연결되어 형성된 노드에 연결되며, 이 노드로 출력되는 출력바신호(/OUT1)에 의해 제어된다.
엔모스 트랜지스터(Q2)는 입력신호(IN1)에 의해 직접 제어되며, 또 다른 엔모스 트랜지스터(Q4)는 입력신호(IN1)가 인버터(INV1)에 의해 반전된 신호에 의해 제어된다. 따라서 두 개의 엔모스 트랜지스터(Q2)(Q4)는 동일한 입력신호(IN1)에 대해 상보 동작한다.
입력신호(IN1)의 전압범위는 VSS1∼VDD1이다. 또, 입력신호(IN1)와 전원전압(VSS1)(VDD2)의 크기를 비교해보면 VSS1 < VDD1 < VDD2의 관계가 성립한다.
입력신호(IN1)의 레벨이 VSS1이면 엔모스 트랜지스터(Q4)가 턴 온되어 출력신호(OUT1)는 VSS1의 레벨까지 떨어진다. 출력신호(OUT1)가 VSS1의 레벨로 떨어지면 피모스 트랜지스터(Q1)가 턴 온되어 출력바신호(/OUT1)는 VDD2까지 상승한다. 이 하이레벨의 출력바신호(/OUT1)는 피모스 트랜지스터(Q3)를 턴 오프시켜서 출력신호(OUT1)를 확실한 VSS1 레벨로 묶어둔다.
반대로 입력신호(IN1)의 레벨이 VDD1이면 엔모스 트랜지스터(Q2)가 턴 온되어 출력바신호(/OUT1)는 VSS1의 레벨까지 떨어진다. 출력바신호(/OUT1)가 VSS1의 레벨로 떨어지면 피모스 트랜지스터(Q3)가 턴 온되어 출력신호(OUT1)는 VDD2까지 상승한다. 이 하이레벨의 출력신호(OUT1)는 피모스 트랜지스터(Q1)를 턴 오프시켜서 출력바신호(/OUT1)를 확실한 VSS1 레벨로 묶어둔다.
만약, 입력신호(IN1)의 전압범위인 VSS1∼VDD1을 0∼5볼트로 설정하고, 전원전압(VDD2)을 20볼트로 설정하면 상술한 LCD 게이트 구동회로에서 VSS1을 기준전압으로 하여 (＋) 방향으로 전압범위를 확장하는 것이 가능하다.
도 1b에서, 피모스 트랜지스터(Q5)와 엔모스 트랜지스터(Q6)가 전원전압(VDD1)과 접지(VSS2) 사이에 직렬 연결된다. 또 다른 피모스 트랜지스터(Q7)와 엔모스 트랜지스터(Q8) 역시 상술한 전원전압(VDD1)과 접지(VSS2) 사이에 직렬 연결된다.
엔모스 트랜지스터(Q6)의 게이트는, 또 다른 엔모스 트랜지스터(Q8)와 피모스 트랜지스터(Q7)의 드레인이 상호 연결되어 형성된 노드에 연결되며, 이 노드로 출력되는 출력신호(OUT2)에 의해 제어된다.
또 다른 엔모스 트랜지스터(Q8)의 게이트는, 또 다른 엔모스 트랜지스터(Q6)와 피모스 트랜지스터(Q5)의 드레인이 상호 연결되어 형성된 노드에 연결되며, 이 노드로 출력되는 출력바신호(/OUT2)에 의해 제어된다.
피모스 트랜지스터(Q5)는 입력신호(IN2)에 의해 직접 제어되며, 또 다른 피모스 트랜지스터(Q7)는 입력신호(IN2)가 인버터(INV2)에 의해 반전된 신호에 의해 제어된다. 따라서 두 개의 피모스 트랜지스터(Q5)(Q7)는 동일한 입력신호(IN2)에 대해 상보 동작한다.
입력신호(IN2)의 전압범위는 VSS1∼VDD1이다. 또, 입력신호(IN2)와 전원전압(VSS2)(VDD1)의 크기를 비교해보면 VSS2 < VSS1 < VDD1의 관계가 성립한다.
입력신호(IN2)의 레벨이 VSS1이면 피모스 트랜지스터(Q5)가 턴 온되어 출력바신호(/OUT2)는 VDD1의 레벨까지 상승한다. 출력바신호(/OUT2)가 VDD1의 레벨로 상승하면 엔모스 트랜지스터(Q8)가 턴 온되어 출력신호(OUT2)는 VSS2까지 떨어진다. 이 로우레벨의 출력신호(OUT2)는 엔모스 트랜지스터(Q6)를 턴 오프시켜서 출력바신호(/OUT2)를 확실한 VDD1의 레벨로 묶어둔다.
반대로 입력신호(IN2)의 레벨이 VDD1이면 피모스 트랜지스터(Q7)가 턴 온되어 출력신호(OUT2)는 VDD1의 레벨까지 상승한다. 출력신호(OUT2)가 VDD1의 레벨로 상승하면 엔모스 트랜지스터(Q6)가 턴 온되어 출력바신호(/OUT2)는 VSS2까지 떨어진다. 이 로우레벨의 출력바신호(/OUT2)는 엔모스 트랜지스터(Q8)를 턴 오프시켜서 출력신호(OUT2)를 확실한 VDD1의 레벨로 묶어둔다.
만약, 입력신호(IN2)의 전압범위인 VSS1∼VDD1을 0∼5볼트로 설정하고, 접지전압(VSS2)을 －10볼트로 설정하면 상술한 LCD 게이트 구동회로에서 접지전압(VSS1)을 기준전압으로 하여 (－) 방향으로 전압범위를 확장하는 것이 가능하다
그러나 상술한 도 1a 또는 도 1b에 나타낸 회로를 사용하여 레벨변환회로를 구현하는 경우에는 각각의 회로에서 전압범위가 확장되는 방향이 한쪽 방향(－ 또는 ＋)으로 고정되기 때문에 (－)와 (＋)의 양방향으로는 전압범위를 확장할 수 없는 문제가 있다.
따라서 본 발명은 하나의 입력신호에 대해 (－)와 (＋)의 양방향으로 전압범위를 확장하는 것이 가능한 레벨변환회로를 제공하는데 그 목적이 있다.
이와 같은 목적의 본 발명은 제 1 및 제 2 레벨 변환부와 버퍼를 포함하여 이루어진다.
제 1 레벨 변환부는 제 1 풀 업 소자와 제 1 풀 다운 소자를 포함하고, 제 1 출력신호를 발생시키며, 제 1 풀 업 소자에 입력전압의 최대값보다 높은 전압레벨의 전원전압이 공급되고, 제 1 풀 다운 소자에 소정 레벨의 제 1 기준전압이 공급된다.
제 2 레벨 변환부는 제 2 풀 업 소자와 제 2 풀 다운 소자를 포함하고, 제 2 출력신호를 발생시키며, 제 2 풀 업 소자에 소정 레벨의 제 2 기준전압이 공급되며, 제 2 풀 다운 소자에 입력전압의 최소값보다 낮은 전압레벨의 접지전압이 공급된다.
버퍼는 제 1 출력신호에 의해 제어되는 제 3 풀 업 소자와 제 2 출력신호에 의해 제어되는 제 3 풀 다운 소자가 전원전압과 접지전압 사이에 직렬 연결되고, 제 3 풀 업 소자와 제 3 풀 다운 소자가 상호 연결된 노드로 전원전압 또는 접지전압 레벨의 제 3 출력신호를 발생시킨다.
도 1a는 입력전압보다 높은 전압범위의 출력을 발생시키는 종래의 레벨변환회로의 회로도.
도 1b는 입력전압보다 낮은 전압범위의 출력을 발생시키는 종래의 레벨변환회로의 회로도.
도 2는 본 발명에 따른 입력전압보다 높은 전압범위의 출력과 낮은 전압범위의 출력을 동시에 발생시키는 변환회로의 회로도.
* 도면의 주요 부분에 대한 부호의 설명 *
Q1, Q3, Q5, Q6, Q11, Q13, Q15, Q16, Q19 : 피모스 트랜지스터
Q2, Q4, Q6, Q6, Q11, Q13, Q15, Q16, Q19 : 피모스 트랜지스터
INV1, INV2, INV11 : 인버터
이와 같이 이루어지는 본 발명의 바람직한 실시예를 도 2를 참조하여 설명하면 다음과 같다. 도 2는 본 발명에 따른 입력전압보다 높은 전압범위의 출력과 낮은 전압범위의 출력을 동시에 발생시키는 변환회로의 회로도이다.
도 2에서, 제 1 레벨변환부(100)의 구성은 다음과 같다. 피모스 트랜지스터(Q11)와 엔모스 트랜지스터(Q12)가 전원전압(VDD2)과 제 1 기준전압(VDN) 사이에 직렬 연결된다. 또 다른 피모스 트랜지스터(Q13)와 엔모스 트랜지스터(Q14) 역시 상술한 전원전압(VDD2)과 제 1 기준전압(VDN) 사이에 직렬 연결된다.
피모스 트랜지스터(Q11)의 게이트는, 또 다른 피모스 트랜지스터(Q13)와 엔모스 트랜지스터(Q14)의 드레인이 상호 연결되어 형성된 노드에 연결되며, 이 노드로 출력되는 출력신호(OUT11)에 의해 제어된다.
또 다른 피모스 트랜지스터(Q13)의 게이트는, 또 다른 피모스 트랜지스터(Q11)와 엔모스 트랜지스터(Q12)의 드레인이 상호 연결되어 형성된 노드에 연결되며, 이 노드로 출력되는 출력바신호(/OUT11)에 의해 제어된다.
엔모스 트랜지스터(Q12)는 입력신호(IN1)에 의해 직접 제어되며, 또 다른 엔모스 트랜지스터(Q14)는 입력신호(IN11)가 인버터(INV11)에 의해 반전된 신호에 의해 제어된다. 따라서 두 개의 엔모스 트랜지스터(Q12)(Q14)는 동일한 입력신호(IN11)에 대해 상보 동작한다.
다음으로, 제 2 레벨변환부(200)의 구성은 다음과 같다. 피모스 트랜지스터(Q15)와 엔모스 트랜지스터(Q16)가 제 2 기준전압(VDP)과 접지(VSS2) 사이에 직렬 연결된다. 또 다른 피모스 트랜지스터(Q17)와 엔모스 트랜지스터(Q18) 역시 상술한 제 2 기준전압(VDP)과 접지(VSS2) 사이에 직렬 연결된다.
엔모스 트랜지스터(Q16)의 게이트는, 또 다른 엔모스 트랜지스터(Q18)와 피모스 트랜지스터(Q17)의 드레인이 상호 연결되어 형성된 노드에 연결되며, 이 노드로 출력되는 출력신호(OUT12)에 의해 제어된다.
또 다른 엔모스 트랜지스터(Q18)의 게이트는, 또 다른 엔모스 트랜지스터(Q16)와 피모스 트랜지스터(Q15)의 드레인이 상호 연결되어 형성된 노드에 연결되며, 이 노드로 출력되는 출력바신호(/OUT12)에 의해 제어된다.
피모스 트랜지스터(Q15)는 입력신호(IN2)가 인버터(INV11)에 의해 반전된 신호에 의해 제어되며, 또 다른 피모스 트랜지스터(Q17)는 입력신호(IN2)에 의해 직접 제어된다. 따라서 두 개의 피모스 트랜지스터(Q15)(Q17)는 동일한 입력신호(IN11)에 대해 상보 동작한다.
출력버퍼(300)는 피모스 트랜지스터(Q19)와 엔모스 트랜지스터(Q20)가 전원전압(VDD2)과 접지(VSS2) 사이에 직렬연결된다. 피모스 트랜지스터(Q19)의 게이트는 제1 레벨변환부(100)의 출력신호(OUT11)에 의해 제어되며, 엔모스 트랜지스터(Q20)의 게이트는 제 2 레벨변환부(200)의 출력신호(OUT12)에 의해 제어된다.
제 1 레벨 변환부(100)에서 제 1 기준전압(VDN)은 입력전압(IN11)이 VDD1(하이)일 때 엔모스 트랜지스터(Q14)가 턴 온될 수 있고, 입력전압(IN11)이 VSS1(로우)일 때에는 엔모스 트랜지스터(Q14)가 턴 오프될 수 있는 전압범위를 가져야 한다.
그러기 위해서는 제 1 기준전압 VDN이 다음의 식을 만족해야 한다.
VDD1 ≥ VDN ＋ Vtn → VDN ≤ VDD1 － Vtn
VSS1 ≤ VDN － Vtn → VDN ≥ VSS1 ＋ Vtn
∴ VSS1 ＋ Vtn ≤ VDN ≤ VDD1 － Vtn
제 2 레벨 변환부(200)에서는 제 2 기준전압(VDP)은 입력전압(IN11)이 VSS1(로우)일 때 피모스 트랜지스터(Q17)가 턴 온될 수 있고, 입력전압(IN11)이 VDD1(하이)일 때에는 피모스 트랜지스터(Q17)가 턴 오프될 수 있는 전압범위를 가져야 한다.
그러기 위해서는 제 2 기준전압 VDP가 다음의 식을 만족해야 한다.
VSS1 ≤ VDP ＋ Vtp → VDP ≥ VSS1 － Vtp
VDD1 ≥ VDP ＋ Vtp → VDP ≤ VDD1 － Vtp
∴ VSS1 － Vtp ≤ VDP ≤ VDD1 － Vtp
입력신호(IN11)의 레벨이 VSS1일 때 제 1 레벨 변환부(100)에서는, 엔모스 트랜지스터(Q12)가 턴 온되어 출력바신호(/OUT11)는 제 1 기준전압(VDN)의 레벨까지 떨어진다. 출력바신호(/OUT11)가 VDN의 레벨로 떨어지면 피모스 트랜지스터(Q13)가 턴 온되어 출력신호(OUT11)는 VDD2까지 상승한다. 이 하이레벨의 출력신호(OUT11)에 의해 버퍼(300)의 피모스 트랜지스터(Q19)는 턴 오프된다.
이때 제 2 레벨 변환부(200)에서는 VSS1 레벨의 입력신호(IN2)에 의해 피모스 트랜지스터(Q17)가 턴 온되어 출력신호(OUT12)는 VDP의 레벨까지 상승한다. 출력신호(OUT12)가 VDP의 레벨로 상승하면 엔모스 트랜지스터(Q16)가 턴 온되어 출력바신호(/OUT12)는 VSS2까지 떨어진다. VDP 레벨의 출력신호(OUT12)에 의해 버퍼(300)의 엔모스 트랜지스터(Q20)가 턴 온되어 버퍼 출력신호(OUT)는 VSS2레벨로 매우 낮아진다.
반대로 입력신호(IN11)의 레벨이 VDD1이면 제 1 레벨 변환부(100)에서는 엔모스 트랜지스터(Q14)가 턴 온되어 출력신호(OUT11)는 제 1 기준전압인 VDN 레벨까지 떨어진다. 출력신호(OUT11)가 VDN의 레벨로 떨어지면 피모스 트랜지스터(Q13)가 턴 온되어 출력신호(OUT11)는 VDD2까지 상승한다. 이 하이레벨의 출력신호(OUT11)는 버퍼(300)의 피모스 트랜지스터(Q19)를 턴 오프시킨다.
이때 제 2 레벨 변환부(200)에서는 피모스 트랜지스터(Q15)가 턴 온되어 출력바신호(/OUT12)는 VDP의 레벨까지 상승한다. 출력바신호(/OUT12)가 VDP의 레벨로 상승하면 엔모스 트랜지스터(Q18)가 턴 온되어 출력신호(OUT12)는 VSS2까지 떨어진다. VSS2레벨의 출력신호(OUT12)에 의해 버퍼(300)의 엔모스 트랜지스터(Q20)가 턴 온되어 버퍼 출력신호(OUT)는 VSS2로 매우 낮아진다.
하나의 입력신호에 대해 (－)와 (＋)의 양방향으로 전압범위를 확장하는 것이 가능하도록 하는 효과를 제공한다. 일례로, 입력신호(IN11)의 전압범위인 VSS1∼VDD1을 0∼5볼트로 설정하고, 전원전압(VDD2)을 20볼트로, 접지전압(VSS2)을 －10볼트로 설정하면 LCD 게이트 구동회로 등에서 입력전압(IN11)의 전압레벨에 따라 VDD2의 높은 전압 또는 VSS2의 낮은 전압을 하나의 회로에서 함께 출력되도록 할 수 있다.
이는 각각의 레벨 변환부에 제 1 내지 제 2 기준전압(VDN)(VDP)이 적절히 설정되어, 입력전압(IN11)의 레벨에 따라 제 1 레벨 변환부(100) 또는 제 2 레벨 변환부(200)가 선택적으로 동작함으로써 이루어진다.

Claims (6)

  1. 소정의 전압범위를 갖는 입력전압의 레벨에 따라 (＋) 또는 (－) 방향으로 전압범위를 확장하여 출력하는 레벨 변환회로에 있어서,
    제 1 풀 업 소자와 제 1 풀 다운 소자를 포함하고, 제 1 출력신호를 발생시키며, 상기 제 1 풀 업 소자에 상기 입력전압의 최대값보다 높은 전압레벨의 전원전압이 공급되고, 상기 제 1 풀 다운 소자에 소정 레벨의 제 1 기준전압이 공급되는 제 1 레벨 변환부와;
    제 2 풀 업 소자와 제 2 풀 다운 소자를 포함하고, 제 2 출력신호를 발생시키며, 상기 제 2 풀 업 소자에 소정 레벨의 제 2 기준전압이 공급되며, 상기 제 2 풀 다운 소자에 상기 입력전압의 최소값보다 낮은 전압레벨의 접지전압이 공급되는 제 2 레벨 변환부와;
    상기 제 1 출력신호에 의해 제어되는 제 3 풀 업 소자와 상기 제 2 출력신호에 의해 제어되는 제 3 풀 다운 소자가 상기 전원전압과 상기 접지전압 사이에 직렬 연결되고, 상기 제 3 풀 업 소자와 상기 제 3 풀 다운 소자가 상호 연결된 노드로 상기 전원전압 또는 상기 접지전압 레벨의 제 3 출력신호를 발생시키는 버퍼를 포함하는 레벨 변환회로.
  2. 청구항 1에 있어서, 상기 제 1 레벨 변환부는,
    제 1 피모스 트랜지스터와 제 1 엔모스 트랜지스터가 상기 전원전압과 상기 제 1 기준전압 사이에 직렬 연결되고;
    제 2 피모스 트랜지스터와 제 2 엔모스 트랜지스터가 상기 전원전압과 상기 제 1 기준전압 사이에 직렬 연결되며;
    상기 제 1 엔모스 트랜지스터의 게이트가 상기 입력전압에 의해 제어되고, 상기 제 2 엔모스 트랜지스터의 게이트가 상기 입력전압의 반전된 신호에 의해 제어되며;
    상기 제 1 피모스 트랜지스터의 게이트가 상기 제 2 피모스 트랜지스터와 상기 제 2 엔모스 트랜지스터의 드레인이 상호 연결된 노드에서 출력되는 출력바신호에 의해 제어되고;
    상기 제 2 피모스 트랜지스터의 게이트가 상기 제 1 피모스 트랜지스터와 상기 제 1 엔모스 트랜지스터의 드레인이 상호 연결된 노드에서 출력되는 상기 제 1 출력신호에 의해 제어되도록 이루어지는 레벨 변환회로.
  3. 청구항 1에 있어서, 상기 제 2 레벨 변환부는,
    제 3 피모스 트랜지스터와 제 3 엔모스 트랜지스터가 상기 전원전압과 상기 제 2 기준전압 사이에 직렬 연결되고;
    제 4 피모스 트랜지스터와 제 4 엔모스 트랜지스터가 상기 전원전압과 상기 제 2 기준전압 사이에 직렬 연결되며;
    상기 제 3 엔모스 트랜지스터의 게이트가 상기 입력전압에 의해 제어되고, 상기 제 4 엔모스 트랜지스터의 게이트가 상기 입력전압의 반전된 신호에 의해 제어되며;
    상기 제 3 피모스 트랜지스터의 게이트가 상기 제 4 피모스 트랜지스터와 상기 제 4 엔모스 트랜지스터의 드레인이 상호 연결된 노드에서 출력되는 출력바신호에 의해 제어되고;
    상기 제 4 피모스 트랜지스터의 게이트가 상기 제 3 피모스 트랜지스터와 상기 제 3 엔모스 트랜지스터의 드레인이 상호 연결된 노드에서 출력되는 상기 제 2 출력신호에 의해 제어되는 레벨 변환회로.
  4. 청구항 1에 있어서, 상기 버퍼는,
    상기 제 1 출력신호에 의해 게이트가 제어되는 제 5 피모스 트랜지스터와 상기 제 2 출력신호에 의해 제어되는 제 5 엔모스 트랜지스터가 상기 전원전압과 상기 접지전압 사이에 직렬 연결되며, 상기 제 5 피모스 트랜지스터의 드레인과 상기 제 5 엔모스 트랜지스터의 드레인이 상호 연결된 노드에서 상기 제 3 출력신호를 발생시키는 레벨 변환회로.
  5. 청구항 1에 있어서, 상기 제 1 기준전압은,
    상기 입력전압이 최고값일 때 상기 제 1 엔모스 트랜지스터가 턴 온될 수 있고, 상기 입력전압이 최저값일 때 상기 제 1 엔모스 트랜지스터가 턴 오프될 수 있는 전압범위를 갖도록 이루어지는 레벨 변환회로.
  6. 청구항 1에 있어서, 상기 제 2 기준전압은,
    상기 입력전압이 최저값일 때 상기 제 1 피모스 트랜지스터가 턴 온될 수 있고, 상기 입력전압이 최고값일 때 상기 제 1 피모스 트랜지스터가 턴 오프될 수 있는 전압범위를 갖도록 이루어지는 레벨 변환회로.
KR1019980020775A 1998-06-05 1998-06-05 레벨변환회로 KR100271803B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019980020775A KR100271803B1 (ko) 1998-06-05 1998-06-05 레벨변환회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019980020775A KR100271803B1 (ko) 1998-06-05 1998-06-05 레벨변환회로

Publications (2)

Publication Number Publication Date
KR20000000866A KR20000000866A (ko) 2000-01-15
KR100271803B1 true KR100271803B1 (ko) 2000-11-15

Family

ID=19538398

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980020775A KR100271803B1 (ko) 1998-06-05 1998-06-05 레벨변환회로

Country Status (1)

Country Link
KR (1) KR100271803B1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4823098B2 (ja) * 2007-02-20 2011-11-24 富士通セミコンダクター株式会社 Ｉ／ｏ回路
KR100833791B1 (ko) * 2007-04-12 2008-05-29 국민대학교산학협력단 레벨 시프터 회로
KR102579887B1 (ko) 2021-02-26 2023-09-18 주식회사 코러스트 압력 센서를 이용하여 피부 접촉을 감지하는 장치 및 이를 포함하는 초음파 장치

Also Published As

Publication number Publication date
KR20000000866A (ko) 2000-01-15

Similar Documents

Publication Publication Date Title
US5723986A (en) Level shifting circuit
EP0817387B1 (en) Voltage-level shifter
US7248075B2 (en) Level shifter with low leakage current
US7317335B2 (en) Level shifter with low leakage current
US7112998B2 (en) Method utilizing a one-stage level shift circuit
US8120404B2 (en) Flip-flop circuit with internal level shifter
JP2006101146A (ja) レベルシフト回路
JP4870391B2 (ja) レベルシフタ及びレベルシフティング方法
US20050168241A1 (en) Level shifter
US9843325B2 (en) Level shifter and parallel-to-serial converter including the same
US5896044A (en) Universal logic level shifting circuit and method
US6515532B2 (en) Level shift circuit for shifting voltage levels
WO2009123262A1 (ja) ラッチ機能付きレベルシフタ回路、表示素子駆動回路および液晶表示装置
US20030117207A1 (en) Level shifter having plurality of outputs
JP6871519B2 (ja) 半導体集積回路
US5923192A (en) CMOS circuit
KR100271803B1 (ko) 레벨변환회로
JP3928938B2 (ja) 電圧変換回路および半導体装置
EP1715584A1 (en) Level shift circuit and semiconductor integrated circuit having the same
EP1360765B1 (en) Buffers with reduced voltage input/output signals
US20030222701A1 (en) Level shifter having plurality of outputs
KR20020077025A (ko) 레벨 시프트 회로
JP3000571B2 (ja) デューティ液晶駆動回路
WO2010042181A2 (en) Digital logic voltage level shifter
KR100214079B1 (ko) 반도체 장치의 레벨쉬프터

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20050718

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee