KR20020077025A - 레벨 시프트 회로 - Google Patents

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KR20020077025A
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Abstract

본 발명의 목적은 보다 고속으로 동작하는 레벨 시프트 회로를 제공하는 것이다.
VDD1<VDD2인 전원 전위(VDD2)와 기준 전위(VSS) 사이에 접속된 제1 인버터를 구성하는 PMOS 트랜지스터(P1)와 NMOS 트랜지스터(N1S) 사이에, 또한 NMOS 트랜지스터(N3 및 NS3)가 직렬 접속되고, 동일한 방식으로 제2 인버터를 구성하는 PMOS 트랜지스터(P2)와 NMOS 트랜지스터(N2S) 사이에, 또한 NMOS 트랜지스터(N4 및 N4S)가 직렬 접속되어 있다. PMOS 트랜지스터(P1, P2) 및 NMOS 트랜지스터(N3 및 N4)의 게이트 절연막은 NMOS 트랜지스터(N1S∼N4S)의 게이트 절연막보다도 두껍다. NMOS 트랜지스터(N3 및 N4)의 게이트는 VDD2에 접속되고, NMOS 트랜지스터(N3S 및 N4S)의 게이트는 VDD1에 접속되어, 이들 트랜지스터는 항상 온이 된다.

Description

레벨 시프트 회로{LEVEL SHIFT CIRCUIT FOR STEPPING UP LOGIC SIGNAL AMPLITUDE WITH IMPROVED OPERATING SPEED}
본 발명은 레벨 시프트 회로에 관한 것이다.
CMOS 집적 회로에서는 동작 전압이 MOS 트랜지스터의 최소 사이즈와 거의 비례하여 스케일링되는 데 대하여, 이 집적 회로에 접속되는 메모리나 하드 디스크 등의 디바이스의 전원 사양은 트랜지스터의 스케일링과 무관하게 높게 유지되기 때문에, 외부에서 공급되는 전원 전압과 내부에서 사용되는 전원 전압이 다른 경우가 많다. 이러한 경우, 집적 회로의 입출력부와 내부 회로에서의 데이터 신호의 진폭이 상이하기 때문에, 집적 회로 내에 레벨 시프트 회로를 구비할 필요가 있다.
도 5는 레벨 시프트 회로를 구비한 종래의 CMOS 집적 회로(10)의 개략적인 구성을 도시한다.
CMOS 집적 회로(10)에는 외부에서 전원 전압(VDD2)이 공급되고, 이것이 강압 회로(20)에서 전원 전압(VDD1)으로 강압되어 저 전압 동작 회로(30)에 공급된다. 예를 들면, VDD2 및 VDD1은 각각 3.3 V 및 1.2 V이다. 저 전압 동작 회로(30)의 회로에서 출력되는 진폭(VDD1)의 데이터 신호(SI)를 진폭(VDD2)의 데이터 신호(SO)로 변환하여 외부로 출력하기 위해서, 레벨 시프트 회로(40)가 구비되어 있다.
저 전압 동작 회로(30)와 레벨 시프트 회로(40)는 트랜지스터 사이즈가 다르고, 다른 기술로 이들 회로가 형성된다. 즉, 저 전압 동작 회로(30) 및 레벨 시프트 회로(40)에는 각각, 전원 전압(VDD1 및 VDD2)의 동작에 최적화된 게이트 절연막 두께나 게이트 길이를 지닌 트랜지스터가 이용된다. 이에 따라, 레벨 시프트 회로(40)의 트랜지스터의 게이트 절연막 두께는 저 전압 동작 회로(30)의 게이트 절연막 두께보다도 두껍고, 레벨 시프트 회로(40)의 NMOS 트랜지스터(N1 및 N2)의 임계치 전압(Vthn)은 저 전압 동작 회로(30) 내의 임계치 전압보다도 높다.
이 때문에, 저 전압 동작 회로(30)의 트랜지스터의 소형화(miniaturization)에 따라 전원 전압(VDD1)이 저하되면, VDD1이 NMOS 트랜지스터(N1 및 N2)의 임계치 전압(Vthn)에 근접하여, 저 전압 동작 회로(30)가 NMOS 트랜지스터(N1 또는 N2)를 온(on)으로 했을 때, 트랜지스터들의 온 저항(on-resistance)이 커져 전류치가 작아지기 때문에, 레벨 시프트 회로(40)의 동작 속도가 저하된다.
본 발명의 목적은 이러한 문제점을 감안하여 이루어진 것으로, 보다 고속으로 동작하는 레벨 시프트 회로를 제공하는 것이다.
도 1은 본 발명의 제1 실시예의 레벨 시프트 회로가 적용된 CMOS 집적 회로의 개략적인 회로도.
도 2는 본 발명의 제2 실시예의 레벨 시프트 회로가 적용된 CMOS 집적 회로의 개략적인 회로도.
도 3은 본 발명의 제3 실시예의 레벨 시프트 회로가 적용된 CMOS 집적 회로의 개략적인 회로도.
도 4는 본 발명의 제4 실시예의 레벨 시프트 회로가 적용된 CMOS 집적 회로의 개략적인 회로도.
도 5는 레벨 시프트 회로를 구비한 종래의 CMOS 집적 회로의 개략적인 회로도.
<도면의 주요 부분에 대한 부호의 설명>
10, 10A∼10D : CMOS 집적 회로
20 : 강압 회로
30 : 저 전압 동작 회로
31 : 회로
32 : 인버터
40, 40A∼40D : 레벨 시프트 회로
P1, P2 : PMOS 트랜지스터
N1, N2, N1S, N2S, N3, N4, N3S, N4S : NMOS 트랜지스터
SI, *SI, SO : 신호
본 발명에 의한 레벨 시프트 회로의 일 형태에서는, 제1 전원 전위(VDD1)보다 높은 제2 전원 전위(VDD2)와 기준 전위(VSS) 사이에, PMOS 트랜지스터와 NMOS트랜지스터가 직렬 접속된 제1 및 제2 인버터를 구비하고, 상기 제1 및 제2 인버터의 PMOS 트랜지스터가 크로스 접속(cross-coupled)되어 플립플롭이 구성되어 있다. 상기 제1 및 제2 인버터의 NMOS 트랜지스터의 게이트 절연막 두께는 상기 제1 및 제2 인버터의 PMOS 트랜지스터의 게이트 절연막 두께보다 얇다.
이 구성에 따르면, 상기 제1 및 제2 인버터의 NMOS 트랜지스터의 동일 입력 레벨에 대한 전류 구동 능력이 높아지기 때문에, 상기 제1 전원 전위와 기준 전위 사이의 전압으로 동작하는 회로가 상기 제1 및 제2 인버터의 NMOS 트랜지스터를 고속으로 온/오프함에 따라, 레벨 시프트 회로의 동작이 종래보다도 고속으로 된다.
본 발명에 의한 레벨 시프트 회로의 다른 형태에서는 상기 구성에 있어서, 또한 상기 제1 및 제2 인버터의 PMOS 트랜지스터와 NMOS 트랜지스터 사이에, 항상 온이 되도록 게이트에 소정 전위(VAA)(VDD1≤VAA≤VDD2)가 인가된 NMOS 트랜지스터가 삽입되어 있다.
이 구성에 따르면, 상기 삽입 NMOS 트랜지스터에 의해 상기 제1 및 제2 인버터의 NMOS 트랜지스터의 드레인·게이트간 전압의 최대치가 VAA-Vthni로 낮아지기 때문에, 보다 낮은 제1 전원 전위에 대하여 적용 가능해진다. 여기서 Vthni는 상기 삽입 NMOS 트랜지스터의 임계치 전압이다.
본 발명에 의한 레벨 시프트 회로의 또 다른 형태에서는 상기 구성에 있어서, 상기 삽입 NMOS 트랜지스터는 그 게이트 절연막 두께가 상기 제1 및 제2 인버터의 PMOS 트랜지스터의 게이트 절연막 두께와 거의 동일하고, 또 게이트가 상기 제2 전원 전위에 접속되며, 또한 상기 삽입 NMOS 트랜지스터와 상기 제1 및 제2 인버터의 NMOS 트랜지스터와의 사이에 각각 제2 NMOS 트랜지스터가 삽입되어 있다. 이 제2 삽입 NMOS 트랜지스터는 게이트 절연막 두께가 상기 제1 및 제2 인버터의 NMOS 트랜지스터의 게이트 절연막 두께와 거의 동일하고 또 게이트가 제1 전원 전위에 접속되어 있다.
이 구성에 따르면, 게이트 절연막 두께가 작은 쪽의 삽입 NMOS 트랜지스터의 드레인·게이트간 전압이, 게이트 절연막 두께가 큰 쪽의 삽입 NMOS 트랜지스터에 의해 저하되고, 게이트 절연막 두께가 작은 제1 및 제2 인버터의 NMOS 트랜지스터의 드레인·게이트간 전압이, 게이트 절연막 두께가 작은 쪽의 삽입 NMOS 트랜지스터에 의해 저하되기 때문에, 게이트 절연막 두께가 작은 쪽의 트랜지스터 내압(耐壓)에 대한 마진(margin)이 커져, 보다 낮은 제1 전원 전위에 대하여 적용 가능해진다.
본 발명의 다른 목적, 구성 및 효과는 이하의 설명으로부터 분명해진다.
이하, 도면을 참조하여 본 발명의 실시예를 설명한다.
[제1 실시예]
도 1은 본 발명의 제1 실시예의 레벨 시프트 회로(40A)가 적용된 CMOS 집적 회로(10A)의 개략적인 구성을 도시한다.
레벨 시프트 회로(40A)에서는 전원 전위(VDD2)와 기준 전위(VSS)=0 V와의 사이에, PMOS 트랜지스터(P1)와 NMOS 트랜지스터(N1S)가 직렬 접속되어 제1 인버터를 구성하고, PMOS 트랜지스터(P2)와 NMOS 트랜지스터(N2S)가 직렬 접속되어 제2 인버터를 구성하고 있다. 또, PMOS 트랜지스터(P1과 P2)가 크로스 접속되어 플립플롭이구성되어 있다. 즉, PMOS 트랜지스터(P1 및 P2)의 게이트가 각각 NMOS 트랜지스터(N2S 및 N1S)의 드레인에 접속되어 있다. NMOS 트랜지스터(N2S)의 게이트에는 저 전압 동작 회로(30)의 회로에서 데이터 신호(SI)가 공급되고, NMOS 트랜지스터(N1S)의 게이트에는 데이터 신호(SI)의 논리치를 인버터(31)에서 반전한 신호(*SI)가 공급된다.
NMOS 트랜지스터(N1S 및 N2S)는 저 전압 동작 회로(30)와 동일 CMOS 제조 프로세스로 형성되며, NMOS 트랜지스터(N1S 및 N2S)의 게이트 절연막 두께는 편차(variation)를 무시하면 저 전압 동작 회로(30)의 게이트 절연막 두께와 동일하다. 이에 대하여, PMOS 트랜지스터(P1 및 P2)는 그 게이트 절연막 두께가 NMOS 트랜지스터(N1S 및 N2S)의 게이트 절연막 두께보다도 두껍다. 따라서, NMOS 트랜지스터(N1S 및 N2S)의 임계치 전압(Vthns)은 도 5의 임계치 전압(Vthn)보다도 낮고, 또한 입력 신호(SI, *SI)의 트랜지스터에 대한 구동 능력보다도 높아진다.
상기 구성에 있어서, 트랜지스터가 온일 때의 그 게이트 전압과 임계치 전압의 차(VDD1-Vthns)가 도 5의 경우의 값(VDD1-Vthn)보다 크기 때문에, 신호(SI)가 로우 레벨에서 하이 레벨로 천이하면, 즉, NMOS 트랜지스터(N2S 및 N1S)의 게이트전압이 각각 VDD1 및 0 V로 변화하면, NMOS 트랜지스터(N2S 및 N1S)가 각각 고속으로 온 및 오프 상태로 천이한다. 이에 따라, 전류가 신호 출력 단자(SO)에서 NMOS 트랜지스터(N2S)로 고속으로 유입되어, 동작의 고속화가 달성된다.
NMOS 트랜지스터(N2S)의 온에 의해 신호(SO)가 로우 레벨이 되기 때문에, PMOS 트랜지스터(P1)가 온이 되고, 이에 따라 PMOS 트랜지스터(P2)의 게이트 전위가 VDD2로 되어 PMOS 트랜지스터(P2)가 오프가 된다.
이어서, 신호(SI)가 로우 레벨로 천이하면, 즉 NMOS 트랜지스터(N2S 및 N1S)의 게이트 전압이 각각 0 및 VDD1로 변화하면, NMOS 트랜지스터(N1S 및 N2S)가 각각 고속으로 온 및 오프 상태로 천이한다. 이에 따라, PMOS 트랜지스터(P2)의 게이트가 로우 레벨로 되어 PMOS 트랜지스터(P2)가 고속으로 온이 되고, VDD2로부터 PMOS 트랜지스터(P2)를 통하여 신호 출력 단자(SO)로 전류가 유출되어, 동작의 고속화가 달성된다.
PMOS 트랜지스터(P2)의 온에 의해 PMOS 트랜지스터(P1)의 게이트 전위가 VDD2로 되어, PMOS 트랜지스터(P1)가 오프가 된다.
[제2 실시예]
도 2는 본 발명의 제2 실시예의 레벨 시프트 회로(40B)가 적용된 CMOS 집적 회로(10B)의 개략적인 구성을 도시한다.
도 1에 있어서, *SI=VSS일 때, PMOS 트랜지스터(P1) 및 NMOS 트랜지스터(N1S)가 각각 온 및 오프로, NMOS 트랜지스터(N1S)의 드레인·게이트간 전압이 최대치(VDD2)가 된다. 이 때문에, 전원 전압(VDD2)이 NMOS 트랜지스터(N1S 및 N2S)의 게이트 절연막을 파괴할 정도에 큰 경우에는, 레벨 시프트 회로(40A)를 사용할 수 없다고 하는 제약이 있다.
그래서, 이 제약을 완화하기 위해서, 도 2의 레벨 시프트 회로(40B)에서는 PMOS 트랜지스터(P1)의 드레인과 NMOS 트랜지스터(N1S)의 드레인 사이에 NMOS 트랜지스터(N3)가 접속되고, PMOS 트랜지스터(P2)의 드레인과 NMOS 트랜지스터(N2S)의드레인 사이에 NMOS 트랜지스터(N4)가 접속되고, NMOS 트랜지스터(N3 및 N4)의 게이트가 VDD2에 접속되어 있다. 이에 따라, NMOS 트랜지스터(N3 및 N4)는 항상 온으로 되어 있다. NMOS 트랜지스터(N3 및 N4)는 PMOS 트랜지스터(P1 및 P2)와 동일 CMOS 제조 프로세스로 형성되며, 이들 게이트 절연막 두께는 편차를 무시하면 서로 동일하다. NMOS 트랜지스터(N3 및 N4)의 백 게이트(back gate)는 VSS에 접속되어 있다.
NMOS 트랜지스터(N3 및 N4)가 항상 온이기 때문에, 신호(SI)에 대한 레벨 시프트 회로(40B)의 논리 동작은 도 1의 경우와 동일하다.
NMOS 트랜지스터(N1S)의 드레인 전위(V1)는, NMOS 트랜지스터(N1S) 및 PMOS 트랜지스터(P1)가 각각 온 및 오프일 때 0 V이고, NMOS 트랜지스터(N1S) 및 PMOS 트랜지스터(P1)가 각각 오프 및 온일 때 VDD2-Vthn이 되며, 여기서, Vthn은 NMOS 트랜지스터(N3)의 임계치 전압이다. 따라서, V1의 범위는 다음 수학식 1로 나타내어진다.
0≤V1≤VDD2-Vthn
NMOS 트랜지스터(N3)의 백 게이트·소스간에 역전압(-V1)이 인가되기 때문에, 임계치 전압(Vthn)은 소스·백게이트간 전압이 0인 경우의 임계치 전압(Vthno)보다도 높아져, 결과적으로 V1이 더욱 저하되어, NMOS 트랜지스터(N1S)의 드레인·게이트간 전압(Vdg)이 보다 낮아진다. 이 전압(Vdg)은 신호(*SI)가 VSS일 때 최대치 Vdgmax=VDD2-Vthn이 되어, 도 1의 경우보다도 Vthn만큼 낮아져, 상기 제약이 완화된다. 예를 들면, VDD2=3.3 V, VDD1=1.1 V 및 Vthno=1.5 V일 때 Vthn=2.0 V가 되어, Vdgmax=1.3 V가 된다. NMOS 트랜지스터(N2S)의 드레인·게이트간 전압에 관해서도 마찬가지이다.
Vthno<Vthn에 의해 NMOS 트랜지스터(N3 및 N4)의 온 저항이 증가하지만, 레벨 시프트 회로(40B)의 동작은 도 5의 레벨 시프트 회로(40)의 동작보다도 훨씬 고속(VDD1=1.2 V 및 VDD2=3.3 V의 조건에서 약 10,000배 고속)인 것이 시뮬레이션에 의해 확인되었다.
[제3 실시예]
도 3은 본 발명의 제3 실시예의 레벨 시프트 회로(40C)가 적용된 CMOS 집적 회로(10C)의 개략적인 구성을 도시한다.
이 회로에서는 도 2의 NMOS 트랜지스터(N3 및 N4)를 대신하여, 저 전압 동작 회로(30)와 동일 CMOS 제조 프로세스로 형성되는 NMOS 트랜지스터(N3S 및 N4S)가 이용되고 있다. 따라서, NMOS 트랜지스터(N3S 및 N4S)의 게이트 절연막 두께는 편차를 무시하면, NMOS 트랜지스터(N1S 및 N2S)의 게이트 절연막 두께와 동일하다. NMOS 트랜지스터(N3S 및 N4S)의 게이트에는 VDD1이 인가되고, NMOS 트랜지스터(N3S 및 N4S)는 항상 온으로 되어 있다. NMOS 트랜지스터(N3S 및 N4S)의 백 게이트는 VSS에 접속되어 있다.
NMOS 트랜지스터(N1S)의 드레인·게이트간 최대 전압 Vdgmax=VDD1-Vthns은도 3의 경우보다도 낮아진다. 여기서 Vthns는 NMOS 트랜지스터(N3S)의 임계치 전압이다. 예를 들면, VDD2=3.3 V, VDD1=1.7 V 및 Vthns=0.8 V일 때, Vdgmax=0.9 V가 된다. NMOS 트랜지스터(N2S)의 드레인·게이트간 전압에 관해서도 마찬가지이다.
시뮬레이션 결과, 이 레벨 시프트 회로(40C)는 도 2의 레벨 시프트 회로(40B)보다도 동작이 고속인 것이 확인되었다.
[제4 실시예]
도 4는 본 발명의 제4 실시예의 레벨 시프트 회로(40D)가 적용된 CMOS 집적 회로(10D)의 개략적인 구성을 도시한다.
도 3의 레벨 시프트 회로(40C)의 경우, NMOS 트랜지스터(N3S)의 드레인·게이트간 전압 최대치가 VDD2-VDD1이 되기 때문에, NMOS 트랜지스터(N3S 및 N4S)의 내압 조건으로서 일반적으로, VDD2-VDD1≤VDD1, 즉 VDD2/2≤VDD1을 만족해야 한다고 하는 제약이 있다.
그래서, 이 제약을 완화하기 위해서, 도 4의 레벨 시프트 회로(40D)에서는 PMOS 트랜지스터(P1)의 드레인과 NMOS 트랜지스터(N1S)의 드레인 사이에 도 2의 NMOS 트랜지스터(N3)와 도 3의 NMOS 트랜지스터(N3S)가 직렬로 접속되고, PMOS 트랜지스터(P2)의 드레인과 NMOS 트랜지스터(N2S)의 드레인 사이에 도 2의 NMOS 트랜지스터(N4)와 도 3의 NMOS 트랜지스터(N4S)가 직렬로 접속되어 있다. NMOS 트랜지스터(N3 및 N4)의 게이트는 VDD2에 접속되고, NMOS 트랜지스터(N3S 및 N4S)의 게이트는 VDD1에 접속되어 있다. NMOS 트랜지스터(N3, N4, N3S 및 N4S)의 백 게이트는 모두 VSS에 접속되어 있다.
NMOS 트랜지스터(N3S)의 드레인 전위(V2)는 VDD2-Vthn이며, NMOS 트랜지스터(N3S)의 드레인·게이트간 전압(Vdg)은 VDD2-Vthn-VDD1이다. 즉, Vdg은 도 3의 경우보다도 NMOS 트랜지스터(N3)의 임계치 전압(Vthn)만큼 낮아진다. 예를 들면, VDD2=3.3 V이고, VDD1= 1.2 V인 경우, Vthn을 0.8 V 정도로 하면 Vdg가 1.2 V 정도가 되기 때문에, NMOS 트랜지스터(N3S)의 게이트 절연막 파괴를 충분히 방지할 수 있다. 또, NMOS 트랜지스터(N3S)의 소스 전위(V1)가 VDD1-Vthns이기 때문에, NMOS 트랜지스터(N3S)의 드레인·소스간 전압(V2-V1)은 VDD2-Vthn-VDD1+Vthns가 된다. 상기한 예에서 또한 Vthns=0.2 V로 한 경우, V2-V1=3.3-0.8-1.2+0.2=1.5 V 정도로 조금 높게 된다. 그러나, 통상, 드레인·소스간 내압은 게이트 절연막의 내압보다도 상당히 크기 때문에, 이 정도의 값은 전혀 문제가 없다.
이 제4 실시예의 레벨 시프트 회로(40D)에 따르면, 트랜지스터 내압에 대한 마진이 제2 및 제3 실시예의 경우보다도 크기 때문에, VDD2에 대하여 VDD1을 상당히 낮게 설정하는 것이 가능하다. 예를 들면 VDD2=3.3 V에 대해, VDD1=0.6∼0.8 V로 설정하더라도 내압상 문제는 발생하지 않는다.
레벨 시프트 회로(40D)의 동작 속도는 도 3의 레벨 시프트 회로(40C)보다도 조금 느리지만, 시뮬레이션 결과, 거의 동일한 것이 확인되었다.
또한, 본 발명에는 이외에도 여러 가지 변형예가 포함된다. 예를 들면, 삽입된 NMOS 트랜지스터(N3 및 N4 또는 N3S 및 N4S)의 게이트에 인가되는 전위는 상기 값에 한정되지 않고, 내압상 문제가 없는 값이고 또 저 전압 동작 NMOS 트랜지스터의 드레인·게이트간 전압을 저하시키는 것이면 된다.
(부기 1)
제1 전원 전위와 기준 전위 사이의 전압으로 동작하는 CMOS 회로의 상보 출력 신호(SI 및 *SI)를, 상기 제1 전원 전위보다 높은 제2 전원 전위와 상기 기준 전위 사이의 전압으로 동작하는 회로의 신호(SO)로 변환하는 레벨 시프트 회로로서,
소스가 각각 상기 제2 전원 전위에 접속된 제1 및 제2 PMOS 트랜지스터와,
드레인이 각각 상기 제1 및 제2 PMOS 트랜지스터의 드레인에 접속되고, 소스가 상기 기준 전위에 접속된 제1 및 제2 NMOS 트랜지스터를 포함하고,
상기 제1 PMOS 트랜지스터의 게이트 및 드레인이 각각 상기 제2 PMOS 트랜지스터의 드레인 및 게이트에 결합되고, 상기 제1 및 제2 NMOS 트랜지스터의 게이트에 각각 상기 상보 출력 신호(SI 및 *SI)가 공급되며, 상기 제2 PMOS 트랜지스터의 드레인으로부터 상기 신호(SO)를 추출하는 레벨 시프트 회로에 있어서,
상기 제1 및 제2 NMOS 트랜지스터의 게이트 절연막 두께가 상기 제1 및 제2 PMOS 트랜지스터의 게이트 절연막 두께보다 작은 것을 특징으로 하는 레벨 시프트 회로.
(부기 2)
상기 제1 PMOS 트랜지스터의 드레인과 상기 제1 NMOS 트랜지스터 사이 및 상기 제2 PMOS 트랜지스터의 드레인과 상기 제2 NMOS 트랜지스터 사이에 각각 결합된 제3 및 제4 NMOS 트랜지스터를 더 포함하고, 상기 제3 및 제4 NMOS 트랜지스터의 게이트가 상기 제2 전원 전위 이하 또 상기 제1 전원 전위 이상의 소정 전위에 접속되어 있는 것을 특징으로 하는 부기 1에 기재한 레벨 시프트 회로.
(부기 3)
상기 소정 전위는 상기 제2 전원 전위이며, 상기 제3 및 제4 NMOS 트랜지스터의 게이트 절연막 두께는 상기 제1 및 제2 PMOS 트랜지스터의 게이트 절연막 두께와 거의 동일한 것을 특징으로 하는 부기 2에 기재한 레벨 시프트 회로.
(부기 4)
상기 소정 전위는 상기 제1 전원 전위이며, 상기 제3 및 제4 NMOS 트랜지스터의 게이트 절연막 두께는 상기 제1 및 제2 NMOS 트랜지스터의 게이트 절연막 두께와 거의 동일한 것을 특징으로 하는 부기 2에 기재한 레벨 시프트 회로.
(부기 5)
상기 제3 및 제4 NMOS 트랜지스터의 백 게이트에는 상기 기준 전위가 인가되고 있는 것을 특징으로 하는 부기 2 내지 4 중 어느 하나에 기재한 레벨 시프트 회로.
(부기 6)
상기 제3 NMOS 트랜지스터의 드레인과 상기 제1 NMOS 트랜지스터 사이 및 상기 제4 NMOS 트랜지스터의 드레인과 상기 제2 NMOS 트랜지스터 사이에 각각 결합된 게이트 절연막 두께가 상기 제1 및 제2 NMOS 트랜지스터의 게이트 절연막 두께와 거의 동일한 제5 및 제6 NMOS 트랜지스터를 더 포함하고, 상기 제5 및 제6 NMOS 트랜지스터의 게이트가 상기 제1 전원 전위에 접속되어 있는 것을 특징으로 하는 부기 3에 기재한 레벨 시프트 회로.
(부기 7)
상기 제1 및 제2 PMOS 트랜지스터와 상기 제3 및 제4 NM0S 트랜지스터는 동일 CMOS 제조 프로세스로 형성된 것이고, 상기 제1 및 제2 NMOS 트랜지스터는 상기 CMOS 회로와 동일 CMOS 제조 프로세스로 형성된 것을 특징으로 하는 부기 3에 기재한 레벨 시프트 회로.
(부기 8)
상기 제1 및 제2 PMOS 트랜지스터는 동일 MOS 제조 프로세스로 형성된 것이고, 상기 제1 내지 제4 NMOS 트랜지스터는 상기 CMOS 회로와 동일 CMOS 제조 프로세스로 형성된 것을 특징으로 하는 부기 4에 기재한 레벨 시프트 회로.
(부기 9)
상기 제1 및 제2 PMOS 트랜지스터와 상기 제3 및 제4 NM0S 트랜지스터는 동일 CMOS 제조 프로세스로 형성된 것이고, 상기 제1, 제2, 제5 및 제6 NMOS 트랜지스터는 상기 CMOS 회로와 동일 CMOS 제조 프로세스로 형성된 것을 특징으로 하는 부기 6에 기재한 레벨 시프트 회로.
(부기 10)
부기 1 내지 9 중 어느 하나에 기재한 레벨 시프트 회로가 반도체 칩에 형성되어 있는 것을 특징으로 하는 CMOS 집적 회로 장치.
본 발명에 따르면, 보다 고속으로 동작하는 레벨 시프트 회로를 제공할 수 있다.

Claims (7)

  1. 제1 전원 전위와 기준 전위 사이의 전압으로 동작하는 CMOS 회로의 상보 출력 신호(SI 및 *SI)를, 상기 제1 전원 전위보다 높은 제2 전원 전위와 상기 기준 전위와의 사이의 전압으로 동작하는 회로의 신호(SO)로 변환하는 레벨 시프트 회로로서,
    상기 제2 전원 전위에 소스가 각각 접속된 제1 및 제2 PMOS 트랜지스터와,
    상기 제1 및 제2 PMOS 트랜지스터의 드레인에 드레인이 각각 접속되고, 상기 기준 전위에 소스가 접속된 제1 및 제2 NMOS 트랜지스터를 포함하고,
    상기 제1 PMOS 트랜지스터의 게이트 및 드레인이 각각 상기 제2 PMOS 트랜지스터의 드레인 및 게이트에 결합되고, 상기 제1 및 제2 NMOS 트랜지스터의 게이트에 각각 상기 상보 출력 신호(SI 및 *SI)가 공급되며, 상기 제2 PMOS 트랜지스터의 드레인으로부터 상기 신호(SO)가 추출되는 레벨 시프트 회로에 있어서,
    상기 제1 및 제2 NMOS 트랜지스터의 게이트 절연막 두께가 상기 제1 및 제2 PMOS 트랜지스터의 게이트 절연막 두께보다 얇은 것을 특징으로 하는 레벨 시프트 회로.
  2. 제1항에 있어서, 상기 제1 PMOS 트랜지스터의 드레인과 상기 제1 NMOS 트랜지스터와의 사이 및 상기 제2 PMOS 트랜지스터의 드레인과 상기 제2 NMOS 트랜지스터와의 사이에 각각 결합된 제3 및 제4 NMOS 트랜지스터를 더 포함하고, 상기 제3및 제4 NMOS 트랜지스터의 게이트가 상기 제2 전원 전위 이하이며 상기 제1 전원 전위 이상인 소정 전위에 접속되어 있는 것인 레벨 시프트 회로.
  3. 제2항에 있어서, 상기 소정 전위는 상기 제2 전원 전위이며, 상기 제3 및 제4 NMOS 트랜지스터의 게이트 절연막 두께는 상기 제1 및 제2 PMOS 트랜지스터의 게이트 절연막 두께와 거의 동일한 것인 레벨 시프트 회로.
  4. 제2항에 있어서, 상기 소정 전위는 상기 제1 전원 전위이며, 상기 제3 및 제4 NMOS 트랜지스터의 게이트 절연막 두께는 상기 제1 및 제2 NMOS 트랜지스터의 게이트 절연막 두께와 거의 동일한 것인 레벨 시프트 회로.
  5. 제2항 내지 제4항 중 어느 한 항에 있어서, 상기 제3 및 제4 NMOS 트랜지스터의 백 게이트에는 상기 기준 전위가 인가되어 있는 것인 레벨 시프트 회로.
  6. 제3항에 있어서, 상기 제3 NMOS 트랜지스터의 드레인과 상기 제1 NMOS 트랜지스터와의 사이 및 상기 제4 NMOS 트랜지스터의 드레인과 상기 제2 NMOS 트랜지스터와의 사이에 각각 결합된 게이트 절연막 두께가 상기 제1 및 제2 NMOS 트랜지스터의 게이트 절연막 두께와 거의 동일한 제5 및 제6 NMOS 트랜지스터를 더 포함하고, 상기 제5 및 제6 NMOS 트랜지스터의 게이트가 상기 제1 전원 전위에 접속되어 있는 것인 레벨 시프트 회로.
  7. 청구항 제1항 내지 청구항 제6항 중 어느 한 항에 기재된 레벨 시프트 회로가 반도체 칩에 형성되어 있는 것을 특징으로 하는 CMOS 집적 회로 장치.
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