JPH10154391A

JPH10154391A - 半導体装置

Info

Publication number: JPH10154391A
Application number: JP9248172A
Authority: JP
Inventors: Riichi Tachibana; 利一立花; Takeshi Sakai; 武志境; Yoshinobu Nakagome; 儀延中込
Original assignee: Hitachi Device Engineering Co Ltd; Hitachi Ltd; Hitachi Consumer Electronics Co Ltd
Current assignee: Hitachi Ltd; Hitachi Consumer Electronics Co Ltd; Japan Display Inc
Priority date: 1996-09-30
Filing date: 1997-09-12
Publication date: 1998-06-09

Abstract

(57)【要約】【課題】半導体記憶装置の様な複数の種打つ力回路を
持つ半導体装置において、グランド配線に生じる電圧降
下によって、グランド用ボンデイングパッドから離れた
位置の出力回路側のグランド電位に浮きが生ずる。グラ
ンド電位の浮き上がりは、出力回路を構成するＭＯＳト
ランジスタのスイッチ応答に悪影響を及ぼし、結果とし
て出力回路の動作速度の低下という問題をもたらす。【解決手段】出力回路のロウレベル出力用のＭＯＳト
ランジスタのゲートに昇圧回路によって形成されたよう
な昇圧レベルの駆動信号を印加する。【効果】グランド配線に電位の浮き上がりが生じて
も、昇圧レベルの駆動信号によって、ロウレベル出力用
のＭＯＳトランジスタのゲートとグランド配線との間の
電位差の大幅な減少を防ぐことができ、ロウレベル出力
用の出力ＭＯＳトランジスタのゲートに十分なレベルの
信号を与えることができるようになる。その結果、出力
ＭＯＳトランジスタのスイッチ動作の遅れを減少でき、
回路を高速化できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置に
おける出力回路のような半導体集積回路における出力回
路の高速化に関するものである。更に詳しくは、多ビッ
ト出力端子を持つ大容量ダイナミックランダムアクセス
メモリの出力回路に関するものである。

【０００２】図６は、本願に先立って本願発明者により
検討された出力回路の回路図であり、図７は、図６でブ
ラックボックス表示された昇圧回路の回路図である。ま
た、図８は、図６の出力回路の動作波形図である。ただ
し、各図において説明の簡略化のために、本発明に直接
関係のないところは、その詳細な表示は省いている。

【０００３】ＶＣＣＯ（例えば５Ｖまたは３．３Ｖ）は
外部から供給される電源電圧、ＶＣＣは外部もしくはチ
ップ内の降圧回路ＢＳＴ１から供給される電源電圧（例
えば３．３Ｖ）、ＶＳＳ、ＶＳＳＯは外部から供給され
るグランド電源電位（例えば０Ｖ）である。特に制限さ
れないが、ＶＣＣとＶＳＳは一つの電源から出力される
一対の電源電位の内の一方の電源電位と他方の電源電位
とみなされ、またＶＣＣＯとＶＳＳＯは、同様に一対の
電源電位一つの電源から出力される一対の電源電位の内
の一方の電源電位と他方の電源電位とみなされる。それ
らＶＣＣ、ＶＳＳ、ＶＣＣＯ、ＶＳＳＯは、第１、第
２、第３、第４電源電位と呼ぶこともある。なお、ＶＳ
ＳとＶＳＳＯとは、それらの相互が共通接続されている
場合も、逆に分離されている場合もあり得る。

【０００４】ＤＯＥは出力回路の出力制御信号、ＤＯ
Ｔ、ＤＯＢは出力回路から出力すべきデータを形成する
ための出力回路への入力データ、ＩＯは出力端子であ
る。ＮＡＮＤ１、ＮＡＮＤ２はＮＡＮＤ回路、ＩＮＶ１
はインバータ回路、ＮＭＯＳ１、ＮＭＯＳ２はｎチャン
ネル型ＭＯＳトランジスタ（以下、ｎＭＯＳと記す）、
Ｎ１、Ｎ２、Ｎ３、Ｎ４は内部ノードである。

【０００５】昇圧回路１はノードＮ１がロウレベル、つ
まりＶＳＳになったとき、ノードＮ３の信号レベルをＶ
ＣＣ以上に昇圧し、これによりＮＭＯＳ１から出力端子
ＩＯへ出力される信号のハイレベルを所定のハイレベル
（ＶＯＨ）以上にせしめるための回路である。なお、ノ
ードＮ１がハイレベルつまりＶＣＣになったときはノー
ドＮ３にグランド電源電位ＶＳＳレベルのロウレベルが
出力される。この昇圧回路１は、例えば図７のような回
路がありチャージポンプ回路とも呼ばれる。

【０００６】図７において、ＩＮは入力端子、ＯＵＴは
出力端子、ＶＣＣ、ＶＳＳは、それぞれ電源端子、グラ
ンド電源端子、ＩＮＶＢ１はインバータ回路、ＮＭＯＳ
Ｂ１、ＮＭＯＳＢ２はｎＭＯＳ，ＰＭＯＳＢ１はｐチャ
ンネル型ＭＯＳトランジスタ（以下，ｐＭＯＳと記
す）、Ｃ１はキヤパシタ、Ｂ１、Ｂ２は内部ノードであ
る。なお、図７において、ｐ型ＭＯＳトランジスタは、
ｎ型ＭＯＳトランジスタと特別できるよう矢印が追加さ
れた表示にされている。同図の回路において、入力ＩＮ
がハイレベルからロウレベルになると、ノードＢ１がＶ
ＳＳからＶＣＣになり、Ｃ１のカップリングによりＮＭ
ＯＳＢ２、ＮＭＯＳＢ３によりＶＣＣレベル程度にプリ
チャージされていたノードＢ２の電位がＶＣＣ以上のレ
ベルになり、それに応じて出力ＯＵＴもＶＣＣ以上にな
る。逆に、入力ＩＮがロウレベルからハイレベルになる
とＮＭＯＳＢ１がオンして出力ＯＵＴが、ＶＳＳレベル
になる。

【０００７】図６の出力回路において、、出力データが
ロウレベルになるべきとき、つまり、ＤＯＴ＝ロウレベ
ル、ＤＯＢ＝ハイレベルとなるべきときは、回路は図８
のような信号を出力するように動作する。すなわち、ま
ず入力データＤＯＴ、ＤＯＢのレベルが決まり、制御信
号ＤＯＥがＶＳＳレベルからＶＣＣレベルになると、そ
れに応じて内部ノードＮ２がＶＳＳレベルになり、イン
バータＩＮＶ１によってノードＮ４がＶＣＣレベルにな
る。これにより，ＮＭＯＳ２がオンして出力ＩＯがＶＳ
ＳＯに下がる。出力ＩＯの出力データのロウレベルはｎ
ＭＯＳすなわちＮＭＯＳ２によって出力される。それに
応じて、これまで，ＮＭＯＳ２のゲート電圧がＶＣＣで
あればロウレベル出力を出力するのに問題があるとは思
われていなかった。

【０００８】出力データがハイレベルになるべきとき、
つまり、ＤＯＴ＝ハイレベル、ＤＯＢ＝ロウレベルとな
るべきときは、回路は図８の点線のような信号を形成す
るように動作する。すなわち、まず、入力データＤＯ
Ｔ、ＤＯＢのレベルが決まり、制御信号ＤＯＥがＶＣＣ
レベルになると、それに応じて内部ノードＮ１がＶＳＳ
レベルになり、昇圧回路１によりノードＮ３がＶＣＣ以
上の電位になる。これにより、電源端子ＶＣＣＯー出力
ＩＯ間の出力トランジスタが図示のようにｎＭＯＳ（Ｎ
ＭＯＳ１）であっても出力ＩＯにＶＣＣーＶＴＨ（ただ
し、ＶＴＨはｎＭＯＳのしきい値電圧）以上のレベルの
出力データを出力することができる。

【０００９】

【発明が解決使用とする発明】前記例では、チップ外部
にデータを出力するとき、出力先の負荷（ボードの寄生
容量等）やチップ内のＶＳＳ配線（グランド配線）の寄
生抵抗等により、チップ上のＶＳＳ配線の遠端側すなわ
ちチップ上に設けるＶＳＳ用ボンデングパッドから遠く
離れたＶＳＳ配線部分でグランド電位が浮き、それによ
り実効的な電源電圧レベルが低減し、かかる遠端側の出
力回路の動作が遅くなってしまう。以下にこの図６に示
した方式の課題を示す。

【００１０】図９は、多ビット出力（例えば１６ビット
並列出力（Ｘ１６））構成の大容量の記憶容量のダイナ
ミックランダムアクセスメモリ（ＤＲＡＭ）の出力回路
の配置を模式的に示した図、図１０はその波形図であ
る。ＶＳＳＯ（Ｐ）、ＩＯ（Ｎ）、ＩＯ（Ｆ）はそれぞ
れチップ上に設けられチップ外部と電気的に接続される
べきボンデイングパッドである。なお図においてＶＣＣ
Ｏのパッドは図示を省略している。

【００１１】ＶＳＳＯ（Ｎ）は、ボンデイングパッドＶ
ＳＳＯ（Ｐ）につながるＶＳＳＯ配線のうちのかかるＶ
ＳＳＯ（Ｐ）の近く（すなわち近端）の配線部分、ＶＳ
ＳＯ（Ｆ）はかかるＶＳＳＯ（Ｐ）から最も離れた（す
なわち遠端）の配線部分である。ＲｐａｒはＶＳＳＯ配
線の寄生抵抗であり、ＶＳＳＯ（Ｎ）とＶＳＳ（Ｆ）と
の間の寄生抵抗である。各出力回路は模式的に示されて
いるように、ＮＭＯＳ１、ＮＭＯＳ２、ＣＮＴから構成
される。ここで、ＮＭＯＳ１はハイレベルを出力するＭ
ＯＳトランジスタ、ＮＭＯＳ２はロウレベルを出力する
ＭＯＳトランジスタである。ＣＮＴはＤＯＥ、ＤＯＴ、
ＤＯＢを用いてＮＭＯＳ１、ＮＭＯＳ２を制御する制御
回路、Ｎ４はＮＭＯＳ２を制御する制御信号である。な
お、図１０のＶＴＨはＮＭＯＳ２のしきい値電圧であ
る。

【００１２】１６ビット並列出力構成の場合、１６個の
出力回路がＶＳＳＯ配線を介してＶＳＳＯ用ボンデイン
グパッドＶＳＳＯ（Ｐ）につながることとなる。そこ
で、図９の回路において、多くの出力回路がロウレベル
を出力すると、各ＩＯにつながる図示しない負荷に流れ
る電流によって図１０のようにＶＳＳＯ配線の遠端ＶＳ
ＳＯ（Ｆ）でＶＳＳＯ電位が浮いてしまうことになる。
ＮＭＯＳ２は、信号Ｎ４とＶＳＳＯ電位との差がＶＴＨ
以上にならないとオンしないためＶＳＳＯが浮く（すな
わち電位が０Ｖから持ち上がる）ことに応じてその動作
が遅くなり、遠端の出力回路と近端の出力回路との動作
タイミングの差が大きくなり、データ出力の速度低下と
いう問題が生じる。一方、ＶＳＳＯ配線のインピーダン
スを下げて電位の浮きを防止するためには、比較的大き
な電流をも許容するように大きな面積の配線パターンと
せざるを得なくなり、その配線により面積が増大し高集
積ＤＲＡＭの低コスト化を妨げることとなる。

【００１３】

【課題を解決するための手段】本発明は、前記の出力回
路において、ロウレベルを出力するＮＭＯＳ２のゲート
である内部ノードＮ４を図１１のように電源電圧ＶＣＣ
以上のレベルに上げることにより、ＶＳＳＯの浮きによ
る速度の低下を抑える。内部ノードＮ４のレベルを増大
させるためには、ＮＭＯＳ１のゲート信号を作る昇圧回
路と基本的に同じ構成の回路を使うことができるし、違
う回路でも良い。

【００１４】このように、ロウレベルを出力するＮＭＯ
Ｓ２を昇圧回路で昇圧することによりＶＳＳＯの浮きの
影響を小さくし、それによって出力回路の高速化をする
ことを特徴とするものである。

【００１５】本発明の一つの好適なものの概要は、内部
回路と上記内部回路の出力データを出力するための出力
回路を有する半導体装置であって、上記内部回路には第
１電源接続点と第２電源接続点を介して第１電源が供給
され、上記出力回路は、第３電源接続点と第４電源接続
点との間に直列接続された第１導電型の第１及び第２Ｍ
ＯＳトランジスタと、上記第１ＭＯＳトランジスタと上
記第２ＭＯＳトランジスタとの共通接続ノードに接続さ
れる出力端子と、上記第１電源接続点と第２電源接続点
との間の電圧振幅を持つ第１信号を上記内部回路から受
けて、上記第１ＭＯＳトランジスタのゲートを駆動する
ための第２信号に変換する第１振幅変換手段と、上記第
１信号を上記内部回路から受けて、上記第２ＭＯＳトラ
ンジスタのゲートを駆動するための第３信号に変換する
第２振幅変換手段とを備え、上記第２及び第３信号の電
圧振幅は、上記第１信号のそれよりも大きいことを特徴
とする半導体装置にある。

【００１６】

【発明の実施の形態】以下に本発明の実施例を詳細に説
明する。

【００１７】図１に本発明の第１実施例の回路図を示
し、図２にその制御信号のと動作波形を示す。なお、図
１の回路では、前述の図６の回路と同じ機能の部分には
同一の名称を付けている。

【００１８】図１の構成の特徴はロウレベル出力用のＭ
ＯＳトランジスタであるＮＭＯＳ２のゲート信号にも昇
圧回路ＢＳＴ２を設けたことである。このＢＳＴ２は、
例えば図７のような昇圧回路を使う。

【００１９】以下、回路動作の説明を行うけれども、出
力データがハイレベルとなるべきとき、つまり、ＤＯＴ
＝ハイレベル、ＤＯＢ＝ロウレベルになるべきときの回
路動作は、図６の回路のそれと同じとなるので、その説
明を省略する。

【００２０】出力データがロウレベルとなるべきとき、
つまりＤＯＴ＝ロウレベル、ＤＯＢ＝ハイレベルになる
べきときは、出力回路は、図２の実線のようなレベル変
化をもたらすように回路が動作をする。まず、入力デー
タＤＯＴ、ＤＯＢのレベルがそれぞれロウレベル、ハイ
レベルに決まり、制御信号ＤＯＥがハイレベルの出力指
示レベルないしは出力許可レベルになると、それに応じ
て内部ノードＮ２がロウレベルになり、昇圧回路ＢＳＴ
２によってノードＮ４がＶＣＣ以上のハイレベルにな
る。これにより、ＶＳＳＯに浮きが生じても回路の動作
速度は低下しにくくなる。また、ＶＳＳＯの配線として
比較的インピーダンスの高いものが利用でき、半導体チ
ップの面積低減がはかれる。

【００２１】図３に本発明の第２実施例の回路図を示
し、図４に昇圧回路３の具体的回路例を示し、図５にそ
の制御信号と動作波形を示している。なお、図３の回路
では、図１の第１実施例と同じ機能の部分には同一の名
称を付けた。

【００２２】図３の構成の特徴は、従来のＣＭＯＳ型
（コンプリメンタリＭＯＳ型）の出力回路では用いられ
なかった昇圧回路をハイレベル、ロウレベル出力用のＭ
ＯＳトランジスタのゲート入力信号のどちらにも用いた
ことである。これにともなって、図１のようなハイレベ
ル出力用のｎＭＯＳ（ＮＭＯＳ２）が図３の実施例では
ｐＭＯＳ（ＰＭＯＳ１）に変更され、また図１の昇圧回
路１が図３において昇圧回路３に変更される。昇圧回路
３は、内部ノードＮ１がロウレベル、つまりＶＳＳにな
ったとき、内部ノードＮ３をＶＳＳ以下の負方向レベル
に昇圧するための回路であり、例えば、図４のような回
路構成とすることができる。これにより、ＶＳＳＯの浮
きだけではなく、ＶＣＣＯの低下による回路動作速度の
低下を防ぐことができることになる。

【００２３】出力データがロウレベルになるべきとき、
つまりＤＯＴ＝ロウレベル、ＤＯＢ＝ハイレベルになる
べきときは、図３の回路は図５の実線の様に変化する信
号を形成するよう動作する。

【００２４】すなわち、まず、入力データＤＯＴ、ＤＯ
Ｂのレベルがそれぞれロウレベル、ハイレベルに決ま
り、制御信号ＤＯＥがハイレベルになると、それに応じ
て内部ノードＮ２がロウレベルになり、昇圧回路２によ
りＮＭＯＳ２のゲートにつながるノードＮ４のレベルが
ＶＣＣ以上のハイレベルに持ち上げられる。これによ
り、ＶＳＳに浮きが生じても回路動作速度の低下は少な
くすることができるようになる。

【００２５】上とは逆に、出力データがハイレベルにな
るべきとき、つまりＤＯＴ＝ハイレベル、ＤＯＢ＝ロウ
イレベルになるべきときは、図３の回路は図５の点線の
様に変化する信号を形成するよう動作する。

【００２６】すなわち、まず、入力データＤＯＴ、ＤＯ
Ｂのレベルがハイレベル、ロウレベルに決まり、制御信
号ＤＯＥがハイレベルになると、それに応じて内部ノー
ドＮ１がロウレベルになり、昇圧回路３によりＰＭＯＳ
１のゲートにつながるノードＮ３のレベルもＶＳＳレベ
ル以下の負方向レベルに下げられる。これにより、ＶＣ
ＣＯに電圧低下が生じても回路動作速度の低下は少なく
することができるようになる。

【００２７】図１１に本発明の実施例を図９に示した多
ビット構成のＤＲＡＭにおける出力回路の動作波形を示
す。図６に示した回路の動作と比較すると、図１１の場
合には、同じ遠端のＶＳＳＯの電位浮き上がりがあって
も、回路動作速度の低下が少なくなることがわかる。

【００２８】図１２は本発明の第３実施例の回路図を示
し、図１３は図１２における昇圧回路４（ＢＳＴ４）の
具体的回路を示す回路図を示し、図１４は図１２におけ
る昇圧回路５（ＢＳＴ５）の具体的回路を示す回路図を
示し、図１５は、第３実施例の回路の動作波形図を示し
ている。なお、図１２の回路図においても図６の回路と
同じ機能の部分には同一の名称を付けている。

【００２９】図１２の実施例の構成の特徴は、ロウレベ
ル出力用のｎＭＯＳであるＮＭＯＳ２のゲートに加える
信号を形成するために昇圧回路ＢＳＴ５を設けたこと、
及び図示しない内部回路よりも高電圧が加わるハイレベ
ル出力用のｎＭＯＳであるＮＭＯＳ１と、ロウレベル出
力用のｎＭＯＳであるＮＭＯＳ２と、昇圧回路内の一部
のＭＯＳトランジスタに高耐圧のＭＯＳトランジスタを
用いたことにある。

【００３０】これに伴って、図７のような昇圧回路５
（ＢＳＴ１）は、図１２の実施例では、図１３のような
昇圧回路４（ＢＳＴ４）に変更され、また図１４のよう
な昇圧回路５（ＢＳＴ５）が付加される。

【００３１】昇圧回路４（ＢＳＴ４）は、ノードＮ１が
ロウレベルつまりＶＳＳレベルになったとき、ノードＮ
３をＶＣＣＯ以上の高レベルにするための回路である。
図１３にはその具体回路例が示されている。

【００３２】昇圧回路５（ＢＳＴ５）は、ノードＮ２が
ロウレベル、つまりＶＳＳになったとき、ノードＮ４を
ＶＣＣＯレベル以上のレベルにするための回路である。
図１４には、その具体回路例が示されている。これによ
りＶＳＳＯ電位の浮きによる速度の低下を防ぐことがで
きるようになる。

【００３３】図１２の出力回路への各種入力信号ＤＯ
Ｅ、ＤＯＴ、ＤＯＢは、かかる出力回路とともに単結晶
シリコンからなるような一つの半導体チップ上に形成さ
れる図示しない内部回路から供給される。半導体チツプ
上には、必要に応じてかかる内部回路とともに、３．３
ボルトのような電圧値の外部電源電圧ＶＣＣＯを受け、
それよりも低い２．２ボルト、１．８ボルト又は１．５
ボルトのような外部電圧値ＶＣＣＯよりも低下された電
圧値の降圧電圧を出力するところの図示しない降圧回路
が形成される。降圧回路の出力（降圧電圧）は、内部回
路の電源電圧として内部回路に供給される。

【００３４】特に制限されないが、半導体チツプは、ｎ
ＭＯＳとｐＭＯＳとを持つコンプリメンタリＭＯＳトラ
ンジスタ構造をとる。図示しない内部回路を形成するた
めのｎＭＯＳおよびｐＭＯＳは、それぞれ比較的小さい
しきい値電圧特性を持つように、それぞれのゲート電極
とチャンネル形成領域との間に形成されるいわゆるゲー
ト絶縁膜が、比較的薄い厚さを持つようにされる。

【００３５】上記内部回路は、その動作電圧が上記降圧
回路によって低下されることに応じて、その消費電力が
低減される。すなわち、上記内部回路において、信号の
遷移時にｎＭＯＳとｐＭＯＳとの直列接続経路に流れて
しまうような貫通電流や、回路の種々の配線や素子に存
在する浮遊容量、寄生容量のような負荷に流れる負荷電
流に基づく消費電流は、その動作電圧の低下に伴って低
減される。上記内部回路は、また、その動作電圧の低下
に伴う信号振幅の減少と、それを構成するｎＭＯＳおよ
びｐＭＯＳのしきい値電圧が比較的小さいものとされる
ことによるかかるｎＭＯＳおよびｐＭＯＳのオン抵抗の
低減によって、降圧回路から供給される比較的低い動作
電圧のもとでも十分な高速動作が可能となる。

【００３６】ここで、図示しない内部回路を構成するよ
うな比較的薄いゲート絶縁膜を持つＭＯＳトランジスタ
は、半導体チップ上に半導体集積回路製造技術によって
基準となる最小加工精度をもって多数形成されるところ
のＭＯＳトランジスタであり、いわば標準のＭＯＳトラ
ンジスタとみなされるものである。標準のＭＯＳトラン
ジスタは、そのゲート絶縁膜が比較的薄い厚さであるこ
とによって比較的低いゲート耐圧しか持たない。そのた
めに、標準のＭＯＳトランジスタは、そのゲート・ドレ
イン間に加わる比較的大きいレベルの電圧によってゲー
ト絶縁膜が破壊されてしまうか又はゲート絶縁膜の特性
が劣化してしまう危険性を持つ。

【００３７】図１２の出力回路におけるＮＭＯＳ１、Ｎ
ＭＯＳ２、図１３の昇圧回路ＢＳＴ４におけるＮＭＯＳ
Ｂ１、ＮＭＯＳＢ３、ＰＭＯＳＢ１、及び図１４の昇圧
回路ＢＳＴ５におけるＮＭＯＳＢ１、ＮＭＯＳＢ３、Ｐ
ＭＯＳＢ１は、高耐圧ＭＯＳトランジスタからなること
が望ましいトランジスタである。

【００３８】上記のような高耐圧ＭＯＳトランジスタと
しては、例えば、図示しない内部回路を構成する比較的
薄い厚さのゲート絶縁膜を持つているいわば標準のＭＯ
Ｓトランジスタに比べて、比較的厚い厚さのゲート絶縁
膜ＴＯＸとされた厚膜ＴＯＸ仕様ＭＯＳトランジスタを
用いる。

【００３９】なお、同一半導体チップ上において、降圧
回路を構成する図示しないＭＯＳトランジスタのように
ＶＣＣＯが直接的に加わるようなＭＯＳトランジスタも
また高耐圧仕様のＭＯＳトランジスタから構成され得る
次に、この第３実施例の回路の動作説明を行う。

【００４０】出力データがロウレベルになるべきとき、
つまり、ＤＯＴ＝ロウレベル、ＤＯＢ＝ハイレベルにな
るべきときには、図１２の出力回路は、図１５の実線の
ように変化する信号を形成するように動作する。

【００４１】すなわち、まず出力の対象となる入力デー
タＤＯＴ、ＤＯＢがそれぞれロウレベル、ハイレベルに
決まり、制御信号ＤＯＥがハイレベルになると、それに
応じて内部ノードＮ２がロウレベルになり、昇圧回路５
（ＢＳＴ５）により、ＮＭＯＳ２のゲートが結合されて
いるノードＮ４がＶＣＣＯレベル以上のレベルに持ち上
げられる。これにより、ＶＳＳＯに浮きが生じても回路
の動作速度の低下は少なくできる。

【００４２】出力データがハイレベルになるべきとき、
つまり、ＤＯＴ＝ハイレベル、ＤＯＢ＝ロウレベルにな
るべきときは発明者らが先行して考えた図６のような回
路の動作と類似であるのでその説明を省略する。

【００４３】図１６は本発明の第４実施例の回路図を示
し、図１７は図１６にブラックボックス表示されている
昇圧回路６（ＢＳＴ６）の具体的回路を示し、図１８は
昇圧回路７（ＢＳＴ７）の具体的回路を示している。図
１９は第４実施例の出力回路の制御信号と動作波形を示
している。なお、図１６の回路では、図６の回路と同じ
機能の部分には同一の名称をつけている。

【００４４】図１６の構成の特徴は、今までのＣＭＯＳ
型の出力回路では用いられなかった昇圧回路を、ハイレ
ベル、ロウレベル出力用のＭＯＳトランジスタのゲート
に加えるべき信号を形成するために用いたことと、他の
回路よりも高電圧が加わるハイレベル出力用のＭＯＳト
ランジスタ、ロウレベル出力用のＭＯＳトランジスタ、
及び昇圧回路内の１部のＭＯＳトランジスタに高耐圧の
ＭＯＳトランジスタを用いたことである。これにともな
って図６のようなハイレベル出力用のｎＭＯＳであるＮ
ＭＯＳ２が、図１６の実施例ではｐＭＯＳに変更され、
昇圧回路１（ＢＳＴ１）が昇圧回路６（ＢＳＴ６）に変
更され、さらに、昇圧回路７（ＢＳＴ７）が付加されて
いる。

【００４５】昇圧回路６（ＢＳＴ６）は、ノードＮ１が
ロウレベルになったとき、つまりＶＳＳレベルになった
とき、ノードＮ３をＶＳＳＯレベル以下にするための回
路であり、例えば図１７のような回路がある。これによ
りＶＣＣＯレベルの低下による速度の低下を防ぐことが
できるようになる。

【００４６】昇圧回路７（ＢＳＴ７）は、ノードＮ２が
ロウレベルになったとき、つまりＶＳＳレベルになった
とき、ノードＮ４をＶＣＣＯレベル以上にするための回
路であり、例えば図１８のような回路がある。これによ
りＶＳＳＯレベルの浮きによる速度の低下を防ぐことが
できるようになる。

【００４７】図１６から図１８に示された第４実施例に
おいて、ＰＭＯＳ１、ＮＭＯＳ２、昇圧回路６（ＢＳＴ
６）におけるＰＭＯＳＢ１、ＮＭＯＳＢ１、ＰＭＯＳＢ
３、昇圧回路７（ＢＳＴ７）におけるＮＭＯＳＢ３、Ｐ
ＭＯＳＢ１、ＮＭＯＳＢ１は、前述の第３実施例と同じ
く厚膜ＴＯＸ仕様のＭＯＳトランジスタ、すなわち高耐
圧仕様のＭＯＳトランジスタから構成される。高耐圧仕
様のＭＯＳトランジスタは、出力回路だけではなく、Ｖ
ＣＣＯが比較的高い場合にはその高いＶＣＣＯ印加回路
部分に適用される。

【００４８】次に、この第４実施例の動作説明を行う。

【００４９】出力データがロウレベルになるべきとき、
つまり、ＤＯＴ＝ロウレベル、ＤＯＢ＝ハイレベルのと
きは図１６の回路は図１９の実線のように変化する信号
を形成するように動作する。

【００５０】すなわち、まず、図示しない内部回路から
の出力データ（すなわち出力回路への入力データ）ＤＯ
Ｔ、ＤＯＢがそれぞれロウレベル、ハイレベルに決ま
り、制御信号ＤＯＥがハイレベルになると、それに応じ
て内部ノードＮ２がロウレベルになり、昇圧回路７（Ｂ
ＳＴ７）によって、ＮＭＯＳ２のゲートが結合されてい
るノードＮ４がＶＣＣＯレベル以上のレベルに持ち上げ
られる。これによりＶＳＳＯに電位の浮きが生じても速
度の低下は少なくできる。

【００５１】出力データがハイレベルになるべきとき、
つまり、ＤＯＴ＝ハイレベル、ＤＯＢ＝ロウレベルのと
きは図１６の回路は図１９の点線のように変化する信号
を形成するように動作する。

【００５２】すなわち、まず、図示しない内部回路から
の出力データ（すなわち出力回路への入力データ）ＤＯ
Ｔ、ＤＯＢがそれぞれロウレベル、ハイレベルに決ま
り、制御信号ＤＯＥがハイレベルになると、それに応じ
て内部ノードＮ１がロウレベルになり、昇圧回路６（Ｂ
ＳＴ６）によって、ゲートＮ３の電位もＶＳＳＯレベル
以下のレベルに引き下げられる。これによりＶＣＣＯ電
位に降下が生じても速度の低下は少なくすることができ
る。

【００５３】図２０は本発明の第５実施例の回路図を示
し、図２１は図２０の回路における制御信号と動作波形
とを示している。なお、図２０の回路では、図６の回路
と同じ機能の部分に同一の名称を付している。

【００５４】図２０の出力回路の特徴は、今までのＣＭ
ＯＳ型の出力回路では用いられていなかったチップ内信
号振幅（ＶＣＣ―ＶＳＳ）を大振幅（ＶＣＣＯ−ＶＬ
Ｌ）へとレベル変換するレベル変換回路ＬＥＶ１を設
け、かかるレベル変換回路ＬＥＶ１によってハイレベル
出力用のＭＯＳトランジスタのゲートに供給すべき信号
を形成するようにしたこと、およびチップ内信号振幅
（ＶＣＣ−ＶＳＳ）を大振幅（ＶＨＬ−ＶＳＳＯ）へと
レベル変換するレベル変換回路ＬＥＶ２を設け、かかる
レベル変換回路ＬＥＶ２によってロウレベル出力用のＭ
ＯＳトランジスタのゲートに供給すべき信号を形成する
ようにしたことにある。

【００５５】ここで、ＶＬＬはチップ内もしくはチップ
外で発生した電圧源であり、ＶＳＳ、ＶＳＳＯ以下のレ
ベルを持つものとされる。また、ＶＨＬは同様にチップ
内もしくはチップ外で発生した電圧源とされるものであ
るけれども、そのレベルはＶＬＬと異なり、ＶＣＣ以上
もしくはＶＣＣＯ以上のレベルを持つものとされる。

【００５６】レベル変換回路ＬＥＶ１は、ＰＭＯＳ１の
ゲートに供給する駆動信号（ノードＮ３の信号）のロウ
レベルを、すなわちＰＭＯＳ１をオン状態にすべき駆動
信号（Ｎ３）のレベルを、ＶＬＬによってＶＳＳ以下の
増大されたレベルにするので、かかるＰＭＯＳ１を十分
にオン状態にする。ＰＭＯＳ１は、そのソースがＶＣＣ
Ｏレベルにされ、そのゲートがノードＮ３のレベルにさ
れるので、そのゲート・ソース間に加わる実効駆動信号
レベルは（ＶＣＣＯ）―（Ｎ３レベル）となる。このこ
とはＰＭＯＳ１の実効駆動信号レベルがＶＣＣＯの変動
に応じて変動してしまうことを意味する。そこで、ＶＣ
ＣＯのレベル変動に関わらずにＰＭＯＳ１を十分に駆動
するにはノードＮ３のロウレベルＶＳＳレベルのような
レベルよりも更に低下させたレベルを持つＶＬＬレベル
にした方が良い。ノードＮ３のロウレベルの増大の程度
は、明らかにＶＬＬレベルに依存する。そこで、ＶＣＣ
のレベル変動やＶＣＣＯのレベル変動に関わらずに回路
を所定の動作速度以上の動作速度にさせるには、ＶＬＬ
のレベルを、ＶＳＳに対してＶＣＣもしくはＶＣＣＯの
レベル変動と対応したレベルだけ負方向にシフトした値
とすれば良い。

【００５７】レベル変換回路ＬＥＶ１の詳細な回路構成
は、図示しないが、図１７の昇圧回路ＢＳＴ６を部分変
更したような回路から構成することもできる。例えば、
図１７の回路において、容量Ｃ１、ＰＭＯＳＢ２、およ
びＰＭＯＳＢ３を省略するとともにノードＢ２にＶＬＬ
を供給するようにする変更と、ＣＭＯＳ構成のインバー
タ回路ＩＮＶＢ１の出力であるノードＢ１にソース電極
が結合されＮＭＯＳＢ１のゲートにドレイン電極が結合
されＶＳＳＯにゲートが結合された追加の第１ＰＭＯＳ
を設ける変更と、ソースがノードＢ２に結合され、ゲー
トが出力端子ＯＵＴに結合され、かつドレインが上記Ｎ
ＭＯＳＢ１のゲートと上記追加の第１ＰＭＯＳのドレイ
ンに結合された追加の第１ｎＭＯＳを設ける変更とを行
えば良い。この変更によって図１７の出力端子ＯＵＴか
らＶＬＬレベルのロウレベルを持つ信号を出力させるこ
とができる。

【００５８】図１７の上記変更において、追加の第１Ｐ
ＭＯＳは、いわばカットＭＯＳトランジスタを構成し、
インバータ回路ＩＮＶＢ１の出力がＶＳＳＯレベルのよ
うなロウレベルになったときそれに応じて自動的にオフ
状態となり、ＮＭＯＳＢ１のゲートの負電位レベルへの
変化を可能とする。

【００５９】追加の第１ｎＭＯＳは、正帰還用のＭＯＳ
トランジスタを構成し、ＮＭＯＳＢ１がオフ状態にされ
るべきとき、出力ＯＵＴレベルの参照によって、ＮＭＯ
ＳＢ１のゲート電位をノードＢ２におけるＶＬＬレベル
に駆動する。

【００６０】追加の第１ＰＭＯＳと追加の第１ｎＭＯＳ
とは、それらの組み合わせによって、ノードＢ１のロウ
レベル、すなわちＶＳＳＯレベルをＶＬＬレベルにレベ
ルシフトする一種のレベルシフト回路を構成する。

【００６１】ここで、上述のように変更された図１７の
回路において、インバータ回路ＩＮＶＢ１は、その入力
端子ＩＮに加わる入力信号のレベル振幅がＶＣＣレベル
の比較的小さい振幅であっても、かかるインバータ回路
ＩＮＶＢ１の動作電源電圧がＶＣＣレベルなら、ＶＣＣ
振幅レベルの入力信号に対して良好なＣＭＯＳ回路動作
を行うこととなる。この場合、インバータ回路ＩＮＶＢ
１はその動作電源電圧がＶＣＣレベルであることによっ
てＶＣＣ振幅レベルの出力信号をノードＢ１に出力する
ことになる。この場合、図１７のＰＭＯＳＢ１のソース
に加わるＶＣＣＯとノードＢ１の信号のハイレベル（Ｖ
ＣＣ）との差電圧がＰＭＯＳＢ１のしきい値電圧よりも
小さいなら、ノードＢ１におけるＶＣＣ振幅レベルの信
号によってもＰＭＯＳＢ１をオン、オフ駆動できること
となる。

【００６２】ＶＣＣＯとＶＣＣとの電位差がＰＭＯＳＢ
１のしきい値電圧よりも大きいなら図１７のインバータ
回路ＩＮＶＢ１は、ゲート・ドレインが交差接続されか
つソースが変換すべき電圧レベルとされた一対のｐＭＯ
Ｓと、かかる一対のｐＭＯＳのそれぞれのドレインとＶ
ＳＳＯとの間に設けられＶＣＣ振幅レベルの相補入力信
号によってそれぞれのゲートが相補駆動される一対のｎ
ＭＯＳとを含むような公知のＣＭＯＳ構成のレベル変換
回路に変更することができる。

【００６３】レベル変換回路ＬＥＶ２は、ＮＭＯＳ２の
ゲートに供給する駆動信号（Ｎ４）のハイレベル、すな
わちＮＭＯＳ２をオン状態にすべき駆動信号（Ｎ４）の
レベルを、ＶＨＬによってＶＣＣもしくはＶＣＣＯ以上
に増大されたレベルにするので、かかるＮＭＯＳ２を十
分にオン状態にする。ＮＭＯＳ２のゲート・ソース間に
加わる実効的な駆動信号レベルは、ＶＳＳ電位の浮きが
生ずることによって明らかに減少する。そこで、ＶＳＳ
のレベル変動やＶＳＳＯの電位浮きに関わらずに回路を
所定の動作速度以上の動作速度にさせるには、ＶＨＬの
レベルを、ＶＣＣもしくはＶＣＣＯレベルに対してＶＳ
ＳもしくはＶＳＳＯの電位浮きと対応したレベルだけ正
方向にシフトした値とすれば良い。

【００６４】レベル変換回路ＬＥＶ２は、その詳細な回
路構成は図示しないけれども、カットＭＯＳトランジス
タと正帰還ＭＯＳトランジスタとを使用するレベルシフ
ト回路の利用によってそれを構成できる。例えば、図１
８の回路からインバータ回路ＩＮＶＢ１、容量Ｃ１、Ｎ
ＭＯＳＢ２、ＮＭＯＳＢ３を除去し、代わりにノードＢ
２にＶＨＬを供給するようにする変更と、入力端子ＩＮ
とＰＭＯＳＢ１のゲートとの間にそのソースドレイン通
路が設けられ、かつそのゲート電極がＶＣＣもしくはＶ
ＣＣＯに結合される追加の第２ｎＭＯＳを設ける変更
と、ノードＢ２とＰＭＯＳＢ１のゲート電極との間にそ
のソース・ドレイン通路が設けられ、かつそのゲート電
極が出力端子ＯＵＴに結合された追加の第２ｐＭＯＳを
設ける変更とによってそれを構成することができる。

【００６５】レベル変換回路ＬＥＶ２は、レベル変換回
路ＬＥＶ１のような正レベル出力と負レベル出力の両方
のレベルの出力が前提となる回路と異なり、一方の極性
の出力を形成すれば良いので、その回路構成は比較的簡
潔にできる。

【００６６】ＶＬＬ、ＶＨＬは、チップ内の専用回路の
ような別の共通回路で発生させたり、又はチップ外部の
共通回路で発生させた方が、出力回路それ自体の内部で
のチャージポンプ動作によるダイナミック動作によって
発生させる場合よりも精度良くそれぞれの電圧値を決め
ることができ、またすばやくノードＮ３、Ｎ４に駆動電
圧を供給できる。

【００６７】次に、図２０の実施例の動作説明を行う。

【００６８】出力データがロウレベルになるべきとき、
つまり入力信号ＤＯＴ＝ロウレベル、ＤＯＢ＝ハイレベ
ルのときは、図２０の回路は図２１の実線のように変化
する信号を形成するように動作する。

【００６９】すなわち、まず出力データＤＯＴ、ＤＯＢ
が、それぞれロウレベル、ハイレベルに決まり、制御信
号ＤＯＥがハイレベルになると、それに応じて内部ノー
ドＮ２がロウレベルになり、レベル変換回路ＬＥＶ２に
より，ＮＭＯＳ２のゲートが結合されているノードＮ４
がＶＣＣＯ以上の電圧であるＶＨＬに持ち上げられる。
これにより、ＶＳＳＯに浮きが生じても速度の低下は少
なくできる。

【００７０】出力データがハイレベル仁尾なるべきと
き、つまりＤＯＴ＝ハイレベル、ＤＯＢ＝ロウレベルの
ときは、回路は図２１の点線のように動作する。

【００７１】すなわち、まず出力データＤＯＴ、ＤＯＢ
が、それぞれハイレベル、ロウレベルにきまり、制御信
号ＤＯＥがハイレベルになると、内部ノードＮ１がロウ
レベルになり、レベル変換回路ＬＥＶ１により、ゲート
Ｎ３がＶＳＳＯ以下の電圧であるＶＬＬに下げられる。
これにより、ＶＣＣＯに電圧降下が生じても速度の低下
は少なくできる。

【００７２】図２２は本発明の第６の実施例の回路図を
示し、図２３は図２２の回路の制御信号と動作波形を示
している。なお、図２２の回路では、図６の回路と同じ
機能の回路部分には図６のそれと同じ符号を付してい
る。

【００７３】図２２の構成の特徴は、今までのＣＭＯＳ
型の出力回路では用いられていなかったチップ内信号振
幅（ＶＣＣ―ＶＳＳ）を大振幅（ＶＨＬ―ＶＬＬ）へと
レベル変換するレベル変換回路ＬＥＶ３を設け、かかる
レベル変換回路ＬＥＶ３の出力（ノードＮ３）をハイレ
ベル出力用のＭＯＳトランジスタすなわちＰＭＯＳ１の
ゲートに供給すべき駆動信号とすること、および、チッ
プ内信号振幅（ＶＣＣ―ＶＳＳ）を大振幅（ＶＨＬ―Ｖ
ＬＬ）へとレベル変換するレベル変換回路ＬＥＶ４を設
け、かかるレベル変換回路ＬＥＶ４の出力（ノードＮ
３）をロウレベル出力用のＭＯＳトランジスタすなわち
ＮＭＯＳ２のゲートに供給すべき駆動信号とすることに
ある。

【００７４】レベル変換回路ＬＥＶ３は、その具体回路
構成は図示しないが、前述の図２０の実施例で説明した
ような図１７、図１８の変更と同様なレベルシフト技術
によってそれを構成できる。例えば、図１７の回路をレ
ベル変換回路ＬＥＶ３に向けて変更するとするなら、Ｎ
ＭＯＳＢ１に関連しては、前述と同様なｐＭＯＳからな
るカットＭＯＳトランジスタとｎＭＯＳからなる正帰還
ＭＯＳトランジスタとを追加する変更を行い、ＰＭＯＳ
Ｂ１に関連しては、ｎＭＯＳからなるカットＭＯＳトラ
ンジスタとｐＭＯＳからなる正帰還ＭＯＳトランジスタ
とを追加する変更を行えばよい。

【００７５】この図１７の回路の変更構成においては、
ＶＨＬからＶＬＬまでの振幅のレベル変換信号を得るた
め、ＰＭＯＳＢ１のソースにＶＨＬを印可し、ノードＢ
２にＶＬＬを印可することとなる。

【００７６】レベル変換回路ＬＥＶ４も、レベル変換回
路ＬＥＶ３と同様な構成にできることは言うまでもな
い。

【００７７】レベル変換回路ＬＥＶ３により、ノードＮ
３をハイレベル出力時のＶＣＣＯの低下分に見合った分
以上に下げることができるようになり、それに応じてＶ
ＣＣＯの低下にかかわらずにＰＭＯＳ１を強く導通させ
ることができるようになる。その結果として動作速度の
低下を低減できる。

【００７８】レベル変換回路ＬＥＶ４により、ノードＮ
４をロウレベル出力時のＶＳＳＯの浮き上がり分に見合
った分以上に上げることができるようになり、それに応
じてＶＳＳＯの浮き上がりにかかわらずにＮＭＯＳ２を
強く導通させることができるようになる。その結果とし
て動作速度の低下を低減できる。

【００７９】また、制御信号ＤＯＥのロウレベルによっ
て指示される出力回路の非動作時には、ノードＮ３がＶ
ＣＣＯ以上の電位にされるので、ＰＭＯＳ１が比較的小
さいしきい値電圧特性を持つようなときに問題となるい
わゆるサブスレッショールド電流にかかわらずに、ＰＭ
ＯＳ１を確実にオフ状態にすることができる。同様に、
ノードＮ４がＶＳＳＯ以下の電位にされるので、ＮＭＯ
Ｓ２も確実にオフ状態にすることができる。このよう
に、ＰＭＯＳ１、ＮＭＯＳ２にしきい値電圧ＶＴＨの低
いＭＯＳトランジスタを用いる場合であっても、回路シ
ステムの待機時のような、出力回路の非動作状態におい
て回路の消費電力を低減できる。

【００８０】以下に図２２の実施例の回路の動作説明を
行う。

【００８１】出力データがロウレベルになるべきとき、
つまり、ＤＯＴ＝ロウレベル、ＤＯＢ＝ハイレベルのと
きは、図２２の回路は、図２３の実線の様に変化する信
号を形成するように動作する。

【００８２】待機時すなわちデータ出力時以外では、制
御信号ＤＯＥはロウレベルであり、内部ノードＮ１、Ｎ
２はハイレベルである。このとき、ＰＭＯＳ１のゲート
につながるノードＮ３は、レベル変換回路ＬＥＶ３によ
ってＶＣＣＯ以上のＶＨＬレベルになっており、ＮＭＯ
Ｓ２のゲートにつながるノードＮ４は、レベル変換回路
ＬＥＶ４によってＶＳＳＯ以下のＶＬＬになっている。

【００８３】これによりＰＭＯＳ１、ＮＭＯＳ２は確実
にオフ状態にされる。

【００８４】次に、図示しない内部回路の出力データで
あるデータＤＯＴ、ＤＯＢのレベルが図２３のようにロ
ウレベル、ハイレベルに確定したタイミングにおいて、
制御信号ＤＯＥがハイレベルになると、内部ノードＮ２
がロウレベルになる。それに応じて、レベル変換回路Ｌ
ＥＶ４によって、ＮＭＯＳ２のゲート（ノードＮ４）が
ＶＳＳＯ以下の電位であるＶＬＬからＶＨＬの電位に持
ち上げられる。これにより、ＶＳＳＯにい浮きが生じて
も速度の低下は少なくできる。

【００８５】出力データがハイレベルになるべきと
既、、つまり、ＤＯＴ＝ハイレベル、ＤＯＢ＝ロウレベ
ルのときは、回路は図２３の点線の様な信号を形成する
ように動作する。

【００８６】すなわち、まず、入力データＤＯＴ、ＤＯ
Ｂが、ハイレベル、ロウレベルに決まり、その後、制御
信号ＤＯＥがハイレベルになると、内部ノードＮ１がロ
ウレベルになる。これに応じて、レベル変換回路ＬＥＶ
３によってＰＭＯＳ１のゲート（ノードＮ３）がＶＳＳ
Ｏ以下の電位であるＶＬＬレベルに電位降下される。こ
れにより、ＶＣＣＯに電位降下が生じても、速度の低下
は少なくできる。

【００８７】図２４、図２５は本発明の第５実施例であ
る半導体チップの主要部断面を示している。図２４は、
いわゆる二重ウエル構造のＣＭＯＳ半導体チップの断面
を模式的に示しており、図２５は、いわゆる三重ウエル
構造のＣＭＯＳ半導体チップの断面を模式的に示してい
る。なお、図２４、図２５では、前述の実施例と同じ機
能の部分には同じ符号を付している。

【００８８】図２４、図２５において、ｎ＋はＮ型拡散
層、ｐ＋はＰ型拡散層、ｎ￣はＮ型ウエル領域、ｐ￣は
Ｐ型ウエル領域、ＦＧはＭＯＳトランジスタのゲート電
極、ＶＢＢは半導体基板に加えるべき基板電源である。

【００８９】図２４の二重ウエル構造のＣＭＯＳ半導体
チップにおいては、必要となる複数のｎＭＯＳは、共通
のＰ型ウエル領域ｐ￣に形成され、共通に基板電位ＶＢ
Ｂが与えられる。この構造は、複数のｎＭＯＳの基板ゲ
ート（すなわちＰ型ウエル領域ｐ￣）の電位が同じにな
る。そのために、図１７のＮＭＯＳＢ１のように基板ゲ
ートをノードＢ２に接続するような回路接続はできな
い。二重ウエル構造をもつＣＭＯＳ半導体デバイス構造
であっても、図１７のＮＭＯＳＢ１の基板ゲートを同図
の様にノードＢ２ｎｉ接続する代わりに、回路の共通の
最低電位点ＶＢＢに接続するような変更は可能である。
しかし、その場合は、ＮＭＯＳＢ１の基板ゲートにバイ
アス電圧ＶＢＢが加わることによりかかるＮＭＯＳＢ１
の実質上のしきい値電圧が増大し、ＮＭＯＳＢ１を十分
に低いオン抵抗を持つように駆動することが難しくなっ
てくる。

【００９０】図２５の三重ウエル構造の場合は、複数の
ｎＭＯＳの基板ゲートは、互いに電気的に分離すること
が可能である。そのために、図１７のＮＭＯＳＢ１のよ
うな接続が可能となる。ＮＭＯＳＢ１は、その基板ゲー
トへのバイアス電圧の印可が回避されることにより、バ
ックバイアス効果によるしきい値電圧の増大が回避さ
れ、そのしきい値電圧ＶＴＨを低くできる。このため、
図１７の回路においてはノードＢ２からノードＮ３に能
率良く充放電させることができる。

【００９１】

【発明の効果】以上の実施例で述べたように本発明によ
りＶＳＳＯの電位浮きによる出力回路の動作の遅れを防
ぐことが出来、その結果として回路を高速化できる。

【図面の簡単な説明】

【図１】本発明の第１実施例の回路図である。

【図２】図１の回路における各種信号の信号波形図であ
る。

【図３】本発明の第２実施例の回路図である。

【図４】図３の昇圧回路の具体的回路図である。

【図５】図３の回路における各種信号の信号波形図であ
る。

【図６】本発明に先行して検討した出力回路の回路図で
ある。

【図７】他の昇圧回路の回路図である。

【図８】各種信号の信号波形図である。

【図９】多ビット並列出力構成のＤＲＡＭの出力回路の
配置図である。

【図１０】図６の回路の各種信号の信号波形図である。

【図１１】本発明の動作波形図である。

【図１２】本発明の第３実施例の出力回路の回路図であ
る。

【図１３】図１２の回路における昇圧回路ＢＳＴ４の具
体的回路を示す回路図である。

【図１４】図１２の回路における昇圧回路ＢＳＴ５の具
体的回路を示す回路図である。

【図１５】図１２の回路の動作波形図である。

【図１６】本発明の第４実施例の出力回路の回路図であ
る。

【図１７】図１６の回路における昇圧回路ＢＳＴ６の具
体的回路を示す回路図である。

【図１８】図１６の回路における昇圧回路ＢＳＴ７の具
体的回路を示す回路図である。

【図１９】図１６の回路の動作波形図である。

【図２０】本発明の第５実施例の出力回路の回路図であ
る。

【図２１】図２０の回路の動作波形図である。

【図２２】本発明の第５実施例の出力回路の回路図であ
る。

【図２３】図２２の回路の動作波形図である。

【図２４】二重ウエル構造を持つＣＭＯＳ半導体デバイ
スの断面図である。

【図２５】三重ウエル構造を持つＣＭＯＳ半導体デバイ
スの断面図である。

【符号の説明】

ＶＣＣ・・・外部又は内部の電源接続点、ＶＣＣＯ・・・外部
電源電圧接続点、ＶＳＳ・・・グランド電位接続点、ＶＳ
ＳＯ・・・外部のグランド電位接続点、ＶＬＬ・・・ＶＳＳＯ
より低い外部又は内部の電源電圧、ＶＨＬ・・・ＶＣＣＯ
より高い外部又は内部の電源電圧、厚膜ＴＯＸ仕様ＭＯ
Ｓ・・・標準のＭＯＳトランジスタよりゲート絶縁膜ＴＯ
Ｘを厚くすることによりゲート耐圧を高くしたＭＯＳト
ランジスタ、ｎ＋・・・Ｎ型拡散層、ｐ＋・・・Ｐ型拡散層、
ｎ￣・・・Ｎ型ウエル領域、ｐ￣・・・Ｐ型ウエル領域、ＦＧ
・・・ＭＯＳトランジスタのゲート電極、ＤＯＥ、ＤＯ
Ｔ、ＤＯＢ・・・制御信号、ＮＡＮＤ１、ＮＡＮＤ２・・・Ｎ
ＡＮＤ回路、ＩＮＶ１、ＩＮＶＢ１・・・インバータ回
路、ＮＭＯＳ１、ＮＭＯＳ２、ＮＭＯＳＢ１、ＮＭＯＳ
Ｂ２、ＮＭＯＳＢ３・・・ｎチャンネル型ＭＯＳトランジ
スタ、ＰＭＯＳ１、ＰＭＯＳＢ１、ＰＭＯＳＢ２・・・ｐ
チャンネル型ＭＯＳトランジスタ、Ｃ１ブースト容量も
しくはチャージポンプ容量、Ｎ１、Ｎ２、Ｎ３、Ｎ４、
Ｂ１、Ｂ２・・・内部ノード、ＩＯ・・・出力端子、ＩＮ・・・
昇圧回路の入力端子、ＯＵＴ・・・昇圧回路の出力端子、
ＶＴＨ・・・ＭＯＳトランジスタのしきい値電圧。

───────────────────────────────────────────────────── フロントページの続き (72)発明者中込儀延東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体事業部内

Claims

【特許請求の範囲】

【請求項１】出力端子と、そのソースに電源端子を介し
ての動作電圧が与えられかつそのドレインによって上記
出力端子に出力信号を与えるようにそのソース・ドレイ
ン通路が上記電源端子と上記出力端子との間に設けられ
てなる第１出力ＭＯＳトランジスタと、上記第１出力Ｍ
ＯＳトランジスタのゲートに供給すべき駆動信号を形成
する第１振幅変換回路とを含む出力回路を持ち、上記第１振幅変換回路は、電圧昇圧動作に基づいて形成
される昇圧電圧を、振幅変換すべき入力信号に応答して
スイッチ出力するスイッチ素子を含み、上記第１出力Ｍ
ＯＳトランジスタを導通方向に駆動せしめる信号レベル
を上記昇圧電圧に基づいて形成される信号レベルとす
る、ことを特徴とする半導体装置。
【請求項２】請求項１に記載の半導体装置において、上記第１振幅変換回路は、容量素子と、かかる容量素子
の端子間に充電電圧を与える第１状態とかかる容量素子
の一方の電極に駆動電圧を与えることによりかかる容量
素子の他方の電極に昇圧電圧をもたらす第２状態とをと
る昇圧回路を含んでなる、ことを特徴とする半導体装
置。
【請求項３】請求項２に記載の半導体装置において、上記昇圧回路は上記振幅変換されるべき入力信号によっ
て上記スイッチ素子と同期して動作されるものである、
ことを特徴とする半導体装置。
【請求項４】請求項１に記載の半導体装置は、さらに外
部電源電圧を受けてそれよりも小さい電圧である第１動
作電圧を形成する降圧回路と、上記降圧回路からの上記動作電圧によって動作されるＭ
ＯＳトランジスタを含む内部回路と、を備えてなり、上記第１振幅変換回路は、上記内部回路から出力される
信号をその入力信号とするものである、ことを特徴とす
る半導体装置。
【請求項５】請求項４に記載の半導体装置において、上記第１振幅変換回路は、容量素子と、かかる容量素子
の端子間に充電電圧を与える第１状態とかかる容量素子
の一方の電極に駆動電圧を与えることによりかかる容量
素子の他方の電極に昇圧電圧をもたらす第２状態とをと
る昇圧回路を含んでなる、ことを特徴とする半導体装
置。
【請求項６】請求項５に記載の半導体装置において、上記昇圧回路は上記振幅変換されるべき入力信号によっ
て上記スイッチ素子と同期して動作されるものである、
ことを特徴とする半導体装置。
【請求項７】請求項５および請求項６のうちのひとつに
記載の半導体装置において、上記昇圧回路は、上記降圧回路からの上記動作電圧によ
って動作されるＣＭＯＳ回路によって上記容量素子の一
方の電極に加えるべき上記駆動電圧を形成するようにさ
れている、ことを特徴とする半導体装置。
【請求項８】請求項７に記載の半導体装置において、上記ＣＭＯＳ回路は、ＣＭＯＳインバータ回路からな
る、ことを特徴とする半導体装置。
【請求項９】請求項５ないし請求項８のうちのひとつに
記載の半導体装置において、上記昇圧回路は、上記電源端子を介しての上記動作電圧
によって動作されるＣＭＯＳ回路によって上記容量素子
の一方の電極に加えるべき上記駆動電圧を形成するよう
にされている、ことを特徴とする半導体装置。
【請求項１０】請求項１ないし請求項９のうちのひとつ
に記載の半導体装置において、上記第１出力トランジスタは、そのソースが回路の基準
電位点側の第１電源端子に結合されたｎチャンネル型Ｍ
ＯＳトランジスタからなり、上記第１振幅変換回路は、上記基準電位に対してプラス
電位である昇圧電圧を形成するように構成されてなる、
ことを特徴とする半導体装置。
【請求項１１】請求項１０に記載の半導体装置におい
て、上記出力回路は、そのソースに第２電源端子を介して上
記基準電位点に対し正の電源電位が与えられる状態をも
って上記第２電源端子と上記出力端子との間にそのソー
ス・ドレイン通路が設けられるｐチャンネル型ＭＯＳト
ランジスタからなる第２出力ＭＯＳトランジスタと、上
記第２出力ＭＯＳトランジスタのゲートに供給すべき第
２駆動信号を形成する第２振幅変換回路とをさらに含
み、上記第２振幅変換回路は、上記第２出力ＭＯＳトランジ
スタの導通を強める方向の電位である昇圧電圧を形成す
るように構成されてなる、ことを特徴とする半導体装
置。
【請求項１２】請求項１０に記載の半導体装置におい
て、上記第１振幅変換回路と上記第２振幅変換回路は、とも
に上記振幅変換すべき入力信号に応答してそれぞれの昇
圧電圧を形成するもの、であることを特徴とする半導体
装置。
【請求項１３】請求項１０に記載の半導体装置におい
て、上記出力回路は、そのドレインが第２電源端子に接続さ
れそのソースから上記出力端子へ出力信号を与えるｎチ
ャンネル型ＭＯＳトランジスタからなる第２出力トラン
ジスタと、上記第２出力トランジスタのゲートに供給す
べき第２駆動信号を形成する第２振幅変換回路とを更に
含み、上記第２振幅変換回路は、上記第２出力トランジスタの
導通を強める方向の電位である昇圧電圧を形成するよう
に構成されてなる、ことを特徴とする半導体装置。
【請求項１４】請求項４ないし請求項９のうちのひとつ
に記載の半導体装置において、上記第１出力トランジスタは、そのソースが回路の基準
電位点側の第１電源端子に結合されたｎチャンネル型Ｍ
ＯＳトランジスタからなり、上記第１振幅変換回路は、上記基準電位に対してプラス
電位である昇圧電圧を形成するように構成されてなる、
ことを特徴とする半導体装置。
【請求項１５】請求項１４に記載の半導体装置におい
て、上記出力回路は、そのソースに第２電源端子を介して上
記基準電位点に対し正の電源電位が与えられる状態をも
って上記第２電源端子と上記出力端子との間にそのソー
ス・ドレイン通路が設けられるｐチャンネル型ＭＯＳト
ランジスタからなる第２出力ＭＯＳトランジスタと、上
記第２出力ＭＯＳトランジスタのゲートに供給すべき第
２駆動信号を形成する第２振幅変換回路とをさらに含
み、上記第２振幅変換回路は、上記第２出力ＭＯＳトランジ
スタの導通を強める方向の電位である昇圧電圧を形成す
るように構成されてなる、ことを特徴とする半導体装
置。
【請求項１６】請求項１４に記載の半導体装置におい
て、上記第１振幅変換回路と上記第２振幅変換回路は、とも
に上記振幅変換すべき入力信号に応答してそれぞれの昇
圧電圧を形成するもの、であることを特徴とする半導体
装置。
【請求項１７】請求項１４に記載の半導体装置におい
て、上記出力回路は、そのドレインが第２電源端子に接続さ
れそのソースから上記出力端子へ出力信号を与えるｎチ
ャンネル型ＭＯＳトランジスタからなる第２出力トラン
ジスタと、上記第２出力トランジスタのゲートに供給す
べき第２駆動信号を形成する第２振幅変換回路とを更に
含み、上記第２振幅変換回路は、上記第２出力トランジスタの
導通を強める方向の電位である昇圧電圧を形成するよう
に構成されてなる、ことを特徴とする半導体装置。
【請求項１８】請求項１４ないし請求項１７のうちのひ
とつに記載の半導体装置において、上記出力トランジスタは、そのゲート酸化膜が、上記内
部回路を構成するＭＯＳトランジスタよりも高耐圧であ
ることを特徴とする半導体装置。
【請求項１９】内部回路と、上記内部回路からの信号を
その入力に受ける出力回路とを有する半導体装置であっ
て、上記内部回路には第１電源接続点と第２電源接続点とを
介して電源が供給され、上記出力回路は、第３電源接続点と第４電源接続点との
間に直列接続された第１導電型の第１及び第２ＭＯＳト
ランジスタと、上記第１ＭＯＳトランジスタと第２ＭＯＳトランジスタ
との共通接続ノードに接続される出力端子と、上記第１電源接続点の電位と上記第２電源接続点の電位
との間の電圧振幅を持つ第１信号を上記内部回路から受
けて、上記第１ＭＯＳトランジスタのゲートを駆動する
ための第２信号に変換する第１振幅変換回路と、上記内部回路からの上記第１信号を受けて、上記第２Ｍ
ＯＳトランジスタのゲートを駆動するための第３信号に
変換する第２振幅変換回路とを備え、上記第２及び第３信号の振幅は、上記第１信号のそれよ
りも大きいことを特徴とする半導体装置。
【請求項２０】請求項１９に記載の半導体装置におい
て、上記第２電源接続点の電位と上記第４電源接続点の電位
とが等しいことを特徴とする半導体装置。
【請求項２１】請求項２０に記載の半導体装置におい
て、上記第２及び第３信号のロウレベルは、上記第１信号の
ロウレベルに等しいことを特徴とする半導体装置。
【請求項２２】請求項２１に記載の半導体装置におい
て、上記第１及び第２振幅変換回路は、容量によりダイナミ
ックに電位レベルを昇圧する昇圧回路を有することを特
徴とする半導体装置。
【請求項２３】請求項２２に記載の半導体装置におい
て、上記第１電源接続点の電位と上記第３電源接続点の電位
とが等しいことを特徴とする半導体装置。
【請求項２４】請求項２２に記載の半導体装置におい
て、上記第３電源接続点には上記半導体装置の外部から電源
電圧が供給され、上記第１電源接続点の電位は上記第３
電源接続点の電位を受ける上記半導体装置内の降圧回路
によって上記第３電源接続点の電位から形成されること
を特徴とする半導体装置。
【請求項２５】内部回路と上記内部回路からの信号をそ
の入力に受ける出力回路とを有する半導体装置であっ
て、上記出力回路は、第３電源接続点と第４電源接続点
との間に直列接続された第１導電型の第１ＭＯＳトラン
ジスタと、第２導電型の第２ＭＯＳトランジスタと、上
記第１ＭＯＳトランジスタと上記第２ＭＯＳトランジス
タとの共通接続ノードに接続される出力端子と、上記第
１電源接続点の電位と上記第２電源接続点の電位との間
の電圧振幅を持つ第１信号を上記内部回路から受けて上
記第１ＭＯＳトランジスタのゲートを駆動するための第
２信号に変換する第１振幅変換回路と、上記内部回路か
らの上記第１信号を受けて上記第２ＭＯＳトランジスタ
のゲートを駆動するための第３信号に変換する第２振幅
変換回路とを備えてなり、上記第２及び第３信号の電圧振幅は上記第１信号のそれ
よりも大きいことを特徴とする半導体装置。
【請求項２６】請求項２５に記載の半導体装置におい
て、上記第１電源接続点の電位と上記第３電源接続点の電位
とが等しく、上記第２電源接続点の電位と上記第４接続
点の電位とが等しいことを特徴とする半導体装置。
【請求項２７】請求項２６に記載の半導体装置におい
て、上記第２信号のハイレベルは上記第１信号のハイレベル
と等しく、上記第３信号のロウレベルは上記第１信号のロウレベル
と等しいこと、を特徴とする半導体装置。
【請求項２８】請求項２７に記載の半導体装置におい
て、容量によりダイナミックに電位レベルを昇圧する昇圧回
路を有することを特徴とする半導体装置。
【請求項２９】請求項１９に記載の半導体装置におい
て、上記第２、第３信号振幅レベルの信号がゲートに加えら
れる第１、第２導電型のＭＯＳトランジスタは、そのゲ
ート酸化膜が、上記内部回路を構成するＭＯＳトランジ
スタよりも高耐圧であることを特徴とする半導体装置。
【請求項３０】請求項２５に記載の半導体装置におい
て、上記第２、第３信号振幅レベルの信号がゲートに加えら
れる第１、第２導電型のＭＯＳトランジスタは、そのゲ
ート酸化膜が、上記内部回路を構成する第１、第２導電
型ＭＯＳトランジスタよりも高耐圧であることを特徴と
する半導体装置。
【請求項３１】請求項１９及び請求項２０のうちのひと
つに記載の半導体装置において、上記第１、第２振幅変換回路は、チップ内もしくはチッ
プ外で発生した上記第３電源接続点の電位よりも高い第
５電源接続点の電位、上記第４電源接続点の電位よりも
低い第６電源接続点の電位を用いる手段を有する、こと
を特徴とする半導体装置。
【請求項３２】請求項３１に記載の半導体装置におい
て、上記第２信号のロウレベルは上記第４電源接続点の電位
と等しく、上記第３信号のハイレベルは上記第３電源接続点の電位
と等しい、ことを特徴とする半導体装置。
【請求項３３】請求項３１に記載の半導体装置におい
て、上記第２信号と上記第３信号は、そのハイレベル、ロウ
レベルが等しい、ことを特徴とする半導体装置。
【請求項３４】請求項２６に記載の半導体装置におい
て、上記第２信号のロウレベルは上記第１信号のロウレベル
と等しく、上記第３信号のハイレベルは上記第１信号にハイレベル
と等しい、ことを特徴とする半導体装置。