JPH06196995A - 論理レベル変換回路及びそれを用いた論理回路 - Google Patents
論理レベル変換回路及びそれを用いた論理回路Info
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- JPH06196995A JPH06196995A JP4356962A JP35696292A JPH06196995A JP H06196995 A JPH06196995 A JP H06196995A JP 4356962 A JP4356962 A JP 4356962A JP 35696292 A JP35696292 A JP 35696292A JP H06196995 A JPH06196995 A JP H06196995A
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Abstract
(57)【要約】
【目的】 低耐圧ＭＯＳデバイスを用いるＥＣＬ／ＭＯ
Ｓ論理レベル変換回路で、回路面積を増大することなく
高速，高負荷駆動能力を有するようにする。 【構成】 カレントスイッチ部１の出力によりカレトン
ミラー部２のｐチャンネルＭＯＳ素子Ｍp1，Ｍp2をゲー
ト駆動し、そのドレイン出力でバイポーラトラ素子Ｑ
４，Ｑ５のベースを駆動する。このＱ４，Ｑ５のエミッ
タ負荷にｎチャンネルＭＯＳ素子Ｍn1，Ｍn2によるカレ
ントミラー素子を接続する。Ｑ５のエミッタ出力で直接
ＣＭＯＳ負荷３を駆動する。 【効果】 バイポーラ素子Ｑ４，Ｑ５をカレントミラー
ＭＯＳ素子Ｍp1，Ｍp2とＭn1，Ｍn2との間に夫々挿入し
たので、Ｑ４，Ｑ５のベースエミッタ間電圧Ｖｆだけ、
これ等ＭＯＳのソースドレイン間電圧が低下し低耐圧と
なる。バイポーラ素子３による負荷駆動のため駆動能力
が大となり、また、負荷３の上側電源をＶｆだけ下げて
使用することで、出力ＯＵＴのレベルが電源電圧一杯と
れる。
Ｓ論理レベル変換回路で、回路面積を増大することなく
高速，高負荷駆動能力を有するようにする。 【構成】 カレントスイッチ部１の出力によりカレトン
ミラー部２のｐチャンネルＭＯＳ素子Ｍp1，Ｍp2をゲー
ト駆動し、そのドレイン出力でバイポーラトラ素子Ｑ
４，Ｑ５のベースを駆動する。このＱ４，Ｑ５のエミッ
タ負荷にｎチャンネルＭＯＳ素子Ｍn1，Ｍn2によるカレ
ントミラー素子を接続する。Ｑ５のエミッタ出力で直接
ＣＭＯＳ負荷３を駆動する。 【効果】 バイポーラ素子Ｑ４，Ｑ５をカレントミラー
ＭＯＳ素子Ｍp1，Ｍp2とＭn1，Ｍn2との間に夫々挿入し
たので、Ｑ４，Ｑ５のベースエミッタ間電圧Ｖｆだけ、
これ等ＭＯＳのソースドレイン間電圧が低下し低耐圧と
なる。バイポーラ素子３による負荷駆動のため駆動能力
が大となり、また、負荷３の上側電源をＶｆだけ下げて
使用することで、出力ＯＵＴのレベルが電源電圧一杯と
れる。
Description
【０００１】
【産業上の利用分野】本発明は論理レベル変換回路及び
それを用いた論理回路に関し、特にエミッタ結合型論理
回路（以下、ＥＣＬと称す）の論理レベルの信号をＣＭ
ＯＳ論理回路に適合する論理レベルの信号に変換するた
めの論理レベル変換回路及びそれを用いた論理回路に関
するものである。
それを用いた論理回路に関し、特にエミッタ結合型論理
回路（以下、ＥＣＬと称す）の論理レベルの信号をＣＭ
ＯＳ論理回路に適合する論理レベルの信号に変換するた
めの論理レベル変換回路及びそれを用いた論理回路に関
するものである。
【０００２】
【従来の技術】半導体集積回路装置においては、低消費
電力及び高集積度の利点を有するＣＭＯＳ回路と、高速
動作の利点を有するＥＣＬ回路とを組合せて構成するこ
とにより、両者の長所を併せ持った論理回路が用いられ
ている。しかし、ＥＣＬ回路とＣＭＯＳ回路とを共用す
る場合には、ＥＣＬレベルをＣＭＯＳレベルに変換する
ための論理レベル変換回路が不可欠である。従来のこの
種の論理レベル変換回路の例が特開昭６２−１２３８２
５号公報等に多く提示されている。
電力及び高集積度の利点を有するＣＭＯＳ回路と、高速
動作の利点を有するＥＣＬ回路とを組合せて構成するこ
とにより、両者の長所を併せ持った論理回路が用いられ
ている。しかし、ＥＣＬ回路とＣＭＯＳ回路とを共用す
る場合には、ＥＣＬレベルをＣＭＯＳレベルに変換する
ための論理レベル変換回路が不可欠である。従来のこの
種の論理レベル変換回路の例が特開昭６２−１２３８２
５号公報等に多く提示されている。
【０００３】図４は上記公報記載のＥＣＬ／ＣＭＯＳ論
理レベル変換回路の回路図を示している。この回路はカ
レントスイッチ部１，ＭＯＳカレントミラー部７，バイ
ポーラ型出力部８からなっており、カレントスイッチ部
１の入力ＩＮにＥＣＬレベルの入力論理信号が印加さ
れ、バイポーラ型出力部８の出力ＯＵＴからＣＭＯＳレ
ベルの論理信号が出力される。この論理信号出力は、Ｃ
ＭＯＳインバータ回路３として代表的に示されている負
荷ＣＭＯＳゲート回路を駆動する。もっとも、この負荷
ＣＭＯＳゲート回路３はこレベル変換回路が駆動すべき
負荷であるから、多数の大入力容量のアドレスデコーダ
などのゲート回路である。
理レベル変換回路の回路図を示している。この回路はカ
レントスイッチ部１，ＭＯＳカレントミラー部７，バイ
ポーラ型出力部８からなっており、カレントスイッチ部
１の入力ＩＮにＥＣＬレベルの入力論理信号が印加さ
れ、バイポーラ型出力部８の出力ＯＵＴからＣＭＯＳレ
ベルの論理信号が出力される。この論理信号出力は、Ｃ
ＭＯＳインバータ回路３として代表的に示されている負
荷ＣＭＯＳゲート回路を駆動する。もっとも、この負荷
ＣＭＯＳゲート回路３はこレベル変換回路が駆動すべき
負荷であるから、多数の大入力容量のアドレスデコーダ
などのゲート回路である。
【０００４】尚、本例では、高電位電源がグランド（ア
ース）であり、ＭＯＳ用低電位電源がＶssであり、バイ
ポーラ用低電位電源がＶeeとしている。
ース）であり、ＭＯＳ用低電位電源がＶssであり、バイ
ポーラ用低電位電源がＶeeとしている。
【０００５】カレントスイッチ部１は、バイポーラトラ
ンジスタＱ１，ダイオードＤ１定電流源Ｉ１からなるエ
ミッタフォロアによりるレベルシフト回路と、それに接
続されるバイポーラカレントスイッチを構成する差動対
をなす一対のバイポーラトランジスタＱ２，Ｑ３，抵抗
Ｒ１，Ｒ２，共通エミッタ電流を制御する定電流源Ｉ２
及びレベルシフト用のダイオードＤ２からなる。
ンジスタＱ１，ダイオードＤ１定電流源Ｉ１からなるエ
ミッタフォロアによりるレベルシフト回路と、それに接
続されるバイポーラカレントスイッチを構成する差動対
をなす一対のバイポーラトランジスタＱ２，Ｑ３，抵抗
Ｒ１，Ｒ２，共通エミッタ電流を制御する定電流源Ｉ２
及びレベルシフト用のダイオードＤ２からなる。
【０００６】ここで、ＥＣＬ振幅信号は端子ＩＮに入力
され、レベルシフトを介してバイポーラトランジスタＱ
２のベースにはいる。また、もう一方のバイポーラトラ
ンジスタＱ３のベースには入力閾値を定める基準電圧Ｖ
bbが入力され、抵抗Ｒ１，Ｒ２により振幅１Ｖ程度の相
補信号が出力される。
され、レベルシフトを介してバイポーラトランジスタＱ
２のベースにはいる。また、もう一方のバイポーラトラ
ンジスタＱ３のベースには入力閾値を定める基準電圧Ｖ
bbが入力され、抵抗Ｒ１，Ｒ２により振幅１Ｖ程度の相
補信号が出力される。
【０００７】ＭＯＳカレントミラー部７は，ｐチャンネ
ルＭＯＳトランジスタＭp1，Ｍp2，及びｎチャンネルＭ
ＯＳトランジスタＭn1，Ｍn2によって構成される。ｎチ
ャンネルＭＯＳトランジスタＭn1，Ｍn2のソース／ゲー
トは各々共通に接続されてカレントミラーを形成し、ト
ランジスタＭp1とＭn1、トランジスタＭp2とＭn2との各
ドレインは共通接続されている。そして、カレントスイ
ッチ１によりゲート制御されるｐチャンネルＭＯＳトラ
ンジスタのコンダクタンス変化を大きな出力電圧レベル
に変換するようになっている。
ルＭＯＳトランジスタＭp1，Ｍp2，及びｎチャンネルＭ
ＯＳトランジスタＭn1，Ｍn2によって構成される。ｎチ
ャンネルＭＯＳトランジスタＭn1，Ｍn2のソース／ゲー
トは各々共通に接続されてカレントミラーを形成し、ト
ランジスタＭp1とＭn1、トランジスタＭp2とＭn2との各
ドレインは共通接続されている。そして、カレントスイ
ッチ１によりゲート制御されるｐチャンネルＭＯＳトラ
ンジスタのコンダクタンス変化を大きな出力電圧レベル
に変換するようになっている。
【０００８】バイポーラ型出力部８においては、トーテ
ムポール出力を構成するバイポーラトランジスタＱ８，
Ｑ９の内，出力引き上げ側のバイポーラトランジスタＱ
８のベースは直接ＭＯＳカレントミラー部７により駆動
され、出力引き下げ用のバイポーラトランジスタＱ９の
ベースは、ｐチャンネルＭＯＳトランジスタＭp3とｎチ
ャンネルＭＯＳトランジスタＭn4とからなるベース制御
回路を介して駆動されている。
ムポール出力を構成するバイポーラトランジスタＱ８，
Ｑ９の内，出力引き上げ側のバイポーラトランジスタＱ
８のベースは直接ＭＯＳカレントミラー部７により駆動
され、出力引き下げ用のバイポーラトランジスタＱ９の
ベースは、ｐチャンネルＭＯＳトランジスタＭp3とｎチ
ャンネルＭＯＳトランジスタＭn4とからなるベース制御
回路を介して駆動されている。
【０００９】ここでＭＯＳカレントミラー部７の出力振
幅はほぼＣＭＯＳレベルまで拡大されており、バイポー
ラ型出力部８は主として出力の駆動能力の向上を目的と
している。この場合、出力振幅は電源電圧から、ロー側
／ハイ側とも、ダイオード順方向電圧（以下Ｖｆと記
す：０．８Ｖ程度）分少なくなる。
幅はほぼＣＭＯＳレベルまで拡大されており、バイポー
ラ型出力部８は主として出力の駆動能力の向上を目的と
している。この場合、出力振幅は電源電圧から、ロー側
／ハイ側とも、ダイオード順方向電圧（以下Ｖｆと記
す：０．８Ｖ程度）分少なくなる。
【００１０】図５はバイポーラ型出力部８の代わりに、
ＢｉＮＭＯＳ型インバータ回路９を用いたものであり、
出力振幅のハイ側はｐチャンネルＭＯＳトランジスタＭ
p4とバイポーラトランジスタＱ８とで駆動され、ロー側
はｎチャンネルＭＯＳトランジスタＭn5とＭn6とで駆動
される。この回路では、負荷駆動能力は図４のトーテム
ポール出力に比べて低下するが、出力振幅のロー側を下
側電源電圧まで振幅らせることができるという利点があ
る。
ＢｉＮＭＯＳ型インバータ回路９を用いたものであり、
出力振幅のハイ側はｐチャンネルＭＯＳトランジスタＭ
p4とバイポーラトランジスタＱ８とで駆動され、ロー側
はｎチャンネルＭＯＳトランジスタＭn5とＭn6とで駆動
される。この回路では、負荷駆動能力は図４のトーテム
ポール出力に比べて低下するが、出力振幅のロー側を下
側電源電圧まで振幅らせることができるという利点があ
る。
【００１１】
【発明が解決しようとする課題】しかしながら、この様
な従来のＥＣＬ−ＣＭＯＳレベル変換回路を高速化のた
めに最新の短チャンネル／薄酸化膜のＭＯＳデバイスに
適用しようとする場合には、ＭＯＳデバイスのソースド
レイン間の低耐圧化に対応してＭＯＳ部の電源電圧を従
来の５Ｖ程度から２〜３Ｖ程度に落として使用する必要
がある。この場合、上述した従来例の回路ではレベル変
換の出力レベルは電源電圧まで完全に振れないため、負
荷ＣＭＯＳゲートの能力を十分に引き出せないという問
題がある。
な従来のＥＣＬ−ＣＭＯＳレベル変換回路を高速化のた
めに最新の短チャンネル／薄酸化膜のＭＯＳデバイスに
適用しようとする場合には、ＭＯＳデバイスのソースド
レイン間の低耐圧化に対応してＭＯＳ部の電源電圧を従
来の５Ｖ程度から２〜３Ｖ程度に落として使用する必要
がある。この場合、上述した従来例の回路ではレベル変
換の出力レベルは電源電圧まで完全に振れないため、負
荷ＣＭＯＳゲートの能力を十分に引き出せないという問
題がある。
【００１２】すなわち、負荷ゲートのＭＯＳのオン抵抗
Ｒonは、ＭＯＳのスレッシュホールド電圧をＶthとし
て、一般にバイポーラ型出力では、 ＲonＢ＝（｜Ｖss｜−Ｖｆ−Ｖth）2 となり、出力振幅が電源電圧までとれた場合の値（ＣＭ
ＯＳ型出力の場合） ＲonＣ＝（｜Ｖss｜−Ｖth）2 に比べて小さくなり、電源電圧が低いほど差が大きくな
る。
Ｒonは、ＭＯＳのスレッシュホールド電圧をＶthとし
て、一般にバイポーラ型出力では、 ＲonＢ＝（｜Ｖss｜−Ｖｆ−Ｖth）2 となり、出力振幅が電源電圧までとれた場合の値（ＣＭ
ＯＳ型出力の場合） ＲonＣ＝（｜Ｖss｜−Ｖth）2 に比べて小さくなり、電源電圧が低いほど差が大きくな
る。
【００１３】例として、Ｖss＝３Ｖ，Ｖｆ＝０．８Ｖ，
Ｖth＝０．７Ｖとすると、バイポーラ出力ではＣＭＯＳ
出力の半分の値になり、駆動能力は極端に低下する。
Ｖth＝０．７Ｖとすると、バイポーラ出力ではＣＭＯＳ
出力の半分の値になり、駆動能力は極端に低下する。
【００１４】ある電源電圧以下では、バイポーラ型出力
部を介さずにＭＯＳカレントミラー部で直接負荷ゲート
を駆動した場合の方が有利なこともある。しかし、ＭＯ
Ｓカレントミラー部のみで負荷を駆動しようとする場合
は、負荷の大きさに応じてＭＯＳトランジスタの面積を
増加させる必要があり、特にｐチャンネルＭＯＳトラン
ジスタは一般に電流駆動能力が低いため、ｎチャンネル
ＭＯＳトランジスタの２倍以上の面積を必要とする。さ
らに、この大きなｐチャンネルＭＯＳトランジスタの駆
動のための前段カレントスイッチ部も含めてのパワー回
路の面積の増加を招くという問題もある。
部を介さずにＭＯＳカレントミラー部で直接負荷ゲート
を駆動した場合の方が有利なこともある。しかし、ＭＯ
Ｓカレントミラー部のみで負荷を駆動しようとする場合
は、負荷の大きさに応じてＭＯＳトランジスタの面積を
増加させる必要があり、特にｐチャンネルＭＯＳトラン
ジスタは一般に電流駆動能力が低いため、ｎチャンネル
ＭＯＳトランジスタの２倍以上の面積を必要とする。さ
らに、この大きなｐチャンネルＭＯＳトランジスタの駆
動のための前段カレントスイッチ部も含めてのパワー回
路の面積の増加を招くという問題もある。
【００１５】本発明の目的は、低耐圧ＭＯＳデバイスを
用いて回路面積を増大させることなく高速，高負荷駆動
能力を有するレベル変換回路を提供することである。
用いて回路面積を増大させることなく高速，高負荷駆動
能力を有するレベル変換回路を提供することである。
【００１６】本発明の他の目的は、低耐圧ＭＯＳデバイ
スを用いて低電源で論理振幅を電源電圧一杯にとること
ができる論理回路を提供することである。
スを用いて低電源で論理振幅を電源電圧一杯にとること
ができる論理回路を提供することである。
【００１７】
【課題を解決するための手段】本発明の論理レベル変換
回路は、エミッタ結合型論理回路の論理レベルの信号
を、カレントスイッチ回路及びカレントミラー回路をこ
の順に通すことによってＣＭＯＳ型論理回路に適合する
論理レベルの信号に変換する論理レベル変換回路であっ
て、前記カレントミラー回路は、前記カレントスイッチ
回路の一対の相補出力により夫々駆動される一対の一導
電型のＭＯＳトランジスタと、この一対のＭＯＳトラン
ジスタの出力によってベース駆動される一対のバイポー
ラトランジスタと、この一対のバイポーラトランジスタ
の各エミッタと基準電位点との間に設けられ互いのゲー
ト同士及びソース同士が共通接続された一対の逆導電型
のＭＯＳトランジスタからなるカレントミラー素子とを
含み、前記一対のバイポーラトランジスタの一方のエミ
ッタ出力を前記ＣＭＯＳ型論理回路に適合する論理レベ
ルの信号として導出するようにしたことを特徴とする。
回路は、エミッタ結合型論理回路の論理レベルの信号
を、カレントスイッチ回路及びカレントミラー回路をこ
の順に通すことによってＣＭＯＳ型論理回路に適合する
論理レベルの信号に変換する論理レベル変換回路であっ
て、前記カレントミラー回路は、前記カレントスイッチ
回路の一対の相補出力により夫々駆動される一対の一導
電型のＭＯＳトランジスタと、この一対のＭＯＳトラン
ジスタの出力によってベース駆動される一対のバイポー
ラトランジスタと、この一対のバイポーラトランジスタ
の各エミッタと基準電位点との間に設けられ互いのゲー
ト同士及びソース同士が共通接続された一対の逆導電型
のＭＯＳトランジスタからなるカレントミラー素子とを
含み、前記一対のバイポーラトランジスタの一方のエミ
ッタ出力を前記ＣＭＯＳ型論理回路に適合する論理レベ
ルの信号として導出するようにしたことを特徴とする。
【００１８】本発明の他の論理レベル変換回路は、エミ
ッタ結合型論理回路の論理レベルの信号を、カレントス
イッチ回路及びカレントミラー回路をこの順に通すこと
によってＣＭＯＳ型論理回路に適合する論理レベルの信
号に変換する論理レベル変換回路であって、前記カレン
トミラー回路は、前記カレントスイッチ回路の一対の相
補出力により夫々駆動される一対のエミッタフォロワ素
子と、前記一対のエミッタフォロワ素子のエミッタフォ
ロワ出力にソースが接続されゲートに所定バイアスが供
給された一対の一導電型のＭＯＳトランジスタと、前記
一対のＭＯＳトランジスタのドレイン出力により夫々ベ
ース駆動される一対のバイポーラトランジスタと、この
一対のバイポーラトランジスタの各エミッタと基準電位
点との間に設けられ互いのゲート同士及びソース同士が
共通接続された一対の逆導電型のＭＯＳトランジスタか
らなるカレントミラー素子とを含み、前記一対のバイポ
ーラトランジスタの一方のエミッタ出力を前記ＣＭＯＳ
型論理回路に適合する論理レベルの信号として導出する
ようにしたことを特徴とする。
ッタ結合型論理回路の論理レベルの信号を、カレントス
イッチ回路及びカレントミラー回路をこの順に通すこと
によってＣＭＯＳ型論理回路に適合する論理レベルの信
号に変換する論理レベル変換回路であって、前記カレン
トミラー回路は、前記カレントスイッチ回路の一対の相
補出力により夫々駆動される一対のエミッタフォロワ素
子と、前記一対のエミッタフォロワ素子のエミッタフォ
ロワ出力にソースが接続されゲートに所定バイアスが供
給された一対の一導電型のＭＯＳトランジスタと、前記
一対のＭＯＳトランジスタのドレイン出力により夫々ベ
ース駆動される一対のバイポーラトランジスタと、この
一対のバイポーラトランジスタの各エミッタと基準電位
点との間に設けられ互いのゲート同士及びソース同士が
共通接続された一対の逆導電型のＭＯＳトランジスタか
らなるカレントミラー素子とを含み、前記一対のバイポ
ーラトランジスタの一方のエミッタ出力を前記ＣＭＯＳ
型論理回路に適合する論理レベルの信号として導出する
ようにしたことを特徴とする。
【００１９】本発明による論理回路は、エミッタ結合型
論理回路の論理レベルの信号を、カレントスイッチ回路
及びカレントミラー回路をこの順に通すことによってＣ
ＭＯＳ型論理回路に適合する論理レベルの信号に変換す
る論理レベル変換回路と、この論理レベル変換回路の出
力を入力とするＣＭＯＳ型論理回路とを有し、前記論理
レベル変換回路の前記カレントミラー回路は、前記カレ
ントスイッチ回路の一対の相補出力により夫々駆動され
る一対の一導電型のＭＯＳトランジスタと、この一対の
ＭＯＳトランジスタの出力によってベース駆動される一
対のバイポーラトランジスタと、この一対のバイポーラ
トランジスタの各エミッタと基準電位点との間に設けら
れ互いのゲート同士及びソース同士が共通接続された一
対の逆導電型のＭＯＳトランジスタからなるカレントミ
ラー素子とを含み、前記ＣＭＯＳ型論理回路は、前記一
対のバイポーラトランジスタの一方のエミッタ出力を入
力とすると共に、その動作電源の高電位側が前記論理レ
ベル変換回路のそれよりも少くとも前記ＰＮ接合の順方
向電位だけ低い方向へレベルシフトされていることを特
徴とする。
論理回路の論理レベルの信号を、カレントスイッチ回路
及びカレントミラー回路をこの順に通すことによってＣ
ＭＯＳ型論理回路に適合する論理レベルの信号に変換す
る論理レベル変換回路と、この論理レベル変換回路の出
力を入力とするＣＭＯＳ型論理回路とを有し、前記論理
レベル変換回路の前記カレントミラー回路は、前記カレ
ントスイッチ回路の一対の相補出力により夫々駆動され
る一対の一導電型のＭＯＳトランジスタと、この一対の
ＭＯＳトランジスタの出力によってベース駆動される一
対のバイポーラトランジスタと、この一対のバイポーラ
トランジスタの各エミッタと基準電位点との間に設けら
れ互いのゲート同士及びソース同士が共通接続された一
対の逆導電型のＭＯＳトランジスタからなるカレントミ
ラー素子とを含み、前記ＣＭＯＳ型論理回路は、前記一
対のバイポーラトランジスタの一方のエミッタ出力を入
力とすると共に、その動作電源の高電位側が前記論理レ
ベル変換回路のそれよりも少くとも前記ＰＮ接合の順方
向電位だけ低い方向へレベルシフトされていることを特
徴とする。
【００２０】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【００２１】図１は本発明の第１の実施例のレベル変換
回路の回路図である。この回路は、バイポーラカレント
スイッチ部１，ＭＯＳバイポーラ複合カレントミラー部
２から構成されており、このカレントミラー部２が図
４，５の従来の出力部８，９の機能を兼ね備えている。
また、ＣＭＯＳ論理ゲート３はこのレベル変換回路によ
り駆動されるデコーダ等の負荷を代表しているものとす
る。
回路の回路図である。この回路は、バイポーラカレント
スイッチ部１，ＭＯＳバイポーラ複合カレントミラー部
２から構成されており、このカレントミラー部２が図
４，５の従来の出力部８，９の機能を兼ね備えている。
また、ＣＭＯＳ論理ゲート３はこのレベル変換回路によ
り駆動されるデコーダ等の負荷を代表しているものとす
る。
【００２２】バイポーラカレントスイッチ部１は、バイ
ポーラトランジスタＱ１，ダイオードＤ１，定電流源Ｉ
１からなるエミッタフォロアによるレベルシフトを介し
て、バイポーラカレントスイッチ部１へ入力される。こ
のカレントスイッチ部は差動対をなす一対のバイポーラ
トランジスタＱ２，Ｑ３，抵抗Ｒ１，Ｒ２，共通エミッ
タ電流を制御する定電流源Ｉ２及びレベルシフト用のダ
イオードＤ２からなる。また、カレントスイッチの一方
のバイポーラトランジスタＱ３のベースには入力閾値を
定める基準電圧Ｖbbが入力される。
ポーラトランジスタＱ１，ダイオードＤ１，定電流源Ｉ
１からなるエミッタフォロアによるレベルシフトを介し
て、バイポーラカレントスイッチ部１へ入力される。こ
のカレントスイッチ部は差動対をなす一対のバイポーラ
トランジスタＱ２，Ｑ３，抵抗Ｒ１，Ｒ２，共通エミッ
タ電流を制御する定電流源Ｉ２及びレベルシフト用のダ
イオードＤ２からなる。また、カレントスイッチの一方
のバイポーラトランジスタＱ３のベースには入力閾値を
定める基準電圧Ｖbbが入力される。
【００２３】ＭＯＳバイポーラ複合カレントミラー部２
は、ｐチャンネルＭＯＳトランジスタＭp1，Ｍp2及びそ
れらのドレインに各ベースが接続されたバイポーラトラ
ンジスタＱ４，Ｑ５さらにそのエミッタに各ドレインが
接続されたｎチャンネルＭＯＳトランジスタＭn1，Ｍn2
によって構成される。これ等トランジスタＭn1，Ｍn2は
互いのソース及び互いのゲートが共通接続され、トラン
ジスタＭn1のドレインとゲートとが共通接続されること
により、カレントミラーとして動作する。
は、ｐチャンネルＭＯＳトランジスタＭp1，Ｍp2及びそ
れらのドレインに各ベースが接続されたバイポーラトラ
ンジスタＱ４，Ｑ５さらにそのエミッタに各ドレインが
接続されたｎチャンネルＭＯＳトランジスタＭn1，Ｍn2
によって構成される。これ等トランジスタＭn1，Ｍn2は
互いのソース及び互いのゲートが共通接続され、トラン
ジスタＭn1のドレインとゲートとが共通接続されること
により、カレントミラーとして動作する。
【００２４】負荷ゲート３はｐチャンネルＭＯＳトラン
ジスタＭp ，ｎチャンネルＭＯＳトランジスタＭn から
なるＣＭＯＳインバータを構成しており、多数の負荷を
代表して示している。
ジスタＭp ，ｎチャンネルＭＯＳトランジスタＭn から
なるＣＭＯＳインバータを構成しており、多数の負荷を
代表して示している。
【００２５】ここで、ＭＯＳバイポーラ複合カレントミ
ラー部２は高電位側電源として接地電位，低電位側電源
としてＶssが供給されており、負荷ゲート３は高電位電
源Ｖddとして、接地電位からダイオードＤ３によるＶｆ
分降下した電位が与えられており、低電位側はカレント
ミラー部２と同じＶssである。電圧（Ｖdd−Ｖss）は使
用されるＭＯＳの耐圧に合わせて設定される。
ラー部２は高電位側電源として接地電位，低電位側電源
としてＶssが供給されており、負荷ゲート３は高電位電
源Ｖddとして、接地電位からダイオードＤ３によるＶｆ
分降下した電位が与えられており、低電位側はカレント
ミラー部２と同じＶssである。電圧（Ｖdd−Ｖss）は使
用されるＭＯＳの耐圧に合わせて設定される。
【００２６】次にこの回路の動作について説明する。Ｅ
ＣＬ振幅の入力信号は端子ＩＮに入力されバイポーラカ
レントスイッチ１によって１Ｖ程度の振幅の相補信号を
出力する。この相補信号はダイオードＤ２によってレベ
ルシフトされ、次段のＭＯＳバイポーラ複合カレントミ
ラー部２に加えられ、ロー側がＶss，ハイ側が−Ｖｆ
（＝Ｖdd）の信号レベルの振幅に変換される。
ＣＬ振幅の入力信号は端子ＩＮに入力されバイポーラカ
レントスイッチ１によって１Ｖ程度の振幅の相補信号を
出力する。この相補信号はダイオードＤ２によってレベ
ルシフトされ、次段のＭＯＳバイポーラ複合カレントミ
ラー部２に加えられ、ロー側がＶss，ハイ側が−Ｖｆ
（＝Ｖdd）の信号レベルの振幅に変換される。
【００２７】ここで、負荷ＣＭＯＳゲート３の電源は−
ＶｆとＶssとであるから、レベル変換回路による出力信
号ＯＵＴの振幅と同一となって負荷ＣＭＯＳゲート３か
らみた入力信号振幅は電源レベル一杯となり、電源の有
効利用が図れるのである。
ＶｆとＶssとであるから、レベル変換回路による出力信
号ＯＵＴの振幅と同一となって負荷ＣＭＯＳゲート３か
らみた入力信号振幅は電源レベル一杯となり、電源の有
効利用が図れるのである。
【００２８】また、レベル変換回路内で使用されるＭＯ
Ｓトランジスタのソースドレイン間電圧も（Ｖdd−Ｖs
s）となるために、図４，５の従来回路のＭＯＳトラン
ジスタのソースドレイン間電圧Ｖssに比し、Ｖddだけ小
となり、低耐圧で済む。またＶssの値を、図４，５の従
来の回路のＶssに比し、（Ｖss−Ｖdd）とＶdd＝Ｖｆだ
け下方にシフトした値とすれば、負荷ＭＯＳゲート３の
実際の電源電圧は図４，５のそれと同一値となる。
Ｓトランジスタのソースドレイン間電圧も（Ｖdd−Ｖs
s）となるために、図４，５の従来回路のＭＯＳトラン
ジスタのソースドレイン間電圧Ｖssに比し、Ｖddだけ小
となり、低耐圧で済む。またＶssの値を、図４，５の従
来の回路のＶssに比し、（Ｖss−Ｖdd）とＶdd＝Ｖｆだ
け下方にシフトした値とすれば、負荷ＭＯＳゲート３の
実際の電源電圧は図４，５のそれと同一値となる。
【００２９】従来の特に図５の回路では、ハイレベルが
バイポーラトランジスタ８のためのにＶｆだけ低くなる
ために、本発明の様に、負荷ＭＯＳゲート３の電源をダ
イオードによりＶｆ＝Ｖddだけ一段下げて使用したとす
ると、下側電源Ｖssも（Ｖss−Ｖdd）と、やはりＶｆ＝
Ｖddだけ一段下げることになるが、図５のカレントミラ
ー部７や出力部９のＭＯＳトランジスタのソースドレイ
ン間に印加される電圧がその分だけ増大し、耐圧を大と
する必要があるという欠点が生じるのである。
バイポーラトランジスタ８のためのにＶｆだけ低くなる
ために、本発明の様に、負荷ＭＯＳゲート３の電源をダ
イオードによりＶｆ＝Ｖddだけ一段下げて使用したとす
ると、下側電源Ｖssも（Ｖss−Ｖdd）と、やはりＶｆ＝
Ｖddだけ一段下げることになるが、図５のカレントミラ
ー部７や出力部９のＭＯＳトランジスタのソースドレイ
ン間に印加される電圧がその分だけ増大し、耐圧を大と
する必要があるという欠点が生じるのである。
【００３０】さらに、図１においてｐチャンネルＭＯＳ
トランジスタＭp1，Ｍp2はバイポーラトランジスタＱ
４，Ｑ５のベース電流を駆動するだけであるため、ｎチ
ャンネルトランジスタＭn1，Ｍn2で構成されるカレント
ミラーに対して非常に小さなサイズとし得るのである。
トランジスタＭp1，Ｍp2はバイポーラトランジスタＱ
４，Ｑ５のベース電流を駆動するだけであるため、ｎチ
ャンネルトランジスタＭn1，Ｍn2で構成されるカレント
ミラーに対して非常に小さなサイズとし得るのである。
【００３１】このため、本レベル変換回路では、回路面
積に占めるｐチャンネルＭＯＳトランジスタがほとんど
不要で、同一能力のＭＯＳカレントミラー回路に比べ
て、１／３程度の面積で構成でき、バイポーラカレント
スイッチでのパワーを抑えることができるという大きな
効果がある。
積に占めるｐチャンネルＭＯＳトランジスタがほとんど
不要で、同一能力のＭＯＳカレントミラー回路に比べ
て、１／３程度の面積で構成でき、バイポーラカレント
スイッチでのパワーを抑えることができるという大きな
効果がある。
【００３２】図２は本発明の第２の実施例のレベル変換
回路の回路図であり、図１と同等部分は同一符号により
示す。本実施例では第１の実施例に抵抗Ｒ３，Ｒ４とダ
イオードＤ３から構成される、バイポーラトランジスタ
Ｑ４，Ｑ５のスイッチオフ時（エミッタレベル降下時）
のベース電流引き抜き回路（プルダウン回路）を付加し
たものである。尚、ダイオードＤ３は、トランジスタＱ
４，Ｑ５のベース電位がオフ状態で下がり過ぎることに
よるスイッチオン時の応答遅れを抑え、かつｐチャンネ
ルＭＯＳトランジスタのソースドレイン間に加わる電圧
を抑えるための振幅制限に用いられる。
回路の回路図であり、図１と同等部分は同一符号により
示す。本実施例では第１の実施例に抵抗Ｒ３，Ｒ４とダ
イオードＤ３から構成される、バイポーラトランジスタ
Ｑ４，Ｑ５のスイッチオフ時（エミッタレベル降下時）
のベース電流引き抜き回路（プルダウン回路）を付加し
たものである。尚、ダイオードＤ３は、トランジスタＱ
４，Ｑ５のベース電位がオフ状態で下がり過ぎることに
よるスイッチオン時の応答遅れを抑え、かつｐチャンネ
ルＭＯＳトランジスタのソースドレイン間に加わる電圧
を抑えるための振幅制限に用いられる。
【００３３】本実施例ではバイポーラトランジスタのス
イッチオフを早めることにより、ｎチャンネルＭＯＳカ
レントミラーでの過渡電流を抑える効果がある。
イッチオフを早めることにより、ｎチャンネルＭＯＳカ
レントミラーでの過渡電流を抑える効果がある。
【００３４】図３は本発明の第３の実施例のレベル変換
回路の回路図であり、図１，２と同等部分は同一符号に
て示す。
回路の回路図であり、図１，２と同等部分は同一符号に
て示す。
【００３５】本実施例では、第１の実施例に対して抵抗
Ｒ３，Ｒ４とダイオードＤ５，Ｄ６及びｎチャンネルＭ
ＯＳトランジスタＭn3から構成されるベース電流引き抜
き回路を付加し、さらに、ｐチャンネルＭＯＳトランジ
スタＭp1，Ｍp2のバイポーラカレントスイッチ５による
ゲート駆動を止めて、その代りにエミッタフォロワバイ
ポーラトランジスタＱ６，Ｑ７を介してソース駆動制御
したもので、ゲートにはバイアス電圧Ｖggが加えられて
いる。
Ｒ３，Ｒ４とダイオードＤ５，Ｄ６及びｎチャンネルＭ
ＯＳトランジスタＭn3から構成されるベース電流引き抜
き回路を付加し、さらに、ｐチャンネルＭＯＳトランジ
スタＭp1，Ｍp2のバイポーラカレントスイッチ５による
ゲート駆動を止めて、その代りにエミッタフォロワバイ
ポーラトランジスタＱ６，Ｑ７を介してソース駆動制御
したもので、ゲートにはバイアス電圧Ｖggが加えられて
いる。
【００３６】また、負荷ＣＭＯＳゲート３の上側電源Ｖ
ddは接地電位から２Ｖｆ降下した電位が与えられてい
る。これは、エミッタフォロワトランジスタＱ６，Ｑ７
のベースエミッタ間電圧Ｖｆ降下分が図１，２の実施例
の回路よりも更に加わるためであり、よって下側電源Ｖ
ssは図１の回路のＶssより更にＶｆ＝Ｖddだけ降下させ
て用いることができる。更に、この実施例では第２の実
施例での効果に加え、バイポーラトランジスタＱ４のオ
フ状態でのベース電位をさらにＶth分上昇させることに
より、ｎチャンネルＭＯＳトランジスタのゲート電位が
下がり過ぎることを防止し、応答性を高める効果があ
る。
ddは接地電位から２Ｖｆ降下した電位が与えられてい
る。これは、エミッタフォロワトランジスタＱ６，Ｑ７
のベースエミッタ間電圧Ｖｆ降下分が図１，２の実施例
の回路よりも更に加わるためであり、よって下側電源Ｖ
ssは図１の回路のＶssより更にＶｆ＝Ｖddだけ降下させ
て用いることができる。更に、この実施例では第２の実
施例での効果に加え、バイポーラトランジスタＱ４のオ
フ状態でのベース電位をさらにＶth分上昇させることに
より、ｎチャンネルＭＯＳトランジスタのゲート電位が
下がり過ぎることを防止し、応答性を高める効果があ
る。
【００３７】尚、カレントスイッチ５の出力をミッタフ
ォロワＱ６，Ｑ７を介してＭＯＳトランジスタＭp1，Ｍ
p2を駆動するのは、図１，２の如く直接ＭＯＳトランジ
スタＭp1，Ｍp2のゲートを駆動すれば、ゲートの入力容
量により動作速度が遅くなるので、高速性で駆動能力の
高いエミッタフォロワ回路で駆動したほうが良いからで
ある。
ォロワＱ６，Ｑ７を介してＭＯＳトランジスタＭp1，Ｍ
p2を駆動するのは、図１，２の如く直接ＭＯＳトランジ
スタＭp1，Ｍp2のゲートを駆動すれば、ゲートの入力容
量により動作速度が遅くなるので、高速性で駆動能力の
高いエミッタフォロワ回路で駆動したほうが良いからで
ある。
【００３８】
【発明の効果】以上説明したように、本レベル変換回路
はＭＯＳカレントミラー部にバイポーラトランジスタを
用いることにより、高負荷駆動を行う際でも少ない回路
面積でパワーを抑え、かつ低耐圧ＭＯＳトランジスタで
も十分な出力振幅を得ることができるという効果を有す
る。また、カレントミラー部にて直接高駆動するように
しているので、従来の出力部が不要となり、それだけ集
積度が向上すると共により高速性が得られるという効果
もある。
はＭＯＳカレントミラー部にバイポーラトランジスタを
用いることにより、高負荷駆動を行う際でも少ない回路
面積でパワーを抑え、かつ低耐圧ＭＯＳトランジスタで
も十分な出力振幅を得ることができるという効果を有す
る。また、カレントミラー部にて直接高駆動するように
しているので、従来の出力部が不要となり、それだけ集
積度が向上すると共により高速性が得られるという効果
もある。
【図１】本発明の第１の実施例のレベル変換回路の回路
図である。
図である。
【図２】本発明の第２の実施例のレベル変換回路の回路
図である。
図である。
【図３】本発明の第３の実施例のレベル変換回路の回路
図である。
図である。
【図４】従来例のレベル変換回路の一例の回路図であ
る。
る。
【図５】従来例のレベル変換回路のもう一つの例の回路
図である。
図である。
１，５ カレントスイッチ部 ３ ＣＭＯＳ論理ゲート ２，４，６ ＭＯＳバイポーラカレントミラー部 ７ ＭＯＳカレントミラー部 ８ バイポーラ出力部 ９ ＢｉＮＭＯＳ論理ゲート Ｑ１〜Ｑ９ バイポーラトランジスタ Ｍp ，Ｍp1，Ｍp2 ｐチャンネルＭＯＳトランジスタ Ｍn ，Ｍn1〜Ｍn3 ｎチャンネルＭＯＳトランジスタ Ｄ１〜Ｄ８ ダイオード １１，１２ 定電流源 ＩＮ 入力端子 ＯＵＴ 出力端子 Ｖee バイポーラ部電源 Ｖss ＭＯＳ部下側電源 Ｖdd ＭＯＳ部上側電源
Claims (5)
- 【請求項１】 エミッタ結合型論理回路の論理レベルの
信号を、カレントスイッチ回路及びカレントミラー回路
をこの順に通すことによってＣＭＯＳ型論理回路に適合
する論理レベルの信号に変換する論理レベル変換回路で
あって、前記カレントミラー回路は、前記カレントスイ
ッチ回路の一対の相補出力により夫々駆動される一対の
一導電型のＭＯＳトランジスタと、この一対のＭＯＳト
ランジスタの出力によってベース駆動される一対のバイ
ポーラトランジスタと、この一対のバイポーラトランジ
スタの各エミッタと基準電位点との間に設けられ互いの
ゲート同士及びソース同士が共通接続された一対の逆導
電型のＭＯＳトランジスタからなるカレントミラー素子
とを含み、前記一対のバイポーラトランジスタの一方の
エミッタ出力を前記ＣＭＯＳ型論理回路に適合する論理
レベルの信号として導出するようにしたことを特徴とす
る論理レベル変換回路。 - 【請求項２】 前記カレントミラー回路は、更に、前記
一対のバイポーラトランジスタの各ベース電位を前記一
対の逆導電型のＭＯＳトランジスタの共通ソースの電位
に対して少なくとも略ＰＮ接合の順方向電圧だけレベル
シフトするレベルシフト回路を有することを特徴とする
請求項１記載の論理レベル変換回路。 - 【請求項３】 エミッタ結合型論理回路の論理レベルの
信号を、カレントスイッチ回路及びカレントミラー回路
をこの順に通すことによってＣＭＯＳ型論理回路に適合
する論理レベルの信号に変換する論理レベル変換回路で
あって、前記カレントミラー回路は、前記カレントスイ
ッチ回路の一対の相補出力により夫々駆動される一対の
エミッタフォロワ素子と、前記一対のエミッタフォロワ
素子のエミッタフォロワ出力にソースが接続されゲート
に所定バイアスが供給された一対の一導電型のＭＯＳト
ランジスタと、前記一対のＭＯＳトランジスタのドレイ
ン出力により夫々ベース駆動される一対のバイポーラト
ランジスタと、この一対のバイポーラトランジスタの各
エミッタと基準電位点との間に設けられ互いのゲート同
士及びソース同士が共通接続された一対の逆導電型のＭ
ＯＳトランジスタからなるカレントミラー素子とを含
み、前記一対のバイポーラトランジスタの一方のエミッ
タ出力を前記ＣＭＯＳ型論理回路に適合する論理レベル
の信号として導出するようにしたことを特徴とする論理
レベル変換回路。 - 【請求項４】 前記カレントミラー回路は、更に、前記
一対のバイポーラトランジスタの各ベース電位を前記一
対の逆導電型のＭＯＳトランジスタの共通ソースの電位
に対して少なくとも略ＰＮ接合の順方向電圧だけレベル
シフトするレベルシフト回路を有することを特徴とする
請求項３記載の論理レベル変換回路。 - 【請求項５】 エミッタ結合型論理回路の論理レベルの
信号を、カレントスイッチ回路及びカレントミラー回路
をこの順に通すことによってＣＭＯＳ型論理回路に適合
する論理レベルの信号に変換する論理レベル変換回路
と、この論理レベル変換回路の出力を入力とするＣＭＯ
Ｓ型論理回路とを有し、前記論理レベル変換回路の前記
カレントミラー回路は、前記カレントスイッチ回路の一
対の相補出力により夫々駆動される一対の一導電型のＭ
ＯＳトランジスタと、この一対のＭＯＳトランジスタの
出力によってベース駆動される一対のバイポーラトラン
ジスタと、この一対のバイポーラトランジスタの各エミ
ッタと基準電位点との間に設けられ互いのゲート同士及
びソース同士が共通接続された一対の逆導電型のＭＯＳ
トランジスタからなるカレントミラー素子とを含み、前
記ＣＭＯＳ型論理回路は、前記一対のバイポーラトラン
ジスタの一方のエミッタ出力を入力とすると共に、その
動作電源の高電位側が前記論理レベル変換回路のそれよ
りも少くとも前記ＰＮ接合の順方向電位だけ低い方向へ
レベルシフトされていることを特徴とする論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4356962A JPH06196995A (ja) | 1992-12-22 | 1992-12-22 | 論理レベル変換回路及びそれを用いた論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4356962A JPH06196995A (ja) | 1992-12-22 | 1992-12-22 | 論理レベル変換回路及びそれを用いた論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06196995A true JPH06196995A (ja) | 1994-07-15 |
Family
ID=18451659
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4356962A Pending JPH06196995A (ja) | 1992-12-22 | 1992-12-22 | 論理レベル変換回路及びそれを用いた論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06196995A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6040710A (en) * | 1997-06-05 | 2000-03-21 | Nec Corporation | CML-CMOS conversion circuit |
| US6320413B1 (en) | 1999-05-28 | 2001-11-20 | Nec Corporation | Level conversion circuit |
| US6784720B2 (en) | 2002-06-06 | 2004-08-31 | Mitsubishi Denki Kabushiki Kaisha | Current switching circuit |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02179028A (ja) * | 1988-12-28 | 1990-07-12 | Toshiba Corp | 論理レベル変換回路 |
| JPH0448819A (ja) * | 1990-06-15 | 1992-02-18 | Mitsubishi Electric Corp | 半導体集積回路 |
-
1992
- 1992-12-22 JP JP4356962A patent/JPH06196995A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02179028A (ja) * | 1988-12-28 | 1990-07-12 | Toshiba Corp | 論理レベル変換回路 |
| JPH0448819A (ja) * | 1990-06-15 | 1992-02-18 | Mitsubishi Electric Corp | 半導体集積回路 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6040710A (en) * | 1997-06-05 | 2000-03-21 | Nec Corporation | CML-CMOS conversion circuit |
| US6320413B1 (en) | 1999-05-28 | 2001-11-20 | Nec Corporation | Level conversion circuit |
| US6784720B2 (en) | 2002-06-06 | 2004-08-31 | Mitsubishi Denki Kabushiki Kaisha | Current switching circuit |
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