JPH02268515A - Ｂｉｃｍｏｓロジツク回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明はＢＩＣＭＯＳロジック回路、特に最大スイング
動作を可能にする改良された回路に関する。

最大（ｆｕｌｌ）スイング・ロジックはベース・エミッ
タ電圧（ＶＢＥ）よりも低いしきい電圧　（ＶＴ）を持
ツＣＭＯＳＦＥＴを用イルときＢ　Ｉ　ＣＭＯ５／ＣＭ
Ｏ５回路環境で電力消費を最小化し速度を増加するため
に重要である。

Ｂ、従来技術 典型的なりＩＣＭＯＳロジック回路は一般に２つの異な
るステージ：所望のロジック機能を達成するＣＭＯＳＦ
ＥＴから成る第１のステージ、及び出力駆動ステージと
して作動する少なくとも１つのバイポーラ・トランジス
タを含む第２のステージを含む、バイポーラ・トランジ
スタは同じ動作状態でＦＥＴよりも大きい電流を供給す
る能力が認められ。

それに関連して、必要なスペースも少なく入力容量も小
さい、他方、　ＦＥＴはそのすぐれたロジック効率、及
び電力を要しないときのすぐれた集積密度のため、所望
のロジック機能を実行する第１のステージで用いられる
。

第９図は、直列に結合された２つの同じＢＩＣＭＯＳロ
ジック回路１１及び１１．１から成る従来のＢＩＣＭＯ
Ｓロジック回路構成１０を示す、前述のように、ロジッ
ク回路１１は駆動ブロック　１２及びロジック・ゲート
・ブロック　１３によってそれぞれ実現された２つのス
テージから成る。駆動ブロック１２で、２つのＮＰＮバ
イポーラ出力トランジスタＴ１及びＴ２はトーテムポー
ル構成で結合され、その間は共有出力ノード　１４で結
合される。トランジスタ　Ｔ１及びＴ２は第１の電源電
圧（正電圧ＶＨ）及び第２の電源電圧（グランドＧＮＤ
）の間でバイアスされる。トランジスタ　Ｔ１及び７２
はそれぞれエミッタフォロワ及びエミッタ共通形増帳器
構成で結合される。導電状態のとき、（ノード１４と同
電位の）端子１５テ出力信号Ｓ１がＶＨ（−１ＶＢＥ）
にプルアップされるから、トランジスタ　ＴＩはしばし
ばプルアップ・トランジスタと呼ばれる。同様に、導電
状態のとき、出力信号がＧＮＤ（＋Ｉ　ＶＢＥ）にプル
ダウンされるので、トランジスタ　Ｔ２はプルダウン・
トランジスタと呼ばれる。

ロジック・ゲート・ブロック　１３には２つの部分があ
る。まず第一に、上の部分１３ａはＶＨ及びＧＮＤの間
に２人力ＮＡＮＤ構成で結合されたＦＥＴ　：Ｐｌ、Ｐ
ｌ、Ｎ１、及びＮ２から成る。この上の部分は、その出
力がノード　１６でプルアップ・トランジスタ　ＴＩの
ベースに結合されるので、プルアップ・ロジックとも呼
ばれる。第二に、下位の部分１３ｂは主に、出力ノード
１４及びプルダウン・トランジスタ　Ｔ２のベースの間
に直列に結合された２つのＮＦＥＴ　Ｎ３及びＮ４から
成り、対応するＮＡＮＤ機能を達成する。オプションと
して、第９図に示すように、追加のＦＥＴ　Ｎ５がノー
ド１７　（ＦＥＴ　Ｎ４及びトランジスタ　Ｔ１のベー
スの結合部）及びグランドＧＮＤの間に結合される。Ｆ
ＥＴＮ３はそのゲート電極がノード１４に結合されるか
ら、出力信号Ｓ１によって制御される。それはトランジ
スタＴ２の切替速度を増加することを意図する。ロジッ
ク回路入力信号Ａ１及びＡ２はそれぞれロジック回路１
１の端子１８及び１９を介してＦＥＴの各々に適切に印
加される０回路出力信号Ｓ１は入力信号Ａ１及びＡ２の
ＮＡＮＤロジックを達成する。

駆動ブロック　１２．１及びロジック・ゲート・ブロッ
ク　１３．１から成るＢＩＣＭＯＳロジック回路１１．
１も同様に構成される。よって、出力信号Ｓ３は信号Ｓ
ｔ　（回路１１によって供給される）及び信号Ｓ２　　
（第９図に図示されない別のロジック回路によって供給
される）のＮＡＮＤロジックになる。対応する素子は対
応する参照記号が付与される。

簡単に述べれば、最大スイング入力信号が印加されると
仮定すると、回路１１のＤＣ動作は次のようになる。も
し少なくとも１つの入力信号（例えばＡＩ）が低いレベ
ル（ＧＮＤ　＝　ＯＶの電位）であるならば、　ＰＦＥ
Ｔ　Ｐｉ及びＰｌのうちの少なくとも１つが導電状態に
なる。その結果、トランジスタＴ１はそのベースに電圧
ＶＨが印加されて導電状態にされ、ノード　１４の電位
をＶＨ−ＶＢＥにクランプする１反対に、もし入力信号
Ａ１及びＡ２がどちらも高いレベル（ＶＨの電位）であ
るならば、トランジスタＴ２はＯＮ状態になリノード１
４をグランドよりも　Ｉ　ＶＢＥ高い電位にする。なぜ
なら、トランジスタ　Ｔ２のベース及びコレクタは２つ
の導電状層のＮＦＥＴ　Ｎ３及びＮ４によって結合され
、その間、トランジスタＴ１は導電状態に維持されてい
るからである。従って、回路出力信号Ｓ１はＶＢＥから
　（ＶＨ−ＶＢＥ）までの範囲で変化する。

どちらのステージでも静止状態では電力を消費しないこ
とは明らかである。ロジック・ブロックでは、これはＣ
ＭＯ５ＦＥＴの使用から直に生じる。駆動ブロックでは
、これはトランジスタ　Ｔ１及びＴ２のプッシュプル構
成から生じるので、トランジスタＴ１はＯＮ、トランジ
スタ　Ｔ２はＯＦＦになる、又はその逆である。

電力を消費しないためには、もしサブしきい電流及び漏
れ電流が無視できると仮定すれば、静止状態でクロスオ
ーバ電流ＩＣＯが出力トランジスタＴＩ及びＴ２を流れ
ないようにすることである。

後で説明するように、この状態はＦＥＴのしきい電圧（
ＶＴ）が十分に高いことを意味する。あいにく回路１１
及び１１．１は最大スイング・モードでは作動しないの
で、適切なＶＴについてのこの条件が持出される。第１
０図のカーブ２０で示す出力信号ｓ１のロジック電圧ス
イングは、前述のように。

ＶＢＥとＶＨ−ＶＢＥの間にある。そこから生じる不利
点は第９図の回路１１．１の動作から明白に理解するこ
とができる。もし回路１１から供給されるロジック出力
信号Ｓ１が低いレベル（論理″０”）であるならば、Ｆ
ＥＴ　Ｐｌ、１及びＰ２．１のゲートに印加される電位
はおよそ０．８　Ｖ　（Ｉ　ＶＢＥに対応する）になる
、よって、これらのＰＦＥＴは導電状態になり、それと
反対に、　　ＮＦＥＴ　Ｎ１．１及びＮ２．１は非導電
状態になる。後者の説明はＮＦＥＴのしきい電圧ＶＴＮ
が０．８ｖよりも大きくなりさえすれば成立する。同じ
推理は出力信号Ｓｌが高いレベル（論理”１”）、例え
ばＶＨ−ＶＢＥである時にもあてはまるので、　ＶＴＰ
≧０．８ｖでなければならない、もしこれらの状態が守
られなければ、　　ＰＦＥＴ及びＮＦＥＴ装置は導電す
るので、電力が消費されることになる。

よって、電力消費を最小にすることはＦＥＴのＶＴを≧
ＩＯ，８ＶＩにする。できれば０．９　Ｖの範囲にする
方がよい、しかしながら、現在の傾向は集積の大規模化
及び装置の性能向上、更に技術の改善を指向しているの
で、低いＶＴ、即ちＯ，Ｓ　Ｖ以下の範囲のＶＴを有す
るトランジスタの使用を必要とする。

それゆえ、最大スイング・モードで作動していないＢＩ
ＣＭＯＳロジック回ロガ２ＩＣＭＯ５又はＣＭＯＳロジ
ック回路の駆動を必要とするとき、深刻な問題がある。

　　ＣＭＯＳレベルの最大スイング（ＯＶ　−ＶＨ）を
持つＢＩＣＭＯＳロジック回ロガ２８０３回路との互換
性を得るには非常に有利である。もしＣＭＯＳレベルの
最大のスイングを持つＢＩＣＭＯＳロジック回ロガ２８
０５回路を駆動するならば、後者はＯＣ電力を消費しな
いであろう、更に、その際、Ｃ８０３回路は動作改善の
ため高いＶＴのＦＥＴ装置を用いることができる。他方
、最大のＣＭＯＳレベル・スイングを持つＢＩＣＭＯＳ
ロジック回ロガ２ＩＣＭＯ５回路を駆動するとき、後者
はＣＭＯ５部分に低いＶＴのトランジスタを持つことを
可能にし、従って。

低いＶＴのトランジスタの使用により、より高い回路速
度を得ることを可能にする。

この問題は１９８７年７月　２１日付の米国特許−４８
８２０５４（モトローラ）で明らかにされている。

そこに示された解決法は本明細書の第１１図から理解す
ることができる。駆動回路として動作するように設計さ
れたＢ　ＩＣＭＯＳロジック回路２１は。

ＣＭＯＳインバータ　１３′から成るロジック・ゲート
・ブロックを含む、ＣにＯＳインバータ　１３′はＶＨ
及びＧＮＤの間に直列に結合された５２つの相補形ＦＥ
Ｔ　Ｐ’ｌ及びＮ′１．並びにその間に結合された共有
ノード１６′を有する。更に回路２１は駆動ブロックを
含み、この駆動ブロックはプッシュプル構成で結合され
たプルアップＮＰＮ　トランジスタ　Ｑ’１及びプルダ
ウンＰＮＰ　トランジスタＱ′２．並びにその間に結合
された共有出力ノード１４’から成る。

ＦＥＴ　Ｐ’ｌ及びＮ’ｌのゲートは互いに結合されロ
ジック入力信号Ａ′を受取るように作動する。　ＣＭＯ
Ｓインバータの出力信号はノード　１６′でバイポーラ
・トランジスタ　Ｑ’ｌ及びＱ’２のベースに供給され
る１回路出力信号Ｓ′は（同じ電位にある）ノード１４
′又は端子１５′で使用可能である０本開示により、受
動素子、例えば抵抗器Ｒ’（又は抵抗結合ＦＥＴ）がノ
ード　１４″及び１６′に結合される。第１２図のカー
ブ２２で示すように、該抵抗器は回路出力信号Ｓ′で最
大スイング電圧を得ることを可能にする。もしＦＥＴＰ
’ｌが導電状態であれば、ノード１６’はＶＨに引上げ
られてトランジスタ　Ｑ’ｌはＯＮになり、容量性負荷
ＣＬは端子１５’の電位がＶＨ−ＶＢＥに等しくなるま
で充電される。抵抗器Ｒ′の動作により、容量性負荷Ｃ
ＬはＶＨに達するようにＦＥＴ　Ｐ’ｌを介して更に充
電され、同時にトランジスタＱ’ｌは非導電状態になる
。この最後の充電ステップは比較的低速であるが、最大
スイングが得られる。前述のように、最大スイングを生
じる利点は低いＶＴのトランジスタを受入れてＢＩＣＭ
Ｏ５／ＣＭＯ５回路の速度を増すことである。しかし。

本ケースでは、この利点は種々の不利点を代償にして得
られる。まず最初に、その構造により、回路２１は必ず
相補形対のバイポーラ・トランジスタ（ＮＰＮプルアッ
プ／　ＰＮＰプルダウン）を使用することを意味し、更
に、受動素子１例えば抵抗器Ｒ′の使用のため遷移中に
電力を消費することも意味する。遷移中、導電状態のＦ
ＥＴを流れる電流の一部は、バイポーラ・トランジスタ
のベース・ノードに供給されずに、抵抗器Ｒ′を介して
出力ノードに供給される。導電状態にされた１つのバイ
ポーラ・トランジスタのＶＢＥが０．８　Ｖよりも大き
くなるまで、この電流は使用されずに消費される。

実際に、この抵抗器Ｒ′は出力バイポーラ・トランジス
タが導電する速度を低下させる。なぜなら、Ｃ８０５部
分はバイポーラ・トランジスタによってだけではなく、
前記抵抗器によってもロードされるからである。

Ｃ０発明が解決しようとする課題 本発明の主たる目的は従来の技術の回路の全ての不利点
を克服してＣＭＯ５互換性のために最大スイングの出力
電圧を提供することができる改良されたＢＩＣＭＯＳロ
ジック回路を提供することである。

本発明のもう１つの目的はＢ　ＩＣＭＯ５／ＣＭＯＳロ
ジック回路の速度を増すために低いＶＴのトランジスタ
の使用を可能にする最大スイング出力電圧を有する改良
されたＢＩＣＭＯＳロジック回路を提供することである
。

本発明の更にもう１つの目的は駆動回路でバイポーラ装
置及びバイポーラ／ユニポーラ装置の任意の組合せを可
能にする最大スイング出力電圧を有する改良されたＢ　
ＩＣＭＯＳロジック回路を提供することである。

本発明の更にもう１つの目的は任意の論理機能。

例えばＮＡＮＤ、　Ｎ０Ｒ１逆転等をロジック・ゲート
・ブロックで実現することをを可能にする最大スイング
出力電圧を有する改良されたＢＩＣＭＯＳロジック回路
を提供することである。

００課題を解決するための手段 本発明のこれらの目的及びその他の目的は能動的なＣＭ
Ｏ５ＦＥＴから成る　ＢＩＣＭＯ５／ＣＭＯＳＩＣ用Ｏ
５ンタフェース回路によって達成される。前記回路はＢ
ＩＣＭＯＳロジック回路の出力ノードに結合され。

それをＶＨ及びＧＮＤの間で最大にスイングするように
強制する。第１の実施例では、インタフェース回路は本
質的にロジック・ゲート・ブロックの上部のロジック回
路と同じロジック回路から成り。

該上部のロジック回路のロジック入力信号と同じロジッ
ク入力信号で駆動される。第２の実施例では、インタフ
ェース回路は本質的に、ラッチを形成する２つの交差結
合されたインバータから成る。

種々の実施例が可能であるが、それらは全て技術的に同
じ機能を満足させることを自相している。

その構造のために、ＢＩＣＭＯ５／ＣＭＯＳＩＣ用Ｏ５
ンタフェース回路は、　（ＶＨ−ＶＢＥ）　〜ＶＨ及び
ＧＮＤ　〜ＶＢＥの高いレベル及び低いレベルの範囲内
でそれぞれ動作可能でなければならない、それは、出力
ノードをＶＨ（ＧＮＤ）にプルアップ（ダウン）するこ
とにより最大スイングが得られることを保証する。

ＢＩＣＭＯＳロジック回路の場合のようにインタフェー
ス回路を中央の範囲内ＶＢＥ〜（Ｖ）Ｉ’　−ＶＢＥ）
で作動可能にすることは、不適切である。しかしながら
。

本発明に従って、ＢＩＣＭＯＳロジック回路がより速く
動作するのを助けるために、インタフェース回路はでき
れば当該範囲内で作動可能である方がよい１本発明の第
１の特徴は、抵抗器のような受動素子を用いる代りに能
動的なＮＦＥＴ及びＰＦＥＴのような動的素子がインタ
フェース回路で用いられることである１本発明の第２の
特徴は、　　ＢＩＣＭＯＳレベルのインタフェース回路
がＢＩＣＭＱＳＩＣＭＯＳロジック回路ドに置かれるこ
とである。第１の特徴により、ＢＩＣＭＯＳロジック回
路の速度及び電力消費が改善され、同時にＣＭＯＳ／Ｂ
ＩＣＭＯＳロジック回路とインタフェースする能力も提
供する。第２の特徴により、ロジック・ゲート・ブロッ
ク又は駆動ブロックのタイプにかかわりなく、本発明は
任意のＢＩＣＭＯＳロジック回路に使用することができ
る。

Ｅ、実施例 本発明のＢＩＣＭＯ５／ＣＭＯＳインタフェース回路Ｃ
は種々の物理的な形態で実現される。第１図に示す本発
明の第１の実施例では、ＢＩＣＭＯ５回路と同じロジッ
ク機能、例えばＮＡＮＤ機能を実行するインタフェース
回路ＣＩは、回路１１の（出力ノード１４と同じ電位の
）端子１５に結合される。インタフェース回路Ｃ１は４
つのＦＥＴ、　２つのＮＦＥＴ：Ｎ６．　Ｎ７及び２つ
のＰＦＥＴ：　Ｐ３、Ｐ４を含む、第９図に示す特定の
構造の回路１１により、これらのＦＥＴは、装置Ｐｉ、
　Ｐ２及びＮ１、ＮＺによってロジック・ゲート・ブロ
ック　１３の誇部又は上部！３ａで達成される同じＮＡ
ＮＤロジック機能を与えるように結合される。

単独で作動するインタフェース回路Ｃ１は端子１５の電
位を最大スイングに強制する０回路Ｃ１は、　ＢＩＣＭ
ＯＳロジック回路１１の出力に並列に置かれると、回路
出力信号を最大スイングに強制するだけではなく、ＧＮ
Ｄ　−ＶＢＥ及び（Ｖ）ｌ　−ＶＢＥ）　〜Ｖ）ｌの範
囲だけでも効率的に作動する。残る中央部の範囲では、
回路出力信号Ｓは出力バイポーラ・トランジスタによっ
て保証される。一般にこの実施例は同じロジック機能を
実行する並列結合された２つの同じロジック回路−１つ
　（１３ａ）はその出力がトランジスタ　丁１のベース
・ノード　１６に、他の１つ（Ｃ１）はＢＩＣＭＯＳロ
ジック回路の出力ノード１４に結合される−を有する。

２つの回路はエミッタフォロワ構成で結合されたトラン
ジスタＴ１によって分離される。それでもＢＩＣＭＯＳ
ロジック回路１１は所望の高負荷駆動能力を与え、同時
にインタフェース回路ｃ１はＣＭＯ５／Ｂ　ＩＣＭＯ５
互換性に必要な最大電圧スイングを与える。その結果、
すぐれた特性を有する回路１１及びインタフェース回路
Ｃ１の組合せにより、改良されたＢ　ＩＣＭＯ５回路が
形成される。

この解決方法は信号間のタイミングの影響を受けず、低
いＶＴのトランジスタを有するＢＩＣＭＯ５回路のファ
ミリイに最も好ましい遅延を与える。

この方法は単一ロジック機能１例えばインバータ／バッ
ファ・タイプの回路にとって望ましい方法である。しか
しながら、もしこの回路改善が改良された８　ＩＣＭＯ
５回路ＤＩの最適の性能を保証するならば、これはイン
タフェース回路にＦＥＴを追加するという代償を払って
行なわれるが、もしロジック入力信号（Ａ１、Ａ２１３
０．）数が２よりも多ければ、　ＦＥＴの数は非常に多
くなる。

所望の最大スイング電圧の出力を可能にするもう１つの
構造が本発明の第２の実施例として第２Ａ図に示される
。２つのＣＭＯ５交差結合インバータ　ＩＮＶＩ及びＩ
ＮＶ２で構成された、ラッチに似たインタフェース回路
Ｃ２もＢＩＣＭＯ５回路１１の出力ノードに直に置かれ
、そのフィードバック・ループは前記ノードに結合され
る。このラッチは従来のように交差結合された４つのＦ
ＥＴ：　ｐｓ、ｐａ、Ｎ８、Ｎ９から成り、その間に結
合された共有ノード２３によって前記インバータを形成
する。　ＢＩＣＭＯＳロジック回路は出力バイポーラ・
トランジスタによって駆動能力が高められるので、高い
状態又は低い状態の回路出力信号はＢＩＣＭＯＳロジッ
ク回路によって強制される。バイポーラ・トランジスタ
によって与えられる限定された、即ち部分的な電圧スイ
ングは、ラッチによって各遷移の終りに最大スイングに
なるように強制される。ＦＥＴＰＢ及びＮ９はＶＨ及び
ＧＮＤに結合されるので、それらが導電状態の時、出力
ノードが遷移の終りでＶＨ及びＧＮＤにそれぞれ引上げ
られることを保証する。

トランジスタ　Ｔ２のコレクタ電流即ちトランジスタ　
Ｔ１のエミッタ電流の一部はラッチに取出され、ラッチ
をその反対の状態にセットするので、この実施例は前の
実施例よりも性能が低い、しがしながら、インタフェー
ス回路Ｃ２の構造は、　ＢＩＣＭＯ５回路１１で実現さ
れるロジック機能及びそこに含まれるＦＥＴの数と常に
無関係であることは有利である。

インタフェース回路ＣＩ及びＣ２のＦＥＴ装置の寸法は
、高い負荷状態で最大スイングを得るように十分に大き
くシ、同時に出力バイポーラ・トランジスタの１つが導
電状態（ＯＮ）のＦＥＴに電流を供給する際に余分な電
力消費を避けるように十分に小さくする必要がある。

第２の実施例の改良されたＢ　ＩＣＭＯ５回路Ｄ２はす
ぐれた試験可能性（ＡＣ５ＰＱＬ）を有する。これは回
路Ｄ２がＤＣでのみ試験され、それによって費用のかか
るＡＣ試験が避けられることを意味する。

第２Ｂ図は第２Ａ図に示された回路の別の表現である。

１つのインバータ、　　ＩＮＶ２は５機能又は構造を変
更せずに、外側のＣＭＯＳインタフェース回路Ｃ２から
ＢＩＣＭＯＳロジック回路１１の内側に移されている。

第３図に示す第２Ｂ図の変形では、装置ＩＮＶ２は２つ
の異なる配置のＢＩＣＭＯ５回路に分割される。

破線で囲まれた部分で明らかなように、第２Ｂ図及び第
３図に示す回路の間には差異はないが、この変形では、
バイポーラ・トランジスタ　Ｔ１及びＴ２のそれぞれの
ベース及びエミッタの間にＦＥＴＰ６及びＮ９が置かれ
ている。トランジスタ　Ｔ１及びＴ２で構成されたバイ
ポーラ・トーテムポールの出力ノード　１４の電位が端
子１５でインバータ　ＩＮＶＩの入力に接続され、遅延
した、位相の異なる信号がノード２３に与えられたのち
、　ＦＥＴ　Ｐ６及びＰ９が駆動される。よって、制御
されたＦＥＴＰ６及びＮ９は導電され、最大電圧スイン
グを終了する。第３図に示す変形では、インタフェース
回路及び改良されたＢＩＣＭＯ５回路はそれぞれＣ’２
及びＤ’２と呼ばれる。

第１図〜第３図に示す前述の手法は全て、バイポーラ・
トランジスタのクロスオーバ電流をがなり減少させ、従
って、改良されたＢＩＣＭＯＳ回路の電力消費を制限す
ることができる。これは、導電状ｆｉミノＣＭＯＳイン
タフェース路（Ｃ１，Ｃ２，Ｃ２’）のＦＥＴにより、
ＯＦＦにすべきバイポーラ・トランジスタを部分的又は
完全に短絡させるからである。

更に、ＣＭＯＳインタフェース回路はＢＩＣＭＯ５回路
の出力ノードに結合されるので、ロジック回路及び駆動
ブロックの特定の構成がどのようなものであっても、従
来のどのＢＩＣＭＯ５回路１１にも使用することができ
る。

第４図は欧州特許出願筒８７４８００２０．４号（１９
８７年１２月　１日出願）に記載されているようなマル
チベース（ＭＢ）タイプのＢＩＣにＯ５回路によって実
現されたときの１回路１１の異なる実施例を示す。

第４図に示すように、ＭＢクランプＢＩＣＭＯＳロジッ
ク回路１１′はＮＰＮプルダウン・トランジスタ　Ｔ２
とともに共有出力ノード　１４を形成するエミッタ結合
の典型的な２つのＮＰＮプルアップ・バイポーラトラン
ジスタ　Ｔ１及びＴ’ｌによって表示される。非導電状
態の１つのバイポーラ・トランジスタに印加される逆電
圧を制限するため、トランジスタＴはＩ　ＶＢＥに等し
い基準電圧を供給する。第１図のＣＭＯＳインタフェー
ス回路ＣＩを有するＢＩＣＭＯＳロジック回路Ｄ３にＣ
ＭＯＳレベルが得られる。

ＦＥＴ　Ｎ６．　Ｎ７．　Ｐａ及びＰ４はＢＩＣＭＯＳ
回路の出力と並列に置かれ、同じロジック機能を提供す
る。

急速な遷移は出力バイポーラ・トランジスタによって与
えられ、同時にＣＭＯＳインタフェース回路Ｃ１によっ
て最後のＶＢＥからＧＮＤへのスイングが終了される。

第４図の改良されたＢＩＣＭＯＳロジック回路Ｄ３で、
ブートストラップの作用によりＣ１４０３インタフエー
ス回路はＢＩＣＭＧＳ回路の出力信号の立上り遷移を改
善する。このブートストラップ作用は上部ＰＦＥＴで放
電されるエミッタ・ベース拡散容量（ＣＢＥ）によって
得られる。　　ＮＰＮトランジスタ　Ｔ１のベース・ノ
ードはＶＨよりも高くプルアップされ、遷移に対するバ
イポーラ作用を広げる。第４図（７）　ＢＩＣＭＯＳ回
路では、”ＯＮ″ＰＦＥＴトランジスタを介して出力が
ＶＨに結ばれるので、出力クランプは不要である。前述
のように、この解決法はＢＩＣＭＯ５回路のロジックが
あまり複雑でないとき非常に効率的である。

第４図のＢＩＣＭＯＳロジック回路１１′、及び第２Ａ
図のＣＭＯＳインタフェース回路Ｃ２がら成る第５図で
、インタフェース回路Ｃ２はＦＥＴ　Ｎ８、Ｎ９、Ｐ５
．　Ｐａで構成されたラッチから成り、更にマルチベー
スＢＩＣＭＯ５回路１１．１の出力に結合される。

ラッチはＢＩＣＭＯＳロジック回路Ｄ４の出力ノード１
４にＣＭＯＳレベルを与える。入力信号が高いレベルか
ら低いレベルに切替えられるとき、出方信号はバイポー
ラ・トランジスタ　Ｔ１及びＴ２によって急速に切替え
られる。このバイポーラ・トランジスタは容量性負荷を
充電し、ラッチのＯＮ状態のＮＦＥＴ　Ｎ９に電流を流
し、そのドレーン・ソース電圧　（ＶＤＳ）をＯからｖ
Ｈニ高める。　ＶＨ−Ｉ　ＶＢＥでは、バイポーラ・ト
ランジスタはより大きい電流を流すことはできず、改良
された回路Ｄ４の回路出力信号Ｓは、ＮＦＥＴ　Ｎ９が
ＯＦＦの間にＯＮになっているＰＦＥＴ　Ｐ６によって
Ｖ）ｌにプルアップされる。このような回路で良好な速
度を得るためには。

ＦＥＴ　Ｎ９及びＰ６を中間のサイズにする必要がある
。出力ノード　１４及び共有ノード２３の間の遅延−電
力消費及び遅延の増大をもたらす−を避けるためにも、
ＦＥＴ　Ｎ８及びＰ５を中間のサイズにしなければなら
ない、第５図では、ラッチの１つの導電状態のＰ１４Ｔ
を介して出力ノード１４がＶＨに結ばれるので、出力ク
ランプは不要である。改良されたＢＩＣＭＯＳ回路のロ
ジックの複雑さが高いとき、ラッチのシリコン領域は最
小になる。

ラッチに基づくインタフェース回路と組合わされたマル
チベース・タイプの回路は、本発明に従って構築できる
最も高速のＢＩＣＨＯＳロジック回路を提供する。

最後に、本発明の概念はＢＩＣＭＯＳロジック回路の駆
動ブロックの異なる実施例に適用することもできる。駆
動ブロックは該駆動ブロックで用いられる出力装置の機
能の特性で分類される。最もよく用いられる組合せを下
記に示す： １、上部はＮＰＮエミッタフォロワ、下部は増幅器モー
ドのＮＰＮ ２、上部はＮＰＮ、下部はＰＮＰ　（どちらもエミッタ
フォロワ・（ＥＦ）　） ３、上部はＮＰＮ、下部はＰＮＰ　（どちらも増幅器モ
ード） ４、上部はＮＰＮエミッタフォロワ、下部はＮＦＥＴ最
初の例として、第２の組合せに基づいて、　ＥＦ構成で
結合されたＮＰＮ／ＰＮＰ対のトランジスタを用いる集
積相補形ロジック　（ＩＣＬ）のＢＩＣＭＯＳロジック
回路に本発明の概念を適用することができる。

第６図の回路１１″はエフ・ニー・モンテガリの論文、
「相補形ＦＥＴバイポーラ回路　（Ｃｏｍｐｌｅ＋５ｅ
ｎｔａｒｙＦＥＴ　Ｂｉｐｏｌａｒ　Ｃ１ｒｃｕｉｔ）
Ｊ、　ＩＢＭテクニカル・ディスクロージャ・ブレティ
ン　（ＩＢＭ　　ＴｅｃｈｎｉｃａｌＤｉｓｃｌｏｓｕ
ｒｅ　Ｂｕｌｌｅｔｉｎ）、　　１９８６年　９月、ｐ
ｐ　　１８５７−１８５８に記述されている。　ＰＦＥ
Ｔ　Ｐ７及びＰ８から成るプルアップ・ロジックはプル
アップＮＰＮ　トランジスタ　Ｔ１を駆動し、同時にＮ
ＦＥＴ　ＮＩＯ及びＮｉｌから成るプルダウン・ロジッ
クはプルダウンＰＮＰ　トランジスタ　Ｔ２を駆動する
。更に１回路１１″′は、速度を増し電力消費を小さく
するために、バイポーラ出力トランジスタＴＩ及びＴ２
のベース・ノードの間にそれらを結合するＰＦＥＴ　Ｐ
９を含む０選択されているインタフェース回路は、例え
ば第１図に関連して説明した回路Ｃ１である。改良され
たＢＩＣＤＯＳロジック回路は第６図ではＤ５と呼ばれ
る。　ＰＦＥＴ　Ｐ３及びＰ４は上部トランジスタ　Ｔ
１を短絡するが、　ＮＦＥＴ　Ｎ６及びＮ７は下部トラ
ンジスタ　Ｔ２を短絡し、最大スイングの回路出力信号
を終了させる。

第７図は第４の組合せに基づいたもう１つの例を示す６
本発明の概念は、米国特許第４５８８２３４号明細書に
記載された従来の半ＢＩＣＭＯＳロジック回路に適用さ
れる。プルアップ・ロジックは標準的であるが、下部の
ＰＮＰ　）−ランジスタ　Ｔ２は２つのＮＦＥＴ　Ｎ１
２及びＮ１３に置き換えられる。　　ＢＩＣＭＯＳロジ
ック回路は参照記号１１”’が付与されている。

回路１１”　’の特定の構造により、第３図に示された
ＣＭＯＳインタフェース回路Ｃ２’の変形が用いられて
いる。この変形０２″は３つの装置Ｐ５、Ｐ６及びＮ８
だけを含む、ラッチ出力信号Ｓによって制御されるＦＥ
Ｔ　Ｐ６は高いレベルの最大スイングを与える。２つの
ＮＦＥＴ　Ｎ１２及びＮ１３は出力ノードが低いレベル
で直にＧＮＤに結合されることを保証する。よって、完
全なＣＭＯ５互換性を与えるＧＮＤ−Ｖ）ｌが得られる
。

以上をまとめると１本発明のＣＭＯＳインタフェース回
路は、ロジック・ゲート・ブロック及び駆動ブロックが
どんな構造であっても、既知のどのＢＩＣＭＯＳロジッ
ク回路にも適用することができる。

それはＶＴ　−Ｉ　ＶＢＥを有するＦＥＴ装置と互換性
があり、よって、　ＦＥＴゲート電極はより高いオーバ
ドライブを受取ることができるから、すぐれた速度を達
成することができる。電気的なシミュレーションにより
ば、２Ｗ　ＮＡＮＤの場合、従来の回路と比較して４０
％の速度改善が予測される。電圧スイングはＧＮＤから
ＶＨの範囲にわたるから、通常の平面のＣＭＯＳロジッ
クと混成することができる。

第８図は第９図に示すような従来のＢＩＣＭＯ５回路の
入出力信号の波形と第１図に示す改良されたＢＩＣＭＯ
Ｓ回路の対応する波形との比較を示す、従来のＢＩＣＭ
Ｏ５回路は、部分的なスイング電圧（カーブ２４）によ
って駆動されると５その出力に部分的なスイング電圧（
カーブ２５）を供給する０本発明の改良されたＢＩＣＭ
Ｏ５回路は、最大スイングの電圧　（カーブ２６）によ
って駆動されると、最大スイングの出力信号（カーブ２
７）を供給する。応答に生じる遅延の差は領域２８に明
白に現われている。もし本発明の改良されたＢ　ＩＣ８
０５回路に低いＶＴのＰＦＥＴが用いられるならば、最
大スイングのＢＩＣＭＯ５出力信号の遅延は上昇（下降
）遷移では更に短くなる。

最もよく知られたＢＩＣＭＯＳ回路における本発明の実
施例の幾つかは前述の図面に示されている。

２人力ＮＡＮＤゲートはＢＩＣＭＯ５回路のロジック機
能を実現するように選択されているが、改良されたＢＩ
ＣＭＯＳロジック回路の完全なファミリイを構築するも
っと複雑なロジック機能Ｓ　＝　ｆ（Ａ１、　Ａ２゜０
０．）も同様に実現することができる。

Ｆ０発明の効果 本発明はＢ　ＩＣＭＯ５／ＣＭＯＳロジック回路の速度
を増すために低いＶＴのトランジスタの使用を可能にす
る改良されたＢＩＣＭＯＳロジック回路を提供する。

【図面の簡単な説明】

第１図は従来のＢＩＣＭＯＳ回路に設けられた本発明の
第１の実施例のインタフェース回路を示す図である。 第２Ａ図は従来のＢＩＣＭＯ５回路に設けられた本発明
の第２の実施例のインタフェース回路を示す図である。 第２Ｂ図は第２Ａ図の回路の異なる表現を示す図である
。 第３図は第２Ｂ図の回路の変形を示す図である。 第４図は第１図のインタフェース回路が設けられた、マ
ルチベース（ＭＢ）タイプの、もう１つの従来のＢＩＣ
ＭＯ５回路を示す図である。 第５図は第２Ａ図のインタフェース回路が設けられた。 第４図に示すような従来のマルチベース（ＭＢ）タイプ
のＢＩＣＭＯＳ回路を示す図である。 第６図は第１図のインタフェース回路が設けられた、い
わゆる集積相補形ロジック　（ＩＣＬ）タイプの、もう
１つの従来のＢＩＣＭＯ５回路を示す図である。 第７図は第３図のインタフェース回路が設けられた。半
・ＢＩＣＭＯＳタイプの、もう１つの従来のＢＩＣＭＯ
５回路を示す図である。 第８図は第９図の従来のＢＩＣＭＯ５回路及び本発明の
改良されたＢＩＣＭＯＳロジック回路（第２Ａ図に示す
実施例）の入力信号及び出力信号の両方のシミュレート
された波形の比較を示す図である。 第９図は同じ２つの従来のＢＩＣＭＯＳロジック回路か
ら成る典型的なりＩＣＭＯＳロジック構成の概要図であ
る。 第１０図は第９図の回路によって供給される出力信号の
典型的な部分電圧スイング波形を示す図である。 第１１図は最大スイング電圧を出力端子に供給する従来
の技術の改良されたＢＩＣＭＯＳ回路を示す図である。 第１２図は第１１図の回路によって供給される出力信号
の典型的なりＩＣＭＯＳ最大スイング波形を示す図であ
る。 １０、１１、・・・・　ＢＩＣＭＯＳロジック回路、１
２・・・・駆動ブロック、１３・・・・ロジック・ゲー
ト・ブロック、１４・・・・出力ノード、２１・・・・
ＢＩＣＭＯＳロジック回路。 Ｃ１，Ｃ２°°°゛インタフ工−ス回路、　Ｄｌ、　０
２・・−・ＢＩＣＭＯＳロジック回路、　Ｔ１、　Ｔ２
・・・・ＮＰＮバイポーラ出力トランジスタ。 出願人　　インターナショナル・ビジネス・マシーンズ
・コーポレーション 代理人　　弁理士　　山　　本　　仁　　朗（外１名） 第１１図 第７ＷＪ ＶＨ ＪＭ８図 （ｎｇ） 第１０図 第１２図

Claims (1)

1. 【特許請求の範囲】 複数のロジック入力信号（Ａ＿１、Ａ＿２、．．．）に
   よって駆動されるロジック・ゲート・ブロック（１３）
   、前記ロジック・ゲート・ブロックと直列に結合され少
   なくとも１つのバイポーラ・トランジスタ（Ｔ＿１、．
   ．．）を有する駆動ブロック（１２）、及び前記バイポ
   ーラ・トランジスタから出力を供給される出力ノード（
   １４）に結合され、回路出力信号（Ｓ）を取出すことが
   できる出力端子（１５）を含み、第１及び第２の電源電
   圧（ＶＨ、ＧＮＤ）の間でバイアスされる、部分的なス
   イング・モードで正常に作動する従来のＢＩＣＭＯＳロ
   ジック回路（１１、．．．）を含む最大スイング動作を
   有する改良されたＢＩＣＭＯＳロジック回路（Ｄ１、．
   ．．）であって、 前記改良されたＢＩＣＭＯＳロジック回路に所望のＣＭ
   ＯＳ互換性を与えるように前記出力信号（Ｓ）を最大ス
   イングに強制する、前記出力端子に結合されたインタフ
   ェース回路手段（Ｃ）を含むことを特徴とする、 ＢＩＣＭＯＳロジック回路。