JP2534377B2 - Bicmosロジツク回路 - Google Patents

Bicmosロジツク回路

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JP2534377B2 JP2053913A JP5391390A JP2534377B2 JP 2534377 B2 JP2534377 B2 JP 2534377B2 JP 2053913 A JP2053913 A JP 2053913A JP 5391390 A JP5391390 A JP 5391390A JP 2534377 B2 JP2534377 B2 JP 2534377B2
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    • H03K5/007Base line stabilisation

Description

【発明の詳細な説明】 A.産業上の利用分野 本発明はBICMOSロジック回路、特に最大スイング動作
を可能にする改良された回路に関する。最大(full)ス
イング・ロジックはベース・エミッタ電圧(VBE)より
も低いしきい電圧(VT)を持つCMOS FETを用いるときBI
CMOS/CMOS回路環境で電力消費を最小化し速度を増加す
るために重要である。
B.従来技術 典型的なBICMOSロジック回路は一般に2つの異なるス
テージ:所望のロジック機能を達成するCMOS FETから成
る第1のステージ、及び出力駆動ステージとして作動す
る少なくとも1つのバイポーラ・トランジスタを含む第
2のステージを含む。バイポーラ・トランジスタは同じ
動作状態でFETよりも大きい電流を供給する能力が認め
られ、それに関連して、必要なスペースも少なく入力容
量も小さい。他方、FETはそのすぐれたロジック効率、
及び電力を要しないときのすぐれた集積密度のため、所
望のロジック機能を実行する第1のステージで用いられ
る。
第9図は、直列に結合された2つの同じBICMOSロジッ
ク回路11及び11.1から成る従来のBICMOSロジック回路構
成10を示す。前述のように、ロジック回路11は駆動ブロ
ック12及びロジック・ゲート・ブロック13によってそれ
ぞれ実現された2つのステージから成る。駆動ブロック
12で、2つのNPNバイポーラ出力トランジスタT1・及びT
2はトーテムポール構成で結合され、その間は共有出力
ノード14で結合される。トランジスタT1及びT2は第1の
電源電圧(正電圧VH)及び第2の電源電圧(グランドGN
D)の間でバイアスされる。トランジスタT1及びT2はそ
れぞれエミッタフォロワ及びエミッタ共通形増幅器構成
で結合される。導電状態のとき、(ノード14と同電位
の)端子15で出力信号S1がVH(−1VBE)にプルアップさ
れるから、トランジスタT1はしばしばプルアップ・トラ
ンジスタと呼ばれる。同様に、導電状態のとき、出力信
号がGND(+1VBE)にプルダウンされるので、トランジ
スタT2はプルダウン・トランジスタと呼ばれる。
ロジック・ゲート・ブロック13には2つの部分があ
る。まず第一に、上の部分13aはVH及びGNDの間に2入力
NAND構成で結合されたFET:P1、P2、N1、及びN2から成
る。この上の部分は、その出力がノード16でプルアップ
・トランジスタT1のベースに結合されるので、プルアッ
プ・ロジックとも呼ばれる。第二に、下位の部分13bは
主に、出力ノード14及びプルダウン・トランジスタT2の
ベースの間に直列に結合された2つのNFET N3及びN4か
ら成り、対応するNAND機能を達成する。オプションとし
て、第9図に示すように、追加のFET N5がノード17(FE
T N4及びトランジスタT1のベースの結合部)及びグラン
ドGNDの間に結合される。FET N5はそのゲート電極がノ
ード14に結合されるから、出力信号S1によって制御され
る。それはトランジスタT2の切替速度を増加することを
意図する。ロジック回路入力信号A1及びA2はそれぞれロ
ジック回路11の端子18及び19を介してFETの各々に適切
に印加される。回路出力信号S1は入力信号A1及びA2のNA
NDロジックを達成する。
駆動ブロック12.1及びロジック・ゲート・ブロック1
3.1から成るBICMOSロジック回路11.1も同様に構成され
る。よって、出力信号S3は信号S1(回路11によって供給
される)及び信号S2(第9図に図示されない別のロジッ
ク回路によって供給される)のNANDロジックになる。対
応する素子は対応する参照記号が付与される。
簡単に述べれば、最大スイング入力信号が印加される
と仮定すると、回路11のDC動作は次のようになる。もし
少なくとも1つの入力信号(例えぱA1)が低いレベル
(GND=0Vの電位)であるならば、PFET P1及びP2のうち
の少なくとも1つが導電状態になる。その結果、トラン
ジスタT1はそのベースに電圧VHが印加されて導電状態に
され、ノード14の電位をVH-VBEにクランプする。反対
に、もし入力信号A1及びA2がどちらも高いレベル(VHの
電位)であるならば、トランジスタT2はON状態になりノ
ード14をグランドよりも1VBE高い電位にする。なぜな
ら、トランジスタT2のベース及びコレクタは2つの導電
状態のNFET N3及びN4によって結合され、その間、トラ
ンジスタT1は導電状態に維持されているからである。従
って、回路出力信号S1はVBEから(VH-VBE)までの範囲
で変化する。
どちらのステージでも静止状態では電力を消費しない
ことは明らかである。ロジック・ブロックでは、これは
CMOSFETの使用から直に生じる。駆動ブロックでは、こ
れはトランジスタT1及びT2のプッシュプル構成から生じ
るので、トランジスタT1はON、トランジスタT2はOFFに
なる、又はその逆である。
電力を消費しないためには、もしサブしきい電流及び
漏れ電流が無視できると仮定すれば、静止状態でクロス
オーバ電流IC0が出力トランジスタT1及びT2を流れない
ようにすることである。後で説明するように、この状態
はFETのしきい電圧(VT)が十分に高いことを意味す
る。あいにく回路11及び11.1は最大スイング・モードで
は作動しないので、適切なVTについてのこの条件が持出
される。第10図のカーブ20で示す出力信号S1のロジック
電圧スイングは、前述のように、VBEとVH-VBEの間にあ
る。そこから生じる不利点は第9図の回路11.1の動作か
ら明白に理解することができる。もし回路11から供給さ
れるロジック出力信号S1が低いレベル(論理“0")であ
るならば、FET P1.1及びP2.1のゲートに印加される電位
はおよそ0.8V(1VBEに対応する)になる。よって、これ
らのPFETは導電状態になり、それと反対に、NFET N1.1
及びN2.1は非導電状態になる.後者の説明はNFETのしき
い電圧VTNが0.8Vよりも大きくなりさえすれば成立す
る。同じ推理は出力信号S1が高いレベル(論理“1")、
例えばVH-VBEである時にもあてはまるので、VTP≧0.8V
でなければならない。もしこれらの状態が守られなけれ
ば、PFET及びNFET装置は導電するので、電力が消費され
ることになる。よって、電力消費を最小にすることはFE
TのVTを≧|0.8V|にする、できれば0.9Vの範囲にする方
がよい。しかしながら、現在の傾向は集積の大規模化及
び装置の性能向上、更に技術の改善を指向しているの
で、低いVT、即ち0.5V以下の範囲のVTを有するトランジ
スタの使用を必要とする。
それゆえ、最大スイング・モードで作動していないBI
CMOSロジック回路がBICMOS又はCMOSロジック回路の駆動
を必要とするとき、深刻な問題がある。CMOSレベルの最
大スイング(0V〜VH)を持つBICMOSロジック回路はCMOS
回路との互換性を得るには非常に有利である。もしCMOS
レベルの最大のスイングを持つBICMOSロジック回路がCM
OS回路を駆動するならば、後者はDC電力を消費しないで
あろう。更に、その際、CMOS回路は動作改善のため高い
VTのFET装置を用いることができる。他方、最大のCMOS
レベル・スイングを持つBICMOSロジック回路がBICMOS回
路を駆動するとき、後者はCMOS部分に低いVTのトランジ
スタを持つことを可能にし、従って、低いVTのトランジ
スタの使用により、より高い回路速度を得ることを可能
にする。
この問題は1987年7月21日付の米国特許−4682 054
(モトローラ)で明らかにされている。そこに示された
解決法は本明細書の第11図から理解することができる。
駆動回路として動作するように設計されたBICMOSロジッ
ク回路21は、CMOSインバータ13′から成るロジック・ゲ
ート・ブロックを含む。CMOSインバータ13′はVH及びGN
Dの間に直列に結合された、2つの相補形FET P′1及び
N′1、並びにその間に結合された共有ノード16′を有
する。更に回路21は駆動ブロックを含み、この駆動ブロ
ックはプッシュプル構成で結合されたプルアップNPNト
ランジスタQ′1及びプルダウンPNPトランジスタQ′
2、並びにその間に結合された共有出力ノード14′から
成る。FET P′1及びN′1のゲートは互いに結合され
ロジック入力信号A′を受取るように作動する。CMOSイ
ンバータの出力信号はノード16′でバイポーラ・トラン
ジスタQ′1及びQ′2のベースに供給される。回路出
力信号S′は(同じ電位にある)ノード14′又は端子1
5′で使用可能である。本開示により、受動素子、例え
ば低抗器R′(又は抵抗結合FET)がノード14′及び1
6′に結合される。第12図のカーブ22で示すように、該
抵抗器は回路出力信号S′で最大スイング電圧を得るこ
とを可能にする。もしFET P′1が導電状態であれば、
ノード16′はVHに引上げられてトランジスタQ′1はON
になり、容量性負荷CLは端子15′の電位がVH-VBEに等し
くなるまで充電される。抵抗器R′の動作により、容量
性負荷CLはVHに達するようにFET P′1を介して更に充
電され、同時にトランジスタQ′1は非導電状態にな
る。この最後の充電ステップは比較的低速であるが、最
大スイングが得られる。前述のように、最大スイングを
生じる利点は低いVTのトランジスタを受入れてBICMOS/C
MOS回路の速度を増すことである。しかし、本ケースで
は、この利点は種々の不利点を代償にして得られる。ま
ず最初に、その構造により、回路21は必ず相補形対のバ
イポーラ・トランジスタ(NPNプルアップ/PNPプルダウ
ン)を使用することを意味し、更に、受動素子、例えば
抵抗器R′の使用のため遷移中に電力を消費することも
意味する。遷移中、導電状態のFETを流れる電流の一部
は、バイポーラ・トランジスタのベース・ノードに供給
されずに、抵抗器R′を介して出力ノードに供給され
る。導電状態にされた1つのバイポーラ・トランジスタ
のVBEが0.8Vよりも大きくなるまで、この電流は使用さ
れずに消費される。実際に、この抵抗器R′は出力バイ
ポーラ・トランジスタが導電する速度を低下させる。な
ぜなら、CMOS部分はバイポーラ・トランジスタによって
だけではなく、前記抵抗器によってもロードされるから
である。
最大スイング出力電圧をBICMOSロジック回路に与える
従来の他の手法は、第2A図、第2B図、第3図に示したよ
うに、ラッチを形成する2つの交差結合のCMOSインバー
タ回路から成るBICMOSレベルのインターフェース回路を
BICMOSロジック回路の出力ノードに結合することであ
る。第2A図を参照すると、2つのCMOS交差結合インバー
タINV1及びINV2で構成された、ラッチに似たインターフ
ェース回路C2がBICMOSロジック回路11の出力ノードに縦
続接続され、そのフィードバック・ループは前記ノード
に結合される。このラッチは交差結合された4つのFET
P5、P6、N8、N9から成り、その間に結合された共有ノー
ド23によって前記インバータを形成する。BICMOSロジッ
ク回路は出力バイポーラ・トランジスタによって駆動能
力が高められるので、高い状態又は低い状態の回路出力
信号はBICMOSロジック回路によって強制される。バイポ
ーラ・トランジスタによって与えられる限定された、即
ち部分的な電圧スイングは、ラッチによって各遷移の終
りに最大スイングになるように強制される。FET P6及び
N9はVH及びGNDに結合されるので、それらの導電状態の
時、出力ノードが遷移の終りでVH及びGNDにそれぞれ引
き上げられることを保証する。この従来技術は、前述し
た問題を可成り解決できる。然しながら、図面から明ら
かなように、BICMOSロジック回路の出力トランジスタT2
のコレクタ電流、即ちエミッタ・フオロワ型出力トラン
ジスタT1のエミッタ電流(即ちBICMOSロジック回路の出
力電流)の一部がラッチに取り込まれ、そのラッチを反
対状態にセットするのに消費され、又、信号遅延の問題
が派生して性能が悪化する原因にもなり好ましくない。
C.発明が解決しようとする課題 本発明の主な目的は、BICMOSロジック回路の動作速度
を向上するための低いシキイ値電圧(VT)のFETの使用
を可能にする最大スイング出力電圧を出力できるBICMOS
ロジック回路を提供することである。
本発明の他の目的は、BICMOSロジック回路の出力信号
を最大スイングに強制するだけではなくて、少なくと
も、ベース・エミッタ電圧降下分に相当する電源電圧減
少分に対応するGND〜VBE間及びVH〜(VH‐VBE)間の低
電圧及び高電圧の範囲においてBICMOSロジック回路と同
じロジック機能を効率的に遂行できるインターフェース
回路を有するBICMOSロジック回路を提供することであ
る。
D.課題を解決するための手段 本発明の前述した目的は、能動的なCMOSから成るBICM
OS/CMOS信号レベルのインターフェース回路により達成
される。このインターフェース回路は、本質的には、BI
CMOSロジック回路の上部のロジック・ゲート回路(即ち
バイアス電位VHにコレクタが接続されているエミッタ・
フオロワ型トランジスタのベースに出力するロジック・
ゲート回路)と同じロジック回路から成りBICMOSロジッ
ク回路の出力ノードに結合され、上部ロジック・ゲート
回路への入力信号と同じロジック入力信号で駆動されて
前記出力ノードを、VH及びGND間で、最大にスイングす
るように強制する。本発明によるBICMOS/CMOSレベルの
インターフェース回路は、少なくとも(VH‐VBE)〜VH
間及びGND〜VBE間の高レベル及び低レベルの範囲内でそ
れぞれ動作するように選択されており、出力ノードをベ
ース・エミッタ電圧降下分を補償して電源電圧VH(GN
D)にプルアップ(ダウン)することにより最大ロジッ
クスイングが得られることを保証する。
このインターフェース回路は、BICMOSロジック回路と
は異なり、電源電圧からベース・エミッタ電圧降下分を
差し引いた中間電圧の範囲VBE〜(VH‐VBE)では必ずし
も動作可能に構成されている必要がない。しかしなが
ら、BICMOSロジック回路を、より一層速く、動作させる
ためには、インターフェース回路も中間電圧範囲で動作
可能になるように構成するのが好ましい。本発明の構成
は次の通りである。
MOSレベルの論理入力に応働する複数のMOS型FETが、
各々、並列に及び直列に接続されている上部組及び下部
組のロジック・ゲートから成るCMOS型ロジック・ブロッ
ク(13)並びにVBEのベース・エミッタ電圧を有し各ベ
ースが前記上部及び下部の各ロジック・ゲートの出力に
結合され、VH及びGNDのバイアス源間に接続されたプッ
シュプル構成の1対のバイポーラ・トランジスタ(T1
T2)から成るバイポーラ型駆動ブロック(12)によりBI
CMOSロジック段(11)を構成し、このBICMOSロジック段
を、複数個、縦続接続し、前段のバイポーラ型駆動ブロ
ック(12)の出力ノード(14)におけるMOSレベルの論
理出力を隣接した次段のCMOS型ロジック・ブロックの上
部及び下部の各ロジック・ゲート組の対応するゲートへ
論理入力として印加するBICMOSロジック回路において、 前記各BICMOSロジック段のロジック・ゲート組と同じ
ロジック・ゲート構成を有し且つ自段のMOSレベル論理
入力に接続されているCMOS型ロジック・ゲートから成る
インターフェース回路(C)を前記両バイアス源間に直
結し、該インターフェース回路のCMOSゲートの結合点を
前記駆動ブロックの出力ノード(14)に直結しており、 BICMOSロジック・ゲートの高性能を維持しながら、バ
イポーラ型駆動ブロックの出力ノードにおける論理出力
をMOSレベル論理出力へ拡大しているBICMOSロジック回
路。
次に本発明を第1図に示した実施例について説明す
る。
E.実施例 本発明のBICMOS/CMOSインターフェース回路Cは、種
々の物理的な形態で実現できる。第1図では、BICMOS回
路上の上部ロジック回路13aと同じロジック機能、例え
ばNAND機能、を遂行するインターフェース回路C1は、BI
CMOS回路11の端子15(出力ノードと同じ電位)に並列に
結合される。前述したように、このインターフェース回
路C1は、低消費電力ないし高動作速度の必要性上、低い
シキイ値の4つのFET、具体的には、直列接続の2つのN
FET、N6及びN7、と並列接続の2つのPFET、P3及びP4、
から構成される。これらのNFETと直列回路とPFET並列回
路とを直列にして電源VH及び接地GND間に接続する。そ
れらの各FETのゲートには、BICMOS回路ロジック・ゲー
ト・ブロック13aと同一のロジック機能を果たすために
このゲート・ブロックと同一の入力が印加される。NFET
直列回路とPFET並列回路との結合点から回路出力信号S
が導出される。これらの各FETは完全な導電状態になる
ので、回路出力信号レベがロジック入力に応じてGNDに
まで降下し又はVHにまで上昇して最大電圧範囲でスイン
グする。
単独で作動するインターフース回路C1は端子15の電位
を最大スイングに強制する。回路C1は、BICMOSロジック
回路11の出力に並列に置かれると、回路出力信号を最大
スイングに強制するだけではなく、GND〜VBE及び(VH-V
BE)〜VHの範囲だけでも効率的に作動する。残る中央部
の範囲では、回路出力信号Sは出力バイポーラ・トラン
ジスタによって保証される。一般にこの実施例は同じロ
ジック機能を実行する並列結合された2つの同じロジッ
ク回路−1つ(13a)はその出力がトランジスタT1のベ
ース・ノード16に、他の1つ(C1)はBICMOSロジック回
路の出力ノード14に結合される−を有する。2つの回路
はエミッタフォロワ構成で結合されたトランジスタT1に
よって分離される。それでもBICMOSロジック回路11は所
望の高負荷駆動能力を与え、同時にインタフェース回路
C1はCMOS/BICMOS互換性に必要な最大電圧スイングを与
える。その結果、すぐれた特性を有する回路11及びイン
タフェース回路C1の組合せにより、改良されたBICMOS回
路が形成される。
この解決方法は信号間のタイミングの影響を受けず、
低いVTのトランジスタを有するBICMOS回路のファミリィ
に最も好ましい遅延を与える。この方法は単一ロジック
機能、例えばインバータ/バッファ・タイプの回路にと
って望ましい方法である。しかしながら、もしこの回路
改善が改良されたBICMOS回路D1の最適の性能を保証する
ならば、これはインタフェース回路にFETを追加すると
いう代償を払って行なわれるが、もしロジック入力信号
(A1、A2、...)数が2よりも多ければ、FETの数は非常
に多くなる。
第2B図は第2A図に示された回路の別の表現である。1
つのインバータ、INV2は、機能又は構造を変更せずに、
外側のCMOSインタフェース回路C2からBICMOSロジック回
路11の内側に移されている。
第3図に示す第2B図の変形では、装置INV2は2つの異
なる配置のBICMOS回路に分割される。破線で囲まれた部
分で明らかなように、第2B図及び第3図に示す回路の間
には差異はないが、この変形では、バイポーラ・トラン
ジスタT1及びT2のそれぞれのベース及びエミッタの間に
FET P6及びN9が置かれている。トランジスタT1及びT2で
構成されたバイポーラ・トーテムポールの出力ノード14
の電位が端子15でインバータINV1の入力に接続され、遅
延した、位相の異なる信号がノード23に与えられたの
ち、FET P6及びP9が駆動される。よって、制御されたFE
T P6及びN9は導電され、最大電圧スイングを終了する。
第3図に示す変形では、インタフェース回路及び改良さ
れたBICMOS回路はそれぞれC′2及びD′2と呼ばれ
る。
第4図は欧州特許出願第87480020.4号(1987年12月1
日出願)に記載されているようなマルチベース(MB)タ
イプのBICMOS回路によって実現されたときの、回路11の
異なる実施例を示す。第4図に示すように、MBタイプの
BICMOSロジック回路11′はNPNプルダウン・トランジス
タT2とともに共有出力ノード14を形成するエミッタ結合
の典型的な2つのNPNプルアップ・バイポーラトランジ
スタT1及びT′1によって表示される。非導電状態の1
つのバイポーラ・トランジスタに印加される逆電圧を制
限するため、トランジスタTは1VBEに等しい基準電圧を
供給する。第1図のCMOSインタフェース回路C1を有する
BICMOSロジック回路D3にCMOSレベルが得られる。
FET N6、N7、P3及びP4はBICMOS回路の出力と並列に置
かれ、同じロジック機能を提供する。急速な遷移は出力
バイポーラ・トランジスタによって与えられ、同時にCM
OSインタフェース回路C1によって最後のVBEからGNDへの
スイングが終了される。第4図の改良されたBICMOSロジ
ック回路D3で、ブートストラップの作用によりCMOSイン
タフェース回路はBICMOS回路の出力信号の立上り遷移を
改善する。このブートストラップ作用は上部PFETで放電
されるエミッタ・ベース拡散容量(CBE)によって得ら
れる。NPNトランジスタT1のベース・ノードはVHよりも
高くプルアップされ、遷移に対するバイポーラ作用を広
げる。第4図のBICMOS回路では、“ON"PFETトランジス
タを介して出力がVHに結ばれるので、出力クランプは不
要である。前述のように、この解決法はBICMOS回路のロ
ジックがあまり複雑でないとき非常に効率的である。
第4図のBICMOSロジック回路11′、及び第2A図のCMOS
インタフェース回路C2から成る第5図で、インタフェー
ス回路C2はFET N8、N9、P5、P6で構成されたラッチから
成り、更にマルチベースBICMOS回路11.1の出力に結合さ
れる。ラッチはBICMOSロジック回路D4の出力ノード14に
CMOSレベルを与える。入力信号が高いレベルから低いレ
ベルに切替えられるとき、出力信号はバイポーラ・トラ
ンジスタT1及びT2によって急速に切替えられる。このバ
イポーラ・トランジスタは容量性負荷を充電し、ラッチ
のON状態のNFET N9に電流を流し、そのドレーン・ソー
ス電圧(VDS)を0からVHに高める。VH-1VBEでは、バイ
ポーラ・トランジスタはより大きい電流を流すことはで
きず、改良された回路D4の回路出力信号Sは、NFET N9
がOFFの間にONになっているPFET P6によってVHにプルア
ップされる。このような回路で良好な速度を得るために
は、FET N9及びP6を中間のサイズにする必要がある。出
力ノード14及び共有ノード23の間の遅延−電力消費及び
遅延の増大をもたらす−を避けるためにも、FET N8及び
P5を中間のサイズにしなければならない。第5図では、
ラッチの1つの導電状態のPFETを介して出力ノード14が
VHに結ばれるので、出力クランプは不要である。改良さ
れたBICMOS回路のロジックの複雑さが高いとき、ラッチ
のシリコン領域は最小になる。ラッチに基づくインタフ
ェース回路と組合わされたマルチベース・タイプの回路
は、本発明に従って構築できる最も高速のBICMOSロジッ
ク回路を提供する。
最後に、本発明の概念はBICMOSロジック回路の駆動ブ
ロックの異なる実施例に適用することもできる。駆動ブ
ロックは該駆動ブロックで用いられる出力装置の機能の
特性で分類される。最もよく用いられる組合せを下記に
示す: 1.上部はNPNエミッタフォロワ、下部は増幅器モードのN
PN 2.上部はNPN、下部はPNP(どちらもエミッタフォロワ
(EF)) 3.上部はNPN、下部はPNP(どちらも増幅器モード) 4.上部はNPNエミッタフォロワ、下部はNFET 最初の例として、第2の組合せに基づいて、EF構成で
結合されたNPN/PNP対のトランジスタを用いる集積相補
形ロジック(ICL)のBICMOSロジック回路に本発明の概
念を適用することができる。第6図の回路11″はエフ・
エー・モンテガリの論文、「相補形FETバイポーラ回路
(Complementary FET Bipolar Circuit)」、IBMテクニ
カル・ディスクロージャ・ブレティン(IBM Technical
Disclosure Bulletin)、1986年9月、pp1857-1858に記
述されている。PFET P7及びP8から成るプルアップ・ロ
ジックはプルアップNPNトランジスタT1を駆動し、同時
にNFET N10及びN11から成るプルダウン・ロジックはプ
ルダウンPNPトランジスタT2を駆動する。更に、回路1
1″は、速度を増し電力消費を小さくするために、バイ
ポーラ出力トランジスタT1及びT2のベース・ノードの間
にそれらを結合するPFET P9を含む。選択されているイ
ンタフェース回路は、例えば第1図に関連して説明した
回路C1である。改良されたBICMOSロジック回路は第6図
ではD5と呼ばれる。PFET P3及びP4は上部トランジスタT
1を短絡するが、NFET N6及びN7は下部トランジスタT2を
短絡し、最大スイングの回路出力信号を終了させる。
第7図は第4の組合せに基づいたもう1つの例を示
す。本発明の概念は、米国特許第4588234号明細書に記
載された従来の半BICMOSロジック回路に適用される。プ
ルアップ・ロジックは標準的であるが、下部のPNPトラ
ンジスタT2は2つのNFET N12及びN13に置き換えられ
る。BICMOSロジック回路は参照記号11が付与されてい
る。回路11の特定の構造により、第3図に示されたCM
OSインタフェース回路C2′の変形が用いられている。こ
の変形C2″は3つの装置P5、P6及びN8だけを含む。ラッ
チ出力信号Sによって制御されるFET P6は高いレベルの
最大スイングを与える。2つのNFET N12及びN13は出力
ノードが低いレベルで直にGNDに結合されることを保証
する。よって、完全なCMOS互換性を与えるGND-VHが得ら
れる。
以上をまとめると、本発明のCMOSインタフェース回路
は、ロジック・ゲート・ブロック及び駆動ブロックがど
んな構造であっても、既知のどのBICMOSロジック回路に
も適用することができる。それはVT-1VBEを有するFET装
置と互換性があり、よって、FETゲート電極はより高い
オーバドライブを受取ることができるから、すぐれた速
度を達成することができる。電気的なシミュレーション
によれば、2W NANDの場合、従来の回路と比較して40%
の速度改善が予測される。電圧スイングはGNDからVHの
範囲にわたるから、通常の平面のCMOSロジックと混成す
ることができる。
第8図は第9図に示すような従来のBICMOS回路の入出
力信号の波形と第1図に示す改良されたBICMOS回路の対
応する波形との比較を示す。従来のBICMOS回路は、部分
的なスイング電圧(カーブ24)によって駆動されると、
その出力に部分的なスイング電圧(カーブ25)を供給す
る。本発明の改良されたBICMOS回路は、最大スイングの
電圧(カーブ26)によって駆動されると、最大スイング
の出力信号(カーブ27)を供給する。応答に生じる遅延
の差は領域28に明白に現われている。もし本発明の改良
されたBICMOS回路に低いVTのPFETが用いられるならば、
最大スイングのBICMOS出力信号の遅延は上昇(下降)遷
移では更に短くなる。
最もよく知られたBICMOS回路における本発明の実施例
の幾つかは前述の図面に示されている。2入力NANDゲー
トはBICMOS回路のロジック機能を実現するように選択さ
れているが、改良されたBICMOSロジック回路の完全なフ
ァミリィを構築するもっと複雑なロジック機能S=f
(A1,A2,...)も同様に実現することができる。
F.発明の効果 本発明はBICMOS/CMOSロジック回路の速度を増すため
に低いVTのトランジスタの使用を可能にする改良された
BICMOSロジック回路を提供する。
【図面の簡単な説明】
第1図は従来のBICMOS回路に設けられた本発明の第1の
実施例のインタフェース回路を示す図である。 第2A図は従来のBICMOS回路に設けられた交差結合形FET
から成る従来技術のインタフェース回路を示す図であ
る。 第2B図は第2A図の回路の異なる表現を示す図である。 第3図は第2B図の回路の変形を示す図である。 第4図は第1図のインタフェース回路が設けられた、マ
ルチベース(MB)タイプの、もう1つの従来のBICMOS回
路を示す図である。 第5図は第2A図のインタフェース回路が設けられた、第
4図に示すような従来のマルチベース(MB)タイプのBI
CMOS回路を示す図である。 第6図は第1図のインタフェース回路が設けられた、い
わゆる集積相補形ロジック(ICL)タイプの、もう1つ
の従来のBICMOS回路を示す図である。 第7図は第3図のインタフェース回路が設けられた、半
BICMOSタイプの、もう1つの従来のBICMOS回路を示す図
である。 第8図は第9図の従来のBICMOS回路及び本発明の改良さ
れたBICMOSロジック回路(第2A図に示す実施例)の入力
信号及び出力信号の両方のシミュレートされた波形の比
較を示す図である。 第9図は同じ2つの従来のBICMOSロジック回路から成る
典型的なBICMOSロジック構成の概要図である。 第10図は第9図の回路によって供給される出力信号の典
型的な部分電圧スイング波形を示す図である。 第11図は最大スイング電圧を出力端子に供給する従来の
技術の改良されたBICMOS回路を示す図である。 第12図は第11図の回路によって供給される出力信号の典
型的なBICMOS最大スイング波形を示す図である。 10、11、……BICMOSロジック回路、12……駆動ブロッ
ク、13……ロジック・ゲート・ブロック、14……出力ノ
ード、21……BICMOSロジック回路、C1、C2……インタフ
ェース回路、D1、D2……BICMOSロジック回路、T1、T2…
…NPNバイポーラ出力トランジスタ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 エング・オング フランス国92160アントニ、ル・バフオ ン36番地 (72)発明者 パスカル・タノフ フランス国77930ペルエ、セリ・アン・ ビエール、ルート・ドウ・フオンテンブ ロー45番地 (72)発明者 フランク・ワラール フランス国77240セソン、ヴール・サ ン・デニ、アンパス・デユ・ルト7番地

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項1】MOSレベルの論理入力に応働する複数のMOS
    型FETが、各々、並列に及び直列に接続されている上部
    組及び下部組のロジック・ゲートから成るCMOS型ロジッ
    ク・ブロック(13)並びにVBEのベース・エミッタ電圧
    を有し各ベースが前記上部及び下部の各ロジック・ゲー
    トの出力に結合され、VH及びGNDのバイアス源間に接続
    されたプッシュプル構成の1対のバイポーラ・トランジ
    スタ(T1、T2)から成るバイポーラ型駆動ブロック(1
    2)によりBICMOSロジック段(11)を構成し、このBICMO
    Sロジック段を、複数個、縦続接続し、前段のバイポー
    ラ型駆動ブロック(12)の出力ノード(14)におけるMO
    Sレベルの論理出力を隣接した次段のCMOS型ロジック・
    ブロックの上部及び下部の各ロジック・ゲート組の対応
    するゲートへ論理入力として印加するBICMOSロジック回
    路において、 前記各BICMOSロジック段のロジック・ゲート組と同じロ
    ジック・ゲート構成を有し且つ自段のMOSレベル論理入
    力に接続されているCMOS型ロジック・ゲートから成るイ
    ンターフェース回路(C)を前記両バイアス源間に直結
    し、該インターフェース回路のCMOSゲートの結合点を前
    記駆動ブロックの出力ノード(14)に直結しており、 BICMOSロジック・ゲートの高性能を維持しながら、バイ
    ポーラ型駆動ブロックの出力ノードにおける論理出力を
    MOSレベル論理出力へ拡大しているBICMOSロジック回
    路。
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