KR19980701819A - 저전압 논리 회로 - Google Patents

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Abstract

저전압에서 더 우수한 드라이브와 속도를 갖는 BiCMOS 논리 회로가 제공된다. 상기 논리 회로는 먼저 MOS 디바이스를 스위치하지 않고 논리 회로의 풀다운 디바이스(Q2)로 하여금 입력 신호에 의해 직접 구동되게 하는 스위칭 디바이스(N1)를 포함한다. 출력 신호가 임의의 값과 같을 때 스위칭 디바이스(N1)는 논리 디바이스와 풀다운 디바이스(Q2)의 입력 단자(412)사이에서 전류를 전도한다.

Description

저전압 논리 회로
종래의 BiCMOS 논리 회로는 CMOS 소자의 드라이브 속도를 개선하기 위해 바이폴라 단의 이득을 사용하도록 설계되어 있다. 그러한 BiCMOS 논리 회로는 미국 특허 제5,001,365호에 도시되어 있다. 전형적인 5볼트 전원 범위에서 동작하는 BiCMOS 회로는 증가된 드라이브 속도 때문에 등가 장치 기하학을 갖는 순 CMOS 회로를 능가하는 독특한 이점을 가진다. 동작 전압이 3볼트이하로 감소하면, 전압이 바이폴라 디바이스의 이미터-베이스 접합 양단에서 전압강하로 인해 BiCMOS 회로 성능은 현저히 저하한다. BiCMOS와 준-상보형 BiCMOS 설계는 표준 BiCMOS에 대한 저전압 선택으로서 설계되었다.
표준 BiCMOS 인버터(100)의 일례는 도 1에 도시되어 있다. CMOS 인버터 U1에 의해 구동된 트랜지스터 Q1은 풀업 트랜지스터이고, NMOS 트랜지스터 N1에 의해 구동된 트랜지스터 Q2는 풀다운 트랜지스터이다. 소형 CMOS 인버터 U2는 완전히 접지 또는 VCC 상태로 만들기 위해 BiCMOS 회로와 병렬로 놓여진다. 이 회로가 VCC=5볼트에서 우수한 성능을 제공하지만, 표준 BiCMOS 회로는 특히 3볼트이하로 감소하는 고-저 전이에서 현저히 구동속도가 떨어진다. 출력을 풀다운하기 위해 트랜지스터 Q2에 대해, 트랜지스터 N1은 필요한 베이스 드라이브를 공급하기 위해 충분히 전도 해야 하고, 이는 트랜지스터 N1이 충분한 게이트-소스 전압(Vgs)를 가져야만 할 것을 뜻한다. 예를 들면, 만약 트랜지스터 N1이 0.8 볼트의 입계값을 가졌고 Q2가 0.7볼트의 베이스-이미터 전압강하를 요구했으면, 입력 전압은 출력을 낮은 상태로 만들기 위해 1.5 볼트를 초과해야만 한다. 만약 상기 입력 신호 스윙이 단지 3볼트이면, 그대 입력은 폴다운이 전도를 시작하기 전에 저-고 전이를 통해 중도에 있게된다. 또한, 만약 또다른 BiCMOS 드라이버가 입력 신호를 발생하고 있었으면, 동적 고신호는 단지 VCC-Vbe또는 출력에서 속도를 더 감소시키는 약 .23 볼트가 될 것이다.
선택 준-상보형 BiCMOS 회로(QCBiCMOS)(200)는 종래의 BiCMOS 회로를 개선하기 위한 시도에 있어서 도 2에 도시된다. 베이스 드라이브를 트랜지스터 Q2로 개선하기 위해 완전한 Vgs=VCC가 트랜지스터 P1의 케이트에 발생될 수 있도록, 상기 QCBiCMOS 회로는 인버터 U3에 의해 구동된 PMOS 트랜지스터 P1을 사용한다. 그러나, 인버터 U3는 얼마간의 전파 지연을 야기하여 속도가 약간 떨어질 것이다.
도 1의 BiCMOS 회로(300)를 개선하는 또다른 시도가 도 3에 도시되어 있다. 이 BiCMOS 회로는 입력과 트랜지스터 Q1의 이미터사이에 결합된 인버터 U1과, 입력과 BiCMOS 회로의 출력사이에 결합된 인버터 U2를 이용한다. 이 회로는 VCC가 2볼트 미만인 경우 매우 낮은 VCC에서 더 뛰어나게 실행하지만 풀다운에 사용된 NMOS 인버터 U2는 상보형 BiCMOS의 드라이브 능력을 갖지 않는다.
따라서, 3.6볼트이하인 VCC를 갖춘 회로에서 사용하기 위해 높은 드라이브 속도로 BiCMOS 동작을 할 수 있는 BiCMOS 논리 회로를 제공하는 것이 바람직할 것이다.
본 발명은 디지탈 논리 회로와, 특히 종래의 BiCMOS 논리 회로보다 저전압에서 우수한 드라이브와 속도를 갖는 BiCMOS 논리 회로에 관한 것이다.
도 1은 종래 기술의 BiCMOS 논리 회로의 회로도.
도 2은 준-상보형 BiCMOS 논리 회로의 회로도.
도 3은 종래 기술의 BiCMOS 논리 회로의 회로도.
도 4는 본 발명의 제1 실시예에 따른 BiCMOS 인버터 회로의 회로도.
도 5는 본 발명의 제2 실시예에 따른 BiCMOS 인버터 회로의 회로도.
도 6은 본 발명에 따른 논리 회로에 사용하기 위한 BiCMOS 풀다운 회로의 회로도.
도 7은 본 발명의 제3 실시예에 따른 BiCMOS 인버터 회로의 회로도.
도 8은 본 발명의 제4 실시예에 따른 BiCMOS 인버터 회로의 회로도.
도 9는 본 발명의 제5 실시예에 따른 BiCMOS 인버터 회로의 회로도.
도 10은 본 발명의 제6 실시예에 따른 BiCMOS 인버터 회로의 회로도.
도 11은 본 발명에 따른 BiCMOS NOR 논리 회로의 회로도.
도 12은 본 발명에 따른 BiCMOS NAND 논리 회로의 회로도.
본 발명은 목적은 저전원에서 또다른 회로 설계와 관련된 우수한 드라이브 속도를 갖춘 BiCMOS 논리 회로를 제공하는데 있다.
본 발명의 또다른 목적은 CMOS 트랜지스터의 드라이브 속도 능력을 증가시키기 위해 바이폴라 트랜지스터의 이득을 사용하는 BiCMOS 논리 회로를 제공하는데 있다.
또한 본 발명의 또다른 목적은 상기 회로의 풀다운 부분을 구동하기 위해 입력 신호를 사용하는 BiCMOS 논리 회로를 제공하는데 있다.
또한 본 발명의 또다른 목적 및 이점은 부분적으로 쉽게 알수 있고 명세서와 도면에 의해 부분적으로 분명해질 것이다.
일반적으로 말하면, 본 발명에 따라, BiCMOS 논리 회로는 최대 속도를 갖춘 완전 BiCMOS 드라이브의 특징을 결합하는 것으로 제공된다. 본 발명에 따른 BiCMOS 논리 회로의 기본 구조는, 우선 NMOS 디바이스를 스위칭하지 않고 풀다운 디바이스가 입력 신호에 의해 직접 구동되도록 하는 스위칭 디바이스를 포함한다.
논리 회로는 제1 전원과 제2 전원사이에서 동작하고, 제1 전원과 출력 단자사이에 주전류 경로를 갖고 입력 신호와 관련된 풀업 디바이스와, 이 제2 전원과 출력 단자사이에 결합된 주전류 경로를 갖는 풀다운 디바이스와, 입력 단자에 결합된 제1 주전극과 풀다운 디바이스에 결합된 제2 주전극과 출력 신호가 소정의 값과 같을 경우 입력 단자로부터 풀다운 디바이스까지 전류를 선택적으로 유도하는 제어 입력을 갖는 스위칭 디바이스를 포함한다.
따라서 본 발명은 구성의 특성과, 소자들의 조합고, 다음에 부여될 구조에서 실계가 될 소자들의 배치를 구비하고, 본 발명의 범위는 청구항에 표시될 것이다.
도 4는 본 발명의 제1 실시예에 따른 BiCMOS 인버터 회로(400)를 도시하고 있다. 인버터 회로(400)는 입력 단자(412)와 출력 단자(414)를 포함한다. 입력 단자(412)는 트랜지스터 Q1의 베이스에 결합된 출력을 갖는 인버터 U1의 출력에 접속된다. 트랜지스터 Q1의 컬렉터는 제1 전원 VCC에 결합되고, 트랜지스터 Q1의 이미터는 양쪽 출력 단자(414)에 결합되고, 트랜지스터 Q2의 컬렉터와 인버터 귀환 체인(416)은 인버터 U3와 U4를 구비하고, 인버터 귀환 체인(416)의 출력은 트랜지스터 N1의 게이트에 결합된다. 트랜지스터 N1의 소스는 입력 단자(412)에 결합됨과 동시에 트랜지스터 N1의 드레인은 트랜지스터 N2의 소스에 결합된다. 트랜지스터 N2의 게이트는 인버터 U1의 출력에 결합됨과 동시에 트랜지스터 N2의 드레인은 트랜지스터 Q2의 양측 이미터와 제2 전원, 이예에서는, 접지에 결합된다.
도 4의 풀업 구조가 종래 기술의 도 1에 도시된 바와 동일한 반면, 풀업 구조는 입력 단자(412)에 놓여진 저논리 신호와 출력 단자(414)의 고논리 신호와 다르고, 인버터 귀환 체인(416)은 고논리 신호를 트랜지스터 N1의 게이트에 공급하여, 고논리 신호가 입력 단자(412)에 존재한 전압으로서 동일한 전압에서 트랜지스터 Q1의 베이스를 온(ON)하고 유지하도록 한다. 트랜지스터 N2의 게이트와 트랜지스터 Q1의 베이스는 그때 트랜지스터 N2와 트랜지스터 Q1이 온되고 고논리 신호가 출력 단자(414)에 존재하도록하는 인버터 U1에 의해 높은(high) 상태를 유지할 것이다.
입력 단자(412)의 신호가 저-고 전이를 시작할 때, 트랜지스터 N1은 출력을 야기하기 위해 입력 신호에서 트랜지스터 Q2의 베이스까지 고-저 전이를 직접 전도한다. 또한, 인버터 U1은 트랜지스터 Q1과 Q2를 오프시킨다. 마침내, 출력 단자(414)에 존재하는 논리 신호가 인버터 U4의 스위칭 임계값 미만으로 만들어질 때, 인버터 U3와 인버터 U4 스위치는 트랜지스터 N1이 오프되게 한다.
도 5는 본 발명의 제2 실시예에 따른 BiCMOS 인버터 회로(500)을 도시하고 있다. 인버터 회로(500)는 트랜지스터 N2가 제거된 것을 제외하고는 인버터 회로(400)와 동일하다. 몇몇 적용에 있어서, 트랜지스터 N2는 트랜지스터 Q2를 오프하기 위해 필요하지 않을 지도 모른다. 입력 단자(512)의 신호는 낮은(low) 상태일 때, 트랜지스터 N1은 트랜지스터 Q2를 오프 상태로 유지한다. 입력 신호가 고-저 전이를 시작할 때, 인버터 U3와 인버터 U4가 스위치하기까지 트랜지스터 N1은 온(ON) 되지 않을 것이고, 그러나, 트랜지스터 N1을 통한 입력 단자(512)로부터의 용량 결ㅎ바은 트랜지스터 Q2가 오프되도록 유지하기에 충분할 것이다.
도 5의 풀다운 구조(550), 즉 트랜지스터 N1과, 트랜지스터 Q2와, 인버터 U3와 U4는 도 6의 분리된 도면에 도시되어 있다. 풀다운 구조(550)는, 입력 단자(512)와 트랜지스터 Q2의 베이스에 결합된 전류 경로를 갖는 트랜지스터 N1과, 인버터 U3와 U4를 통해 출력 단자(514)에 결합된 제어 입력을 포함한다. 이 회로의 동작은 도 4와 도 5에 따라 더 상세히 앞에 설명되어 있다.
이제 본 발명의 제3 실시예에 따른 BiCMOS 인버터 회로(700)의 회로도를 도시하고 있는 도 7을 참조한다. 인버터 회로(700)는 트랜지스터 N1의 드레인과 인버터 U2의 입력사이에 삽입된 쇼트키 다이오드를 추가한 도 5에 도시된 것과 같다. 트랜지스터 N1이 트랜지스터 Q2를 오프상태로 유지할 수 있도록 쇼트키 다이오드 D1은 추가적인 용량성 결합을 제공한다.
도 8은 본 발명의 제4 실시예에 따른 BiCMOS 논리 회로의 회로도를 도시하고 있다. 논리 회로(800)는, R1이 트랜지스터 N2 대신에 트랜지스터 N1의 드레인과 제2 전원사이에 결합되는 것을 제외하고는 논리 회로(400)와 본질적으로 동일하다. 입력이 전이를 만들어 질 때 저항 R1은 트랜지스터 Q2를 오프하도록 작용한다.
도 9는 본 발명의 제5 실시예에 따른 BiCMOS 논리 회로의 회로도를 도시하고 있다. 논리 회로(900)는 트랜지스터 N2의 게이트가 출력 단자(414)에 결합되는 것을 제외하고는 도 4에 도시한 논리 회로(400)과 본질적으로 동일한다.
이제 BiCMOS 논리 회로의 제6 실시예를 도시하는 도 10을 참조한다. 논리 회로(100)는 또한 BiCMOS Q2가 쇼트키 트랜지스터 Q2S로 대체되는 것을 제외하고는 도 4의 논리 회로(400)와 본질적으로 동일하다.
이제 본 발명에 따른 NAND 게이트 회로(1100)를 도시하는 도 11을 참조한다. NAND 게이트 회로(100)는 한쌍의 입력 단자, 즉 입력 단자(1102A)와 입력 단자(1102B)를 포함한다. 입력 단자(1102A)는 인버터 U1A를 통해 바이폴라 트랜지스터 Q1A의 베이스에 결합된다. 바이폴라 트랜지스터 Q1A의 컬렉터가 제1 전원 VCC에 결합됨과 동시에 이미터는 출력 단자(1104)에 결합된다.
입력 단자(1102B)는 인버터 U1B를 통해 바이폴라 트랜지스터 Q1B의 베이스에 결합된다. 바이폴라 트랜지스터 Q1B의 컬렉터는 제1 전원 VCC에 결합된다.
또한 NMOS 트랜지스터 N1A와, NMOS 트랜지스터 N1B와, NMOS 트랜지스터 N3A와 NMOS 트랜지스터 N23B를 포함하는 논리 디바이스(1108)가 NAND 게이트 회로(1100)내에 포함된다. NMOS 트랜지스터 N1A와 N1B의 게이트는, 예로서 2개의 인버터 U3와 U4를 직렬 구성으로 포함하는 지연 귀환 디바이스(1106)를 통해 출력 단자(1104)에 결합된다. NMOS 트랜지스터 N1A 는 입력 단자(1102A)와 입력단자(1102B)에 결합된 게이트와 바이폴라 트랜지스터 Q2의 베이스에 결합된 그 주전류 경로의 또다른 끝을 갖는 NMOS 트랜지스터 N3A의 주전류 경로의 끝사이에 결합된 주전류 경로를 가진다. 바이폴라 트랜지스터 Q2는 출력 단자(1104)에 결합된 컬렉터와 제2 전원(1112), 예를 들면 접지에 결합된 이미터를 가진다.
NMOS 트랜지스터 N1B는 입력 단자(1102B)와 NMOS 트랜지스터 N3B의 주전류 경로의 끝사이에 결합된 주전류 경로를 가진다. NMOS 트랜지스터 N3B는 입력 단자(1102A)에 결합된 게이트와 바이폴라 트랜지스터 Q2의 베이스에 결합된 주전류 경로의 또다른 끝을 가진다.
NAND 게이트 회로(1100)는, 또한, 인버터 U5A를 통해 입력 단자(1102A)에 결합된 게이트와 바이폴라 트랜지스터 Q2와 제2 전원(1112)사에에 삽입된 주전류 경로를 포함하는 NMOS 트랜지스터 N2A와, 인퍼터 U5B를 통래 입력 단자(1102B)에 결합된 게이트와 바이폴라 트랜지스터 Q2의 베이스와 제2 전원(1112)사이에 삽입된 구전류 경로를 갖는 NMOS 트랜지스터 N2B를 포함한다. 양측 입력(A와 B)이 고논리 레벨에 있는 경우에만 입력 단자(1102와 1102B)가 트랜지스터 Q2에 전류를 전도할 것임을 제외하고는 상기 회로는 논리 회로(400)과 유사하게 동작한다.
이제 BiCMOS NOR 회로를 도시하는 도 12를 참조한다. NOR 회로(1200)는 2개의 입력단자(1202A와 1202B)와 출력 단자(1204)를 포함한다. NOR 회로(1200)는 또한 풀업 디바이스와, 트랜지스터 Q1과, 2개의 풀다운 디바이스(트랜지스터 Q2A와 트랜지스터 Q2B)와, NMOS 트랜지스터 N1A와 N1B를 포함한다. 입력 단자(1202A)는 트랜지스터 Q2A의 베이스에 결합된 드레인과 인버터 U3와 U4를 포함하는 귀환 지연 회로(1210)을 통해 출력 단자(1204)에 결합된 게이트를 가지는 NMOS 트랜지스터 N1A의 소스에 결합된다. 마찬가지로, 입력 단자(1202B)는 트랜지스터 Q2B의 베이스에 결합된 드레인과 귀환 지연 회로(1210)를 통해 출력 단자(1204)에 결합된 게이트를 갖는 NMOS 트랜지스터 N1B의 소스에 결합된다. 입력 단자(1202A와 1202B)는 또한 BiCMOS Q1의 베이스에 결합된 출력을 갖는 NOR 게이트 G1의 입력에 결합된다. Q1의 컬렉터는 VCC에 결합되고 트랜지스터 Q1의 이미터는 출력 단자(1204)에 결합된다. 입력 단자(1202A와 1202B)에 각각 고논리 신호가 공급되는 경우에, NOR 회로(1200)는 입력 A와 B에 의해 트랜지스터 Q2A와 Q2B가 각각 구동되는 인버터 회로(400)와 동일한 원리로 동작한다. 고논리 신호에서 입력 단자에 대응하는 상기 트랜지스터는 그때 전도될 것이다. 따라서, NOR 게이트와 같은 경우처럼, 입력 A와 B둘중하나가 높은(high) 상태인 경우에, 트랜지스터 Q2A 또는 Q2B중 하나, 또는 양쪽 모두는 출력 단자(1204)를 제2 전원 단자에 풀다운한다. 마찬가지로, 입력 A와 B가 고논리값에 있지않은 경우에, 트랜지스터 Q1은 출력 단자(1204)를 VCC에 풀업 상태에 있게 된다.
따라서 이전의 설명으로부터 분명하게된 것보다 위에 부여된 목적이 충분히 달성되는 것을 이해될 것이고, 본 발명의 정신과 범위에서 벗어남 없이 임의의 변화가 상기 구조에서 발생될 수 있기 때문에, 상기 설명에 포함된 또는 첨부한 도면에 도시된 전체 문제가 실례가 되는 것으로서 제한하는 느낌이 없이 해석될 것이다. 또한 다음의 청구항들은 여기에 설명된 본 발명의 전체의 포괄적이고 특수한 형태와 언어 문제 때문에 그사이에 일어나게 될 본 발명의 범위의 모든 진술을 다루고 있다.
내용없음.

Claims (17)

  1. 입력 단자(412)에서 입력 신호를 수신하고, 출력 단자(414)에서 상기 입력 신호에 응답하는 출력 신호를 출력하는 논리 회로에 있어서,
    상기 입력 신호에 응답하는 제어 입력과, 제1 전원(VCC)과 상기 출력 단자(414)사이에 결합된 주전류 경로를 갖는 폴업 디바이스와,
    제2 전원과 상기 출력 단자(414)사이에 결합된 주전류 경로와 제어 입력을 갖는 풀다운 디바이스와,
    상기 입력 단자(412)에 결합된 제1 전도 전극과, 상기 풀다운 디바이스에 결합된 제2 전도 전극과, 상기 출력 신호가 소정의 값과 같을 경우 상기 입력 단자(412)에서 상기 풀다운 디바이스의 상기 제어 입력으로 선택적으로 전류를 전도하기 위해 상기 출력단자(414)에 결합된 제어 입력을 갖는 스위칭 디바이스를 구비하는 것을 특징으로 하는 논리 회로.
  2. 제 1 항에 있어서, 상기 입력 단자(412)와 상기 풀업 디바이스의 상기 제어 입력사이에 결합된 제1 인버터(41)를 더 포함하는 것을 특징으로 하는 논리 회로.
  3. 제 1 항에 있어서, 상기 입력 단자(412)에서부터 상기 풀다운 디바이스의 상기 제어 입력까지 전류의 전도를 제어하기 위해 상기 스위칭 디바이스의 상기 제어 입력 사이에 결합된 귀환 디바이스(43,44)를 더 포함하는 것을 특징으로 하는 논리 회로.
  4. 제 1 항에 있어서, 상기 스위칭 디바이스는, 상기 출력(414)에 결합된 게이트를 갖는 제1 NMOS 트랜지스터(N1)과, 상기 입력 단자(412)에 결합된 상기 제1 전도 전극과, 상기 풀다운 디바이스에 결합된 상기 제2 전도 전극을 포함하는 것을 특징으로 하는 논리 회로.
  5. 제 3 항에 있어서, 상기 스위칭 디바이스는, 상기 지연 귀환 디바이스에 결합된 게이트를 갖는 제1 NMOS 트랜지스터(N1)과, 상기 입력 단자(412)에 결합된 상기 제1 전도 전극과, 상기 풀다운 디바이스에 결합된 상기 제2 전도 전극을 포함하는 것을 특징으로 하는 논리 회로.
  6. 제 4 항에 있어서, 상기 스위칭 디바이스는, 상기 풀업 디바이스에 결합된 게이트를 제2 NMOS 트랜지스터(N2)와, 상기 풀다운 디비아스에 결합된 제3 전도 전극과, 상기 제2 전원에 결합된 제4 전도 전극을 포함하는 것을 특징으로 하는 논리 회로.
  7. 제 5 항에 있어서, 상기 스위칭 디바이스는 상기 풀다운 디바이스에 결합된 제3 전도 전극과 상기 풀다운 디바이스의 상기 제어 입력에 결합된 제4 전도 전극을 갖는 제2 NMOS 트랜지스터(N2)를 포함하는 것을 특징으로 하는 논리 회로.
  8. 제 4 항에 있어서, 상기 입력 단자(412)와 상기 풀다운 디바이스 사이에 결합된 제1 인버터(451)를 더 포함하고, 상기 풀업 디바이스는 상기 제1 인버터(41)에 결합된 베이스와, 상기 제1 전원(VCC)에 결합된 컬렉터와, 상기 출력 단자(414)에 결합된 이미터를 갖는 바이폴라 트랜지스터(Q1)인 것을 특징으로 하는 논리 회로.
  9. 제 1 항에 있어서, 상기 풀다운 디바이스는 상기 스위칭 디바이스에 결합된 베이스와, 상기 출력 단자에 결합된 컬렉터와, 상기 제2 전원에 결합된 이미터를 포함하는 것을 특징으로 하는 논리 회로.
  10. 제 8 항에 있어서, 상기 풀다운 디바이스는 상기 제1 NMOS 트랜지스터(N1)의 상기 제2 전도 전극에 결합된 베이스와, 상기 출력 단자(414)에 결합된 컬렉터와, 상기 제2 전원에 결합된 이미터를 갖는 제2 바이폴라 트랜지스터(Q2)를 포함하는 것을 특징으로 하는 논리 회로.
  11. 제 5 항에 있어서, 상기 제1 NMOS 트랜지스터(N1)의 상기 제2 전도 전극과 상기 입력 단자사이에 결합된 쇼트키 다이오드(D1)를 더 포함하는 것을 특징으로 하는 논리 회로.
  12. 제 5 항에 있어서, 상기 제1 NMOS 트랜지스터(N1)의 상기 제2 전도 전극과 상기 제2 전원사이에 결합된 저항 소자(R1)를 더 포함하는 것을 특징으로 하는 논리 회로.
  13. 제 5 항에 있어서, 상기 풀다운 디바이스는, 상기 제1 NMOS 트랜지스터(N1)의 상기 제2 전도 전극에 결합된 베이스와, 상기 출력 단자(414)에 결합된 컬렉터와 상기 제2 전원에 결합된 이미터를 포함하는 것을 특징으로 하는 논리 회로.
  14. 제 1 항에 있어서, 상기 입력 단자와 상기 출력 단자사이에 결합된 인버터(U2)를 더 포함하는 것을 특징으로 하는 논리 회로.
  15. 제 5 항에 있어서, 상기 풀다운 디바이스는 상기 제1 NMOS 트랜지스터의 상기 제2 전도 전극에 결합된 베이스와, 상기 출력 단자에 결합된 컬렉터와, 상기 제2 전원에 결합된 이미터를 포함하는 것을 특징으로 하는 논리 회로.
  16. 제 9 항에 있어서, 상기 스위칭 디바이스는 상기 출력(414)에 결합된 게이트와, 상기 입력 단자(412)에 결합된 제1 전도 전극과, 상기 풀다운 디바이스에 결합된 제2 전도 전극을 포함하는 것을 특징으로 하는 논리 회로.
  17. 제 1 항에 있어서, 상기 입력 단자와 상기 출력 단자사이에 더 결합된 논리 회로를 더 포함하는 것을 특징으로 하는 논리 회로.
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