JPH07105711B2 - 入力回路 - Google Patents

入力回路

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JPH07105711B2
JPH07105711B2 JP2108850A JP10885090A JPH07105711B2 JP H07105711 B2 JPH07105711 B2 JP H07105711B2 JP 2108850 A JP2108850 A JP 2108850A JP 10885090 A JP10885090 A JP 10885090A JP H07105711 B2 JPH07105711 B2 JP H07105711B2
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Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は半導体集積回路における入力回路に係り、特
に相補MOSトランジスタで構成された入力回路に関す
る。
（従来の技術） 第35図はCMOS半導体集積回路内で入力回路として用いら
れる従来のインバータを示す。このインバータは電源電
位VCCと出力端子Outとの間にＰチャネルのMOSトランジ
スタ71を挿入し、出力端子Outと接地電位VSSとの間にＮ
チャネルのMOSトランジスタ72を挿入し、両トランジス
タ71,72のゲートを入力端子Inに接続することによって
構成されている。
また、第36図はCMOS半導体集積回路内で入力回路として
用いられる従来の２入力NAND回路を示す。このNAND回路
は電源電位VCCと出力端子Outとの間にＰチャネルのMOS
トランジスタ73を、出力端子Outと接地電位VSSとの間に
２個のＮチャネルのMOSトランジスタ74,75を挿入し、さ
らに電源電位VCCと出力端子Outとの間にＰチャネルのMO
Sトランジスタ76を、出力端子Outと接地電位VSSとの間
に２個のＮチャネルのMOSトランジスタ77,78を挿入し、
トランジスタ73,74,78の各ゲートを第１の入力端子In1
に共通に接続し、トランジスタ75,76,77の各ゲートを第
２の入力端子In2に共通に接続することによって構成さ
れている。
さらに第37図は、CMOS半導体集積回路内で入力回路とし
て用いられる従来の２入力NOR回路を示す。このNOR回路
は電源電位VCCと出力端子Outとの間に２個のＰチャネル
のMOSトランジスタ79,80を、出力端子Outと接地電位VSS
との間にＮチャネルのMOSトランジスタ81を挿入し、さ
らに電源電位VCCと出力端子Outとの間に２個のＰチャネ
ルのMOSトランジスタ82,83を、出力端子Outと接地電位V
SSとの間にＮチャネルのMOSトランジスタ84を挿入し、
トランジスタ79,83の各ゲートを第２の入力端子In2に共
通に接続し、トランジスタ80,81,82,84の各ゲートを第
１の入力端子In1に共通に接続することによって構成さ
れている。
MOSトランジスタによって構成されたインバータ、NAND
回路及びNOR回路等の入力回路では、製造時にMOSトラン
ジスタのしきい値電圧がばらつくと、回路しきい値電圧
もばらつくことが知られている。そして、入力信号とし
てTTLレベルの信号を受ける際には、CMOSレベルの信号
を受ける場合と比べて入力ノイズマージンの規格範囲が
広くなり、回路しきい値電圧のばらつきを極力おさえる
べき対策が必要となってきている。
ところで、上記従来の各入力回路の回路しきい値電圧
は、２種類のトランジスタ、即ちＰチャネルとＮチャネ
ルのMOSトランジスタのしきい値電圧が相補的にばらつ
く場合に大きく変動する。例えば第35図のインバータに
おいて、入力端子Inの電位が回路しきい値電圧の近傍に
達した時の等価回路を第38図に示す。この場合、Ｐチャ
ネル及びＮチャネルのMOSトランジスタの導通抵抗は共
にＲで等しいと仮定すると、出力電位は電源電位VCCの
半分の値になる。
一般に、第35図に示すようなインバータの回路しきい値
電圧VthCは次の１式で表される。
ここで、 VCC;電源電位 βP;PチャネルMOSトランジスタのβ値 βN;NチャネルMOSトランジスタのβ値 |Vthp|;PチャネルMOSトランジスタのしきい値電圧（絶
対値） VthN;NチャネルMOSトランジスタのしきい値電圧 上記１式において、βＰ＝βＮなる条件を加えて簡単化
すると、次の２式が得られる。
上記２式より、回路しきい値電圧は、インバータを構成
している２種類のチャネルのMOSトランジスタのしきい
値電圧が相補的に、即ち|Vthp|がVthNよりも大、もしく
は|Vthp|がVthNよりも小となるようにばらついた時に変
動することが理解できる。換言すれば、入力電位がイン
バータの回路しきい値電圧の近傍に達した時に、導通抵
抗にばらつきが生じることによって回路しきい値電圧に
変動が生じることを意味している。
ここで、第35図のインバータにおいて、ＰチャネルのMO
Sトランジスタの導通抵抗がＲからＲ＋ΔＲに、Ｎチャ
ネルのMOSトランジスタの導通抵抗がＲからＲ−ΔＲに
それぞれ変化した時の等価回路を第39図に示す。この第
39図の等価回路における出力電位Voutは次の３式で与え
られる。
一方、上記とは逆に、ＰチャネルのMOSトランジスタの
導通抵抗がＲからＲ−ΔＲに変化し、ＮチャネルのMOS
トランジスタの導通抵抗がＲからＲ＋ΔＲに変化した時
の等価回路は第40図であり、この等価回路における出力
電位Voutは次の４式で与えられる。
このように従来のインバータでは、トランジスタのしき
い値電圧が変動することにより、回路しきい値電圧が変
動するという問題がある。
上記のような問題は、電源電位VCCと接地電位VSSとの間
にＰチャネル及びＮチャネルのMOSトランジスタが直列
に挿入されている第36図のNAND回路や第37図のNOR回路
等でも同様に生じる。
また、入力信号が外乱要因により影響を受けることが予
想される場合には通常、入力回路としてシュミットトリ
ガ回路が用いられる。第41図は従来のシュミットトリガ
回路の構成を示すものであり、この回路は、電源電位V
CCとノードN11との間に２個のＰチャネルのMOSトランジ
スタ91,92を挿入し、ノードN11と接地電位VSSとの間に
２個のＮチャネルのMOSトランジスタ93,94を挿入し、こ
れらトランジスタ91,92,93,94の各ゲートに入力信号を
供給し、上記ノードN11の信号を直列接続された２個の
インバータ95,96で順次反転して出力信号として取り出
すと共に、さらにトランジスタ91と92の直列接続ノード
N12と接地電位VSSとの間にＰチャネルのMOSトランジス
タ97を、トランジスタ93と94の直列接続ノードN13と電
源電位VCCとの間にＮチャネルのMOSトランジスタ98をそ
れぞれ挿入し、両トランジスタ97,98の各ゲートにイン
バータ96の出力信号、すなわち出力端子Outの信号を供
給することによって構成されている。
次にこのシュミットトリガ回路の動作原理について簡単
に説明する。いま、入力信号が接地電位VSS（以下、こ
れを“L"と称する）のとき、ノードN13の電位Vbはトラ
ンジスタ98によりVCC−VthNに設定されている。そし
て、入力信号の電位が上昇するにつれて電位Vbは下降し
ていくが、トランジスタ93が導通し始める入力電位はV
b′＋VthN（ただし、Vb′はトランジスタ94,98の素子定
数と入力電位に応じて定まる電位）である。ここで、仮
に帰還素子であるトランジスタ98が設けられていない場
合に、トランジスタ93が導通し始める入力電位はVthNで
あり、トランジスタ98を付加したことにより、入力が
“L"から電源電位VCC（以下、これを“H"と称する）に
上昇する時の回路しきい値電圧はVb′だけ高くなる。
一方、入力信号が“H"のとき、ノードの電位Vaはトラン
ジスタ97により|Vthp|に設定されている。そして、入力
信号の電位が下降するにつれて電位Vaは上昇していく
が、トランジスタ92が導通し始める入力電位はVa′＋|V
thp|（ただし、Va′はトランジスタ91,97の素子定数と
入力電位に応じて定まる電位）である。ここで、仮に帰
還素子であるトランジスタ97が設けられていない場合
に、トランジスタ92が導通し始める入力電位はVCC−|Vt
hp|であり、トランジスタ97を付加したことにより、入
力が“H"から“L"に下降する時の回路しきい値電圧はV
CC−Va′だけ低くなる。そして、Vb′＋VthNとVCC−|Vt
hp|との電位差がヒステリシス電圧幅となる。
ところで、上記従来のシュミットトリガ回路では、予め
定められた入力ノイズマージン、例えば電源電位VCCが2
Vのときは最小高レベル入力電位（ＶIHmin）が1.5V、最
大低レベル入力電位（ＶILmax）が0.5V、VCCが5Vのとき
はＶIHminが3.5V、ＶILmaxが1.5Vの規格内でシュミット
特性を実現し、かつなるべくヒステリシス電圧幅を広く
設定しようとした場合、トランジスタのしきい値電圧の
変動の影響により、特に低電源電圧下では大きな制約を
受けることになる。換言すれば、VCCが5Vの条件のとき
は入力ノイズマージン規格に対して余裕があるにもかか
わらず、これ以上にヒステリシス電圧幅を広く設定する
とVCCが2Vの条件のときに上記規格を守れなくなってし
まう。
（発明が解決しようとする課題） 上記のようなCMOS半導体集積回路内で入力回路として用
いられる従来のインバータ、NAND回路、NOR回路及びシ
ュミットトリガ回路では、トランジスタのしきい値電圧
が変動することにより、回路しきい値電圧も大幅に変動
するという問題があり、特にシュミットトリガ回路では
この影響により、低電源電圧下におけるヒステリシス電
圧幅を広く設定することができないという問題が発生す
る。
この発明は上記のような事情を考慮してなされたもので
あり、その目的は、トランジスタのしきい値電圧の変動
に対する回路しきい値電圧の変動を従来に比べて抑制す
ることができる入力回路を提供することにある。
［発明の構成］ （課題を解決するための手段） この発明の入力回路は、 一端が第１の電位に接続されゲートが入力端子に接続さ
れた第１導電型の第１のMOSトランジスタと、 上記第１のMOSトランジスタの他端と出力端子との間に
接続されゲートが入力端子に接続された第１導電型の第
２のMOSトランジスタと、 上記第１のMOSトランジスタの他端と出力端子との間に
接続されゲートが第１の電位に接続された第２導電型の
第３のMOSトランジスタと、 一端が第２の電位に接続されゲートが入力端子に接続さ
れた第２導電型の第４のMOSトランジスタと、 上記第４のMOSトランジスタの他端と出力端子との間に
接続されゲートが入力端子に接続された第２導電型の第
５のMOSトランジスタと、 上記第４のMOSトランジスタの他端と出力端子との間に
接続されゲートが第２の電位に接続された第１導電型の
第６のMOSトランジスタと を具備したことを特徴とする。
この発明の入力回路は、 一端が第１の電位に接続されゲートが第１の入力端子に
接続された第１導電型の第１のMOSトランジスタと、 上記第１のMOSトランジスタの他端と出力端子との間に
接続されゲートが第１の入力端子に接続された第１導電
型の第２のMOSトランジスタと、 上記第１のMOSトランジスタの他端と出力端子との間に
接続されゲートが第１の電位に接続された第２導電型の
第３のMOSトランジスタと、 一端が第２の電位に接続されゲートが第２の入力端子に
接続された第２導電型の第４のMOSトランジスタと、 上記第４のMOSトランジスタの他端に一端がされゲート
が第１の入力端子に接続された第２導電型の第５のMOS
トランジスタと、 上記第５のMOSトランジスタの他端の出力端子との間に
接続されゲートが第１の入力端子に接続された第２導電
型の第６のMOSトランジスタと、 上記第５のMOSトランジスタの他端と出力端子との間に
接続されゲートが第２の電位に接続された第１導電型の
第７のMOSトランジスタと、 一端が第１の電位に接続されゲートが第２の入力端子に
接続された第１導電型の第８のMOSトランジスタと、 上記第８のMOSトランジスタの他端と出力端子との間に
接続されゲートが第２の入力端子に接続された第１導電
型の第９のMOSトランジスタと、 上記第８のMOSトランジスタの他端と出力端子との間に
接続されゲートが第１の電位に接続された第２導電型の
第10のMOSトランジスタと、 一端が第２の電位に接続されゲートが第１の入力端子に
接続された第２導電型の第11のMOSトランジスタと、 上記第11のMOSトランジスタの他端に一端が接続されゲ
ートが第２の入力端子に接続された第２導電型の第12の
MOSトランジスタと、 上記第12のMOSトランジスタの他端と出力端子との間に
接続されゲートが第２の入力端子に接続された第２導電
型の第13のMOSトランジスタと、 上記第12のMOSトランジスタの他端と出力端子との間に
接続されゲートが第２の電位に接続された第１導電型の
第14のMOSトランジスタと を具備したことを特徴とする。
この発明の入力回路は、 一端が第１の電位に接続されゲートが第１の入力端子に
接続された第１導電型の第１のMOSトランジスタと、 上記第１のMOSトランジスタの他端と出力端子との間に
接続されゲートが第１の入力端子に接続された第１導電
型の第２のMOSトランジスタと、 上記第１のMOSトランジスタの他端の出力端子との間に
接続されゲートが第１の電位に接続された第２導電型の
第３のMOSトランジスタと、 一端が第２の電位に接続されゲートが第１の入力端子に
接続された第２導電型の第４のMOSトランジスタと、 上記第４のMOSトランジスタの他端に一端がされゲート
が第２の入力端子に接続された第２導電型の第５のMOS
トランジスタと、 上記第５のMOSトランジスタの他端と出力端子との間に
接続されゲートが第１の入力端子に接続された第２導電
型の第６のMOSトランジスタと、 上記第５のMOSトランジスタの他端と出力端子との間に
接続されゲートが第２の電位に接続された第１導電型の
第７のMOSトランジスタと、 一端が第１の電位に接続されゲートが第２の入力端子に
接続された第１導電型の第８のMOSトランジスタと、 上記第８のMOSトランジスタの他端と出力端子との間に
接続されゲートが第２の入力端子に接続された第１導電
型の第９のMOSトランジスタと、 上記第８のMOSトランジスタの他端と出力端子との間に
接続されゲートが第１の電位に接続された第２導電型の
第10のMOSトランジスタと、 一端が第２の電位に接続されゲートが第２の入力端子に
接続された第２導電型の第11のMOSトランジスタと、 上記第11のMOSトランジスタの他端に一端が接続されゲ
ートが第１の入力端子に接続された第２導電型の第12の
MOSトランジスタと、 上記第12のMOSトランジスタの他端と出力端子との間に
接続されゲートが第２の入力端子に接続された第２導電
型の第13のMOSトランジスタと、 上記第12のMOSトランジスタの他端と出力端子との間に
接続されゲートが第２の電位に接続された第１導電型の
第14のMOSトランジスタと を具備したことを特徴とする。
この発明の入力回路は、 一端が第１の電位に接続されゲートが入力端子に接続さ
れた第１導電型の第１のMOSトランジスタと、 上記第１のMOSトランジスタの他端と出力端子との間に
接続されゲートが入力端子に接続された第１導電型の第
２のMOSトランジスタと、 上記第１のMOSトランジスタの他端と出力端子との間に
接続されゲートが第１の電位に接続された第２導電型の
第３のMOSトランジスタと、 一端が第２の電位に接続されゲートが入力端子に接続さ
れた第２導電型の第４のMOSトランジスタと、 上記第４のMOSトランジスタの他端と出力端子との間に
接続されゲートが入力端子に接続された第２導電型の第
５のMOSトランジスタと、 上記第４のMOSトランジスタの他端と出力端子との間に
接続されゲートが第２の電位に接続された第１導電型の
第６のMOSトランジスタと、 上記第１のMOSトランジスタの他端と第２の電位との間
に接続されゲートが出力端子に接続された第１導電型の
第７のMOSトランジスタと、 上記第４のMOSトランジスタの他端と第１の電位との間
に接続されゲートが出力端子に接続された第２導電型の
第８のMOSトランジスタと を具備したことを特徴とする。
この発明の入力回路は、 一端が第１の電位に接続されゲートが入力端子に接続さ
れた第１導電型の第１のMOSトランジスタと、 上記第１のMOSトランジスタの他端と第１のノードとの
間に接続されゲートが入力端子に接続された第１導電型
の第２のMOSトランジスタと、 上記第１のMOSトランジスタの他端と第１のノードとの
間に接続されゲートが第１の電位に接続された第２導電
型の第３のMOSトランジスタと、 一端が第２の電位に接続されゲートが入力端子に接続さ
れた第２導電型の第４のMOSトランジスタと、 上記第４のMOSトランジスタの他端と第１のノードとの
間に接続されゲートが入力端子に接続された第２導電型
の第５のMOSトランジスタと、 上記第４のMOSトランジスタの他端と第１のノードとの
間に接続されゲートが第２の電位に接続された第１導電
型の第６のMOSトランジスタと、 上記第１のノードと出力信号を得る第２のノードとの間
に直列に挿入された偶数個の反転回路と、 前記第１のMOSトランジスタの他端と第２の電位との間
に接続されゲートが第２のノードに接続された第１導電
型の第７のMOSトランジスタと、 上記第４のMOSトランジスタの他端と第１の電位との間
に接続されゲートが第２のノードに接続された第２導電
型の第８のMOSトランジスタと を具備したことを特徴とする。
この発明の入力回路は、 一端が第１の電位に接続されゲートが入力端子に接続さ
れた第１導電型の第１のMOSトランジスタと、 上記第１のMOSトランジスタの他端と第１のノードとの
間に接続されゲートが入力端子に接続された第１導電型
の第２のMOSトランジスタと、 上記第１のノードと出力信号を得る第２のノードとの間
に直列に挿入された偶数個の反転回路と、 上記第１のMOSトランジスタの他端と第１のノードとの
間に接続されゲートが第２のノードに接続された第２導
電型の第３のMOSトランジスタと、 一端が第２の電位に接続されゲートが入力端子に接続さ
れた第２導電型の第４のMOSトランジスタと、 上記第４のMOSトランジスタの他端と第１のノードとの
間に接続されゲートが入力端子に接続された第２導電型
の第５のMOSトランジスタと、 上記第４のMOSトランジスタの他端と第１のノードとの
間に接続されゲートが第２のノードに接続された第１導
電型の第６のMOSトランジスタと、 上記第１のMOSトランジスタの他端と第２の電位との間
に接続されゲートが第２のノードに接続された第１導電
型の第７のMOSトランジスタと、 上記第４のMOSトランジスタの他端と第１の電位との間
に接続されゲートが第２のノードに接続された２導電型
の第８のMOSトランジスタと を具備したことを特徴とする。
（作 用） 上記入力回路では、入力信号が供給される第１導電型の
MOSトランジスタに対してはゲートが第１の電位に接続
され導通可能にされた２導電型のMOSトランジスタを、
第２導電型のMOSトランジスタに対してはゲートが第２
の電位に接続され導通可能にされた１導電型のMOSトラ
ンジスタをそれぞれ並列に接続することにより、第１導
電型と２導電型のMOSトランジスタのしきい値電圧が相
補的にばらついた場合の並列抵抗の値を当初の設計値に
近づけることができる。これにより、トランジスタのし
きい値電圧が変動しても、回路しきい値電圧の変動を抑
制することができる。
（実施例） 以下、図面を参照してこの発明を実施例により説明す
る。
第１図はこの発明の入力回路をインバータに実施した場
合の構成を示す回路図である。電源電位VCCと出力端子O
utとの間には２個のＰチャネルのMOSトランジスタ11,12
が直列に挿入されている。また、上記出力端子Outと接
地電位VSSとの間には２個のＮチャネルのMOSトランジス
タ13,14が直列に挿入されている。上記トランジスタ11,
12,13,14の各ゲートは入力端子Inに共通に接続されてい
る。さらに上記トランジスタ12に対してＮチャネルのMO
Sトランジスタ15が並列に接続されており、このトラン
ジスタ15のゲートは電源電位VCCに接続されている。ま
た、上記トランジスタ13に対してＰチャネルのMOSトラ
ンジスタ16が並列に接続されており、このトランジスタ
16のゲートは接地電位VSSに接続されている。
すなわち、上記インバータは、ゲートに入力信号が供給
されるＰチャネルのMOSトランジスタ12に対し、ゲート
が電源電位VCCに接続され導通可能にされたＮチャネル
のMOSトランジスタ15を並列に接続し、ゲートに入力信
号が供給されるＮチャネルのMOSトランジスタ13に対
し、ゲートが接地電位VSSに接続され導通可能にされた
ＰチャネルのMOSトランジスタ16を並列に接続したもの
である。
このような構成のインバータにおいて、入力端子Inの信
号が“L"のときは、Ｐチャネルのトランジスタ11,12が
導通するので出力端子Outの信号は“H"になる。一方、
入力端子Inの信号が“H"のときは、Ｎチャネルのトラン
ジスタ13,14が導通するので出力端子Outの信号は“L"に
なる。すなわち、この回路は入力信号を反転するインバ
ータとして作用する。
次に上記実施例回路において、Ｐチャネル及びＮチャネ
ルのトランジスタのしきい値電圧が変動した場合を考え
る。前記のように、入力電位がインバータの回路しきい
値電圧の近傍に達した時に、各トランジスタの導通抵抗
にばらつきが生じることによって回路しきい値電圧に変
動が生じるのである。そこでら、入力電位がインバータ
の回路しきい値電圧の近傍に達した時のＰチャネルのMO
Sトランジスタの導通抵抗がそれぞれＲからＲ＋ΔＲに
変化し、ＮチャネルのMOSトランジスタの導通抵抗がそ
れぞれＲからＲ−ΔＲに変化した時の等価回路を第２図
に示す。そして、この第２図の等価回路における出力電
位Voutは次の５式で与えられる。
ただし、 また、上記とは逆に、ＰチャネルのMOSトランジスタの
導通抵抗がそれぞれＲからＲ−ΔＲに変化し、Ｎチャネ
ルのMOSトランジスタの導通抵抗がそれぞれＲからＲ＋
ΔＲに変化した時の等価回路を第３図に示す。そして、
この第３図の等価回路における出力電位Voutは次の６式
で与えられる。
ここで、従来回路における前記３式、４式と上記実施例
回路における上記５式、６式とをそれぞれ比較すると、
上記実施例回路の方が従来回路よりも出力電位の変動が
抑制されていることがわかる。換言すれば、トランジス
タの導通抵抗のばらつきが抑制されており、回路しきい
値電圧のばらつきを抑制する効果が得られることがわか
る。
第４図は上記実施例によるインバータと前記第35図に示
す従来のインバータにおいて、ＰチャネルMOSトランジ
スタのしきい値電圧VthPとＮチャネルMOSトランジスタ
のしきい値電圧VthNとを変化させた場合の、回路しきい
値電圧VthCの変化を示す特性図であり、特性ａは上記実
施例回路のものであり、特性ｂは従来回路のものであ
る。第４図に示すように、VthPを高くかつVthNを低く設
定した場合と、VthPを低くかつVthNを高く設定した場合
の回路しきい値電圧の差分、すなわち回路しきい値電圧
のばらつきΔVthCが、従来回路では0.6Vであるのに対
し、上記実施例回路では0.41Vにすることができた。
第５図は、TTL入力を受けるために回路しきい値電圧を
下げた場合の、従来回路と上記実施例回路における回路
しきい値電圧のばらつき特性を示す特性図であり、特性
ａは上記実施例回路のものであり、特性ｂは従来回路の
ものである。なお、このときの電源電位VCCは5Vであ
る。図示のように、従来回路における回路しきい値電圧
のばらつきΔVthCが0.57Vであるのに対し、上記実施例
回路では0.43Vに抑制されている。この場合のTTL回路に
おける最小高レベル入力電位（ＶIHmin）は2.0V、最大
低レベル入力電位（ＶILmax）は0.8Vであり、上記実施
例回路の場合にΔVthCはこのＶIHminとＶILmaxとの範囲
に十分入っており、十分な電源マージンを持っている。
第６図はこの発明の入力回路を２入力のNAND回路に実施
した場合の構成を示す回路図である。電源電位VCCと出
力端子Outとの間には２個のＰチャネルのMOSトランジス
タ21,22が直列に挿入されている。上記出力端子Outと接
地電位VSSとの間には３個のＮチャネルのMOSトランジス
タ23,24,25が直列に挿入されている。上記トランジスタ
21,22,23及び24の各ゲートは第１の入力端子In1に共通
に接続され、トランジスタ25のゲートは第２の入力端子
In2に接続されている。上記トランジスタ22に対してＮ
チャネルのMOSトランジスタ28が並列に接続されてお
り、このトランジスタ26のゲートは電源電位VCCに接続
されている。また、上記トランジスタ23に対してＰチャ
ネルのMOSトランジスタ27が並列に接続されており、こ
のトランジスタ27のゲートは接地電位VSSに接続されて
いる。さらに、電源電位VCCと出力端子Outとの間には２
個のＰチャネルのMOSトランジスタ28,29が直列に挿入さ
れている。上記出力端子Outと接地電位VSSとの間には３
個のＮチャネルのMOSトランジスタ30,31,32が直列に挿
入されている。上記トランジスタ28,29,30及び31の各ゲ
ートは第２の入力端子In2に共通に接続され、トランジ
スタ32のゲートは第１の入力端子In1に接続されてい
る。上記トランジスタ29に対してＮチャネルのMOSトラ
ンジスタ33が並列に接続されており、このトランジスタ
33のゲートは電源電位VCCに接続されている。また、上
記トランジスタ30に対してＰチャネルのMOSトランジス
タ34が並列に接続されており、このトランジスタ34のゲ
ートは接地電位VSSに接続されている。
上記実施例のNAND回路において、第１の入力端子In1及
び第２の入力端子In2の信号が共に“H"のときは、トラ
ンジスタ23,24,25が導通し、トランジスタ30,31,32が導
通するため、出力端子Outの信号は“L"になる。第１の
入力端子In1及び第２の入力端子In2の信号のうちいずれ
か一方又は両方が“L"のときは、トランジスタ21,22及
び28,29のいずれか１組又は両組が導通し、出力端子Out
の信号は“H"になる。
ここで、Ｐチャネルのトランジスタ22にはＮチャネルの
トランジスタ26が、Ｎチャネルのトランジスタ23にはＰ
チャネルのトランジスタ27がそれぞれ並列に接続され、
Ｐチャネルのトランジスタ29にはＮチャネルのトランジ
スタ33が、Ｎチャネルのトランジスタ30にはＰチャネル
のトランジスタ34がそれぞれ並列に接続されているた
め、上記実施例のインバータの場合と同様に、トランジ
スタの導通抵抗のばらつきが抑制され、回路しきい値電
圧のばらつきを抑制させることができる。
第７図はこの発明の入力回路を２入力のNAND回路に実施
した場合の構成を示す回路図である。この実施例回路が
上記第６図の実施例回路と異なる点は、前記トランジス
タ24のゲートを第１の入力端子In1に接続する代わりに
第２の入力端子In2に接続し、前記トランジスタ25のゲ
ートを第２の入力端子In2に接続する代わりに第１の入
力端子In1に接続すると共に、前記トランジスタ31のゲ
ートを第２の入力端子In2に接続する代わりに第１の入
力端子In1に接続し、前記トランジスタ31のゲートを第
１の入力端子In1に接続する代わりに第２の入力端子In2
に接続するようにしたことである。
この実施例回路の場合も、トランジスタ22,23,29及び30
に対しそれぞれ逆導電型のトランジスタ26,27,33及び34
が並列に接続されているので、トランジスタの導通抵抗
のばらつきが抑制され、回路しきい値電圧のばらつきを
抑制させることができる。
第８図は、TTL入力を受けるために回路しきい値電圧を
下げた場合の、前記第36図に示す従来のNAND回路と上記
両実施例のNAND回路における回路しきい値電圧のばらつ
き特性を示す特性図であり、特性ａは上記両実施例回路
のものであり、特性ｂは従来回路のものである。なお、
このときの電源電位VCCは5Vである。図示のように、従
来回路における回路しきい値電圧のばらつきΔVthCは1.
13Vであり、TTL回路における最小高レベル入力電位（Ｖ
IHmin）の2.0Vと、最大低レベル入力電位（ＶILmax）の
0.8Vとの範囲からずれている。これに対し、上記両実施
例回路ではΔVthCは1.05Vであり、ＶIHminとＶILmaxと
の間の範囲に収まっている。
第９図はこの発明の入力回路を２入力のNOR回路に実施
した場合の構成を示す回路図である。電源電位VCCと出
力端子Outとの間には３個のＰチャネルのMOSトランジス
タ41,42,43が直列に挿入されている。上記出力端子Out
と接地電位VSSとの間には２個のＮチャネルのMOSトラン
ジスタ44,45が直列に挿入されている。上記トランジス
タ41のゲートは第２の入力端子In2に接続され、トラン
ジスタ42,43,44及び45の各ゲートは第１の入力端子In1
に共通に接続されている。上記トランジスタ43に対して
ＮチャネルのMOSトランジスタ46が並列に接続されてお
り、このトランジスタ46のゲートは電源電位VCCに接続
されている。また、上記トランジスタ44に対してＰチャ
ネルのMOSトランジスタ47が並列に接続されており、こ
のトランジスタ47のゲートは接地電位VSSに接続されて
いる。さらに、電源電位VCCと出力端子Outとの間には３
個のＰチャネルのMOSトランジスタ48,49,50が直列に挿
入されている。上記出力端子Outと接地電位VSSとの間に
は２個のＮチャネルのMOSトランジスタ51,52が直列に挿
入されている。上記トランジスタ48のゲートは第１の入
力端子In1に接続され、トランジスタ49,50,51及び52の
各ゲートは第２の入力端子In2に共通に接続されてい
る。上記トランジスタ50に対してＮチャネルのMOSトラ
ンジスタ53が並列に接続されており、このトランジスタ
53のゲートは電源電位Vccに接続されている。また、上
記トランジスタ51に対してＰチャネルのMOSトランジス
タ54が並列に接続されており、このトランジスタ54のゲ
ートは接地電位VSSに接続されている。
上記実施例のNOR回路において、第１の入力端子In1及び
第２の入力端子In2の信号が共に“L"のときは、トラン
ジスタ41,42,43が導通し、トランジスタ48,49,50が導通
するため、出力端子Outの信号は“H"になる。第１の入
力端子In1及び第２の入力端子In2の信号のうちいずれか
一方が“H"のときは、トランジスタ44,45及び51,52のい
ずれか１組又は両組が導通し、出力端子Outの信号は
“L"になる。
ここで、Ｐチャネルのトランジスタ43にはＮチャネルの
トランジスタ46が、Ｎチャネルのトランジスタ44にはＰ
チャネルのトランジスタ47がそれぞれ並列に接続され、
Ｐチャネルのトランジスタ50にはＮチャネルのトランジ
スタ53が、Ｎチャネルのトランジスタ51にはＰチャネル
のトランジスタ54がそれぞれ並列に接続されているた
め、上記実施例のインバータの場合と同様に、トランジ
スタの導通抵抗のばらつきが抑制され、回路しきい値電
圧のばらつきを抑制させることができる。
第10図はこの発明の入力回路を２入力のNOR回路に実施
した場合の構成を示す回路図である。この実施例回路が
上記第９図の実施例回路と異なる点は、前記トランジス
タ41のゲートを第２の入力端子In2に接続する代わりに
第１の入力端子In1に接続し、前記トランジスタ42のゲ
ートを第１の入力端子In1に接続する代わりに第２の入
力端子In2に接続すると共に、前記トランジスタ48のゲ
ートを第１の入力端子In1に接続する代わりに第２の入
力端子In2に接続し、前記トランジスタ49のゲートを第
２の入力端子In2に接続する代わりに第１の入力端子In1
に接続するようにしたことである。
この実施例回路の場合も、トランジスタ43,44,50及び51
に対しそれぞれ逆導電型のトランジスタ46,47,53及び54
が並列に接続されているので、トランジスタの導通抵抗
のばらつきが抑制され、回路しきい値電圧のばらつきを
抑制させることができる。
ところで、上記第６図、第７図に示すNAND回路、上記第
９図、第10図に示すNOR回路では、第１、第２の入力端
子In1、In2のうち、いずれか一方の信号を“H"もしくは
“L"に固定し、インバータとして使用する場合が多々あ
る。そして、このように使用される場合、NAND回路では
前記トランジスタ26と27及びトランジスタ33と34のうち
いずれか一方を省略することができる。すなわち、第１
の入力端子In1の信号を“H"に固定する場合にはトラン
ジスタ26と27を、第２の入力端子In2の信号を“H"に固
定する場合にはトランジスタ33と34をそれぞれ省略する
ことができる。
同様に、NOR回路でも前記トランジスタ46と47及びトラ
ンジスタ53と54のうちいずれか一方を省略することがで
きる。すなわち、第１の入力端子In1の信号を“L"に固
定する場合にはトランジスタ46と47を、第２の入力端子
In2の信号を“L"に固定する場合にはトランジスタ53と5
4をそれぞれ省略することができる。
第11図はこの発明の入力回路をシュミットトリガ回路に
実施した場合の構成を示す回路図である。電源電位VCC
とノードN1との間には２個のＰチャネルのMOSトランジ
スタ61,62が直列に挿入されている。上記ノードN1と接
地電位VSSとの間には２個のＮチャネルのMOSトランジス
タ63,64が直列に挿入されている。上記トランジスタ61,
62,63及び64の各ゲートは入力端子Inに接続されてい
る。また、上記トランジスタ62に対してＮチャネルのMO
Sトランジスタ65が並列に接続されており、このトラン
ジスタ65のゲートは電源電位VCCに接続されている。さ
らに、上記トランジスタ63に対してＰチャネルのMOSト
ランジスタ66が並列に接続されており、このトランジス
タ66のゲートは接地電位VSSに接続されている。上記ト
ランジスタ61と65の接続ノードN2と接地電位VSSとの間
にはＰチャネルのMOSトランジスタ67が、上記トランジ
スタ63と64の接続ノードN3と電源電位VCCとの間にはＮ
チャネルのMOSトランジスタ68がそれぞれ挿入されてい
る。
一方、上記ノードN1はインバータ69の入力端に、さらに
このインバータ69の出力端はインバータ70の入力端にそ
れぞれ接続されており、インバータ70の出力端は出力端
子Outに接続されている。そして、上記両トランジスタ6
7,68のゲートは出力端子Outに接続されている。
なお、上記実施例回路では、トランジスタ62,63,65及び
66それぞれの導通時の抵抗値が、トランジスタ61,64,6
7,68それぞれの２倍となるように素子寸法等が設定され
ている。
このような構成でなるシュミットトリガ回路は、前記第
41図の従来回路に対して新たにＮチャネルのMOSトラン
ジスタ65とＰチャネルのMOSトランジスタ66が追加され
たものであり、Ｐチャネルのトランジスタ62が導通する
際にその両端間の導通抵抗の値は、これと並列に接続さ
れたＮチャネルのトランジスタ65の導通抵抗との並列抵
抗値となる。他方、Ｎチャネルのトランジスタ63が導通
する際にその両端間の導通抵抗の値は、これと並列に接
続されたＰチャネルのトランジスタ66の導通抵抗との並
列抗値となる。従って、製造時にＮチャネルのトランジ
スタとＰチャネルのトランジスタのしきい値電圧が相補
的にばらついた場合でも、ノードN1とN2及びノードN1と
N3の間の抵抗値を設計値に近づけることができ、回路し
きい値電圧のばらつきが抑制される。
次に上記実施例回路が従来回路に比べて、回路しきい値
電圧のばらつきがどの程度改善されているかについて説
明する。
前記第41図に示す従来回路において、入力端子Inの信号
が“L"から“H"へと変化する過程で、入力信号電位が
（1/2）VCCに達したときの等価回路を第12図に示す。こ
のとき、前記トランジスタ91〜94の各導通抵抗値はｒで
あり、トランジスタ97及び98の導通抵抗値はＲであると
する。そして、この第12図の等価回路における出力信号
電位Vout（１）は次式で与えられる。
ただし、ｒＲはｒとＲの並列抵抗値を示しており、以
降記号「」は両抵抗値の並列抵抗値を表現しているも
のとする。
また、Ｐチャネルのトランジスタ91,92の導通抵抗値が
ｒからｒ＋Δｒに変化し、Ｎチャネルのトランジスタ9
3,94の導通抵抗値がｒからｒ−Δｒに変化し、さらにト
ランジスタ97,98の導通抵抗値がＲからＲ−ΔＲに変化
したときの等価回路を第13図に示す。そして、この第13
図の等価回路における出力信号電位Vout（２）は次式で
与えられる。
さらに、Ｐチャネルのトランジスタ91,92の導通抵抗値
がｒからｒ−Δｒに変化し、Ｎチャネルのトランジスタ
93,94の導通抵抗値がｒからｒ＋Δｒに変化し、さらに
トランジスタ97,98の導通抵抗値がＲからＲ＋ΔＲに変
化したときの等価回路を第14図に示す。そして、この第
14図の等価回路における出力信号電位Vout（３）は次式
で与えられる。
一方、従来回路において、入力端子Inの信号が上記とは
逆に“H"から“L"へと変化する過程で、入力信号電位が
（1/2）VCCに達したときの等価回路を第15図に示す。そ
して、この場合の出力信号電位Vout（４）は次式で与え
られる。
また、Ｐチャネルのトランジスタ91,92の導通抵抗値が
ｒからｒ＋Δｒに変化し、Ｎチャネルのトランジスタ9
3,94の導通抵抗値がｒからｒ−Δｒに変化し、さらにト
ランジスタ97,98の導通抵抗値がＲからＲ＋ΔＲに変化
したときの等価回路を第16図に示す。そして、この第16
図の等価回路における出力信号電位Vout（５）は次式で
与えられる。
さらに、Ｐチャネルのトランジスタ91,92の導通抵抗値
がｒからｒ−Δｒに変化し、Ｎチャネルのトランジスタ
93,94の導通抵抗値がｒからｒ＋Δｒに変化し、さらに
トランジスタ97,98の導通抵抗値がＲからＲ−ΔＲに変
化したときの等価回路を第17図に示す。そして、この第
17図の等価回路における出力信号電位Vout（６）は次式
で与えられる。
これに対し、上記実施例のシュミットトリガ回路におい
て、各トランジスタの導通抵抗値が設計値と等しくなる
ように製造された場合に、入力端子Inの信号が“L"から
“H"へと変化する過程で入力信号電位が（1/2）VCCに達
したときの出力信号電位は前記７式のVout（１）と同じ
になる。そして、上記実施例のシュミットトリガ回路に
おいて、Ｐチャネルのトランジスタ61の導通抵抗値がｒ
からｒ＋Δｒに、Ｐチャネルのトランジスタ62,66の導
通抵抗値が2rから２（ｒ＋Δｒ）に、Ｎチャネルのトラ
ンジスタ63,65の導通抵抗値が2rから２（ｒ−Δｒ）
に、Ｎチャネルのトランジスタ64の導通抵抗値がｒから
ｒ−Δｒにそれぞれ変化し、さらにＮチャネルのトラン
ジスタ68の導通抵抗値がＲからＲ−ΔＲに変化したとき
の等価回路を第18図に示し、この等価回路における出力
信号電位Vout（７）は次式で与えられる。
上記13式に、 の関係を代入してまとめると、次の14式が得られる。
また、上記実施例のシュミットトリガ回路において、Ｐ
チャネルのトランジスタ61の導通抵抗値がｒからｒ−Δ
ｒに、Ｐチャネルのトランジスタ62,66の導通抵抗値が2
rから２（ｒ−Δｒ）に、Ｎチャネルのトランジスタ63,
65の導通抵抗値が2rから２（ｒ＋Δｒ）に、Ｎチャネル
のトランジスタ64の導通抵抗値がｒからｒ＋Δｒにそれ
ぞれ変化し、さらにＮチャネルのトランジスタ68の導通
抵抗値がＲからＲ＋ΔＲに変化したときの等価回路を第
19図に示し、この等価回路における出力信号電位Vout
（８）は次式で与えられる。
上記15式に の関係を代入してまとめると、次の16式が得られる。
さらに、上記実施例のシュミットトリガ回路において、
各トランジスタの導通抵抗値が設計値と等しくなるよう
に製造された場合に、入力端子Inの信号が“H"から“L"
へと変化する過程で入力信号電位が（1/2）VCCに達した
ときの出力信号電位は前記10式のVout（４）と同じにな
る。そして、上記実施例のシュミットトリガ回路におい
て、Ｐチャネルのトランジスタ61の導通抵抗値がｒから
ｒ＋Δｒに、Ｐチャネルのトランジスタ62,66の導通抵
抗値2rから２（ｒ＋Δｒ）に、Ｎチャネルのトランジス
タ63,65の導通抵抗値が2rから２（ｒ−Δｒ）に、Ｎチ
ャネルのトランジスタ64の導通抵抗値がｒからｒ−Δｒ
にそれぞれ変化し、さらにＰチャネルのトランジスタ67
の導通抵抗値がＲからＲ＋ΔＲに変化したときの等価回
路を第20図に示し、この等価回路における出力信号電位
Vout（９）は次式で与えられる。
上記17式に の関係を代入してまとめると、次の18式が得られる。
またさらに、上記実施例のシュミットトリガ回路におい
て、Ｐチャネルのトランジスタ61の導通抵抗値がｒから
ｒ−Δｒに、Ｐチャネルのトランジスタ62,66の導通抵
抗値が2rから２（ｒ−Δｒ）に、Ｎチャネルのトランジ
スタ63,65の導通抵抗値が2rから２（ｒ＋Δｒ）に、Ｎ
チャネルのトランジスタ64の導通抵抗値がｒからｒ＋Δ
ｒにそれぞれ変化し、さらにＰチャネルのトランジスタ
67の導通抵抗値がＲからＲ−ΔＲに変化したときの等価
回路を第21図に示し、この等価回路における出力信号電
位Vout（10）は次式で与えられる。
上記19式に の関係を代入してまとめると、次の20式が得られる。
ここで従来回路において、７式を基準にして従来回路に
おける８式、９式の値との差と、上記実施例回路におけ
る14式、16式の値との差を比べた場合、上記実施例回路
の方が出力信号電位の変動が少ないことがわかる。同様
に、10式を基準にして従来回路における11式、12式の値
との差と、上記実施例回路における18式、20式の値との
差を比べた場合も、上記実施例回路の方が出力信号電位
の変動が少ないことがわかる。換言すれば、上記実施例
回路では導通抵抗のばらつきが抑制されており、回路し
きい値電圧のばらつきを抑制する効果が得られている。
第22図は、上記実施例のシュミットトリガ回路と前記第
41図に示す従来回路とを低い電源電位（VCC＝3V）の下
で動作させたときに、Ｐチャネルのトランジスタのしき
い値電圧VthPとＮチャネルのトランジスタのしきい値電
圧VthNとを変化させた場合の回路しきい値電圧VthCの変
化を示す特性図であり、特性ａ及びａ′は上記実施例回
路のものであり、特性ｂ及びｂ′は従来回路のものであ
る。図示のように、低電圧動作時の回路しきい値電圧の
ばらつき（ΔVth）は従来の0.40Vに対して上記実施例で
は0.18Vに抑制されており、かつヒステリシス電圧幅
（ＶHmin）も従来の0.29Vに対して上記実施例では0.32V
に改善されている。同様に第23図は、上記実施例のシュ
ミットトリガ回路と前記第41図に示す従来回路を高い電
源電位（VCC＝5V）の下で動作させたときに、Ｐチャネ
ルのトランジスタのしきい値電圧VthPとＮチャネルのト
ランジスタのしきい値電圧VthNとを変化させた場合の回
路しきい値電圧VthCの変化を示す特性図であり、特性ａ
及びａ′は上記実施例回路のものであり、特性ｂ及び
ｂ′は従来回路のものである。この場合には、回路しき
い値電圧のばらつき（ΔVth）が従来の0.45Vに対して上
記実施例では0.30Vに抑制されており、かつヒステリシ
ス電圧幅（ＶHmin）も従来の0.58Vに対して上記実施例
では0.86Vに改善されている。
第24図及び第25図はそれぞれ、上記第11図の実施例のシ
ュミットトリガ回路の変形例の回路図である。第24図に
示す変形例のシュミットトリガ回路は、上記第11図の実
施例回路から前記Ｐチャネルのトランジスタ66を取り除
くようにしたものである。この変形例回路の場合、Ｐチ
ャネルのトランジスタ62に並列にＮチャネルのトランジ
スタ65が接続されているため、このトランジスタ62にお
ける導通抵抗のばらつきが抑制され、入力信号電位が
“H"から“L"に下がるときの回路しきい値電圧のばらつ
きのみが抑制される。これに対し、第25図のものではＮ
チャネルのトランジスタ65が取り除かれており、Ｎチャ
ネルのトランジスタ63に並列にＰチャネルのトランジス
タ66が接続されている。このため、トランジスタ63にお
ける導通抵抗のばらつきが抑制され、入力信号電位が
“L"から“H"に上昇するときの回路しきい値電圧のばら
つきが抑制される。
第26図はこの発明の入力回路をシュミットトリガ回路に
実施した場合の他の例を示す回路図である。この実施例
回路では前記第11図の実施例回路におけるＮチャネル及
びＰチャネルのトランジスタ65,66の両ゲートを電源電
位VCC、接地電位VSSにそれぞれ接続する代わりに、両ゲ
ートを出力端子Outに共に接続するようにしたものであ
る。すなわち、Ｐチャネルのトランジスタ62が導通する
ときには入力信号電位は“L"であり、ノードN1は“H"、
インバータ70の出力端である出力端子Outの電位は“H"
であるため、Ｎチャネルのトランジスタ65は導通し、ノ
ードN2とN1との間の抵抗値は両トランジスタ62,65の並
列抵抗値となる。一方、Ｎチャネルのトランジスタ63が
導通するときにはＰチャネルのトランジスタ66が導通
し、ノードN1とN3との間の抵抗値は両トランジスタ63,6
6の並列抵抗値となる。
第27図及び第28図はそれぞれ、上記第26図の実施例のシ
ュミットトリガ回路の変形例の回路図である。第27図に
示す変形例回路は、上記第24図の変形例と同様に、上記
第26図の実施例回路から前記Ｐチャネルのトランジスタ
66を取り除くことにより、入力信号電位が“H"から“L"
に下がるときの回路しきい値電圧のばらつきのみを抑制
するようにしたものであり、第28図のものでは上記第25
図の変形例と同様に、Ｎチャネルのトランジスタ65を取
り除くことにより、入力信号電位が“L"から“H"に上昇
するときの回路しきい値電圧のばらつきを抑制するよう
にしたものである。
第29図はこの発明の入力回路をシュミットトリガ回路に
実施した場合のさらに他の例を示す回路図である。この
実施例回路では、前記第11図の実施例回路における２個
のインバータ69,70を取り除き、ノードN1を出力端子Out
に直接接続するようにしたものである。また、第30図及
び第31図はそれぞれ、この第29図の実施例のシュミット
トリガ回路の変形例の回路図であり、第30図の変形例回
路は上記第24図の変形例と同様に、この第29図の実施例
回路からＰチャネルのトランジスタ66を取り除いたもの
であり、第31図の変形例回路は上記第25図の変形例と同
様に、この第29図の実施例回路からＮチャネルのトラン
ジスタ65を取り除いたものである。
第32図はこの発明の入力回路をシュミットトリガ回路に
実施した場合の上記とは異なる実施例を示す回路図であ
る。この実施例では前記第26図の実施例回路における２
個のインバータ69,70を取り除き、ノードN1を出力端子O
utに直接接続するようにしたものである。また、第33図
及び第34図はそれぞれ、この第32図の実施例のシュミッ
トトリガ回路の変形例の回路図であり、第33図の変形例
回路は第32図の実施例回路からＰチャネルのトランジス
タ66を取り除いたものであり、第34図の変形例回路は第
32図の実施例回路からＮチャネルのトランジスタ65を取
り除いたものである。
［発明の効果］ 以上、説明したように、この発明によればトランジスタ
のしきい値電圧の変動に対する回路しきい値電圧の変動
を従来に比べて抑制することができる入力回路を提供す
ることができる。
【図面の簡単な説明】
第１図はこの発明をインバータに実施した場合の構成を
示す回路図、第２図及び第３図はそれぞれ上記実施例回
路の等価回路図、第４図及び第５図はそれぞれ上記実施
例回路を説明するための特性図、第６図及び第７図はそ
れぞれこの発明をNAND回路に実施した場合の構成を示す
回路図、第８図は上記第６図及び第７図の実施例回路を
説明するための特性図、第９図及び第10図はそれぞれこ
の発明をNOR回路に実施した場合の構成を示す回路図、
第11図はこの発明をシュミットトリガ回路に実施した場
合の構成を示す回路図、第12図、第13図、第14図、第15
図、第16図、第17図、第18図、第19図、第20図及び第21
図はそれぞれ上記第11図の実施例回路を説明するための
等価回路図、第22図及び第23図はそれぞれ上記第11図の
実施例回路を説明するための特性図、第24図及び第25図
はそれぞれ上記第11図の実施例回路の変形例の回路図、
第26図はこの発明をシュミットトリガ回路に実施した他
の例の構成を示す回路図、第27図及び第28図はそれぞれ
上記第26図の実施例回路の変形例の回路図、第29図はこ
の発明をシュミットトリガ回路に実施したさらに他の例
の構成を示す回路図、第30図及び第31図はそれぞれ上記
第29図の実施例回路の変形例の回路図、第32図はこの発
明をシュミットトリガ回路に実施した別の例の構成を示
す回路図、第33図及び第34図はそれぞれ上記第32図の実
施例回路の変形例の回路図、第35図は従来のインバータ
の回路図、第36図は従来のNAND回路の回路図、第37図は
従来のNOR回路の回路図、第38図、第39図及び第40図は
それぞれ上記従来のインバータの等価回路図、第41図は
従来のシュミットトリガ回路の回路図である。 11,12,15,21,22,27,28,29,34,41,42,43,47,48,49,54,6
1,62,66,67……ＰチャネルのMOSトランジスタ、13,14,1
6,23,24,25,26,30,31,32,33,44,45,46,51,52,53,63,64,
65,68……ＮチャネルのMOSトランジスタ、69,70……イ
ンバータ。

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】一端が第１の電位に接続されゲートが入力
    端子に接続された第１導電型の第１のMOSトランジスタ
    と、 上記第１のMOSトランジスタの他端と出力端子との間に
    接続されゲートが入力端子に接続された第１導電型の第
    ２のMOSトランジスタと、 上記第１のMOSトランジスタの他端と出力端子との間に
    接続されゲートが第１の電位に接続された第２導電型の
    第３のMOSトランジスタと、 一端が第２の電位に接続されゲートが入力端子に接続さ
    れた第２導電型の第４のMOSトランジスタと、 上記第４のMOSトランジスタの他端と出力端子との間に
    接続されゲートが入力端子に接続された第２導電型の第
    ５のMOSトランジスタと、 上記第４のMOSトランジスタの他端と出力端子との間に
    接続されゲートが第２の電位に接続された第１導電型の
    第６のMOSトランジスタと を具備したことを特徴する入力回路。
  2. 【請求項２】一端が第１の電位に接続されゲートが第１
    の入力端子に接続された第１導電型の第１のMOSトラン
    ジスタと、 上記第１のMOSトランジスタの他端と出力端子との間に
    接続されゲートが第１の入力端子に接続された第１導電
    型の第２のMOSトランジスタと、 上記第１のMOSトランジスタの他端と出力端子との間に
    接続されゲートが第１の電位に接続された第２導電型の
    第３のMOSトランジスタと、 一端が第２の電位に接続されゲートが第２の入力端子に
    接続された第２導電型の第４のMOSトランジスタと、 上記第４のMOSトランジスタの他端に一端が接続されゲ
    ートが第１の入力端子に接続された第２導電型の第５の
    MOSトランジスタと、 上記第５のMOSトランジスタの他端の出力端子との間に
    接続されゲートが第１の入力端子に接続された第２導電
    型の第６のMOSトランジスタと、 上記第５のMOSトランジスタの他端と出力端子との間に
    接続されゲートが第２の電位に接続された第１導電型の
    第７のMOSトランジスタと、 一端が第１の電位に接続されゲートが第２の入力端子に
    接続された第１導電型の第８のMOSトランジスタと、 上記第８のMOSトランジスタの他端と出力端子との間に
    接続されゲートが第２の入力端子に接続された第１導電
    型の第９のMOSトランジスタと、 上記第８のMOSトランジスタの他端と出力端子との間に
    接続されゲートが第１の電位に接続された第２導電型の
    第10のMOSトランジスタと、 一端が第２の電位に接続されゲートが第１の入力端子に
    接続された第２導電型の第11のMOSトランジスタと、 上記第11のMOSトランジスタの他端に一端が接続されゲ
    ートが第２の入力端子に接続された第２導電型の第12の
    MOSトランジスタと、 上記第12のMOSトランジスタの他端と出力端子との間に
    接続されゲートが第２の入力端子に接続された第２導電
    型の第13のMOSトランジスタと、 上記第12のMOSトランジスタの他端と出力端子との間に
    接続されゲートが第２の電位に接続された第１導電型の
    第14のMOSトランジスタと を具備したことを特徴する入力回路。
  3. 【請求項３】前記第１、第２、第５、第６及び第11のMO
    Sトランジスタそれぞれのゲートを前記第１の入力端子
    に接続する代わりに高論理レベル信号もしくは低論理レ
    ベル信号を固定的に接続すると共に、前記第３及び第７
    のMOSトランジスタを除去するように構成したことを特
    徴とする請求項２記載の入力回路。
  4. 【請求項４】前記第４、第８、第９、第12及び第13のMO
    Sトランジスタそれぞれのゲートを前記第２の入力端子
    に接続する代わりに高論理レベル信号もしくは低論理レ
    ベル信号を固定的に接続すると共に、前記第10及び第14
    のMOSトランジスタを除去するように構成したことを特
    徴とする請求項２記載の入力回路。
  5. 【請求項５】一端が第１の電位に接続されゲートが第１
    の入力端子に接続された第１導電型の第１のMOSトラン
    ジスタと、 上記第１のMOSトランジスタの他端と出力端子との間に
    接続されゲートが第１の入力端子に接続された第１導電
    型の第２のMOSトランジスタと、 上記第１のMOSトランジスタの他端と出力端子との間に
    接続されゲートが第１の電位に接続された第２導電型の
    第３のMOSトランジスタと、 一端が第２の電位に接続されゲートが第１の入力端子に
    接続された第２導電型の第４のMOSトランジスタと、 上記第４のMOSトランジスタの他端に一端が接続されゲ
    ートが第２の入力端子に接続された第２導電型の第５の
    MOSトランジスタと、 上記第５のMOSトランジスタの他端と出力端子との間に
    接続されゲートが第１の入力端子に接続された第２導電
    型の第６のMOSトランジスタと、 上記第５のMOSトランジスタの他端と出力端子との間に
    接続されゲートが第２の電位に接続された第１導電型の
    第７のMOSトランジスタと、 一端が第１の電位に接続されゲートが第２の入力端子に
    接続された第１導電型の第８のMOSトランジスタと、 上記第８のMOSトランジスタの他端と出力端子との間に
    接続されゲートが第２の入力端子に接続された第１導電
    型の第９のMOSトランジスタと、 上記第８のMOSトランジスタの他端と出力端子との間に
    接続されゲートが第１の電位に接続された第２導電型の
    第10のMOSトランジスタと、 一端が第２の電位に接続されゲートが第２の入力端子に
    接続された第２導電型の第11のMOSトランジスタと、 上記第11のMOSトランジスタの他端に一端が接続されゲ
    ートが第１の入力端子に接続された第２導電型の第12の
    MOSトランジスタと、 上記第12のMOSトランジスタの他端と出力端子との間に
    接続されゲートが第２の入力端子に接続された第２導電
    型の第13のMOSトランジスタと、 上記第12のMOSトランジスタの他端と出力端子との間に
    接続されゲートが第２の電位に接続された第１導電型の
    第14のMOSトランジスタと を具備したことを特徴する入力回路。
  6. 【請求項６】前記第１、第２、第４、第６及び第12のMO
    Sトランジスタそれぞれのゲートを前記第１の入力端子
    に接続する代わりに高論理レベル信号もしくは低論理レ
    ベル信号を固定的に接続すると共に、前記第３及び第７
    のMOSトランジスタを除去するように構成したことを特
    徴とする請求項５記載の入力回路。
  7. 【請求項７】前記第５、第８、第９、第11及び第13のMO
    Sトランジスタそれぞれのゲートを前記第２の入力端子
    に接続する代わりに高論理レベル信号もしくは低論理レ
    ベル信号を固定的に接続すると共に、前記第10及び第14
    のMOSトランジスタを除去するように構成したことを特
    徴とする請求項５記載の入力回路。
  8. 【請求項８】一端が第１の電位に接続されゲートが入力
    端子に接続された第１導電型の第１のMOSトランジスタ
    と、 上記第１のMOSトランジスタの他端と出力端子との間に
    接続されゲートが入力端子に接続された第１導電型の第
    ２のMOSトランジスタと、 上記第１のMOSトランジスタの他端と出力端子との間に
    接続されゲートが第１の電位に接続された第２導電型の
    第３のMOSトランジスタと、 一端が第２の電位に接続されゲートが入力端子に接続さ
    れた第２導電型の第４のMOSトランジスタと、 上記第４のMOSトランジスタの他端と出力端子との間に
    接続されゲートが入力端子に接続された第２導電型の第
    ５のMOSトランジスタと、 上記第４のMOSトランジスタの他端と出力端子との間に
    接続されゲートが第２の入力端子に接続された第１導電
    型の第６のMOSトランジスタと、 上記第１のMOSトランジスタの他端と第２の電位との間
    に接続されゲートが出力端子に接続された第１導電型の
    第７のMOSトランジスタと、 上記第４のMOSトランジスタの他端と第１の電位との間
    に接続されゲートが出力端子に接続された第２導電型の
    第８のMOSトランジスタと を具備したことを特徴する入力回路。
  9. 【請求項９】前記第３及び第６のMOSトランジスタのい
    ずれか一方を除去するように構成したことを特徴とする
    請求項８記載の入力回路。
  10. 【請求項１０】一端が第１の電位に接続されゲートが入
    力端子に接続された第１導電型の第１のMOSトランジス
    タと、 上記第１のMOSトランジスタの他端と第１のノードとの
    間に接続されゲートが入力端子に接続された第１導電型
    の第２のMOSトランジスタと、 上記第１のMOSトランジスタの他端と第１のノードとの
    間に接続されゲートが第１の電位に接続された第２導電
    型の第３のMOSトランジスタと、 一端が第２の電位に接続されゲートが入力端子に接続さ
    れた第２導電型の第４のMOSトランジスタと、 上記第４のMOSトランジスタの他端と第１のノードとの
    間に接続されゲートが入力端子に接続された第２導電型
    の第５のMOSトランジスタと、 上記第４のMOSトランジスタの他端と第１のノードとの
    間に接続されゲートが第２の電位に接続された第１導電
    型の第６のMOSトランジスタと、 上記第１のノードと出力信号を得る第２のノードとの間
    に直列に挿入された偶数個の反転回路と、 前記第１のMOSトランジスタの他端と第２の電位との間
    に接続されゲートが第２のノードに接続された第１導電
    型の第７のMOSトランジスタと、 上記第４のMOSトランジスタの他端と第１の電位との間
    に挿入されゲートが第２のノードに接続された第２導電
    型の第８のMOSトランジスタと を具備したことを特徴する入力回路。
  11. 【請求項１１】前記第３及び第６のMOSトランジスタの
    いずれか一方を除去するように構成したことを特徴とす
    る請求項10記載の入力回路。
  12. 【請求項１２】一端が第１の電位に接続されゲートが入
    力端子に接続された第１導電型の第１のMOSトランジス
    タと、 上記第１のMOSトランジスタの他端と第１のノードとの
    間に接続されゲートが入力端子に接続された第１導電型
    の第２のMOSトランジスタと、 上記第１のノードと出力信号を得る第２のノードとの間
    に直列に挿入された偶数個の反転回路と、 上記第１のMOSトランジスタの他端と第１のノードとの
    間に接続されゲートが第２のノードに接続された第２導
    電型の第３のMOSトランジスタと、 一端が第２の電位に接続されゲートが入力端子に接続さ
    れた第２導電型の第４のMOSトランジスタと、 上記第４のMOSトランジスタの他端と第１のノードとの
    間に接続されゲートが入力端子に接続された第２導電型
    の第５のMOSトランジスタと、 上記第４のMOSトランジスタの他端と第１のノードとの
    間に接続されゲートが第２のノードに接続された第１導
    電型の第６のMOSトランジスタと、 上記第１のMOSトランジスタの他端と第２の電位との間
    に接続されゲートが第２のノードに接続された第１導電
    型の第７のMOSトランジスタと、 上記第４のMOSトランジスタの他端と第１の電位との間
    に挿入されゲートが第２のノードに接続された２導電型
    の第８のMOSトランジスタと を具備したことを特徴する入力回路。
  13. 【請求項１３】前記第３及び第６のMOSトランジスタの
    いずれか一方を除去するように構成したことを特徴とす
    る請求項12記載の入力回路。
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Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR930008656B1 (ko) * 1991-07-19 1993-09-11 삼성전자 주식회사 노이즈가 억제되는 데이타 출력 버퍼
KR940009696B1 (ko) * 1991-10-08 1994-10-15 현대전자산업주식회사 열 캐리어 방지 회로
SG44661A1 (en) * 1992-02-11 1997-12-19 Philips Electronics Nv Current divider and intergrated circuit comprising a plurality of current dividers
US5576649A (en) * 1992-08-03 1996-11-19 Mosaid Technologies Incorporated Repeater with threshold modulation
US5341033A (en) * 1992-11-23 1994-08-23 Analog Devices, Inc. Input buffer circuit with deglitch method and apparatus
JP3143277B2 (ja) * 1993-07-21 2001-03-07 株式会社日立製作所 差動型ｍｏｓ伝送回路
JP2655053B2 (ja) * 1993-11-01 1997-09-17 日本電気株式会社 半導体集積回路装置
JP3080830B2 (ja) * 1994-02-28 2000-08-28 株式会社東芝 半導体集積回路
JP2692589B2 (ja) * 1994-06-28 1997-12-17 日本電気株式会社 駆動回路
US6356099B1 (en) * 1994-11-10 2002-03-12 Advanced Micro Devices, Inc. Transmission-line-noise immune input buffer
US5701090A (en) * 1994-11-15 1997-12-23 Mitsubishi Denki Kabushiki Kaisha Data output circuit with reduced output noise
US5546022A (en) * 1994-12-16 1996-08-13 Sun Microsystems, Inc. Static logic circuit with improved output signal levels
JPH0974347A (ja) * 1995-06-26 1997-03-18 Mitsubishi Electric Corp Ｍｏｓ集積回路
US5621360A (en) * 1995-08-02 1997-04-15 Intel Corporation Voltage supply isolation buffer
US5621342A (en) * 1995-10-27 1997-04-15 Philips Electronics North America Corporation Low-power CMOS driver circuit capable of operating at high frequencies
US5818259A (en) * 1995-11-30 1998-10-06 Philips Electronics North America Corporation Low voltage logic circuit
US5583454A (en) * 1995-12-01 1996-12-10 Advanced Micro Devices, Inc. Programmable input/output driver circuit capable of operating at a variety of voltage levels and having a programmable pullup/pulldown function
US5767728A (en) * 1996-09-05 1998-06-16 International Business Machines Corporation Noise tolerant CMOS inverter circuit having a resistive bias
US5874836A (en) * 1996-09-06 1999-02-23 International Business Machines Corporation High reliability I/O stacked fets
JPH10326489A (ja) * 1997-05-26 1998-12-08 Mitsubishi Electric Corp 半導体集積回路装置
US6184704B1 (en) * 1999-02-08 2001-02-06 Tritech Microelectronics Design method for compensation of process variation in CMOS digital input circuits
JP4397066B2 (ja) * 1999-03-24 2010-01-13 日本テキサス・インスツルメンツ株式会社 ラッチ回路
US6410966B2 (en) 2000-03-22 2002-06-25 Texas Instruments Incorporated Ratio circuit
US6441663B1 (en) * 2000-11-02 2002-08-27 International Business Machines Corporation SOI CMOS Schmitt trigger circuits with controllable hysteresis
JP3696501B2 (ja) * 2000-12-08 2005-09-21 シャープ株式会社 半導体集積回路
US6646488B2 (en) * 2002-02-21 2003-11-11 Broadcom Corporation Delay circuit with delay relatively independent of process, voltage, and temperature variations
US6801073B2 (en) * 2002-06-25 2004-10-05 Micron Technology, Inc. System, circuit and method for low voltage operable, small footprint delay
JP2008211707A (ja) * 2007-02-28 2008-09-11 Nec Electronics Corp 入力回路
JP4939291B2 (ja) * 2007-04-23 2012-05-23 ルネサスエレクトロニクス株式会社 半導体回路
JP4471226B2 (ja) * 2007-07-23 2010-06-02 統寶光電股▲ふん▼有限公司 半導体集積回路
US8350612B2 (en) * 2009-10-30 2013-01-08 Himax Technologies Limited Circuit for resetting system and delay circuit
JP2013162151A (ja) * 2012-02-01 2013-08-19 Asahi Kasei Electronics Co Ltd 入力バッファ回路
US9209806B2 (en) 2013-06-25 2015-12-08 Ess Technology, Inc. Delay circuit independent of supply voltage
US11476776B1 (en) * 2021-04-28 2022-10-18 Realtek Semiconductor Corp. Voltage-controlled delay buffer of wide tuning range

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL7103303A (ja) * 1970-03-13 1971-09-15
AT354491B (de) * 1978-04-05 1980-01-10 Voest Ag Konverter mit einem abnehmbaren boden
US4464587A (en) * 1980-10-14 1984-08-07 Tokyo Shibaura Denki Kabushiki Kaisha Complementary IGFET Schmitt trigger logic circuit having a variable bias voltage logic gate section
JPS5923915A (ja) * 1982-07-30 1984-02-07 Toshiba Corp シユミツトトリガ回路
JPS6119654U (ja) * 1984-07-09 1986-02-04 ダイハツ工業株式会社 シリンダヘツドカバ−用ガスケツトの保護装置
US4656373A (en) * 1984-11-26 1987-04-07 Rca Corporation High-speed voltage level shift circuit
EP0258808B1 (en) * 1986-08-29 1993-02-24 Mitsubishi Denki Kabushiki Kaisha Complementary mos integrated circuit
JPH0740401Y2 (ja) * 1988-03-29 1995-09-20 エヌオーケー株式会社 ハブキャップ
JPH01305616A (ja) * 1988-06-02 1989-12-08 Toshiba Corp 半導体集積回路の出力回路

Also Published As

Publication number Publication date
JPH048014A (ja) 1992-01-13
KR940010678B1 (ko) 1994-10-24
EP0454135A2 (en) 1991-10-30
KR910019343A (ko) 1991-11-30
DE69123383T2 (de) 1997-04-24
DE69123383D1 (de) 1997-01-16
EP0454135B1 (en) 1996-12-04
US5175445A (en) 1992-12-29
EP0454135A3 (en) 1991-12-04

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