KR940010678B1 - 입력회로 - Google Patents

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KR940010678B1
KR940010678B1 KR1019910006736A KR910006736A KR940010678B1 KR 940010678 B1 KR940010678 B1 KR 940010678B1 KR 1019910006736 A KR1019910006736 A KR 1019910006736A KR 910006736 A KR910006736 A KR 910006736A KR 940010678 B1 KR940010678 B1 KR 940010678B1
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마시노리 기누가사
히로시 시게하라
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가부시키가이샤 도시바
아오이 죠이치
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    • H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors

Abstract

내용 없음.

Description

입력회로
제 1 도는 본 발명을 인버터에 실시한 경우의 구성을 나타낸 회로도.
제 2 도는 제 3 도는 각각 제 1 도에 도시된 실시예 회로의 등가회로도.
제 4 도와 제 5 도는 각각 제 1 도에 도시된 실시예 회로를 설명하기 위한 특성도.
제 6 도와 제 7 도는 각각 본 발명을 NAND회로에 실시한 경우의 구성을 나타낸 회로도.
제 8 도는 제 6 도와 제 7 도에 도시된 실시예 회로를 설명하기 위한 특성도.
제 9 도와 제 10 도는 각각 본 발명을 NOR회로에 실시한 경우의 구성을 나타낸 회로도.
제 11 도는 본 발명을 쉬미트트리거회로에 실시한 경우의 구성을 나타낸 회로도.
제 12 도와 제 13 도, 제 14 도, 제 15 도, 제 16 도, 제 17 도, 제 18 도, 제 19 도, 제 20 도 및 제 21 도는 각각 제 11 도의 실시예 회로를 설명하기 위한 등가회로도.
제 22 도와 제 23 도는 각각 제 11 도에 도시된 실시예의 회로를 설명하기 위한 특성도.
제 24 도와 제 25 도는 각각 제 11 도에 도시된 실시예의 회로에 대한 변형예의 회로도.
제 26 도는 본 발명을 쉬미트트리거회로에 실시한 다른 예의 구성을 나타낸 회로도.
제 27 도와 제 28 도는 각각 제 26 도에 도시된 실시예 회로에 대한 변형예의 회로도.
제 29 도는 본 발명을 쉬미트트리거회로에 실시한 또 다른 예의 구성을 나타낸 회로도.
제 30 도와 제 31 도는 각각 제 29 도에 도시된 실시예의 회로에 대한 변형예의 회로도.
제 32 도는 본 발명을 쉬미트트리거회로에 실시한 또 다른 예의 구성을 나타낸 회로도.
제 33 도와 제 34 도는 각각 제 32 도에 도시된 실시예의 회로에 대한 변형예의 회로도.
제 35 도는 종래 인버터의 회로도.
제 36 도는 종래 NAND회로의 회로도.
제 37 도는 종래 NOR회로의 회로도.
제 38 도와 제 39 도 및 제 40 도는 각각 종래 인버터의 등가회로도.
제 41 도는 종래 쉬미트트리거회로의 회로도이다.
* 도면의 주요부분에 대한 부호의 설명
11, 12, 15, 21, 22, 27, 28, 29, 34, 41, 42, 43, 48, 49, 54, 61, 62, 66, 67 : P챈널 MOS트랜지스터
13, 14, 16, 23, 25, 26, 30, 31, 33, 44, 45, 46, 51, 52, 53, 63, 64, 65, 68 : N챈널 MOS트랜지스터
69, 70 : 인버터
[산업상의 이용분야]
본 발명은 반도체집적회로에서의 입력회로에 관한 것으로, 특히 상보형 MOS 트랜지스터로 구성된 입력회로에 관한 것이다.
[종래의 기술과 그 문제점]
제 35 도는 CMOS반도체집적회로내에서 입력회로로서 이용되어지는 종래의 인버터를 나타내는바, 이 인버터는 전원전위(Vcc)와 출력단자(Out)사이에 P챈널 MOS트랜지스터(71)가 삽입되고, 출력단자(Out)와 접지전위 (Vss)사이에 N챈널 MOS트랜지스터(72)가 삽입되며, 양 트랜지스터(71, 27)의 게이트가 입력단자(In)에 접속됨으로써 구성되어 있다.
또, 제 36 도는 CMOS반도체집적회로내에서 입력회로로서 이용되어지는 종래의 2입력 NAND회로를 나타내는 바, 이 NAND회로는 전원전위(Vcc)와 출력단자(Out)사이에 P챈널 MOS트랜지스터(73)가, 출력단자(Out)차 전지전위(Vcc)사이에 2개의 N챈널 MOS트랜지스터(74, 75)가 삽입되고, 또 전원전위(Vcc)와 출력단자(Out)사이에 P챈널 MOS트랜지스터(76)가, 출력단자(Out)가 접지전위(Vss)사이에 2개의 N챈널 MOS트랜지스터(77, 78)가 삽입되며, 트랜지스터(73, 74, 78)의 각 게이트가 제 1 입력단자(In1)에 공동으로 접속되는 한편 트랜지스터(75, 76, 77)의 각 게이트가 제 2 입력단자(In1)에 공통으로 접속됨으로써 구성되어 있다.
또, 제 37 도는 CMOS반도체집적회로내에서 입력회로로서 이용되어지는 종래의 2입력 NOR회로를 나타내는 바, 이 NOR회로는 전원전위(Vcc)와 출력단자(Out)사이에 2개의 P챈널 MOS트랜지스터(79, 80)가, 출력단자(Out)와 접지전위(Vss)사이에 N챈널 MOS트랜지스터(81)가 삽입되고, 또 전원전위(Vcc)와 출력단자(Out)사이에 2개의 N챈널 MOS트랜지스터(82, 83)가, 출력단자(Out)와 접지전위(Vss)사이에 N챈널 MOS트렌지스터(84)가 삽입되며, 트랜지스터(79, 83)의 각 게이트가 제 2 입력단자(In2)에 공통으로 접속되는 한편 트랜지스터(80, 81, 82, 84)의 각 게이트가 제 1 입력단자(In1)에 공통으로 접속됨으로써 구성되어 있다.
여기서, MOS트랜지스터에 의해 구성된 인버터와 NAND회로 및 NOR회로등과 같은 입력회로에서는 제조시에 MOS트랜지스터의 임계치전압이 변동되면 회로임계치전압도 변동되는 것이 알려져 있는 바, 입력신호로서 TTL레벨의 신호를 수취하는 경우에는 CMOS레벨의 신호를 수취하는 경우에 비해 입력잡음여유의 규격범위가 넓어지게 되어 회로임계치전압의 변동을 극력 억압해야 하는 대책이 필요하게 된다.
그런데, 상기 종래의 각 입력회로에서 회로임계치전압은 2종류의 트랜지스터, 즉 P챈널 MOS트랜지스터와 N챈널 MOS트랜지스터의 임계치전압이 상보적으로 변동되는 경우에 대폭 변동하게 된다. 예컨대, 제 35 도의 인버터에서 입력단자(In)의 전위가 회로임계치전압의 근방에 도달될 때의 등가회로가 제 38 도에 도시되어 있는데, 이 경우 P챈널 및 N챈널 MOS트랜지스터의 도통저항은 모두 R로서 동등하다고 가정하면, 출력전위는 전원전위(Vcc)의 절반정도의 값으로 된다.
일반적으로, 제 35 도에 도시된 바와 같은 인버터의 회로임계치전압(VthC)은 다음의 식(1)로 표시된다.
여기서,
Vcc : 전원전위
βp: P챈널 MOS 트랜지스터의 β값
βN :N챈널 MOS 트랜지스터의 β값
│VthP│ ; P챈널 MOS트랜지스터의 임계치전압(절대치)
VthN ; N챈널 MOS트랜지스터의 임계치전압
상기 식(1)에서 βp=βN으로 되는 조건을 가하여 간단화하면, 다음의 식(2)을 얻을 수 있게 된다.
VthC=[Vcc-│VthP│+VthN]/2……………………………………………(2)
상기 식(2)에 따르면, 회로임계치전압은 인버터를 구성하고 있는 2종류 챈널의 MOS트랜지스터의 임계치전압이 상복적으로, 즉 │VthP│가TthN보다 크거나 │VthP│가 VthN보다도 작게 되도록 변동되는 때에 변동되는 것을 이해할 수 있다. 바꾸어 말하자면, 입력전위가 인버터의 회로임계치전압의 근방에 도달될경우 도통저항에서 변동이 발생됨에 따라 회로임계치전압에 변동이 생기는 것을 의미하고 있다.
여기서, 제 35 도의 인버터에서 P챈널 MOS트랜지스터의 도통저항이 R로부터 R+ΔR로, N챈널 MOS트랜지스터의 도통저항이 R로부터 R-ΔR로 각각 변화될 때의 등가회로가 제 39 도에 도시되어 있는 바, 이 제 39 도의 등가회로에서 출력전압(VOut)은 다음의 식(3)으로 주어지게 된다.
VOut=Vcc/2-1/2·ΔR/R·Vcc ……………………………………………(3)
한편, 상기와는 반대로 P챈널 MOS트랜지스터의 도통저항이 R로부터 R-ΔR로 변화되고, N챈널 MOS트랜지스터의 도통저항이 R로부터 R+ΔR로 변화될 때의 등가회로가 제 40 도에 도시되어 있는 바, 이 등가회로에서의 출력전위(VOut)는 다음의 식(4)로 주어지게 된다.
VOut=Vcc/2+1/2·ΔR/R=Vcc ………………………………………………(4)
이와 같이, 종래의 인버터에서는 트랜지스터의 임계치전압이 변동함에 따라 회로임계치전압이 변동된다는 문제가 있고, 이러한 문제는 전원전위(Vcc)와 접지전위(Vss)사이에 P챈널 및 N챈널 MOS트랜지스터과 직렬로 삽입되어 있는 제 36 도의 NAND회로라던지 제 37 도의 NOR회로등에서도 마찬가지로 발생된다.
또, 입력신호가 외란요인(外亂要因)에 의해 영향을 받는 것이 예상되는 경우에는 통상 입력회로로서 쉬미트트리거회로가 이용되어지는 바, 제 41 도에는 종래의 쉬미트트리거회로의 구성을 나타낸 것으로, 이 회로는 전원전위(Vcc)와 노드(N11)사이에 2개의 P챈널 MOS트랜지스터(91, 92)가 삽입되고. 노드(N11)와 접지전위(Vss)사이에 2개의 N챈널 MOS트랜지스터(93, 94)가 삽입되며, 이들 트랜지스터(91, 92, 93, 94)의 각 게이트에 입력신호가 공급되는 한편, 상기 노드(N11)의 신호가 직렬접속된 2개의 인버터(95, 96)에 의해 순차 반전되어 출력신호로서 취출됨과 더불어, 트랜지스터(91, 92)의 직렬접속노드(N12)와 접지전뷔(Vss)사이에 P챈널 MOS트랜지스터(97)가, 트랜지스터(93, 94)의 직렬접속노드(N13)와 전원전위(Vcc) 사이에 N챈널, MOS트랜지스터(98)가 각각 삽입되고, 양 트랜지스터(97, 98)의 각 게이트에 인버터(96)의 출력신호, 즉 출력단자(Out)의 신호가 공급되도록 구성되어 있다.
다음에, 이 쉬미트트리거회로의 동작원리에 대해 간단하게 설명한다.
지금, 입력신호가 접지전위(Vss ; 이하 "L"이라 칭함)인 때, 노드(N13)의 전위(Vb)는 트랜지스터(98)에 의해 Vcc-VthN으로 설정되어지고, 입력신호의 전위가 상승됨에 따라 전위(Vb)는 하강해 가게 되지만 트랜지스터(93)의 도통이 개시되는 입력전위는 Vb'+VthN (단, Vb'는 트랜지스터(94, 98)의 소자정수와 입력전위에 따라 결정되는 전위)으로 된다. 여기서 만일 귀환소자(歸還素子)인 트랜지스터(98)가 설치되어 있지 않은 경우, 트랜지스터의 도통이 개지될 수 있는 입력전위는 VthN으로 되고, 트랜지스터(98)가 부가됨에 따라 입력이 "L"로부터 전원전위(Vcc ; 이하 "H"라 칭함)로 상승할 때의 회로임계치전압은 Vb'만큼 높아지게 된다.
한편, 입력신호가 "H"인 때, 노드의 전위(Va)는 트랜지스터(97)에 의해 │VthP│로 설정되어지고, 입력신호의 전위가 하강함에 따라 전위(Va)는 상승해 가게 되지만, 트랜지스터(92)의 도통이 개시되는 입력전위는 Va'-│VthP│(단, Va'는 트랜지스터(91, 97)의 소자정수와 입력전위에 따라 결정되는 전위)로 된다. 여기서, 만일 귀환소자인 트랜지스터(97)가 설치되어 있지 않은 경우, 트랜지스터(92)의 도통이 개시되는 입력전위는 Vcc-│VthP│로 되고, 트랜지스터(97)를 부가함에 따라 입력이 "H"로부터 "L"로 하강할때의 회로임계치전압은 Vcc-Va'만큼 낮아지게 되며, Vb'+VthN과 Vcc-│VthP│의 전위차가 히스테리시스전압폭으로 된다.
그런데, 상기한 종래의 쉬미트트리거회로에서는 미리 저해진 입력잡음여유, 예컨대 전원전위(Vcc)가 2V인때는 최소의 하이레벨입력전위(VIHmin)가 1.5V, 최대의 로우레벨입력전위(VILmax)가 0.5V이고, Vcc가 5V인 때에는 VIHmin이 3.5V, VILmax가 1.5V의 규격내에서 쉬미트특성을 실현하여 가능한 한 전압폭을 넓게 설정하려는 경우 트랜지스터의 임계치전압변동의 영향에 따라 특히 저전원전압하에서 큰 제약을 받게 된다. 바꾸어 말하면 Vcc가 5V의 조건인 때에는 입력잡음여유규격에 대해 여유가 있음에도 불구하고 그 이상으로 히스테리시스전압폭을 넓게 설정하면 Vcc가 2V의 조건인 때에 상기 규격을 유지할 수가 없게된다.
상기한 다와 같이 CMOS반도체집적회로내에서 입력회로로서 이용되어지는 종래의 인버터, NAND회로, NOR회로 및 쉬미트트리거회로에서는 트랜지스터의 임계치전압이 변동됨에 따라 회로임계치전압도 대폭적으로 변동된다는 문제가 있고, 특히 쉬미트트리거회로에서는 이 영향에 의해 저전원전압하에서 히스테리시스전압폭을 넓게 설정할 수 없다는 문제가 발생하게 된다.
[발명의 목적]
본 발명은 상기한 점을 감안해서 이루어진 것으로, 종래에 비해 트랜지스터의 임계치전압의 변동에 대한 회로임계치전압의 변동을 제어할 수 있는 입력회로를 제공함에 그 목적이 있다.
[발명의 구성]
본 발명의 입력회로는 일단이 제 1 전위에 접속되고 게이트가 입력단자에 접속된 제 1 도전형의 제 1 MOS트랜지스터와, 이 제 1 MOS트랜지스터의 다른 단과 출력단자 사이에 접속되고 게이트가 입력단자에 접속된 제 1 도전형의 제 2 MOS트랜지스터, 상기 제 1 MOS트랜지스터의 다른 단과 출력단자 사이에 접속되고 게이트가 제 1 전위에 접속된 제 2 도전형의 제 3 MOS트랜지스터, 일단이 제 2 전위에 접속되고 게이트가 입력단자에 접속된 제 2 도전형의 제 4 MOS트랜지스터, 이 제 4 MOS트랜지스꺼의 다른 단과 출력단자 사이에 접속되고 게이트가 입력단자에 접속된 제 2 도전형의 제 5 MOS트랜지스터 및, 상기 제 4 MOS트랜지스터의 다른 단자와 출력단자 사이에 접속되고 게이트가 제 2 전위에 접속된 제 1 도전형의 제 6 MOS트랜지스터를 구비한 것을 특징으로 한다.
또, 본 발명의 입력회로는 일단이 제 1 전위에 접속되고 게이트가 제 1 입력단자에 접속된 제 1 도전형의 제 1 MOS트랜지스터와, 이 제 1 MOS트랜지스터의 다른 단과 출력단자 사이에 접속되고 게이트가 제 1 입력단자에 접속된 제 1 도전형의 제 2 MOS트랜지스터, 상기 제 1 MOS트랜지스터의 다른 단과 출력단자 사이에 접속되고 게이트가 제 1 전위에 접속된 제 2 도전형의 제 3 MOS트랜지스터, 일단이 제 2 전위에 접속되고 게이트가 제 2 입력단자에 접속된 제 2 도전형의 제 4 MOS트랜지스터, 이 제 4 MOS트랜지스터의 다른 단에 일단이 접속되고 게이트가 제 1 입력단자에 접속된 제 2도전형의 제 5 MOS트랜지스터, 이 제 5 MOS트랜지스터의 다른 단과 출력단자 사이에 접속되고 게이트가 제 1 입력단자에 접속된 제 1 도전형의 제 6 MOS트랜지스터, 상기 제 5 MOS트랜지스터의 다른 단과 출력단자 사이에 접속되고 게이트가 제 2 전위에 접속된 제 2 도전형의 제 7 MOS트랜지스터, 일단이 제 1 전위엔 접속되고 게이트가 제 2 입력단자에 접속된 제 1 도전형의 제 8 트랜지스터, 이 제 8 MOS트랜지스터의 다른 단과 출력단자 사이에 접속되고 게이트가 제 2 입력단자에 접속된 제 1 도전형의 제 9 MOS트랜지스터, 상기 제 8 MOS트랜지스터의 다른 단과 출력단자 사이에 접속되고 게이트가 제 1 전위에 접속된 제 2 도전형의 제 10 MOS트랜지스터, 일단이 제 2 전위에 접속되고 게이트가 제 1 입력단자에 접속된 제 2 도전형의 제 11 MOS트랜지스터, 이 제 11 MOS트랜지스터의 다른 단에 일단이 접속되고 게이트가 제 2 입력단자에 접속된 제 2 도전형의 제 12 MOS트랜지스터, 이 제 12 MOS트랜지스터의 다른 단과 출력단자 사이에 접속되고 게이트가 제 2 입력단자에 접속된 제 2 도전형의 제 13 MOS트랜지스터 및, 상기 제 12 MOS트랜지스터의 다른 단과 출력단자 사이에 접속되고 게이트가 제 2전위에 접속된 제 1 도전형의 제 14 MOS트랜지스터를 구비한 것을 특징으로 한다.
본 발명의 입력회로는 일단이 제 1 전위에 접속되고 게이트가 제 1 입력단자에 접속된 제 1 도전형의 제 1 MOS트랜지스터와, 이 제 1 MOS트랜지스터의 다른 단과 출력단자 사이에 접속되고 게이트가 제 1 입력단자에 접속된 제 1 도전형의 제 2 MOS트랜지스터, 상기 제 1 MOS트랜지스터의 다른 단과 출력단자 사이에 접속되고 게이트가 제 1 전위에 접속된 제 2 도전형의 제 3 MOS트랜지스터, 일단이 제 2 전위에 접속되고 게이트가 제 1 입력단자에 접속된 제 2 도전형의 제 4 MOS트랜지스터, 이 제 4 MOS트랜지스터의 다른 단에 일단이 접속되고 게이트가 제 2 입력단자에 접속된 제 2 도전형의 제 5 MOS트랜지스터, 이 제 5 MOS트랜지스터의 다른 단과 출력단자 사이에 접속되고 게이트가 제 1 입력단자에 접속된 제 1 도전형의 제 6 MOS트렌지스터, 상기 제 5 MOS트랜지스터의 다른 단과 출력단자 사이에 접속되고 게이트가 제 2 전위에 접속된 제 2 도전형의 제 7 MOS트랜지스터, 일단이 제 1 전위에 접속되고 게이트가 제 2 입력단자에 접속된 제 1 도전형의 제 8 MOS트랜지스터, 이 제 8 MOS트랜지스터의 다른 단과 출력단자 사이에 접속되고 게이트가 제 2 입력단자에 접속된 제 1 도전형의 제 9 MOS트랜지스터, 상기 제 8 MOS트랜지스터의 다른 단과 출력단자 사이에 접속되고 게이트가제 1 전위에 접속된 제 2 도전형의 제 10 MOS트랜지스터, 일단이 제 2 전위에 접속되고, 게이트가 제 2 입력단자에 접속된 제 2 도전형의 제 11 MOS트랜지스터, 이 제 11 MOS트랜지스터의 다른 단에 일단이 접속되고 게이트가 제 1 입력단자에 접속된 제 2 도전형의 제 12 MOS트랜지스터, 이 제 12 MOS트랜지스터의 다른 단과 출력단자 사이에 접속되고 게이트가 제 2 입력단자에 접속된 제 2 도전형의 제 13 MOS트랜지스터 및, 상기 제 12 MOS트랜지스터의 다른 단자 출력단자 사이에 접속되고 게이트가 제 2 전위가 접속된 제 1 도전형의 제 14 MOS트랜스터를 구비한 것을 특징으로 한다. 또, 본 발명의 입력회로는 일단이 제 1 전위에 접속되고 게이트가 입력단자에 접속된 제 1 도전형의 제 1 MOS트랜지스터와, 이 제 1 MOS트랜지스터의 다른 단과 출력단자 사이에 접속되고 게이트가 입력단자에 접속된, 제 1 도전형의 제 2 MOS트랜지스터, 상기 제 1 MOS트랜지스터의 다른 단과 출력단자 사이에 접속되고 게이트가 제 1 전위에 접속된 제 2 도전형의 제 3 MOS트랜지스터, 일단이 제 2 전위에 접속되고 게이트가 입력단자에 접속된 제 2 도전형의 제 4 MOS트랜지스터, 이 제 4 MOS트랜지스터의 다른 단과 출력단자 사이에 접속되고 게이트가 입력단자에 접속된 제 2 도전형의 제 5 MOS트랜지스터, 상기 제 4 MOS트랜지스터의 다른 단과 출력단자 사이에 접속되고 게이트가 제 2 전위에 접속된 제 1 도전형의 제 6 MOS트랜지스터, 상기 제 1 MOS트랜지스터의 다른 단과 제 2 전위 사이에 접속되고 게이트가 출력단자에 접속된 제 1 도전형의 제 7 MOS트랜지스터 및, 상기 제 4 MOS트랜지스터의 다른 단과 제 1 전위 사이에 접속되고 게이트가 출력단자에 접속된 제 2 도전형의 제 8 MOS트랜지스터를 구비한 것을 특징으로 한다.
또한, 본 발명의 입력회로는 일단이 제 1 전위에 접속되고 게이트가 입력단자에 접속된 제 1 도전형의 제 1 MOS트랜지스터와, 이 제 1 MOS트랜지스터의 다른 단과 제 1 노드 사이에 접속되고 게이트가 입력단자에 접속된 제 1 도전형의 제 2 MOS트랜지스터, 상기 제 1 MOS트랜지스터의 다른 단과 제 1 노드 사이에 접속되고 게이트가 제 1 전위에 접속된 제 2 도전형의 제 3 MOS트랜지스터, 일단이 제 2 전위에 접속되고 게이트가 입력단자에 접속된 제 2 도전형의 제 4 MOS트랜지스터, 이 제 4 MOS트랜지스터의 다른 단과 제 1 노드 사이에 접속되고 게이트가 입력단자에 접속된 제 2 도전형의 제 5 MOS트랜지스터, 상기 제 4 MOS트랜지스터의 다른 단과 제 1 노드 사이에 접속되고 게이트가 제 2 전위에 접속된 제 1 도전형 제 6 MOS트랜지스터, 상기 제 1 노드와 출력신호를 얻는 제 2 노드 사이에 직렬로 삽입된 우수 개의 단전회로, 상기 제 1 MOS트랜지스터의 다른 단과 제 2 전위 사이에 접속되고 게이트가 제 2 노드에 접속된 제 1 도전형의 제 7 MOS트랜지스터 및, 상기 제 4 MOS 트랜지스터의 다른 단과 제 1 전위사이에 접속되고 게이트가 제 2 노드에 접속된 제 2 도전형의 제 8 MOS 트랜지스터를 구비한 것을 특징으로 한다.
그리고, 본 발명의 입력회로는 일단이 제 1 전위에 접속되고 게이트가 입력단자에 접속된 제 1 도전형의 제 1 MOS트랜지스터와, 이 제 1 MOS트랜지스터의 다른 단과 제 1 노드 사이에 접속되고 게이트가 입력단자에 접목된 제 1 도전형의 제 2 MOS트렌지스터, 상기 제 1 노드와 출력신호를 얻는 제 2 노드 사이에 직렬로 접속된 우수개의 반전회로, 상기 제 1 MOS트랜지스터의 다른 단과 제 1 노드 사이에 접속되고 게이트가 제 2 노드에 접속된 제 2 도전형의 제 3 MOS트랜지스터, 일단이 제 2 전위에 접속되고 게이트가 입력단자에 접속된 제 2 도전형의 제 4 MOS트랜지스터, 이 제 4 MOS트랜지스터의 다른 단과 제 1 노드 사이에 접속되고 게이트가 입력단자에 접속된 제 2 도전형의 제 5 MOS트랜지스터, 상기 제 4 MOS트랜지스터의 다른 단과 제 1 노드 사이에 접속되고 게이트가 제 2 노드에 접속된 제 1 도전형의 제 6 MOS트랜지스터, 상기 제 1 MOS트랜지스터의 다른 단과 제 2 전위 사이에 접속되고 게이트가 제 2 노드에 접속된 제 1도전형의 제 7 MOS트랜지스터 및, 상기 제 4 MOS트랜지스터의 다른 단과 제 1 전위 사이에 접속되고 게이트가 제 2 노드에 접속된 제 2 도전형의 제 8 MOS트랜지스터를 구비한 것을 특징으로 한다.
[작용]
상기와 같이 구성된 본 발명에 따른 입력회로에서는 입력회로가 공급되는 제 1 도전형 MOS트랜지스터에 대해서는 게이트가 제 1 전위에 접속되어 도통가능하게 되어 있는 제 2 도전형 MOS트랜지스터를, 제 2 도전형 MOS트랜지스터에 대해서는 게이트가 제 2 전위에 접속되어 도통가능하게 되어 있는 제 1 도전형 MOS트랜지스터를 각각 병렬로 접속함에 따라 제 1 도전형과 제 2 도전형 MOS트랜지스터의 임계치전압이 상보적으로 변동되는 경우의 병렬저항치를 당초의 설계치에 근접되도록 할 수 있음에 따라 트랜지스터의 임계치전압이 변동해도 회로임계치전압의 변동을 억제할 수 있다.
[실시예]
이하, 도면을 참조해서 본 발명의 실시예에 대해 설명한다.
제 1 도는 된 발명의 입력회로를 인버터에 실시한 경우의 구성을 도시한 회로도로, 전원전위(Vcc)와 출력단자(Out)사이에는 2개의 P챈널 MOS트랜지스터 (11, 12)가 직렬로 삽입되어 있고, 상기 출력단자(Out)와 접지전위(Vss)사이에는 2개의 N챈널 MOS트랜지스터(13, 14)가 직렬로 삽입되어 있으며, 상기 트랜지스터(11, 12, 13, 14)의 각 게이트는 입력단자(In)에 공통으로 접속되어 있다. 또 상기 트랜지스터(12)에 대해 N챈널 MOS트랜지스터(15)가 병렬로 접속되어 있는 한편, 이 트랜지스터(15)의 게이트는 전원전위(Vcc)에 접속되어 있고, 상기 트랜지스터(13)에 대해 P챈널 MOS트랜지스터(15)가 병렬로 접속되어 있는 한편, 이 트랜지스터(16)의 게이트는 접지전위(Vss)에 접속되어 있다.
즉, 상기 인버터는 게이트에 입력신호가 공급되는 P챈널 MOS트랜지스터(12)에 대해 게이트가 전원전위(Vcc)에 접속되어 도통가능하게 되어 있는 N챈널 MOS트랜지스터(15)가 병렬로 접속되는 한편, 게이트에 입력신호가 공급되는 N챈널 MOS트랜지스터(13)에 대해서는 게이트가 접지전위(Vss)에 접속되어 도통 가능하게 되어 있는 P챈널 MOS트랜지스터(16)가 병렬로 접속된 것이다.
이러한 구성의 인버터에 있어서, 입력단자(In)의 신호가 "L"인 때에는 P챈널 MOS트랜지스터(11, 12)가 도통되므로 출력단자(Out)의 신호는 "H"로 되는 한편, 입력단자(In)의 신호가 "H"인 때에는 N챈널 MOS트랜지스터 (13, 14)가 도통되므로 출력단자(Out)의 신호는 "L"로 되므로, 이 회로는 입력신호를 반전시키는 인버터로서 작용하게 된다.
다음에, 상기 실시예의 회로에 있어서 P챈널과 N챈널 MOS트렌지스티의 임계치전압이 변동되는 경우를 고려한다. 상기한 바와 같이 입력전위가 인버터의 회로임계전압의 근방에 이르는 경우, 각 트렌지스터의 도통저항에서 변동이 발생됨에 따라 회로임계치전압에 변동이 발생한다. 따라서, 입력전위가 인버터의 회로임계치전압의 근방에 이르게 될 때의 P챈널 MOS트랜지스터의 도통저항이 각각 R로부터 R+ΔR로 변화되는 한편, N챈널 MOS트랜지스터의 도통저항이 각각 R로부터 R-ΔR로 변화될때의 등가회로가 제 2 도에 도시되어 있는바, 이 제 2 도의 등가회로에서 출력전위(VOut)는 다음의 식(5)로 주어진다.
단,
R'=(R+ΔR)(R-ΔR)/(R+ΔR)(R-ΔR)
또, 상기와는 반대로 P챈널 MOS트랜지스터의 도통저항이 각각 R로부터 R-ΔR로 변화되는 한편, N챈널 MOS트랜지스터의 도통저항이 각각 R로부터 R+ΔR로 변화될때의 등가회로가 제 3 도에 도시되어 있는바, 이 제 3 도의 등가회로에서 출력전위(VOut)는 다음의 식(6)으로 주어진다.
VOut=Vcc/2+1/2·ΔR/R+R'·Vcc…………………………………………(6)
여기서, 종래 회로에서 상기 식(3) 및 식(4)와 상기 실시예회로에서의 상기 식(5) 및 식(6)을 각각 비교하면 상기 실시예회로가 종래 회로보다도 출력전위의 변동이 억제되고 있음을 알 수 있다.
바꾸어 말하면, 트랜지스터의 도통저항의 변동이 억제되고 있어, 회로임계치전압의 변동이 억제되는 효과가 있음을 알 수 있다.
제 4 도는 상기 실시예에 따른 인버터와 상기 제 35 도에 도시된 종래의 인버터에서, P챈널 MOS트랜지스터의 임계치전압(VthP)과 N챈널 MO르트랜지스터의 임계치전압(VthN)을 변화시킨 경우에 회로임계치전압(Vthc)의 변화를 나타내는 특성도로, 특성(a)는 상기 실시예회로의 특성인 반면, 특성(b)은 종래 회로의 특성이다. 이 제 4 도에 도시된 바와 같이VthP를 높게 하면서 VthN을 낮게 설정한 경우와 VthP를 낮게 하면서 VthN을 높게 설정한 경우의 회로임계치전압의 차이, 즉 회로임계치전압의 변동(ΔVthC)이 종래회로에서는 0.6V임에 대해 상기 실시예의 회로에서는 0.41V로 할 수 있었다.
제 5 도는 TTL입력을 수취하기 위해 회로임계치전압을 저하시킨 경우 종래 회로와 상기 실시예 회로에서의 회로임계치전압의 변동특성을 나타낸 특성도로서, 특성(a)는 상기 실시예 회로의 특성인 반면, 특성(b)는 종래 회로의 특성이고, 또 이때의 전원전위(Vcc)는 5V이다. 도시된 바와 같이 종래 회로에서 회로임계치전압의 변동(ΔVthC)이 0.5V임에 대해 상기 실시예의 회로에서는 0.43V로 억제되고 있다. 이 경우 TLL 입력회로에서 최소의 하이레벨입력전위(VIHmin)는 2.0V, 최대의 로우레벨입력전위(VILmax)는 0.8V인바, 상기 실시예 회로의 경우에 ΔVthC는 이 VIHmin과 VILmax의 범위에 충분히 포함되어지면서 충분한 전원여유를 갖게 된다.
제 6 도는 본 발명의 입력회로를 2입력 NAND회로에 실시한 경우의 구성을 나타낸 회로도로서, 전원전위(Vcc)와 출력단자(Out)사이에는 2개의 P챈널 MOS트랜지스터(21, 22)가 직렬로 삽입되어 있는 한편, 상기 출력단자(Out)와 접지전위(Vss)사이에는 3개의 N챈널 MOS트랜지스터(23, 24, 25)가 직렬로 삽입되어있다. 상기 트랜지스터(21, 22, 23, 24)의 각 게이트는 제 1 입력단자(In1)에 공통으로 접속되어 있고, 트랜지스터(25)의 게이트는 제 2 입력단자(In2)에 접속되어 있다.
상기 트랜지스터(22)에 N챈널 MOS트랜지스터(26)가 병렬로 접속되어 있는 한편, 이 N챈널 MOS트렌지스터(6)의 게이트는 전원전위(Vcc)에 접속되어 있고, 상기 트랜지스터(23)에 대해 P챈널 MOS트랜지스터(27)가 병렬로 접속되어 있는 한편, 이 트랜지스터(27)의 게이트는 접지전위(Vss)에 접속되어 있다. 또 전원전위(Vcc)와 출력단자(Out)사이에는 2개의 P챈널 MOS트랜지스터(26, 29)가 직렬로 삽입되어 있고, 상기 출력단자(Out)와 접지전위(Vss)사이에는 3개의 N챈널 MOS트랜지스터(30, 31, 32)가 직렬로 삽입되어 있다. 상기 트랜지스터(28, 29, 30, 31)의 각 게이트는 제 2 입력단자(In2)에 공통으로 접속되어 있고, 트랜지스터(32)의 게이트는 제 1 입력단자(In1)에 접속되어 있다. 또, 상기 트랜지스터(29)에 대해 N챈널 MOS트랜지스터(33)가 병렬로 접속되어 있는 한편, 이 트랜지스터(33)의 게이트는 전원전위(Vcc)에 접속되어있고, 상기 트랜지스터(30)에 대해 P챈널 MOS트랜지스터(34)가 병렬로 접속되어 있는 한편, 이 트랜지스터(34)의 게이트는 접지전위(Vss)에 접속되어 있다.
상기 실시예의 NAND회로에서 제 1 입력단자(In1)와 제 2 입력단자(In2)의 신호가 모두 "H"일 때에는 트랜지스터(24, 25, 26)가 도통되어 트랜지스터(30, 31, 32)가 도통되기 때문에 출력단자(Out)의 신호는 "L"로 되는 반면, 제 1 입력단자(In1)와 제 2 입력단자(In2)의 신호중 어느 한쪽 또는 양쪽이 "L"일때에는 트랜지스터(21, 22 ; 28, 29)중 어느 1조 또는 양조가 도통되어 출력단자(Out)의 신호는 "H"로 된다.
여기서, P챈널 MOS트랜지스터(22)에는 N챈널 MOS트랜지스터(26)가, N챈널 MOS트랜지스터 (23)에는 P챈널 MOS트랜지스터 (29)가 각각 병렬로 접속되어 있는 P챈널 MOS트랜지스터(29)에는 N챈널 MOS트랜지스터(33)가, N챈널 MOS트랜지스터(30)에는 P챈널 MOS트렌지스터(34)가 각각 병렬로 접속되어 있기 때문에, 상기 실시예의 인버터의 경우와 마찬가지로 트랜지스터의 도통저항의 변동이 억제되어 회로임계치전압의 변동이 억제될 수 있다.
제 7 도는 본 발명의 입력회로를 2입력 NAND회로에 실시한 경우의 구성을 나타낸 회로도로서, 이 실시예의 회로는 상기 제 6 도에 실시예에 비해, 상기 트랜지스터(24)의 게이트가 제 1 입력단자(In1)에 접속되는대신 제 2 입력단자(In2)에 접속되어 있고, 상기 트랜지스터(25)의 게이트가 제 2 입력단자(In2)에 접속되는대신 제 1 입력단자(In1)에 접속됨과 더불어, 상기 트랜지스터(31)의 게이트가 제 2 입력단자(In2)에 접속되는 대신 제 1 입력단자(In1)에 접속되고, 상기 트랜지스터(31)의 게이트가 제 1 입력단자에 접속되는 대신 제 2 입력단자(In2)에 접속되도록 한 점이 다르게 되어 있다.
이 실시예의 경우도, 트랜지스터(22, 23, 29, 30)에 대해 각각 역도전형 트랜지스터(26, 27, 33, 34)가 병렬로 접속되어 있으므로 트렌지스터의 도통조항의 변동이 제어되어 회로임계치전압의 변동이 억제될 수 있다.
제 8 도는 TTL입력을 수취하기 위해 회로임계치전압을 저하시킨 경우, 상기 제 36 도에 도시된 종래의 NAND회로와 상기 양 실시예의 NAND회로에서 회로임계치전압의 변동특성을 나타낸 특성도로서, 특성(a)는 상기 양 실시예 회로의 특성인 반면 특성(b)는 종래 회로의 특성이고, 이때의 전원전위(Vcc)는 5V이다. 도시된 바와 같이 종래 회로에서 회로임계치전압의 변동(ΔVthC)은 1.13V이므로 TTL회로에 대한 최소의 하이레벨입력전위(VIHmin)의 2.0V와, 최대의 로우레벨입력전위(VILmax)의 0.8V범위로부터 벗어나게 된다. 이에 대해 상기 양 실시예회로에서는 ΔVthC가 1.05V이므로 VIHmin과 VILmax사이의 범위에 수용된다.
제 9 도는 본 발명의 입력회로를 2입력 NOR회로에 실시한 경우의 구성을 나타낸 회로도로서, 전원전위(Vcc)와 출력단자(Out)사이에는 3개의 P챈널 MOS트랜지스터(41, 42, 43)가 직렬로 접속되어 있고, 상기출력단자(Out)와 접지전위(Vss)사이에는 2개의 N챈널 MOS트랜지스터(44, 45)가 삽입되어 있다. 상기 트랜지스터(41)의 게이트는 제 2 입력단자(In2)에 접속되어 있고, 트랜지스터(42, 43, 44, 45)의 각 게이트는 제 1 입력단자(In1)에 공통으로 접속되어 있다. 상기 트랜지스터(43)에 대해 N챈널 MOS트렌지스터(46)가 병렬로 접속되어 있는 한편, 이 트랜지스터(46s)의 게이트는 전원전위(Vcc)에 접속되어 있고, 상기 트랜지스터(44)에 대해 P챈널 MOS트랜지스터(47)가 병렬로 접속되어 있다. 또 전원전위(Vcc)와 출력단자(Out)사이에는 3개의 P챈널 MOS트랜지스터(48, 49, 50)가 직렬로 삽입되어 있는 한편, 상기 출력단자(Out)와 접지전위(Vss)사이에는 2개의 N챈널 MOS트랜지스터(51, 52)가 직렬로 삽입되어 있다. 상기 트랜지스터(48)의 게이트는 제 1 입력단자(In1)에 접속되어 있고, 트랜지스터(49, 50, 51, 52)의 각 게이트는 제 2 입력단자(In2)에 공통으로 접속되어 있다. 또, 상기 트랜지스터(50)에 대해 N챈널 MOS트랜지스터(53)가 병렬로 접속되어 있는 한편, 이 트랜지스터(53)의 게이트는 전원전위(Vcc)에 접속되어 있고, 상기 트랜지스터(51)에 대해 P챈널 MOS트랜지스터(54)가 병렬로 접속되어 있으며, 이 트랜지스터(54)의 게이트는 접지전위(Vss)에 접속되어 있다.
상기 실시예의 NOR회로에서 제 1 입력단자(In1)및 제 2 입력단자(In2)의 신호가 모두 "L"일때는 트랜지스터(41, 42, 43)가 도통되어 트랜지스터(48, 49, 50)가 도통되기 때문에 출력단자(Out)의 신호는 "H"로 되는 반면 제 1 입력단자(In1)와 제 2 입력단자(In2)의 신호중 어느 한쪽이 "H"일때는 트랜지스터(44, 45, 51, 52)중 어느 1조 또는 양조가 도통되어 출력단자(Out)의 신호는 "L"로 된다.
여기서, P챈널 MOS트랜지스터 (43)에는 N챈널 MOS트랜지스터(46)가, N챈널 MOS트랜지스터(44)에는 P챈널 MOS트랜지스터(47)가 각각 병렬로 접속되어 있는 한편, P챈널 MOS트랜지스터(50)에는 N챈널 MOS트랜지스터 (53)가, N챈널 MOS트랜지스터(51)에는 P챈널 MOS트랜지스터(54)가 각각 병렬로 접속되어 있기 때문에 상기 실시예의 인버터의 경우와 마찬가지로 트랜지스터의 도통저항의 변동이 억제되어, 회로임계치전압의 변동이 억제될 수 있다.
제 10 도는 본 발명의 입력회로를 2입력 NOR회로에 실시한 경우의 구성을 나타낸 회로도로서, 이 실시예의 회로는 상기 제 9 도에 도시된 실시예의 회로에 비해, 상기 트랜지스터(41)의 게이트가 제 2 입력단자(In2)에 접속되는 대신 제 1 입력단자(In1)에 접속되고, 상기 트랜지스터(42)의 게이트가 제 1 입력단자(In1)에 접속되는 대신 제 2 입력단자(In2)에 접속됨과 더불어, 상기 트랜지스터(48)의 게이트가 제 1 입력단자(In1)에 접속되는 대신 제 2 입력단자에 접속되고, 상기 트랜지스터(49)의 게이트가 제 2 입력단자(In2)에 접속되는 대신 제 1 입력단자(In1)에 접속되도록 한 점이 다르게 되어 있다.
이 실시예 회로의 경우에도 트랜지스터(43, 44, 50, 51)에 대해 각각 역도전형 트랜지스터(46, 47, 53, 54)가 병렬로 접속되어 있으므로 트랜지스터의 도통저항의 변동이 억제되어 회로임계치전압의 변동이 제어될 수 있다.
그런데, 상기 제 6 도와 제 7 도에 도시된 NAND회로와 상기 제 9 도와 제 10 도에 도시된 NOR회로에서는 제 1, 제 2 입력단자(In1, In2)중 어느 한쪽의 신호를 "H"또는 "L"로 고정시겨 인버터로 사용하는 경우가 많은데, 이와 같이 사용하는 경우 NAND회로에서는 상기 트랜지스터(26, 27)와 트랜지스터(33, 34)중 어느 한쪽을 생략할 수 있다. 즉, 제 1 입력단자(In1)의 신호를 "H"로 고정시키는 경우에는 트랜지스터(26, 27)를, 제2입력단자(In2)의 신호를 "H"로 고정시키는 경우에는 트랜지스터(33, 34)를 각각 생략할 수 있다.
마찬가지로, NOR회로에서도 상기 트랜지스터(46, 47)과 트랜지스터(53, 54)중 어느 한쪽을 생략할 수 있는바, 즉 제 1 입력단자(In1)의 신호를 "L"로 고정시키는 경우에는 트랜지스터(46, 47)를 제 2 입력단자(In2)의 신호를 "L"로 고정시키는 경우에는 트랜지스터(53, 54)를 각각 생략할 수 있다.
제 11 도는 본 발명의 입력회로를 쉬미트트리거회로에 실시한 경우에 구성을 나타낸 회로도로서, 전원전위(Vcc)와 노드(N) 사이에는 2개의 P챈널 MOS트랜지스터(61, 62)가 직렬로 삽입되어 있고, 상기 노드(N1)와 접지전위(Vss)사이에는 2개의 N챈널 MOS트랜지스터(63, 64)가 직렬로 삽입되어 있으며, 상기 트랜지스터(61, 62, 63, 64)의 각 게이트는 입력단자(In1)에 접속되어 있다. 또, 상기 트랜지스터(62)에 대해 N챈널 MOS트랜지스터(65)가 병렬로 접속되어 있고, 이 트랜지스터(65)의 게이트는 접지전위(Vss)에 접속되어 있다. 상기 트랜지스터(62, 65)의 접속노드(N2)와 접지전원(Vss)의 사이에는 P챈널 MOS트랜지스터(67)가, 상기 트랜지스터(63, 64)의 접속노드(N3)와 전원전위(Vcc)사이에는 N챈널 MOS트랜지스터(66)가 각각 삽입되어 있다.
한편, 상기 노드(N1)는 인버터(69)의 입력단에, 이 인버터(69)의 출력단은 인버터(70)의 입력단에 각각 접속되어 있고, 인버터(70)의 출력단은 출력단자(Out)에 접속되어 있으며, 상기 양 트랜지스터(67, 68)의 게이트는 출력단자(Out)에 접속되어 있다.
또, 상기 실시예에서는 각 트랜지스터(62, 63, 65, 66)의 도통시의 저항치가 각 트랜지스터(61, 64, 67, 68)의 2배가 되도록 소자치수등이 설정되어 있다.
이러한 구성으로 되어 있는 쉬미트트리거회로는 상기 제 41 도의 종래 회로에 대해 새로이 N챈널 MOS트랜지스터(65)와 P챈널 MOS트랜지스터(66)가 추가된 것으로, P챈널 MOS트랜지스터 (62)가 도통되는 경우에 그 양단간의 도통저항치는 그 트렌지스터(62)와 병렬로 접속된 N챈널 MOS 트렌지스터(65)의 도통저항과의 병렬저항치로 되는 한편, N챈널 MOS트랜지스터(63)가 도통되는 경우에 그 양단간의 도통저항치는 그 트렌지스터(63)와 병렬로 접속된 N챈널 MOS트랜지스터(66) 도통저항과의 병렬저항치로 된다. 따라서, 제조시에 N첸널 MOS트랜지스터와 P챈럴 MOS트랜지스터의 임계치전압이 상보적으로 변화되는 경우에도 노드(N1, N2)와 노드(N1, N3)사이의 저항치를 설계치에 가깝도록 할 수 있어 회로임계치전압의 변동이 억제된다.
이어, 상기 실시예회로에서 종래 회로에 비해 회로임계치전압의 변동이 어느 정도 개선되는가에 대해 설명한다.
상기 제 41 도에 도시된 종래 회로에 있어서 입력단자(In)의 신호가 "L"로부터 "H"로 변화되는 과정에서 입력신호전위가 (1/2) VCC에 도달될때의 등가회로가 제 12 도에 도시되어 있다. 이때 상기 트랜지스터(91~94)의 각 도통저항치는 r, 트랜지스터(97, 98)의 도통저항치는 R이라고 한다면, 이 제 12 도의 등가회로에서 출력신호전위(VOut)(1)는 다음의 식으로 주어진다.
단 r//R은 r과 R의 병렬저항치를 나타내는 것으로, 이하 기호 「//」는 양 저항치의 병렬저항치를 표현하는 것으로 한다.
또, P챈널 트랜지스터(91, 92)의 도통저항치가 r로부터 r+Δr로 변화되는 한편, N챈널 트랜지스터(93, 94)의 도통저항치가 r로부터 r-Δr로 변화되고 트랜지스터(97, 98)의 도통저항치가 R로부터 R-ΔR로 변화될때의 등가회로가 제 13 도에 도시되어 있는바, 이 제 13 도의 등가회로에서 출력신호전위(VOut(2))는 다음의 식으로 주어진다.
또, P챈널 트랜지스터(91, 92)의 도통저항치가 r로부터 r-Δr로 변화되는 한편, N챈널 트랜지스터(93, 94)의 도통저항치가 r로부터 r+Δr로 변화되고, 트랜지스터(97, 98)의 도통저항치가 R로부터 R+ΔR로 변화될때의 등가회로가 제 14 도에 도시되어 있는바, 이 제 14 도의 등가회로에서 출력신호전위(VOut(3))는 다음의 식으로 주어진다.
한편, 종래 회로에서는 입력단자(In)의 신호가 상기와는 반대로 "H" 로부터 "L"로 변화되는 과정에서 입력신호전위가 (1/2) VCC에 도달될때의 등가회로가 제 15 도에 도시되어 있는에, 이 경우의 출력신호전위(VOut(4))는 다음의 식으로 주어진다.
또, P챈널 트랜지스터(91, 92)의 도통저항치가 r로부터 r+Δr로 변화되는 한편, N챈널 트랜지스터(93, 94)의 도통저항치가 r로부터 r-Δr로 변화되고 트랜지스터 (97, 98)의 도통저항치가 R로부터 R+ΔR로 변화될때의 등가회로가 제 16 도에 도시되어 있는데, 이 제 16 도의 등가회로에서 출력신호전위(VOut(5))는 다음의 식으로 주어진다.
그리고, P챈널 트랜지스터(91, 92)의 도통저항치가 r로부터 r-Δr로 변화되는 한편, N챈널 트랜지스터(93, 94)의 도통저항치가 r로부터 r+Δr로 변화되고, 트랜지스터 (97, 98)의 도통저항치가 R로부터 R-ΔR로 변화될때의 등가회로가 제 17 도에 도시되어 있는바, 이 제 17 도의 등차회로에서 출력신호전위 (VOut(6))는 다음의 식으로 주어진다.
이에 대해, 상기 실시예의 쉬미트트리거회로에서 각 트랜지스터의 도통저항이 설계치와 동등하게 되도록 제조된 경우에 입력단자(In)의 신호가 "L"로부터 "H"로 변화되는 과정에서 입력신호가 (1/2) VCC에 도달될 때의 출력신호전위는 상기 식(7)의 VOut (1)과 동일하게 되고, 상기 실시예의 쉬미트트리거회로에서 P챈널 트랜지스터(61)의 도통저창치가 r로부터 r+Δr로, P챈널 트랜지스터(62, 65)의 도통저항치가 2r로부터2(r-Δr)로, N챈널 트랜지스터(63, 65)의 도통저항치가 2r로부터 2(r-Δr)로, N챈널 트랜지스터(64)의 도통저항치가 r-로부터 r-Δr로 각각 변화되는 한편, N챈널 트랜지스터(68)의 도통저항치가 R로부터 R-ΔR로 변화될때의 등가회로가 제 18 도에 도시되어 있는데, 이 등가회로에서 출력신호전위(VOut(7))는 다음의 식으로 주어진다.
이식(13)에서 3r+Δr〉〉2·Δr2/r, 4r〉〉2·Δr2/r의 관계를 대입하여 정리하면 다음의 식(14)이 구해진다.
또, 상기 실시예의 쉬미트트리거회로에서 P챈널 트랜지스터(61)의 도통저항치가 r로부터 r-Δr로, P챈널트랜지스터(62, 66)의 도통저항치가 2r로부터 2(r-Δr)로, N챈널 트랜지스터 (63, 65)의 도통저항치가 r로부터 r+Δr로 각각 변화되는 한편, N챈널 트랜지스터(68)의 도통저항치가 R로부터 R+ΔR로 변화될 때의 등가회로가 제 19 도에 도시되어 있는데, 이 등가회로에서 출력신호전위(VOut(8))는 다음의 식으로 주어진다.
이식(15)에서 3r-Δr〉〉2·Δr2/r, 4r〉〉2·Δr2/r의 관계를 대입하여 정리하면 식(16)이 구해진다.
또, 상기 실시예의 쉬미트트리거회로에서 각 트랜지스터의 도통저항치가 설계치와 동등하게 되도록 제조된 경우에 입력단자(In)의 신호가 "H"로부터 "L"로 변화되는 과정에서 입력신호전위가 (1/2) Vcc에 도달될때의 출력신호전위는 상기 식(10)의 VOut(4)와 동등하게 된다. 그리고, 상기 실시예의 쉬미트트리거회로에서 P챈널 트랜지스터(61)의 도통저항치가 r로부터 r+Δr로, P챈널 트랜지스터(62, 66)의 도통저항치가 2r로추터 2(r+Δr)로, N챈널 트랜지스터(63, 65)의 도통저항치가 2r로부터 2(r-Δr)로, N챈널 트랜지스터(64)의 도통저항치가 r로부터 r-Δr로 각각 변화되는 한편, P챈널 트랜지스터(67)의 도통저항치가 R로부터 R+ΔR로 변화될때의 등가회로가 제 20 도에 도시되어 있는데, 이 등가회로에서 출력신호전위 (VOut(9))는 다음의 식으로 주어진다.
이 식(17)에서 3r-Δr〉〉2·Δr2/r의 관계를 대입해서 정리하면 식(18)이 구해진다.
그리고, 상기 실시예의 쉬미트트리거회로에서 P챈널 트랜지스터(61)의 도통저항치가 r로부터 r-Δr로, P챈널 트랜지스터 (62, 66)의 도통저항치가 2r로부터 2(r-Δr)로, N챈널 트랜지스터(63, 65)의 도통저항치가 2r로부터 2(r+Δr)로, N챈널 트랜지스터 (64)의 도통저항치가 r로부터 r+Δr로 각각 변화됨과 더불어 P챈널트랜지스터(67)의 도통저항치가 R로부터 R-ΔR로 변화될때의 등가회로가 제 21 도에 도시되어 있는데, 이 등가회로에서 출력신호전위 (VOut(l0)은 다음의 식으로 주어진다.
이 식 (19)에서 3r+Δr〉〉2·Δr2/r의 관계를 대입하여 정리하면 다음의 식(20)이 구해진다.
여기서, 종래 회로에서 상기 식(7)을 기준으로 하여 종래 회로에서의 식(8)과 (9)의 값의 차이와, 상기 실시예회로에서의 식(14)와 식(16)의 값의 차이를 비교한 경우 상기 실시예회로쪽이 출력신호전위의 변동이 작음을 알 수 있다 마찬가지로 식(10)을 기준으로 하여 종래 회로에서 식(11)과 식(12)의 값의 차이와, 상기 실시예회로에서치 식(16)과 식(20)의 값의 차이를 비교한 경우에도 상기 실시예회로쪽의 출력신호전위의 변동이 작음을 알 수 있다. 바꾸어 말하자면, 상기 실시예회로에서는 도통저항의 변동이 억제되고 있어 회로임계치전압의 변동을 억제하는 효과가 달성되고 있다.
제 22 도는 상기 실시예의 쉬미트트리거회로와 상기 제 41 도에 도시된 종래 회로를 낮은 전원전위(Vcc=3V)하에서 동작시킬때 P챈널 트랜지스터의 임계치전압(Vthp)와 N챈널 트랜지스터의 임계치전압(Vthn)을 변화시키는 경우의 회로임계치전압(Vthc)의 변화를 나타내는 특성도로서, 특성(a, a')은 상기 실시예회로의 특성을 나타내는 반면, 특성(b, b')는 종래 회로의 특성을 나타낸다. 도시된 바와 같이 저전압 동작시의 회로임계치전압의 변동(ΔVth)은 종래의 0.40V에 대해 상기 실시예에서는 0.18V로 억제되고 있고, 또 히쓰테리시스전압폭(VHmin)도 종래의 0.29V에 대해 상기 실시예에서는 0.32V로 개선되고 있다. 마찬가지로 제 23 도는 상기 실시예의 쉬미트트리거회로와 상기 제 41 도에 도시된 종래 회로를 높은 전원전위(Vcc=5V)하에서 동작시킬때 P챈널 트랜지스터의 임계치전압(Vthp)과 N챈널 트랜지스터의 임계치전압(Vthn)을 변화시킨 경우의 임계치전압(Vthc)의 변화를 나타낸 특성도로서, 특성(a, a')은 상기 실시예회로의 특성을 나타내는반면, 특성(b, b')은 종래 회로의 특성을 나타낸다. 이 경우에는 회로임계치전압의 변동(ΔVth)이 종래의 0.45V에 대해 상기 실시예에서는 0.30V로 억제되고 있고, 또 히스테리시스전압폭(VHmin)도 종래의 0.58V에 대해 상기 실시예에서는 0.86V로 개선되고 있다.
제 24 도와 제 25 도는 각각 상기 제 11 도에 도시된 실시예의 쉬미트트리거회로에 대한 변형예의 회로도로서, 제 24 도에 도시된 실시예의 쉬미트트리거회로는 상기 제 11 도의 실시예회로로부터 상기 P챈널 트랜지스터(66)를 제거한 것으로, 이 변형예회로의 경우에는 상기 P챈널 트랜지스터(62)에 병렬로 N챈널 트랜지스터(65)가 접속되어 있기 때문에 이 트랜지스터(62)에서의 도통저항의 변동이 억제되어 입력신호전위가 "H"로부터 "L"로 저하될때의 회로임계치전압의 변동만이 억제된다.
이에 대해 제 25 도에 도시된 회로에서는 N챈널 트랜지스터(65)가 제어되어 있으면서 N챈널 트랜지스터(63)에 병렬로 M챈널 트랜지스터(66)가 접속되어 있다. 이 때문에 트렌지스터(63)에서 도통저항의 변동이 억제되므로 입력 신호전위가 "L"로부터 "H"로 상승될때의 회로임계치전압의 변동이 제어된다.
제 26 도는 본 발명의 입력회로를 쉬미트트리거회로에 실시한 경우의 다른 예를 나타낸 회로도로서, 이 실시예회로에서는 상기 제 11 도의 실시예회로에서 N챈널 및 P챈널 트랜지스터(65, 66)의 양 게이트가 전원전위(Vcc)와 접지전위(Vss)에 각각 접속되는 대신에 그 양 게이트가 출력단자(Out)에 함께 접속된 구성으로 되어 있다. 즉, P챈널 트랜지스터(62)가 도통될 때에는 입력신호전위는 "L"이고, 노드(N1)는 "H", 인버터(70)의 출력단인 출력단자(Out)의 전위는 "H"이기 때문에 N챈널 트랜지스터(65)가 도통되어 노드(N2)사이의 저항치는 양 트랜지스터(62, 65)의 병렬저항치로 된다. 한편, N챈널 트랜지스터(63)가 도통될때에는 P챈널 트랜지스터(66)가 도통되어, 노드(N2)사이의 저항치는 양 트랜지스터(63, 66)의 병렬저항치로 된다.
제 27 도와 제 28 도는 각각 상기 제 26 도에 도시된 실시예의 쉬미트트리거회로에 대한 변형예의 회로도로서, 제 27 도에 도시된 변형예회로는 상기 제 24 도의 변형예와 마찬가지로 상기 제 26 도의 실시예회로로부터 상기 P챈널 트랜지스터(66)가 제거됨으로써 입력신호전위가 "H"로부터 "L"로 저하될때의 회로임계치전압의 변동만이 억제되도록 한 것이고, 제 28 도에 도시된 회로에서는 상기 제 25 도의 변형예와 마찬가지로 N챈널 트랜지스터(65)가 제거됨으로써 입력신호전위가 "L"로부터 "H"로 상승될때의 회로임계치전압의 변동이 억제되도록 한 것이다.
제 29 도는 본 발명의 입력회로를 쉬미트크리거회로에 실시한 경우의 또 다른 예를 나타낸 회로도로서, 이실시예회로에서는 상기 제 11 도의 실시예에서 2개의 인버터(69, 70)가 제거되고 노드(N1)가 출력단자(Out)에 직접 접속된 것이다. 또 제 30 도와 제 31 도는 각각 이 제 29 도에 도시된 실시예의 쉬미트트리거회로에 대한 변형예의 회로도로서, 제 30 도의 변형예회로는 상기 제 24 도의 변형예와 마찬가지로 이 제 29 도의 실시예로부터 P챈널 트랜지스터(66)가 제거된 것이고, 제 31 도의 변형예회로는 상기 제 25 도의 변형예와 마찬가지로 이 제 29 도의 실시예회로로부터 N챈널 트랜지스터 (65)가 제거된 것이다.
제 32 도는 본 발명의 입력회로를 쉬미트트리거회로에 실시한 경우의 상기와는 다른 실시예를 나타낸 회로도로서, 이 실시예에서는 상기 제 26 도의 실시예회로에서 2개의 인버터(69, 70)가 제거되고 노드(N1)가 출력단자(Out)에 직접 접속된 것이고, 또 제 33 도와 제 34 도는 각각 이 제 32 도에 도시된 실시예의 쉬미트트리거회로에 대한 변형예의 회로도로서, 제 33 도의 변형예회로는 제 32 도의 실시예회로로부터 P챈널 트랜지스터(66)가 제거된 것이고, 제 34 도의 변형예회로는 제 32 도의 실시예 회로로부터 N챈널 트랜지스터(65)가 제거된 것이다.
한편, 본원 청구범위의 각 구성요소에 병기한 도면 참조부호는 본원 발명의 이해를 용이하게 하기 위한 것으로, 본원 발명의 기술적 범위를 도면에 도시한 실시예로 한정할 의도로 병기한 것은 아니다.
[발명의 효과]
이상에서 설명한 바와 같이 본 발명에 따르면, 종래에 비해 트랜지스터의 임계치전압의 변동에 대한 회로임계치전압의 변동을 억제하는 것이 가능한 입력회로를 제공할 수 있다.

Claims (13)

  1. 일단이 제 1 전위(Vcc)에 접속되고 게이트가 입력단자(In)에 접속된 제 1 도전형의 제 1 MOS트랜지스터(11)와, 이 제 1 MOS트랜지스터의 다른 단과 출력단자(Out)사이에 접속되고 게이트가 입력단자에 접속된 제 1 도전형의 제 2 MOS트랜지스터(12), 상기 제 1 MOS트랜지스터의 다른 단과 출력단자사이에 접속되고 게이트가 제 1 전위에 접속된 제 2 도전형의 제 3 MOS트랜지스터(15), 일단이 제 2 전위(Vss)에 접속되고 게이트가 입력단자에 접속된 제 2 도전형의 제 4 MOS트랜지스터(14), 이 제 4 MOS트랜지스터의 다른 단과 출력단자사이에 접속되고 게이트가 입력단자에 접속된 제 2 도전형의 제 5 MOS트랜지스터(13)및 상기 제 4 MOS트랜지스터의 다른 단자와 출력단자사이에 접속되고 게이트가 제 2 전위에 접속된 제 1도전형의 제 6 MOS트랜지스터(16)를 구비한 것을 특징으로 하는 입력회로.
  2. 일단이 제 1 전위(Vcc)에 접속되고 게이트가 제 1 입력단자(In)에 접속된 제 1도전형의 제 1 MOS트랜지스터(21)와, 이 제 1 MOS트랜지스터의 다른 단과 출력단자(Out)사이에 접속되어, 게이트가 제 1 입력단자에 접속된 제 1 도전형의 제 2 MOS트렌지스터(22), 상기 제 1 MOS트랜지스터의 다른 단과 출력단자사이에 접속되고 게이트가 제 1 전위에 접속된 제 2 도전형의 제 3 MOS트랜지스터(26), 일단이 제 2 전위(Vss)에접속되고 게이트가 제 2 입력단자(In2)에 접속된 제 2 도전형의 제 4 MOS트랜지스터(25), 이 제 4 MOS트랜지스터의 다른 단에 일단이 접속되고 게이트가 제 1 입력단자에 접속된 제 2 도전형의 제 5 MOS트랜지스터(24), 이 제 5 MOS트랜지스터의 다른 단과 출력단자사이에 접속되고 게이트가 제 1 입력단자에 접속된 제 2 도전형의 제 6 MOS트랜지스터(23), 상기 제 5 MOS트랜지스터의 다른 단과 출력단자사이에 접속되고, 게이트가 제 2 전위에 접속된 제 1 도전형의 제 7 MOS트랜지스터(27), 일단이 제 1 전위에 접속되고 게이트가 제 2 입력단자에 접속된 제 1 도전형의 제 8 MOS트랜지스터(28), 이 제 8 MOS트랜지스터의 다른 단과 출력단자사이에 접속되고 게이트가 제 2 입력단자에 접속된 제 1 도전형의 제 9 MOS트랜지스터(29), 상기 제 8 MOS트랜지스터의 다른 단과 출력단자사이에 접속되고 게이트가 제 1 전위에 접속된 제 2 도전형의 제 10 MOS트랜지스터(33), 일단이 제 2 전위에 접속되고 게이트가 제 1 입력단자에 접속된 제 2 도전형의 제 11 MOS트랜지스터(32), 이 제 11 MOS트랜지스터의 다른 단에 일단이 접속되고 게이트가 제 2 입력단자에 접속된 제 2 도전형의 제 12 MOS트랜지스터(31), 이 제 12 MOS트랜지스터의 다른 단과 출력단자사이에 접속되고 게이트가 제 2 입력단자에 접속된 제 2 도전헝의 제 13 MOS트랜지스터(30), 상기 제 12 MOS트랜지스터의 다른 단과 출력단자사이에 접속되고 게이트가 제 2 전위에 접속된 제 1 도전형의 제 14 MOS트랜지스터(34)를 구비한 것을 특징으로 하는 입력회로.
  3. 제 2 항에 있어서, 상기 제 1, 제 2, 제 5, 제 6 및 제 11 MOS트렌지스터의 각 게이트가 상기 제 1 입력단자에 접속되는 대신 논리하이레벨신호 또는 논리로우레벨신호가 고정적으로 접속됨과 더불어, 상기 제 3 및 제 7 MOS트렌지스터가 제거되도록 구성된 것을 특징으로 하는 입력회로.
  4. 제 2 항에 있어서, 상기 제 4, 제 8, 제 9, 제 12 및 제 13 MOS트렌지스터와 각 게이트가 상기 제 2 입력단자에 접속되는 대신 논리하이레벨신호 또는 논리로우레벨신호가 고정적으로 접속됨과 더불어, 상기 제 10 및 제 14 MOS트랜지스터가 제거되어 구성된 것을 특징으로 하는 입력회로.
  5. 일단이 제 1 전위(Vcc)에 접속되고 게이트가 제 1 입력단자(In1)에 접속된 제 1 도전형의 제 1 MOS트랜지스터(21)와, 이 제 1 MOS트랜지스터의 다른 단과 출력단자(Out)사이에 접속되고 게이트가 제 1 입력단자에 접속된 제 1 도전형의 제 2 MOS트랜지스터(22), 상기 제 1 MOS트랜지스터의 다른 단과 출력단자사이에 접속되고 게이트가 제 1 전위에 접속된 제 2 도전형의 제 3 MOS트랜지스터(26), 일단이 제 2 전위(Vss)에 접속되고 게이트가 제 1 입력단자에 접속된 제 2 도전형의 제 4 MOS트랜지스터(25), 이 제 4 MOS트랜지스터의 다른 단에 일단이 접속되고 게이트가 제 2 입력단자(In2)에 접속된 제 2 도전형의 제 5 MOS트랜지스터(24), 이 제 5 MOS트랜지스터의 다른 단과 출력단자사이에 접속되고 게이트가 제 1 입력단자에 접속된 제 1 도전형의 제 6 MOS트랜지스터(23), 상기 제 5 MOS트랜이스터의 다른 단과 출력단자사이에 접속되고 게이트가 제 2 전위에 접속된 제 2 도전형의 제 7 MOS트렌지스터(27), 일단이 제 1 전위에 접속된 게이트가 제 2 입력단자에 접속된 제 1 도전형의 제 8 MOS트랜지스터(28), 이 제 8 MOS트랜지스터의 다른 단과 출력단자사이에 접속되고 게이트가 제 2 입력단자에 접속된 제 1 도전형의 제 9 MOS트랜지스터(29), 상기 제 8 MOS트랜지스터의 다른 단과 출력단자사이에 접속되고 게이트가 제 1 전위에 접속된 제 2 도전형의 제 10 MOS트랜지스터(33), 일단이 제 2 전위에 접속되고 게이트가 제 2 입력단자에 접속된 제 2 도전형의 제 11 MOS트랜지스터(32), 상기 제 11 MOS트랜지스터의 다른 단에 일단이 접속되고 게이트가 제 1 입력단자에 접속된 제 2 도전형의 제 12 MOS트랜지스터(31), 이 제 12 MOS트랜지스터의 다른 단과 출력단자사이에 접속되고 게이트가 제 2 입력단자에 접속된 제 2 도전형의 제 13 MOS트랜지스터(3) 및 상기 제 12 MOS트랜지스터의 다른 단과 출력단자사이에 접속되고 게이트가 제 2 전위에 접속된 제 1 도전형의 제 14 MOS트랜지스터(34)를 구비한 것을 특징으로 하는 입력회로.
  6. 제 5 항에 있어서, 상기 제 1, 제 2, 제 4, 제 6 및 제 12 MOS트랜지스터의 각 게이트가 상기 제 1 입력단자에 접속되는 대신 하이레벨 신호 또는 로우레벨신호가 고정적으로 접속됨과 더불어, 상기 제 3 및 제 7 MOS트랜지스터가 제거되도록 구성된 것을 특징으로 하는 입력회로.
  7. 제 5 항에 있어서, 상기 제 5, 제 8, 제 9, 제 11 및 제 13 MOS트랜지스터의 각 게이트가 상기 제 2 입력단자에 접속되는 대신 논리하이레벨신호 또는 논리로우레벨신호가 고정적으로 접속됨과 더불어, 상기 제 10 및 제 14 MOS트랜지스터가 제거되도록 구성된 것을 특징으로 하는 입력회로.
  8. 일단이 제 1 전위(Vcc)에 접속되고 게이트가 입력단자(In)에 접속된 제 1 도전형의 제 1 MOS트랜지스터(61)와, 이 제 1 MOS트랜지스터의 다른 단과 출력단자(Out)사이에 접속되고 게이트가 입력단자에 접속된 제 1 도전형의 제 2 MOS트랜지스터(62), 상기 제 1 MOS트랜지스터의 다른 단과 출력단자에 접속되고 게이트가 제 1 전위에 접속된 제 2 도전형의 제 3 MOS트랜지스터(65), 일단이 제 2 전위(Vss)에 접속되고 게이트가 입력단자에 접속된 제 2 도전형의 제 4 MOS트랜지스터(64), 이 제 4 MOS트랜지스터의 다른 단과 출력단자사이에 접속되고 게이트가 입력단자에 접속된 제 2 도전형의 제 5 MOS트랜지스터(63), 상기 제 4 MOS트랜지스터의 다른 단과 출력단자사치에 접속되고 게이트가 제 2 전위에 접속된 제 1 도전형의 제 6 MOS트랜지스터(66), 상기 제 1 MOS트랜지스터의 다른 단과 제 2 전위사이에 접속되고 게이트가 출력단자에 접속된 제 1 도전형의 제 7 MOS트랜지스터(67) 및 상기 제 4 MOS트랜지스터의 다른 단과 제 1 전위사이에 접속되고 게이트가 출력단자에 접속된 제 2 도전형의 제 8 MOS트랜지스터(68)를 구비한 것을 특징으로 하는 입력회로.
  9. 제 8 항에 있어서, 상기 제 3 및 제 6 MOS트랜지스터중 어느 하나가 제거되도록 구성된 것을 특징으로 하는 입력회로.
  10. 일단이 제 1 전위(Vcc)에 접속되고 게이트가 입력단자(In)에 접속된 제 1 도전형의 제 1 MOS트랜지스측(61)와, 이 제 1 MOS트랜지스터의 다른 단과 제 1 노드(N1)사이에 접속되고 게이트가 입력단자에 접속된 제 1 도전형의 제 2 MOS트랜지스터(62), 상기 제 1 MOS트랜지스터의 다른 단과 제 1 노드사이에 접속되고 게이트가 제 1 전위에 접속된 제 2 도전형의 제 3 MOS트랜지스터(65), 일단이 제 2 전위에 접속되고 게이트가 입력단자에 접속된 제 2 도전형의 제 4 MOS트랜지스터(64), 이 제 4 MOS트랜지스터의 다른 단자 제 1 노드사이에 접속되고 게이트가 입력단자에 접속된 제 2 도전형의 제 5 MOS트랜지스터(63), 상기 제 4 MOS트랜지스터의 다른 단과 제 1 노드사이에 접속되고 게이트가 제 2 전위에 접속된 제 1 도전형의 제 6 MOS트랜지스터(66), 상기 제 1 노드와 출력신호를 얻는 제 2 노드(Out)사이에 직렬로 삽입된 우수개의 반전회로(69, 70), 상기 제 1 MOS트랜지스터의 다른 단과 제 2 전위사이에 접속되고 게이트가 제 2 노드에 접속된 제 1 도전형의 제 7 MOS트랜지스터(67) 및 상기 제 4 MOS트랜지스터의 다른 단과 제 1 전위사이에 접속되고 게이트가 제 2 노드에 접속된 제 2 도전형의 제 8 MOS트랜지스터(68)를 구비한 것을 특징으로 하는 입력회로.
  11. 제 10 항에 있어서, 상기 제 3 및 제 6 MOS트랜지스터중 어느 하나가 제거되도록 구성된 것을 특징으로 하는 입력회로.
  12. 일단이 제 1 전위(Vcc)에 접속되고 게이트가 입력단자(In)에 접속된 제 1 도전형의 제 1 MOS트랜지스터(61)와, 이 제 1 MOS트랜지스터의 다른 단과 제 1 노드(N1)사이에 접속되고 게이트가 입력단자에 접속된 제 1 도전형의 제 2 MOS트랜지스터(62), 상기 제 1 노드와 출력신호를 얻는 제 2 노드(Out)사이에 직렬로 접속된 우수개의 반전회로(69, 70), 상기 제 1 MOS트랜지스터의 다른 단과 제 1 노드사이에 접속되고 게이트가 제 2 노드에 접속된 제 2 도전형의 제 3 MOS트랜지스터(65), 일단이 제 2 전위(Vss)에 접속되고 게이트가 입력단자에 접속된 제 2 도전형의 제 4 MOS트랜지스터(64), 이 제4 MOS트랜지스터의 다른 단과 제 1 노드사이에 접속되고 게이트가 입력단자에 접속된 제 2 도전형의 제 5 MOS트랜지스터(63), 상기 제 4 MOS트랜지스터의 다른 단파 제 1 노드사이에 접속되고 게이트가 제 2 노드에 접속된 제 1 도전형의 제 6 MOS트랜지스터(66), 상기 제 1 MOS트랜지스터의 다른 단과 제 2 전위사이에 접속되고 게이트가 제 2 노드에 접속된 제 1 도전형의 제 6 MOS트랜지스터(67) 및 상기 제 4 MOS트랜지스터의 다른 단과 제 1 전위사이에 접속되고 게이트가 제 2 노드에 접속된 제 2 도전형의 제 8 MOS트랜지스터(68)를 구비한 것을 특징으로 하는 입력회로.
  13. 제 12 항에 있어서, 상기 제 3 및 제 6 MOS트랜지스터중 어느 하나가 제거되도록 구성된 것을 특징으로 하는 입력회로.
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Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR930008656B1 (ko) * 1991-07-19 1993-09-11 삼성전자 주식회사 노이즈가 억제되는 데이타 출력 버퍼
KR940009696B1 (ko) * 1991-10-08 1994-10-15 현대전자산업주식회사 열 캐리어 방지 회로
DE69306603T2 (de) * 1992-02-11 1997-06-05 Philips Electronics Nv Stromteiler sowie integrierte Schaltung mit mehreren Stromteilern
US5576649A (en) * 1992-08-03 1996-11-19 Mosaid Technologies Incorporated Repeater with threshold modulation
US5341033A (en) * 1992-11-23 1994-08-23 Analog Devices, Inc. Input buffer circuit with deglitch method and apparatus
JP3143277B2 (ja) * 1993-07-21 2001-03-07 株式会社日立製作所 差動型ｍｏｓ伝送回路
JP2655053B2 (ja) * 1993-11-01 1997-09-17 日本電気株式会社 半導体集積回路装置
JP3080830B2 (ja) * 1994-02-28 2000-08-28 株式会社東芝 半導体集積回路
JP2692589B2 (ja) * 1994-06-28 1997-12-17 日本電気株式会社 駆動回路
US6356099B1 (en) * 1994-11-10 2002-03-12 Advanced Micro Devices, Inc. Transmission-line-noise immune input buffer
US5701090A (en) * 1994-11-15 1997-12-23 Mitsubishi Denki Kabushiki Kaisha Data output circuit with reduced output noise
US5546022A (en) * 1994-12-16 1996-08-13 Sun Microsystems, Inc. Static logic circuit with improved output signal levels
JPH0974347A (ja) * 1995-06-26 1997-03-18 Mitsubishi Electric Corp Ｍｏｓ集積回路
US5621360A (en) * 1995-08-02 1997-04-15 Intel Corporation Voltage supply isolation buffer
US5621342A (en) * 1995-10-27 1997-04-15 Philips Electronics North America Corporation Low-power CMOS driver circuit capable of operating at high frequencies
US5818259A (en) * 1995-11-30 1998-10-06 Philips Electronics North America Corporation Low voltage logic circuit
US5583454A (en) * 1995-12-01 1996-12-10 Advanced Micro Devices, Inc. Programmable input/output driver circuit capable of operating at a variety of voltage levels and having a programmable pullup/pulldown function
US5767728A (en) * 1996-09-05 1998-06-16 International Business Machines Corporation Noise tolerant CMOS inverter circuit having a resistive bias
US5874836A (en) * 1996-09-06 1999-02-23 International Business Machines Corporation High reliability I/O stacked fets
JPH10326489A (ja) * 1997-05-26 1998-12-08 Mitsubishi Electric Corp 半導体集積回路装置
US6184704B1 (en) * 1999-02-08 2001-02-06 Tritech Microelectronics Design method for compensation of process variation in CMOS digital input circuits
JP4397066B2 (ja) * 1999-03-24 2010-01-13 日本テキサス・インスツルメンツ株式会社 ラッチ回路
US6410966B2 (en) 2000-03-22 2002-06-25 Texas Instruments Incorporated Ratio circuit
US6441663B1 (en) * 2000-11-02 2002-08-27 International Business Machines Corporation SOI CMOS Schmitt trigger circuits with controllable hysteresis
JP3696501B2 (ja) * 2000-12-08 2005-09-21 シャープ株式会社 半導体集積回路
US6646488B2 (en) * 2002-02-21 2003-11-11 Broadcom Corporation Delay circuit with delay relatively independent of process, voltage, and temperature variations
US6801073B2 (en) * 2002-06-25 2004-10-05 Micron Technology, Inc. System, circuit and method for low voltage operable, small footprint delay
JP2008211707A (ja) * 2007-02-28 2008-09-11 Nec Electronics Corp 入力回路
JP4939291B2 (ja) * 2007-04-23 2012-05-23 ルネサスエレクトロニクス株式会社 半導体回路
JP4471226B2 (ja) * 2007-07-23 2010-06-02 統寶光電股▲ふん▼有限公司 半導体集積回路
US8350612B2 (en) * 2009-10-30 2013-01-08 Himax Technologies Limited Circuit for resetting system and delay circuit
JP2013162151A (ja) * 2012-02-01 2013-08-19 Asahi Kasei Electronics Co Ltd 入力バッファ回路
CN105453431B (zh) * 2013-06-25 2017-12-12 Ess技术有限公司 独立于电源电压的延时电路
US11476776B1 (en) * 2021-04-28 2022-10-18 Realtek Semiconductor Corp. Voltage-controlled delay buffer of wide tuning range

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2111979A1 (de) * 1970-03-13 1971-10-21 Hitachi Ltd Feldeffekt-Halbleitereinrichtung
AT354491B (de) * 1978-04-05 1980-01-10 Voest Ag Konverter mit einem abnehmbaren boden
US4464587A (en) * 1980-10-14 1984-08-07 Tokyo Shibaura Denki Kabushiki Kaisha Complementary IGFET Schmitt trigger logic circuit having a variable bias voltage logic gate section
JPS5923915A (ja) * 1982-07-30 1984-02-07 Toshiba Corp シユミツトトリガ回路
JPS6119654U (ja) * 1984-07-09 1986-02-04 ダイハツ工業株式会社 シリンダヘツドカバ−用ガスケツトの保護装置
US4656373A (en) * 1984-11-26 1987-04-07 Rca Corporation High-speed voltage level shift circuit
EP0258808B1 (en) * 1986-08-29 1993-02-24 Mitsubishi Denki Kabushiki Kaisha Complementary mos integrated circuit
JPH0740401Y2 (ja) * 1988-03-29 1995-09-20 エヌオーケー株式会社 ハブキャップ
JPH01305616A (ja) * 1988-06-02 1989-12-08 Toshiba Corp 半導体集積回路の出力回路

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Publication number Publication date
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JPH07105711B2 (ja) 1995-11-13
EP0454135A2 (en) 1991-10-30

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