CN105453431B - 独立于电源电压的延时电路 - Google Patents

Abstract

公开了一种延时电路，该延时电路的延时独立于为延时电路的逻辑门供电的电源的变化。通过由另外的CMOS偏压晶体管将形成每个逻辑门的CMOS晶体管分开，可以最小化由于电源电压的变化而引起的反相晶体管的门延时的变化，其中，另外的CMOS偏压晶体管在受控电压处被偏置，在一个实施例中，可以由包括均具有显著小于1的增益被连接至三级共源共栅放大器的串联的放大器的恒流源提供恒定偏压。

Description

独立于电源电压的延时电路

本申请要求于2013年6月25日提交的临时申请第61/839,309的优先权，通过引用将其全部内容合并到本文中。

技术领域

本发明主要涉及逻辑门，尤其涉及用作延时元件的逻辑门反相器。

背景技术

逻辑门是很公知的并且是数字电路的基本组成部分。由于构建这样的器件的半导体材料的物理性质，每个逻辑门具有“门延时”或者“传播延时”，即，信号从门输入通过门传播到门输出所用的小但有限的时间量。各种定义包括门延时是什么的更详细的说明，例如，其声明：每个信号必须是稳定的并且对变化有效，或者门延时是在输入变成其最终输入水平的50％时输出达到其最终输出水平的50％所需的时间。然而，不管其被如何定义，数字电路都必须考虑到门延时，使得器件在信号到达预期门输入之前不依赖该信号，并且存在有助于电路设计的工具，在该设计中，逻辑门的延时以及由于制造过程的变化或其它原因而引起的延时的变化不会使数字设计失败。

例如，微处理器可以包含数百万个逻辑门，并且必须被仔细设计以确保微处理器在考虑到所有这些逻辑门的延时的情况下与所预期的一样进行操作。事实上，微处理器中的所有逻辑门的累积延时是微处理器的速度的限制因素。由于这个原因，微处理器的设计者们经常使用比通常门延时时间或平均门延时时间更长的“最坏情况”门延时，并且这限制微处理器的指定速度或保证速度，因为这样的最坏情况假设导致允许可以由如高温或低电源那样的事情引起的更长的门延时的设计。从而这样的保守设计也考虑到“超频”微处理器的方法，在该方法中，可以使器件比其在假设预期不发生增大门延时的极限条件的情况下的指定速度运行得更快，使得门延时会显著小于最坏情况，从而微处理器的速度可以比制造商指定的速度更快。

存在实际延时时间及其变化很重要情况下的逻辑门的具体使用。一个这样的示例是当逻辑门(通常为反相器)被用于制造延时线时；一串反相器的总延时是每个反相器的延时时间的和。如果反相器相同(或者如制造变化将允许的接近相同)，则延时线将具有等于单个反相器的延时乘延时线中反相器的数目的延时时间。

例如，一串100个反相器的实际延时时间可以影响电路的规格，从而每个反相器的实际延时及其变化在这样的情况下可能是重要的。这样的情况的一个具体示例是有限脉冲响应(FIR)滤波器中的延时线，在FIR滤波器中，常见的是，一串相同的反相器充当该滤波器中的延时线。这样的FIR滤波器的频率响应特性及其群延时将取决于反相器的逻辑门的实际延时。

具体地，由与100个加权系数联系的一串100个反相器构建的FIR滤波器具有与反相器的延时成正比的频率响应特性，从而与总体延时线的延时成正比。例如，当反相器的实际延时较短时，例如800皮秒(pS)，使用具有反相器的延时线的滤波器将不能正常工作其中，每个反相器均具有1纳秒(nS)的延时并且被设计成具有以50兆赫兹(MHZ)为中心的带通频率响应，这是因为这样的情况下的带通频率的中心将不再是50Mhz，而是62.5Mhz(50Mhz*1nS/800pS)。此外，因为FIR滤波器的群延时通常等于总延时时间的一半，所以本示例中的这样的滤波器的群延时将不如预期那样为50nS，而是，如果每个反相器的延时从1nS变为800pS，则滤波器的群时延将变为40nS。

逻辑门的延时的这样的变化的主要原因之一是施加至该逻辑门的电源的电压水平的变化。诸如反相器的逻辑门通常可以包括晶体管，这些晶体管被设计成从具有1.2V的电压的电源进行操作，并且提供例如100pS的延时。如果从1.32V的电源进行操作，则同一逻辑门将提供更接近80pS延时的延时，并且如果从1.08V的电源进行操作，则同一逻辑门将提供大概120pS的延时。

从而，用使用反相器的延时元件构建的FIR滤波器将具有频率规格以及随电源的电压水平变化的群延时，这是因为反相器的延时随电源的电压水平变化。

因此，期望能够修改包括延时元件(具体地为反相器)的延时线，使得延时线的延时不依赖于电源。这样的修改将导致对电源变化不敏感的延时，并且当例如用在FIR滤波器电路中时，滤波器的参数将不再容易受电源变化影响。然而，这样的修改不仅仅限于用作延时元件的反相器；而是，如果反相器被应用至NAND门、NOR门、DFF等，则NAND门、NOR门、DFF等也将呈现不依赖于电源电压的延时。

发明内容

公开了一种用于减小或消除由于电源电压的变化引起的门延时的设备。

一个实施例公开了一种用于使输入信号反相的反相器，该反相器包括：第一PMOS晶体管，其具有漏极、接收输入信号的栅极和被连接至电压电源的源极；第二PMOS晶体管，其具有漏极、接收第一偏压的栅极和被连接至第一PMOS晶体管的漏极的源极；第一NMOS晶体管，其具有源极、接收第二偏压的栅极和被连接至第一PMOS晶体管的漏极的漏极；以及第二NMOS晶体管，其具有漏极、接收输入信号的栅极和被连接至地的源极，漏极被连接至第二PMOS晶体管的漏极和第一NMOS晶体管的源极；其中，第一偏压和第二偏压是受控电压。

另一实施例公开了一种包括多个反相器的用于接收输入信号并且延迟输入信号的延时线，每个反相器包括：第一PMOS晶体管，其具有漏极、接收输入信号的栅极和被连接至电压电源的源极；第二PMOS晶体管，其具有漏极、接收第一偏压的栅极和被连接至第一PMOS晶体管的漏极的源极；第一NMOS晶体管，其具有源极、接收第二偏压的栅极和被连接至第一PMOS晶体管的漏极的漏极；以及第二NMOS晶体管，其具有漏极、接收输入信号的栅极和被连接至地的源极，其中漏极被连接至第二PMOS晶体管的漏极和第一NMOS晶体管的源极；其中，一个反相器中的第一PMOS晶体管的漏极被连接至下一个反相器中的PMOS晶体管的栅极，并且一个反相器中的第一NMOS晶体管的源极被连接至下一个反相器中的NMOS晶体管的栅极。

附图说明

图1是通常现有技术CMOS反相器的示意图；

图2是另一现有技术CMOS反相器的示意图；

图3是根据一个实施例的延时元件的示意图；

图4是由根据一个实施例的包括三个延时元件的延时线的示意图；

图5是根据一个实施例的具有由恒流源提供的偏压的图4的延时线的示意图；

图6是根据一个实施例的具有用于获得输出信号的信号抽头的图5的延时线的示意图。延时线中的每个反相器之后

图7是现有技术放大器电路的示意图。

图8是包括三个串联的图7的现有技术放大器电路的放大器电路的示意图。

图9是包括图8的放大器电路和三级共源共栅放大器的恒流源的示意图。

图10是包括图9的电路以及互补器件的类似电路的另一恒流源的示意图。

图11是可以用作延时线的一串三个现有技术NAND门的示意图。

图12是根据一个实施例的包括三个NAND门的延时线的示意图。

具体实施方式

本文中所描述的是一种延时电路，在该延时电路中，延时独立于为延时电路的门供电的电源的变化，以及一种构建这样的电路的方法。

公知的是，可以由串联的反相器轻松构建常规延时线，并且反相器可以包括一对CMOS晶体管、一个PMOS晶体管和一个NMOS晶体管。然而，如上所述，这样的延时线通常将经受由于连接至PMOS晶体管的电源的电压的变化而导致的每个反相器的延时的变化。

通过由另外的CMOS偏压晶体管将形成每个反相器的CMOS晶体管分开，可以最小化由于用于反相器晶体管的电源电压的变化导致的反相器晶体管的门延时的变化，其中，另外的CMOS偏压晶体管在受控电压处被偏置。在一个实施例中，可以由包括均具有显著小于1的增益且被连接至三级共源共栅放大器的串联的放大器的恒流源提供受控偏压。

图1示出了一个公知类型的逻辑门，反相器100。如所示出的，反相器100是所谓的静态CMOS反相器，由两个MOSFET晶体管制造，并且包括PMOS晶体管M1和NMOS晶体管M2。晶体管M1和M2两者的栅极被连接至输入节点并且接收输入信号In，并且两个晶体管的漏极被连接至输入节点Out。PMOS晶体管M1的源极被连接至具有电压DVcc的电压源，NMOS晶体管M2的源极被连接至接地DGnd。

如在CMOS器件中常见的，反相器100使PMOS晶体管M1与NMOS晶体管M2成对，并且将两个栅极和两个漏极连接在一起。当施加低栅极电压时，PMOS晶体管M1具有源极接点与漏极接点之间的低电阻，当施加高栅极电压时具有高电阻，然而，NMOS晶体管M2具有相反效果，当施加低栅极电压时具有源极与漏极之间的高电阻，当施加高栅极电压时具有低电阻。从而，低电压输入In将使PMOS晶体管M1导通而NMOS晶体管M2不导通，而高电压输入In将引起相反动作。

反相器100使用这些原理来实现输入信号In的反相。当输入In的电压为低时，NMOS晶体管M2的沟道处于高阻态。这限制了能够从输出节点Out流至地的电流。PMOS晶体管M1的沟道处于低阻态，并且更多的电流能够从电源DVcc流至输出节点Out。因为电源电压DVcc与输出节点Out之间的电阻低，所以由于从DVcc提取的电流引起的电源电压DVcc与Out之间的压降小。因此，输出节点Out显示高电压。

另一方面，当输入In的电压为高时，PMOS晶体管M1处于高阻态，所以它限制从电压电源DVcc流至输出的电流，同时，NMOS晶体管M2处于低阻态，从而允许输出节点Out处的电压通过低电阻连接至地DGnd。由将Out置于地以上或零的被引入节点Out的电流而引起的压降很小。输出节点Out与地之间的该低压降导致输出节点Out显示低电压。

简而言之，PMOS晶体管M1和NMOS晶体管M2的输出是互补的，使得当输入为低时，输出为高，而当输入为高时，输出为低。因为输入和输出的这种行为，反相器100的输出是输入的反相。

对晶体管M1和M2中的每个，存在引起门延时的小而有限的切换时间，即施加至节点In的输入信号的变化的延时在输出节点Out处被反映。如上所述，该延时会随电源电压DVcc的变化而变化。此外，在该切换时间期间，在栅极电压(即输入信号In)从一个状态变到另一状态时，会存在期间两个晶体管短暂导通或“重叠”的小时间段，这能够导致所谓的“穿透”(shoot through)电流，即从电源直接流至地的电流。

图2示出了另一现有技术反相器200，同样以CMOS器件来实现。这里晶体管M1和M2两者仍接收输入信号In，该输入信号In被分成到晶体管M1的输入PMOSIn和到晶体管M2的输入NMOSIn。然而，现存在两个输出节点，被连接至PMOS晶体管M1的漏极的第一输出节点PMOSOut，以及被连接至NMOS晶体管M2的漏极的第二输出节点NMOSOut。两个漏极以及这样的输出节点PMOSOut和NMOSOut被诸如图2中图示的电阻器的具有某阻抗的元件Z1分开。在下面进一步说明两个输出节点的使用。

可以看出，当输入信号In变高时，NMOS晶体管M2仍驱动输出节点NMOSOut迅速下降，然而，当输入信号In变低时，PMOS晶体管M1驱动输出节点PMOSOut迅速上升。然而，元件Z1的阻抗的作用是：当输入信号In变高时，使晶体管M1驱动输出PMOSOut更缓慢地下降，当输入信号In变低时，使输出NMOSOut更缓慢地上升。从而，如果在反相器200之后存在另一反相器，如果PMOSOut和NMOSOut被连接至下一个反相器中的PMOS和NMOS晶体管的栅极，即它们是用于下一个反相器的信号PMOSIn和NMOSIn，则将减小在两个晶体管接通的重叠时间，并且下一个反相器将具有更少的穿透电流。(注意，在存在多个反相器的情况下，对除了第一个反相器以外的任何反相器，PMOSIn和NMOSIn将因此而不相同)。

从而，诸如图2的反相器200的反相器尝试通过增加更多时间来解决由于电源变化引起的晶体管M1和M2的操作的可变时间的问题，使得晶体管M2和M2的操作的变化时间变得较不显著，其中，通过减缓由于输出信号传播过阻抗元件Z1所用的时间而引起的信号斜坡来增加更多时间。然而，这通常导致反相器的延时时间的相对大的增加。另外，通常阻抗元件Z1为电阻器，由于制造工艺的限制，阻抗元件Z1本身经受值的变化，因此所得到的延时也变化。

图3示出了又一反相器300。在反相器300中，已经用两个另外的偏压晶体管PMOS晶体管M3和NMOS晶体管M4代替了图2中的反相器200的阻抗元件Z1。PMOS晶体管M3和NMOS晶体管M4并联连接在PMOS晶体管M1与NMOS晶体管M2的两个漏极之间。PMOS晶体管M3的源极和NMOS晶体管M4的漏极被连接至PMOS晶体管M1的漏极和输出节点PMOSOut，而PMOS晶体管M3的漏极和NMOS晶体管M4的源极被连接至NMOS晶体管M2的漏极和输出节点NMOSOut。

PMOS晶体管M3和NMOS晶体管M4的栅极分别接收偏压Pbias和Nbias。这些偏压在标称上是固定的并且在操作期间电压不变。将在下面进一步说明这些偏压的产生。

如果输入信号不变，则输出信号当然也不会变。从而，如果输入节点上的信号In保持高，则PMOS晶体管M1将保持处于高阻态，NMOS晶体管M2将保持处于低阻态，并且输出将保持低。相反地，如果输入节点In上的输入信号保持低，则PMOS晶体管M1将保持处于低阻态，NMOS晶体管M2将保持处于高阻态，并且输出将保持高。

与图1的反相器100和图2的反相器200一样，当输入信号In变化时，PMOSOut和NMOSOut的电压将变化。然而，与在图1的反相器100中一样，输出变化所用的延时时间将不受晶体管M1和M2的速度的限制，或者与在图2的反相器200中一样，输出变化所用的延时时间将不受信号通过阻抗元件Z1的传播的限制。相反，反相器300的延时时间将由信号传播过图3中的偏压晶体管M3和M4中的另一个的一个所用的时间来控制，即所达到的新输出所用的时间将依赖于新输出电压水平(不管是DVcc还是DGnd)分别多快地传播过一个晶体管或另一晶体管。该延时时间进而将依赖于施加到偏压晶体管M3和M4的偏压。

通过控制Pbias和Nbias的电压，可以控制在晶体管M3和M4中电压从源极到漏极变化的速度，从而可以控制反相器300的速度，这是因为输入信号变化时的输出的适当的新电压水平通过晶体管M3和M4的速度变成器件的限制时间，而不是晶体管M1和M2的速度。通过使这个最小固定延时总是大于晶体管M1和M2的操作的预期变化，可以固定反相器300的时间延时，使得晶体管M1和M2中的门延时的变化变得不相关。

图4示出了延时线400，延时线400包括连接在一起的图3的反相器300的三个实例。每个这样的反相器的输出节点PMOSOut，即每个反相器的PMOS晶体管的漏极，被连接至下一个反相器中的PMOS晶体管的栅极，而每个反相器的输出节点NMOSOut，即每个反相器的NMOS晶体管的漏极，被连接至下一个反相器中的NMOS晶体管的栅极。最后的反相器的输出节点PMOSOut和NMOSOut导致延时线的最终输出。各PMOS偏压晶体管M3、M6和M10的栅极被连接至单个偏压Pbias，并且各NMOS偏压晶体管M4、M7和M11的栅极类似地被连接至单个偏压Nbias。

为了查看偏压晶体管如何控制延时线的延时，考虑输入节点In处的高输入信号。当输入In为高时，晶体管M2将接通，即具有低电阻，并且将来自晶体管M2的NMOSOut的值无(即最小)延时地拉至地。这进而将使下一个NMOS晶体管M8立即关断(具有高电阻)，这是因为从晶体管M2的现在的低输出到晶体管M8的栅极几乎没有传播延时。从而，因为晶体管M8现在断开，所以没有信号能够从M8传播至M12。

另一方面，接通NMOS晶体管M12或者达到低电阻的唯一方法是通过晶体管M6和M7接收高电压DVcc，晶体管M6和M7依次仅在PMOS晶体管M5接通时接收该电压，即接收低输入信号。此外，PMOS晶体管M5仅通过晶体管M3和M4接收来自晶体管M2的低输入信号。从而，到达晶体管M12的任何信号首先必须通过晶体管M3和M4，然后通过M6和M7。

类似地，如果输入In为低，则PMOS晶体管M1将接通，或者达到低电阻，并且来自晶体管M1的节点PMOSOut处的值将为高，从而立刻关断PMOS晶体管M5，使得再次没有信号能够从M5传播至M9。PMOS晶体管M5将类似地仅在其接收到低信号(即通过晶体管M3和M4被连接至接地)时接通。

从而可以看出，当到晶体管的输入消失时，可以几乎立刻发生关断该晶体管，而接通晶体管需要信号经过偏压晶体管。NMOS晶体管仅在其栅极处有高输入电压时接通(即具有低电阻)，并且这通过DVcc仅对除了M2以外的NMOS晶体管能够发生，其中，该DVcc通过偏压晶体管。类似地，PMOS晶体管仅通过其栅极处的低输入电压而接通，对除了M1以外的任何PMOS晶体管，这将仅通过到地的输入来被看到，其中，到地的输入同样通过偏压晶体管。

从而，当输入节点In处的信号变化时，新信号将以由偏压晶体管所限制的每个反相器的延时决定的速度，而不是由接受输入信号并且提供延时的输出信号的晶体管的速度，沿延时线传播。如果偏压线Pbias和Nbias设置有来源于恒定电流的电压，则延时将是恒定的并且独立于电源电压DVcc。

图5示出了延时线500的一个这样的实施例，该实施例包括图4的延时线400以及提供偏压的电源。恒流源I1提供独立于电源电压的恒定电流，并且晶体管M3B和M4B限定偏压。PMOS晶体管M3B被选择成具有与晶体管M3、M6和M10(即PMOS偏压晶体管)相同(或者在制造变化内尽可能地接近)的跨导Gm，而NMOS晶体管M4B类似地被选择成具有与晶体管M4、M7和M11(即NMOS偏压晶体管)相同的跨导。

晶体管M3B和M4B的使用将偏压线上的电压限定为一阶常数，并且使延时线500具有几乎恒定的延时。然而，电源电压DVcc的变化仍对处理输入信号的晶体管的延时时间有小影响，从而对延时线的总体延时时间有影响。添加晶体管M1B和M2B为电源电压DVcc的这样的变化提供更好的补偿。PMOS晶体管M1B被选择成具有与PMOS晶体管M1、M5和M9相同的跨导Gm，而NMOS晶体管M2B被选择成具有与NMOS晶体管M2、M8和M12相同的跨导Gm。

由于电源电压DVcc的变化使得晶体管M1B和M2B表现的程度变化分别与晶体管M1、M5和M9，以及M2、M8和M12的变化相同。从而，晶体管M1B和M2B的添加为电源电压DVcc的变化提供补偿，并且导致更加恒定的延时时间。在通常情况下，由于电源电压的变化引起的延时线的延时时间的变化可能为±30％，然而，诸如图5的电路500的电路的使用能够将延时时间的变化减小至小于±1％，从而使输入信号的延时基本上独立于电源电压DVcc。

从图4和图5的延时线以常规方法获得输出信号。图6是根据一个实施例的具有用于获得输出信号的信号抽头的、包含图5的延时线的电路600的示意图。可以看出，输入信号CMOSin被连接至输入节点PMOSin和NMOSin，从而被馈送至延时线中的第一反相器602。如上所述，反相器602包括两个晶体管，PMOS晶体管M2和NMOS晶体管M13，被两个偏压晶体管(PMOS晶体管M6和NMOS晶体管M9)分开。输入信号CMOSin被输入至上述晶体管M2和M13的栅极，并且如之前说明的那样，输入信号CMOSin将被反相器602反相，并且被延时线中后续反相器606和610再次反相。

在延时线中的每个反相器之后，或者在依赖于预期输出信号的任何适当数量的反相器之后，附接抽头以提取输入信号的延时样本；如在本领域所公知的，延时样本中的每个延时样本将有效地乘以傅里叶级数的系数，并且随后将各样本加在一起以提供具有由对应于各系数的傅立叶级数给出的期望响应的输出信号。从而，第一抽头604提取同样引起了样本的延时的反相器602之后的输入信号的反相样本，第二抽头608提取现已被两次反相和延时的反相器606之后的输入信号的另一样本，第三抽头612提取已被三次延时和反相的反相器610之后的输入信号的第三样本等。例如，随后这些样本均通过阻抗元件，该阻抗元件包括FIR滤波器元件并且表示提供滤波器的期望频率响应的傅里叶级数中的系数，随后被求和以获得具有期望频率响应的输出信号。

每个抽头604、608、和612本身都是反相器。从而，抽头604包括图1中示出的相同现有技术配置中的PMOS晶体管MC1和NMOS晶体管MC2。抽头604接收反相器602的相同输出，该相同输出被继续传送至延时线中的下一个反相器606。从而，晶体管MC1的栅极被连接至晶体管M2的漏极，并与反相器606中的晶体管M3一样接收PMOSOut，而晶体管MC2的栅极被连接至晶体管M13的漏极，并与反相器606中的晶体管M14一样接收NMOSOut。本领域技术人员将熟悉应当再次反相哪个输出信号分量来得到具有期望频率响应的输出信号。例如，参见由本申请的受让人共同拥有的美国专利第8,504,601号。

本领域技术人员还将知晓设计用于生成偏压线电压的恒流源I1的各种方法。例如，在电压至电流配置中使用带隙基准单元和运算放大器是公知的。然而，在CMOS中不容易实现带隙电路。此外，带隙单元通常导致约1.2伏特的输出，并且如果预期电源也为1.2伏特，则电路中将不存在余量(headroom)。从而，不使用带隙基准单元或运算放大器的更好的恒流源将是期望。

现在描述这样的恒流源的一个具体实施例。图7示出了包括晶体管M1和具有电阻R1和R2的两个电阻器的简单现有技术电路700。如果输入电压In高到足以激活晶体管M1，即高于晶体管M1的阈值电压，则不需要偏压。对于一阶近似，电路700中的晶体管M1用作具有近似为-R2/R1的增益的放大器。然而，本领域技术人员将明白这是近似值，并且减小该公式的增益要求晶体管M1具有高到足以使其被忽略的跨导。

考虑如果R2短路，即基本上没有电阻的线，则电路700变为二极管，使得如果输入升高，则输出也升高并且增益为正。另一个极端是，如果R1为10千欧姆(KΩ)且R2为10兆欧姆(MΩ)，则增益将近似为-10M/10K＝-1000。从而，对于增益为零的情况，R2的值必须在零与10MΩ之间，并且在输入电压变化时输出电压不变。在这种情况下，电路700可以被认为是“零增益放大器”。

R2的值是晶体管的跨导Gm的倒数，其中，在该值处电路700是具有零增益或接近零增益的放大器。如果R2＝1/Gm，则增益为-R2/R1＝-1/(R1*Gm)。随着Gm变大，增益变小；如果Gm足够大，则增益在标称上为零，并且输出是在输入电压变化时不变的固定电压。在实践中，由于电阻器的电阻以及晶体管M1的跨导Gm的变化，难以使R2的值精确地等于1/Gm。然而，能够使R2的值与1/Gm接近，使得电路700的增益显著地小于1。

图8示出了包括串联放置的诸如图7的电路700的三个零增益放大器的电路800。如图7中所示，将R2的值设置成与晶体管M1的1/Gm接近。类似地，将R4的值设置成与晶体管M2的1/Gm接近，并且R6与晶体管M3的1/Gm接近。虽然跨越每个晶体管的增益可以不精确地为零，但是影响是积累的，使得如果跨越每个晶体管的增益为0.1，则总增益将为0.1乘0.1乘0.1，或者0.001。这导致输出电压Out基本上独立于输入电压In。

至电路800的输入电压In例如可以为1.2伏特，晶体管M1可以具有350毫伏(mV)的标称阈值，但实际上在其栅极处观察到400mV，而在晶体管M1的源极处(电阻器R2与R3之间的点)的电压也可以为400mV。在这种情况下，将存在被施加于晶体管M2和M3的栅极的足够的电压以使其接通，但是每个晶体管的输出，即漏极处的电压，以及通过每个晶体管的电流将连续下降，使得输出电压Out将与晶体管M3的阈值接近且几乎没有电流会流过M3。例如，晶体管M2的输出可以为300mV，并且晶体管M3的最终输出，以及因而得到的电路800的输出，可以为240mV。

在使用诸如电压连续下降的图8的电路800的情况下，以一组共源共栅晶体管可以将输出处的恒定电压转变成恒定输出电流。图9示出了电路900，在电路900中，图8的电路800对这样一组共源共栅晶体管进行馈电。

如电路800中那样，在电路900中，电阻器R1和R6的值使得输入电压In大于晶体管M1的漏极处的电压，晶体管M1的漏极处的电压依次大于晶体管M2的漏极处的电压，晶体管M2的漏极处的电压又依次大于晶体管M3的漏极处的电压。然而，目前除了在晶体管M3的漏极处产生的被加到晶体管M6的漏极上的恒定电压以外，电路900还产生用于另外两个晶体管M4和M5的电压，晶体管M4和M5与晶体管M6形成三级共源共栅放大器。晶体管M1的漏极处的电压行至晶体管M4的栅极，并且晶体管M2的漏极处的电压行至晶体管M5的栅极。

从而，晶体管M4在其栅极处接收比晶体管M5更高的电压，晶体管M5又接收比晶体管M6的栅极更高的电压。流过晶体管M4、M5和M6的电流将独立于输入电压In，也独立于输出电压，即独立于在晶体管M3的漏极和晶体管M6的栅极处的电压。电流输出节点(图9中的输出Out)处的所得到的输出阻抗在通常情况下远高于10MΩ。

图9的电路900被图示为包括NMOS晶体管，但是除了晶体管M1、M2、M3和M6的源极将被连接至电压而不是地以外，可以通过相同方法用PMOS晶体管制作类似电路。图10示出了包括图9的电路900以及包括PMOS器件的类似电路的电路1000。

在电路1000中，晶体管M9、M10、M12、M14、M15和M16，以及电阻器R6至R11构成来自图9的电路900。晶体管M1至M4、M6、和M8，以及电阻器R1至R6构成类似电路，但是在该类似电路中，晶体管是PMOS晶体管而不是NMOS晶体管，从而晶体管M1至M4的源极被连接至电源电压DVcc而不是至地。因为输入到任何一串零增益放大器的输入电压没有关系，所以只要DVcc与DGnd之间的电压差大于晶体管M1和M14的零增益电压的和，R6就可以对于电路1000的NMOS部分和PMOS部分是公共的。

电路的这两个部分形成诸如图5的电路500中的电流源I1的恒流源。以与图5的电路500中的晶体管M1B至M4B类似的方式，电路1000中另外的PMOS晶体管M5和M7以及NMOS晶体管M11和M13用于产生PBias和NBias的固定值。

通过使用以下延时线可以最小化由于用于反相器晶体管的电源电压的变化引起的反相器晶体管的门延时的变化，在该延时线中，通过在恒定电压处偏置的另外的CMOS偏压晶体管分开形成每个反相器的CMOS晶体管。在一个实施例中，恒定偏压可以由以下恒流源提供，该恒流源包括三级共源共栅放大器中的均具有小于1的增益的串联的放大器。

通过认识到可以通过用PMOS晶体管的任意串联组合或并联组合代替PMOS晶体管M1，以及用NMOS晶体管的任意串联组合或并联组合代替NMOS晶体管M2来修改图3的反相器，来实现更复杂的逻辑门，可以将相同原理应用到更复杂的逻辑门，以使其以独立于电源延时进行操作。

图11示出了包括一串三个NAND门U1、U2和U3的电路1100。NAND门U1接收输入In和Aux 1，而NAND门U2接收NAND门U1的输出和Aux 2，并且NAND门U3接收NAND门U2的输出和Aux3。本领域技术人员会明白如何通过将并联的两个PMOS晶体管放置在图3的晶体管M1的位置，以及将串联的两个NMOS晶体管放置在图3的晶体管M2的位置，来从CMOS元件构建NAND门。

当以常规方式构建时，这样的电路将具有与上面讨论的反相器的定时问题类似的定时问题，即晶体管的延时时间将再次随电源变化而变化。如果电路1100也意在包括延时线功能，即从输入信号In到输出信号Out的恒定延时，与在上面的反相器的情况下一样，这样的变化也将是不期望的。

图12示出了在这样的NAND门电路中偏压线的使用。不同于包括一个PMOS晶体管和一个NMOS晶体管的反相器，第一NAND门1202包括并联的两个PMOS晶体管M1和M1G以及串联的两个NMOS晶体管M2和M2G。与图5的延时线500的偏压线一样，在图12中，偏压线将PMOS晶体管与NMOS晶体管分开；在NAND门1202中，偏压晶体管为PMOS晶体管M3和NMOS晶体管M4。

NAND门1204和1206被类似地构建，在NAND门1204中具有偏压晶体管M6和M7，在NAND门1206中具有偏压晶体管M19和M11。偏压晶体管接收来自具有关于图5描述的相同类型的恒流源的偏压。与图5的延时线500一样，图12的电路1200不管电源电压DVcc如何都将呈现恒定延时。

在PMOS晶体管的漏极通常被连接至NMOS晶体管的漏极的任何COMS电路中，通过两个晶体管的漏极之间的延时线的类似插入，可以使电路的定时独立于电源电压的变化。即使不是大多数，也还是有许多逻辑门使用这样的结构，例如，NOR门、DFF等。本发明可以与任何这样的门一起使用。

上面已经参考若干实施例说明了所公开的系统和方法。本领域技术人员根据本公开内容将会明白其它实施例。使用与上述实施例中描述的配置或步骤不同的配置或步骤，或者结合与上面描述的那些元件不同的元件或结合除了上面描述的那些元件之外的元件，可以容易地实现所描述的方法和设备的某些方面。

例如，将理解，诸如图5的电路500或图12的电路1200的整个电路通常被包含在单个芯片上，从而是单个晶片的一部分，使得电路内的制造变化将是最小的，可能小于在晶片的不同部分之间出现的那些变化，并且显著小于不同晶片之间的变化。在一些实施例中，所有PMOS晶体管可以基本上相同(还是在制造变化内)，并且所有NMOS晶体管也可以基本上相同。然而，可能的是，在一些实施例中，设计师将需要偏压晶体管具有与其它晶体管不同的结构或尺寸，或者甚至可能做出以下尝试：使已经由晶片的不同部分或者甚至不同晶片制造的电路的各部分匹配。这样的其它实施例仍然在本申请的意义和精神内。

根据各实施例的这些和其它变化意在被本公开内容覆盖，其中，本公开内容仅被所附权利要求所限制。

Claims (15)

1.一种包括串联的多个反相器的用于接收输入信号并且延迟所述输入信号的延时线，每个反相器包括：

第一PMOS晶体管，其具有漏极、栅极和被连接至电压电源的源极；

第二PMOS晶体管，其具有漏极、接收第一偏压的栅极和被连接至所述第一PMOS晶体管的漏极的源极；

第一NMOS晶体管，其具有源极、接收第二偏压的栅极和被连接至所述第一PMOS晶体管的漏极的漏极；以及

第二NMOS晶体管，其具有漏极、栅极和被连接至地的源极，所述漏极被连接至所述第二PMOS晶体管的漏极和所述第一NMOS晶体管的源极；

其中，串联的所述反相器的第一个反相器中的第一PMOS晶体管和第一NMOS晶体管接收所述输入信号，一个反相器中的第一PMOS晶体管的漏极被连接至下一个反相器中的第一PMOS晶体管的栅极，并且一个反相器中的第一NMOS晶体管的源极被连接至下一个反相器中的第二NMOS晶体管的栅极。

2.根据权利要求1所述的延时线，还包括用于获得所述输入信号的延时样本的多个抽头，所述多个抽头中的分立抽头被连接至所述反相器中的一个反相器，使得每个抽头接收来自所述反相器中的分立反相器的输入信号的延时样本。

3.根据权利要求2所述的延时线，其中，每个抽头还包括：

第三PMOS晶体管，其具有漏极、栅极和被连接至所述电压电源的源极，所述栅极被连接至所述抽头所连接到的反相器的第一PMOS晶体管的漏极；以及

第三NMOS晶体管，其具有栅极、被连接至所述第三PMOS晶体管的漏极的漏极和被连接至地的源极，所述栅极被连接至所述抽头所连接到的反相器的第一NMOS晶体管的漏极；

使得在所述第三PMOS晶体管的漏极与所述第三NMOS晶体管的漏极的连接处的信号为所述输入信号的延时样本。

4.根据权利要求1所述的延时线，其中，所述第一偏压和所述第二偏压是受控电压。

5.根据权利要求4所述的延时线，其中，所述第一偏压和所述第二偏压由恒流源提供。

6.根据权利要求5所述的延时线，其中，所述恒流源包括串联连接的多个零增益放大器。

7.根据权利要求6所述的延时线，其中，所述恒流源还包括被连接至串联的所述零增益放大器中最后的零增益放大器的三级共源共栅放大器。

8.根据权利要求4所述的延时线，其中，所述第一偏压和所述第二偏压由偏压源提供，所述偏压源包括：

恒流源，所述恒流源的一侧被连接至提供所述第一偏压的线，并且所述恒流源的另一侧被连接至提供所述第二偏压的线；

第三PMOS晶体管，其具有与所述反相器中的所述第一PMOS晶体管基本相同的跨导，所述第三PMOS晶体管具有漏极、被连接至所述电压电源的源极和被连接至地的栅极；

第四PMOS晶体管，其具有与所述反相器中的所述第二PMOS晶体管基本相同的跨导，所述第四PMOS晶体管具有栅极、漏极和被连接至所述第三PMOS晶体管的漏极的源极，所述栅极和所述漏极两者被连接至提供所述第一偏压的所述线；

第三NMOS晶体管，其具有与所述反相器中的所述第一NMOS晶体管基本相同的跨导，所述第三NMOS晶体管具有栅极、漏极和源极，所述栅极和所述漏极两者被连接至提供所述第二偏压的所述线；以及

第四NMOS晶体管，其具有与所述反相器中的所述第二NMOS晶体管基本相同的跨导，所述第四NMOS晶体管具有被连接至所述电压电源的栅极、被连接至所述第三NMOS晶体管的源极的漏极和被连接至地的源极。

9.一种包括串联连接的多个逻辑门的用于接收输入信号并且延迟所述输入信号的设备，每个逻辑门包括：

第一PMOS晶体管，其具有栅极、漏极和直接或通过一个或更多个另外的PMOS晶体管间接地连接至电压电源的源极；

第二PMOS晶体管，其具有漏极、接收第一偏压的栅极和被连接至所述第一PMOS晶体管的漏极的源极；

第一NMOS晶体管，其具有源极、接收第二偏压的栅极和被连接至所述第一PMOS晶体管的漏极的漏极；以及

第二NMOS晶体管，其具有栅极、漏极和直接或通过一个或更多个另外的NMOS晶体管间接地连接至地的源极，所述漏极被连接至所述第二PMOS晶体管的漏极和所述第一NMOS晶体管的源极；

其中串联的所述逻辑门的第一个逻辑门中的第一PMOS晶体管和第一NMOS晶体管接收所述输入信号，一个逻辑门中的第一PMOS晶体管的漏极被连接至下一个逻辑门中的第一PMOS晶体管的栅极，并且一个逻辑门中的第一NMOS晶体管的源极被连接至下一个逻辑门中的第二NMOS晶体管的栅极。

10.根据权利要求9所述的设备，还包括用于获得所述输入信号的延时样本的多个抽头，所述多个抽头中的分立抽头被连接至反相器中的一个反相器，使得每个抽头接收来自所述反相器中的分立反相器的输入信号的延时样本。

11.根据权利要求10所述的设备，其中，每个抽头还包括：

第三PMOS晶体管，其具有漏极、栅极和被连接至所述电压电源的源极，所述栅极被连接至所述抽头所连接到的所述反相器的所述第一PMOS晶体管的漏极；以及

第三NMOS晶体管，其具有栅极、被连接至所述第三PMOS晶体管的漏极的漏极和被连接至地的源极，所述栅极被连接至所述抽头所连接到的所述反相器的所述第一NMOS晶体管的漏极；

使得在所述第三PMOS晶体管的漏极与所述第三NMOS晶体管的漏极的连接处的信号为所述输入信号的延时样本。

12.根据权利要求9所述的设备，其中，所述第一偏压和所述第二偏压是受控电压。

13.根据权利要求12所述的设备，其中，所述第一偏压和所述第二偏压由恒流源提供。

14.根据权利要求13所述的设备，其中，所述恒流源包括串联连接的多个零增益放大器。

15.根据权利要求14所述的设备，其中，所述恒流源还包括被连接至串联的所述零增益放大器中最后的零增益放大器的三级共源共栅放大器。