CN100568729C - 启动电路 - Google Patents

Abstract

本发明公开了一种启动电路，包括第一晶体管、第二晶体管、第三晶体管、第五晶体管以及第六晶体管，第六晶体管串接在第二晶体管与第三晶体管之间；第二晶体管、第五晶体管及第六晶体管与外部电路控制信号连接，由外部信号控制关断，第三晶体管的栅极与外部电路连接；第二晶体管及第六晶体管与外部电路控制信号连接，由外部信号控制关断，第五晶体管及第三晶体管的栅极与外部电路连接。本发明提供的启动电路在第二晶体管(M3)与第三晶体管(M4)之间串接第五晶体管(M41)及第六晶体管(M42)，增大了启动电路的阻抗，减小电路处于非零电流稳态时经过第二晶体管(M3)及第三晶体管(M4)的静态电流，从而降低功耗。

Description

启动电路

【技术领域】

本发明涉及启动电路，尤其涉及可以降低处于非零电流稳态时的静态电流的启动电路。

【背景技术】

在自偏置(bootstrap)电压/电流源和电压基准源(Bandgap)中一般都要用到启动电路(startup circuits)。

现有的启动电路的电路结构如图1的虚线框内部所示。图1中PD代表关断(PowerDown)信号，PDN是PD信号的反相信号，Vdd与Vss分别代表电源的高低电压。在上电过程中PD为低等于Vss，PDN为高等于Vdd，因此在上电过程中M2、M9、M10始终关断。图1和图2所示启动电路的启动原理为，在上电过程中硬性给需要启动的电路注入或者拉出一定的电流从而消除需要启动点电路的零电流稳态。

在电源上电过程中，假如图1虚线框外所示电路存在零电流稳态，由于流过晶体管M1的电流为零，则晶体管M1的漏极与栅极电压等于电压Vdd；由于流过晶体管M7的电流为零，则晶体管M7的漏极与栅极电压等于电压Vss。此时图1虚线框内启动电路中晶体管M3与M4的栅极电位等于Vss，晶体管M4关闭，M3打开，晶体管M5与M3漏极相连，其电压此时等于Vdd，因此，此时晶体管M5打开，并且其漏源间电压分别是Vdd和Vss，导致有电流从M5源漏两极流过。因而有电流流过晶体管M1，M1打开。由于晶体管M1与M8镜像，因此也有电流流过晶体管M8，M8打开，此时晶体管M7、M6、M4打开，晶体管M5栅极电压降低导致晶体管M5关断。电流平衡时流过晶体管M8的电流与流过晶体管M1的电流相等，此时即为电路的另一个稳态(参考文献1)。图2是图1的另一种拓扑表达，其原理相同，区别在于当电路处于零电流稳态时M76关闭，M77打开，M74打开，因此有电流流过M66，从而消除了零电流稳态。

但，当电流处于非零电流稳态时，由于晶体管M3和M4处于高电压Vdd和低电压Vss之间，因此有电流流过晶体管M3和M4，有较大的静态电流。为了降低静态电流，常规的处理是尽可能缩小M3的宽长比W/L。但是沟道调制效应和工艺条件限制了晶体管宽长比W/L的缩小，因此为了获得尽可能小的静态电流，一个可以想到的手段是给M3漏极与M4漏极之间串接大电阻限制电路处于非零电流稳态时的静态电流(如图3)。不过由于电阻面积较大，要想获得比较小的静态电流(比如1μA)，会极大地增加电路面积，这对电路成本十分不利，并且此时的静态电流也不是很理想。

【发明内容】

本发明所要解决的技术问题在于，提供一种启动电路，解决现有的启动电流有较大的静态电流的问题，降低电路的功耗。

本发明所采用的技术方案为：提供一种启动电路，包括第一晶体管(M34)、第二晶体管(M3)及第三晶体管(M4)，所述第一晶体管(M34)的栅极与所述第三晶体管(M4)的漏极连接，所述第一晶体管(M34)的漏极与外接电路连接，所述第一晶体管(M34)的源极与低电压Vss连接，所述第三晶体管(M4)与外接电路的第四晶体管(M0)连接，接收启动电路的控制信号；所述第二晶体管(M3)及所述第三晶体管(M4)的源极分别与高电压Vdd及低电压Vss连接，所述电路还包括第五晶体管(M41)以及第六晶体管(M42)，所述第六晶体管(M42)串接在所述第二晶体管(M3)与所述第三晶体管(M4)之间；所述第二晶体管(M3)、所述第五晶体管(M41)及所述第六晶体管(M42)与外部电路控制信号连接，由外部信号控制关断，所述第三晶体管(M4)的栅极与外部电路连接；所述第二晶体管(M3)及所述第六晶体管(M42)与外部电路控制信号连接，由外部信号控制关断，所述第五晶体管(M41)及所述第三晶体管(M4)的栅极与外部电路连接。

本发明与现有技术相比，有益效果在于：本发明的启动电路中在第二晶体管(M3)与第三晶体管(M4)之间串接有第五晶体管(M41)及第六晶体管(M42)，增大了启动电路的阻抗，减小启动电路处于非零电流稳态时经过第二晶体管(M3)及第三晶体管(M4)的静态电流，从而降低功耗。

【附图说明】

图1为现有的启动电路与外接电路连接关系示意图。

图2为图1的另一种拓扑结构示意图。

图3为增加电阻的现有改进示意图，

图4为本发明的启动电路与外接电路连接关系示意图。

图5为本发明的另一种实施例的启动电路与外接电路连接关系示意图。

图6为本发明的启动电路增加外部控制时的电路示意图。

图7为本发明的启动电路增加外部控制时的另一种形式的电路示意图。

图8为现有的启动电路仿真结果示意图。

图9为本发明的启动电路仿真结果示意图。

【具体实施方式】

本发明的启动电路通过在第二晶体管M3与第三晶体管M4之间串接第五晶体管M41与第六晶体管M42，在极大地减小启动电路静态电流的同时不影响芯片的面积成本。

如图4所示，本发明的启动电路包括第一晶体管M34、第二晶体管M3、第三晶体管M4、第五晶体管M41、第六晶体管M42所述第一晶体管M34的栅极与第三晶体管M4的漏极连接，所述第一晶体管M34的漏极与外接的自偏置电压的晶体管M14的漏极与栅极连接，第一晶体管M34的源极与低电压Vss连接。所述第六晶体管M42及第五晶体管M41串接在第二晶体管M3与第三晶体管M4之间，第二晶体管M3、第六晶体管M42、第五晶体管M41及第三晶体管M4的栅极连接，并与外接电路的第四晶体管M0的栅极连接。第二晶体管M3的源极与高电压Vdd连接，第三晶体管M4的源极与低电压Vss连接。

在本发明的第一种实施例当中，所述第六晶体管M42和第五晶体管M41为PMOS管。在电源上电过程中，图4的虚线框外的电路存在零电流稳态，由于流过晶体管M14的电流为零，则晶体管M14的漏极与栅极电压等于电压Vdd；由于流过第四晶体管M0的电流为零，则第四晶体管M0的漏极与栅极电压等于电压Vss。此时，因为第四晶体管M0的栅极与第二晶体管M3、第六晶体管M42、第五晶体管M41及第三晶体管M4的栅极连接，电位相同，因此图4虚线框内启动电路中第二晶体管M3、第六晶体管M42、第五晶体管M41及第三晶体管M4的栅极电位等于Vss，因此PMOS管第二晶体管M3、第六晶体管M42及第五晶体管M41打开，NMOS管第三晶体管M4没有打开。因第三晶体管M4没有打开，第三晶体管M4的漏极有高电位Vdd，第一晶体管M34的栅极与第三晶体管M4的漏极相连，此时第一晶体管M34的栅极产生一个大于其阈值电压的高电位Vdd导致第一晶体管M34被打开，并且第一晶体管M34其漏源间电压分别是Vdd和Vss，导致有电流从第一晶体管M34源漏两极流过，从而有电流流过外接电路的晶体管M14，使晶体管M14打开。由于晶体管M14与M13镜像，因此也有电流流过M13，使M13打开。此时第四晶体管M0、晶体管M16、第三晶体管M4打开，第一晶体管M34栅极电压降低导致第一晶体管M34关断，电路处于另一个稳态。电流平衡时流过M13的电流与流过M1的电流相等。

所述启动电路处于稳态时，因为第二晶体管M3与第三晶体管M4分别与高电压Vdd与低电压Vss，因此有电流通过第二晶体管M3与第三晶体管M4之间，但第二晶体管M3与第三晶体管M4之间串接有第五晶体管M41及第六晶体管M42，增大了启动电路中高电压Vdd和低电压Vss之间的阻抗，从而减小了静态时流过第二晶体管M3和第三晶体管M4的电流。

如图5所示，本发明的第二种实施例当中所述第六晶体管M42为PMOS管，第五晶体管M41可以为NMOS管。此时，在上电过程与第一种实施例当中的上电过程相似，只是第四晶体管M0的漏极与栅极电压等于电压Vss时，因为第四晶体管M0的栅极与第二晶体管M3、第六晶体管M42、第五晶体管M41及第三晶体管M4的栅极连接，电位相同，PMOS管第二晶体管M3、第六晶体管M42打开，NMOS管第五晶体管M41、NMOS管晶体管第三晶体管M4没有打开。

但本发明的第二种实施例的上电过程中，如图5所示启动电路启动后只有外接电路的晶体管M7栅极电压到达一定值(大于Vth(M43)+Vds(M4))后晶体管M43导通，第二晶体管M3、第六晶体管M42、晶体管M43、第三晶体管M4组成的通路才会完全打开，并有电流流过，而图4所示的启动电路中当第四晶体管M0栅极电压大于Vth(M4)后第二晶体管M3、第六晶体管M42、第五晶体管M41、第三晶体管M4组成的通路就会打开有电流流过。因此，如图5所示电路中的启动电路进一步提高了翻转阈值电压。

在本发明的启动电路中，如图6所示，第二晶体管M3、第六晶体管M42、第五晶体管M41可以由外部电路控制关断，增加电路控制的灵活性。其具体连接方式如图4所示。此时，所述第二晶体管M3、第六晶体管M42及第五晶体管M41串接，外部电路控制信号PDN分别与第二晶体管M3、第六晶体管M42及第五晶体管M41的栅极连接，第三晶体管M4的栅极与外接电路的晶体管M0的栅极连接，从而将电压传输给第二晶体管M3、第六晶体管M42及第五晶体管M41。所述第一晶体管M34与低电压Vss之间连接有第七晶体管M10，所述第七晶体管M10的栅极与外部电路控制信号PDN连接，对第七晶体管M10进行PowerDown(关断)控制。

在本发明的启动电路中，第二晶体管M3及第六晶体管M42可以由外部电路控制关断，增加电路控制的灵活性。其具体连接方式如图7所示。此时，所述第二晶体管M3与第六晶体管M42串接，晶体管M43与第三晶体管M4串接。第六晶体管M42的漏极与晶体管M43的漏极连接。即，第二晶体管M3、第六晶体管M42、晶体管M43、第三晶体管M4均串接。第一晶体管M34的栅极与第六晶体管M42的漏极连接，第三晶体管M4的栅极与外接电路的第四晶体管M0的栅极连接，从而将电压传输给第二晶体管M3、第六晶体管M42及第五晶体管M41。所述第二晶体管M3及第六晶体管M42与外部电路控制信号PDN连接。第一晶体管M34的栅极与低电压Vss之间连接有第七晶体管M10，所述第七晶体管M10的栅极与外部电路控制信号PDN连接。

请参阅图8及图9，图8及图9为图3所示的启动电路与图4所示的启动电路的仿真结果对比示意图。在图3所示电路中电阻R2取1MΩ，/M42/D代表从图4中MOS管M42漏极流出的电流。在图8中/M18/D代表从图3中电阻R2流向Vss的电流。在图9所示图中/net091代表图4中MOS管M34栅极电压，/net062代表图3中MOS管M5栅极电压。

从图8和图9中可以看到采用本发明提出的技术后静态电流降低，而启动功能不变，与图3已有方案相比也降低了芯片面积的同时，减小了启动电路处于非零电流稳态时的静态电流。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (4)

1、一种启动电路，包括第一晶体管(M34)、第二晶体管(M3)及第三晶体管(M4)，所述第一晶体管(M34)的栅极与所述第三晶体管(M4)的漏极连接，所述第一晶体管(M34)的漏极与外接电路连接，所述第一晶体管(M34)的源极与低电压Vss连接，所述第三晶体管(M4)与外接电路的第四晶体管(M0)连接，接收启动电路的控制信号；所述第二晶体管(M3)及所述第三晶体管(M4)的源极分别与高电压Vdd及低电压Vss连接，其特征在于，所述电路还包括第五晶体管(M41)以及第六晶体管(M42)，所述第六晶体管(M42)串接在所述第二晶体管(M3)与所述第三晶体管(M4)之间；所述第二晶体管(M3)、所述第五晶体管(M41)及所述第六晶体管(M42)与外部电路控制信号连接，由外部信号控制关断，所述第三晶体管(M4)的栅极与外部电路连接；所述第二晶体管(M3)及所述第六晶体管(M42)与外部电路控制信号连接，由外部信号控制关断，所述第五晶体管(M41)及所述第三晶体管(M4)的栅极与外部电路连接。

2、如权利要求1所述的启动电路，其特征在于，所述第五晶体管(M41)及所述第六晶体管(M42)均为PMOS晶体管。

3、如权利要求1所述的启动电路，其特征在于，所述第一晶体管(M34)的栅极与低电压Vss之间连接有第七晶体管(M10)。

4、如权利要求1所述的启动电路，其特征在于，所述第五晶体管(M41)为NMOS晶体管，所述第六晶体管(M42)为PMOS晶体管。

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