CN1267406A - 正向本体偏置晶体管电路 - Google Patents

正向本体偏置晶体管电路 Download PDF

Info

Publication number
CN1267406A
CN1267406A CN 98808294 CN98808294A CN1267406A CN 1267406 A CN1267406 A CN 1267406A CN 98808294 CN98808294 CN 98808294 CN 98808294 A CN98808294 A CN 98808294A CN 1267406 A CN1267406 A CN 1267406A
Authority
CN
China
Prior art keywords
transistor
voltage
bias
circuit
group
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN 98808294
Other languages
English (en)
Other versions
CN1196263C (zh
Inventor
V·K·德
A·克萨瓦兹
S·G·纳伦德拉
S·Y·波尔卡
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US08/880,047 external-priority patent/US6166584A/en
Priority claimed from US09/078,432 external-priority patent/US6100751A/en
Priority claimed from US09/078,424 external-priority patent/US6218895B1/en
Priority claimed from US09/078,388 external-priority patent/US6232827B1/en
Priority claimed from US09/078,395 external-priority patent/US6300819B1/en
Application filed by Intel Corp filed Critical Intel Corp
Publication of CN1267406A publication Critical patent/CN1267406A/zh
Application granted granted Critical
Publication of CN1196263C publication Critical patent/CN1196263C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0928—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising both N- and P- wells in the substrate, e.g. twin-tub
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1087—Substrate region of field-effect devices of field-effect transistors with insulated gate characterised by the contact structure of the substrate region, e.g. for controlling or preventing bipolar effect
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
    • H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
    • H03K2217/0018—Special modifications or use of the back gate voltage of a FET

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Dram (AREA)

Abstract

根据本发明的一个方面,一种半导体电路(50)包括第一组第一类型(p型)的场效应(FET)晶体管(60和62),其中每一个具有本体和栅极。所述电路包括第二组第二类型(n型)的场效应(FET)晶体管(54和56),其中每一个具有本体和栅极。所述电路包括第一电压源,用来在第一方式期间有选择地向第一组FET晶体管(60和62)的本体提供正向偏置,并且,在第二方式期间向第一组FET晶体管(60和62)的本体提供非正向偏置,同时,在第一方式下,与加到所述第一组FET晶体管(60和62)。栅极上的电压(A和B)无关地把正向偏置加到所述第一组FET晶体管(60和62)上。根据本发明的另一方面,一种电路(310)包括p沟道场效应晶体管(pFET晶体管),其n型本体电耦合到地电压节点,以便向所述pFET晶体管施加正向本体偏置。一种电路包括n沟道场效应晶体管(nFET晶体管),其p型本体电耦合到电源电压节点,以便向所述nFET晶体管施加正向本体偏置。

Description

正向本体偏置晶体管电路
本发明涉及半导体电路，更详细地说，涉及其中至少某些晶体管的本体被正向偏置的半导体电路。
在传统的静态、动态和差分互补金属氧化物半导体(CMOS)逻辑和存储电路中，使用其本体端子分别连接到地或者电源电压节点的n沟道金属氧化物场效应晶体管(MOSFET)(nMOS晶体管)或者p沟道MOSFET(pMOS晶体管)。已经提出一些其它电路配置，其中，把反向偏置静态或者动态地加到MOSFET的本体节点上，以便降低MOSFET未切换时的亚阈值漏电流。在这些配置中，pMOS晶体管的本体连接到高于(更正)电源电压的电压源，而nMOS晶体管的本体连接到低于(更负)地电位的电压源。
在使用上述电路配置的微处理器和通信芯片中，最高可达性能和在所要求的性能水平上允许的最小电源电压可能受到以下因素的限制：1)本征晶体管驱动电流；以及2)由处理技术提供的对器件参数的控制能力。在整个芯片上器件参数波动的主导源可能是关键尺寸(CD)的变化。为了使MOSFET的特性不会随CD变化而发生不能接受的大量改变，可以仔细设计所述器件，使其在短沟道效应(SCE)、漏极诱发势垒降低(DIBL)和击穿(PT)免除性方面具有足够大的容限。在最小特征尺寸尺度例如小于0.18微米的情况下，可以用于MOSFET结构的、能够在低的电源电压下提供足够的驱动电流同时保持适当的SCE、DIBL和PT免除性的设计空间受到严格的限制。超小型MOSFET的这些设计上的困难会形成实现下一代微处理器、通信和存储芯片的性能和功率目标的主要障碍。此外，这些设计困难会使未来工艺技术的开发成本大幅度上升。
因此，需要一种以相对地低的功率提供相对地高的性能的晶体管。
根据本发明的一个方面，一种半导体电路包括第一组第一类型的场效应(FET)晶体管，其中每一个具有本体和栅极。所述电路包括第二组第二类型的场效应(FET)晶体管，其中每一个具有本体和栅极。所述电路包括第一电压源，用来在第一方式期间有选择地向第一组FET晶体管的本体提供正向偏置，并且，在第二方式期间向第一组FET晶体管的本体提供非正向偏置，同时，在第一方式下，与加到所述第一组FET晶体管栅极上的电压无关地把正向偏置加到所述第一组FET晶体管上。
根据本发明的另一方面，一种电路包括p沟道场效应晶体管(pFET晶体管)，后者的n型本体电耦合到地电压节点，以便向所述pFET晶体管施加正向本体偏置。一种电路包括n沟道场效应晶体管(nFET晶体管)，后者的p型本体电耦合到电源电压节点，以便向所述nFET晶体管施加正向本体偏置。
根据以下提供的详细描述，以及根据本发明各实施例的附图，将更加全面地理解本发明，但是，不应当认为这是把本发明限制在所述各实施例中，而应当认为这仅仅是为了说明和理解的目的。
图1是根据本发明实施例的晶体管的示意的表示。
图2是图1的晶体管的示意的截面图。
图3是图1的晶体管中在正向偏置、零偏置和反向偏置时驱动电流Ids与栅极对源极电压Vgs的关系的图解表示。
图4是根据本发明实施例的二输入端“与非”门的示意的表示；
图5是用于图4中的电压源的实例。
图6是根据本发明的实施例的包括选择性地接收正向偏置的功能单元块(FUB)的电路的方块图表示。
图7是包括提供，例如，图4的Vbbn和Vbbp电压的电压源的电路的示意的表示。
图8是提供，例如，图4的Vbbn电压的电压源的示意的表示。
图9是举例说明加到电路中各晶体管本体上的多个电压的方块图表示。
图10是举例说明加到电路中各晶体管本体上的多个电压的方块图表示。
图11是根据本发明实施例的具有双阱配置的晶体管的半导体芯片的一部分的示意的截面图。
图12是根据本发明实施例的具有三阱配置的晶体管的半导体芯片的一部分的示意的截面图。
图13是显示阱中的多个晶体管的半导体芯片的一部分的示意的截面图。
图14是根据本发明的反相电路的示意的表示。
图15是根据本发明实施例的双阱配置的半导体芯片的一部分的示意的截面图。
图16是根据本发明实施例的三阱配置的半导体芯片的一部分的示意的截面图。
图17是根据本发明实施例的“与非”电路的示意的表示。
图18是根据本发明实施例的“与非”电路的示意的表示。
图19是根据本发明实施例的反相电路的示意的表示。
图20是正向偏置去耦晶体管的示意的表示。
图21是根据本发明实施例的说明软错误率降低的半导体芯片的一部分的示意的表示。
图22是说明掺杂和倾斜注入的应用的半导体芯片的一部分的截面图的示意的表示。
以下是本说明书的目录。
A.正向本体偏置
B.二输入端“与非”门实例
C.电压源实例
D.多Vt电路
E.多阱
F.来自电源电压和地电压节点的正向偏置
G.软错误率
H.正向本体偏置的其它优点
I.制造工艺过程和一些最佳晶体管的结构
J.其它信息
在本说明书中引用“一个实施例”或“实施例”意味着在本发明的至少一个实施例中包含该实施例中所描述的特定的特征、结构或特性。在本说明书的不同地方出现短语“在一个实施例中”或“一个实施例”不必全部指同一个实施例。
A.正向本体偏置
参考图1和2，MOSFET晶体管10包括：处在基准电压Vss(它可以是地电位)之下的源极14；接收电源电压Vcc(通常称为VDD)的漏极16；以及接收栅极电压Vg的栅极20。(实际上，在Vcc、Vss、Vg与漏极14、源极16、栅极20之间可能分别有电阻、晶体管或其它元件。)栅极20是控制电压端口的实例。如果源极14处在基准电压下，则栅极对源极电压Vgs等于栅极电压Vg。
晶体管10是nMOS或n沟道晶体管，其中，本体或基片24具有掺杂的P型材料，而源极14和漏极16各自具有N+型材料。P+型分接头26提供到达本体24的通路。当施加栅极电压时，沟道28提供源极和漏极之间的通路。晶体管10具有可以定义为加在栅极和源极之间的电压的阈电压Vt，在该电压下，漏极至源极电流Ids降落到非常接近零值。所使用的与本发明有关的晶体管不限于晶体管10的特定细节，这些细节仅仅是作为例子而提供的。
本体偏置电压Vbb通过分接头26加到本体24。(Vbb可以称为本体对源极的电压Vbs。)当晶体管10工作时(频繁地接收输入信号并且按照该输入信号动作)，电压Vbb是这样的，以便借助高于Vss的Vbb在本体24上加上正向偏置。无正向偏置情况下的阈电压是Vt(NFB)。正向偏置情况下的阈电压是Vt(FB)。实际上，Vt(FB)低于Vt(NFB)。在比较低的阈电压的情况下，对于给定的Vgs，晶体管10可以提供比较大的驱动电流。(驱动电流是对于给定的Vgs的最大的漏极对源极电流Ids。)例如，与不处在正向偏置状态下的晶体管10相比较，处在正向偏置状态下的晶体管10可以以较低的Vgs提供相同的驱动电流。同样，与不处在正向偏置状态下的晶体管10相比较，处在正向偏置状态下的晶体管10可以以相同的Vgs提供比较大的驱动电流。对于给定的Vgs、Vcc和Vds，正向偏置产生比较低的阈电压Vt、比较大的驱动电流和比较快的开关速度。
正向本体偏置的数值最好小于或等于本体24和源极14之间的pn结的内建电位Vpn。硅MOS晶体管的内建电位Vpn是大约0.7伏。Vbb可以接近满正向偏置，但是实际上不可能到达满正向偏置。对于本发明的一些实施例，正向本体偏置可以是大约500毫伏，但是，这仅仅是作为例子，而不是作为限制。
虽然正向本体偏置有其优点，但是，正向本体偏置也具有增加晶体管10的漏电流的趋势，这是不希望有的。在工作方式下，由于电路速度的好处，所述漏电可能是可以容许的。但是，在晶体管或电路的备用方式下，当未接收输入信号因而提高性能并不重要时，为了避免漏电，可以把Vbb从正向偏置改变为零偏置、基本上零偏置或反向偏置。“基本上零偏置”包括从非常小的正向偏置到非常小的反向偏置的范围，并且，在基本上零偏置期间可能出现比较大的漏电。在反向偏置条件下，漏电流就小得多或者不存在。
图3是包括对于给定的漏极对源极电压Vds作为栅极对源极电压Vgs的漏极对源极电流的三条曲线的曲线图。图3包括对于三种不同的本体偏置状态的电流Ids与Vgs的关系：正向偏置，零偏置和反向偏置。阈电压Vt(FB)是与正向偏置曲线相联系的阈电压。阈电压Vt(ZB)是与零偏置曲线相联系的阈电压。阈电压Vt(RB)是与反向偏置曲线相联系的阈电压。所述各曲线包括一般线性区和接近零值的非线性区。有三根与Vgs轴接触的垂直线。如果所述三个线性区继续延伸而与Vgs轴相交，则交叉点处于所述三根垂直线接触Vgs轴的点。人们相信，理论上，正向偏置曲线的线性部分将交叉于Vt(FB)+Vds/2。理论上，零偏置曲线的线性部分将交叉于Vt(ZB)+Vds/2。理论上，反向偏置曲线的线性部分将交叉于Vt(RB)+Vds/2。正如可以看到的，正向偏置情况下的阈电压小于零偏置或反向偏置情况下的阈电压。对于本发明的一些实施例，Vds可以是大约50-100毫伏，但是，这仅仅作为例子，而不是作为限制。图3的曲线图用来举例说明本体偏置对阈电压的一般影响，而不是精确地确定精度。根据本发明的晶体管不必具有含有图3曲线形状的曲线。
B.二输入端“与非”门实例
参考图4，联系二输入端“与非”门电路50图解说明本发明的实施例，该二输入端“与非”门电路50的输入端位于nMOS晶体管54和56的栅极以及pMOS晶体管60和62的栅极。晶体管60和62的源极通过导线88并联地连接到电路50的输出端。众所周知，导线88上的电压是按照“与非”门的逻辑、根据输入信号A和B确定的。
通过导线78(包括导线78A和78B)把电压Vbbn从可变电压源68输送到晶体管60和62的本体。电压Vbbn的电压电平受控于电压控制电路72，后者通过导线76控制可变电压源68。该电压称为Vbbn，因为，n型阱或者n型基片的本体被偏置。通过导线84(包括导线84A和84B)把电压Vbbp从可变电压源80输送到晶体管54和56的本体。电压Vbbp的电压电平受控于电压控制电路72，后者通过导线82控制可变电压源80。该电压称为Vbbp，因为，p型阱或者p型基片的本体被偏置。当电路50处在现用方式时，Vbbn和Vbbp处在正向偏置状态，于是，晶体管54、56、60和62被正向本体偏置。当电路50处在备用方式时，Vbbn和Vbbp处在零偏置、基本上零偏置或者反向偏置状态。零偏置、基本上零偏置或者反向偏置状态各自是晶体管54、56、60和62被非正向偏置期间非正向偏置状态的实例。电路50可以包括图4中未示出的电阻或其它元件。
对于nMOS晶体管，当需要正向偏置时，从可变电压源80通过导线84施加的本体偏置电压Vbbp是Vss+X1。当需要非正向偏置时Vbbp是Vss-X2。对于pMOS晶体管，当需要正向偏置时，从可变电压源68通过导线78施加的本体偏置电压Vbbn是Vcc-X3。当需要非正向偏置时Vbbp是Vcc+X4。以下的表格概述对于各种情况用于本发明一些实施例的本体偏置电压：
晶体管  偏置    本体偏置电压    方式
nMOS    正向    Vbbp＝Vss+X1    通常现用方式
nMOS    非正向  Vbbp＝Vss-X2    通常备用方式
pMOS    正向    Vbbp＝Vcc-X3    通常现用方式
pMOS    非正向  Vbbp＝Vcc+X4    通常备用方式
在一些实施例中，0＜X1≤Vpn；0＜X3≤Vpn；0≤X2；以及0≤X4。值X1，X2，X3和X4每一个可以彼此相等。另一方面，值X1，X2，X3和X4中的一些可以彼此相等，而值X1，X2，X3和X4中的另一些彼此不等。例如，值X1和X3可以彼此相等，而不同于值X2和X4。值X2和X4可以彼此相等，而不同于值X1和X3。如果X1和X3大于Vpn，则在源极/漏极至本体结之间可能有相当大的导电率，这是不希望有的。
备用方式可以包括一些子方式。例如，备用方式可以包括低功率方式，其中，例如，晶体管本体可以被零偏置、反向偏置或比较小的正向偏置，并且Vcc和Vg保持不变。备用方式还可以包括休眠方式，其中，可以降低Vcc和Vg(但是，如果太低可能导致丢失数据)，并且，例如，本体可以被零偏置、反向偏置或比较小的正向偏置。
C.电压源实例
图5图解说明可变电压源68实施例的细节，它也代表可变电压源80。可变电压源80类似于可变电压源68。隔离/电压偏置产生电路90从电压控制电路72通过导线76接收电压控制信号，并且通过导线86接收Vcc。隔离/电压偏置产生电路90通过导线78、78A和78B把Vbbn输送到晶体管60和62。各种众所周知的电路中的任何一种都可以用来实现隔离/电压偏置产生电路90。
虽然图4举例说明可变电压源68和80是分开的，但是，它们可以共享某些电路。例如，参考图7，分压电路130通过导线78和84提供电压信号Vbbn和Vbbp。现用/备用信号加到导线76和82。导线76和82彼此连接，虽然它们不必相互连接。所述现用/备用信号可以是时钟选通信号或者与它有关的信号。在本实施例中，现用方式与具有例如逻辑高电压的现用/备用信号相联系，而备用方式与具有例如逻辑低电压的现用/备用信号相联系。
在特定的实施例中，为了把连接到导线78和84的晶体管正向偏置，电压控制电路72中的状态控制电路134使导线76和82上的现用/备用信号成为逻辑高信号。反相器136和138通过导线76和82将该信号反相。利用导线76和82上的逻辑高电压，使晶体管T1和T2导通，并且使晶体管T3和T4截止。通过适当地选择晶体管T1和T2的电阻(例如，大小)，晶体管T1和T2两端的电压降将通过导线78和84提供所需要的正向偏置。例如，假定Vcc是1.0伏，Vss是0.0伏，晶体管T1两端的电压降是400毫伏，晶体管T2两端的电压降是400毫伏，并且，晶体管T5和T6合在一起两端的电压降是200毫伏。在这种情况下，在现用方式下，Vbbn将是600毫伏，于是，400毫伏(Vcc-Vbbn)的正向本体偏置加到连接到导线78的晶体管上；并且，Vbbp将是400毫伏，于是，400毫伏(Vbbp-Vss)的正向本体偏置加到连接到导线84的晶体管上。(Vcc-Vbbn不必等于Vbbp-Vss。)
为了把消除连接到导线78和84的晶体管的正向偏置，电压控制电路72中的状态控制电路134使导线76和82上的现用/备用信号成为逻辑低信号。利用具有逻辑低电压的现用/备用信号，使晶体管T1和T2截止，并且使晶体管T3和T4导通。增压电路142(例如电荷泵)提供大于Vcc的电压Vcc+。例如，如果Vcc是1.0伏，则Vcc+可以是1.3伏。选择具有提供所需要的电压降的电阻的晶体管T3。通常，在备用方式下，Vbbn会导致非正向本体偏置，虽然它可能导致比较小的正向偏置。例如，如果Vcc+是1.3伏，而晶体管T3两端的电压降是200毫伏，则在备用方式下Vbbn将是1.1伏，于是，其本体连接到导线78的晶体管将被反向偏置。
降压电路144(例如电荷泵)提供小于Vss的电压Vss-。例如，如果Vss是0.0伏，则Vss-可能是-0.3伏。选择具有提供所需要的电压降的电阻的晶体管T4。通常，在备用方式下，Vbbp会导致非正向本体偏置。例如，如果Vss-是-0.3伏，而晶体管T4两端的电压降是200毫伏，则在备用方式下Vbbp将是-0.1伏，于是，其本体连接到导线84的晶体管在反向偏置期间将被反向偏置。
可以是晶体管的电容器150、152、154和156(以及未示出的附加电容)可以连接到导线78和84，以便减小Vcc和Vss中噪声的影响。为了减小漏电，可以不使晶体管T1-T6正向偏置，而可以使其反向偏置。电容器150和154可以是正向偏置晶体管，其中，本体分别连接到导线78和84。
参考图8，电路170是图7的用来通过导线78提供Vbbn的电路的替换电路。一种类似于电路170而且与电路170部分互补的电路可以用来通过导线84提供Vbbp。可能有仅仅一个或者一个以上的提供Vbbn的电路以及仅仅一个或者一个以上的提供Vbbp的电路。
在一些实施例中，在所有或者一些电路中，仅仅使pMOS晶体管正向本体偏置。在另一些实施例中，在所有或者一些电路中，仅仅使nMOS晶体管正向本体偏置。与不把正向本体偏置加到任何晶体管的情况相比，通过把正向本体偏置加到一种类型的晶体管上(即，仅仅加到pMOS晶体管或仅仅加到nMOS晶体管，但是尤其仅仅加到pMOS晶体管上)，可以有显著的总开关速度增长。当然，通过使两种类型的晶体管正向本体偏置也可以有大的开关速度增长。此外，通过仅仅使一种类型的晶体管本体偏置，可以显著地节省功率和制造成本。但是，如这里所描述的，即使pMOS晶体管和nMOS晶体管两者都被正向偏置，也可能存在未被正向偏置的一些pMOS晶体管和一些nMOS晶体管。
参考图8，基准电压源174(例如带隙基准(band gap reference))向比较器176提供相对地不受Vcc的影响的精确的基准Vref。导线178向比较器176a提供信号f(Vt)，后者的电压是包括晶体管180和182的电阻分压电路中晶体管180的Vt的函数。晶体管180的本体通过导线78接收Vbbn，而晶体管182的本体连接到Vcc。
导线78位于晶体管188和190之间。在现用方式下，在导线76上的现用/备用信号具有逻辑高电压的情况下，晶体管188和190导通。晶体管192总是导通的(只要Vcc是高电平)。在一个实施例中，当电压f(Vt)小于Vref时，比较器176把时钟信号CLK传送到pMOS晶体管186的栅极，另一方面向pMOS晶体管186的栅极提供高电压。相应地，信号Vbbn被上拉、下拉或保持原值。考虑晶体管192总是导通的而晶体管186不总是导通的，可以选择晶体管186、188、190和192的电阻，以便提供所需要的Vbbn值。电容器196和198(或者仅仅电容器198)使得电荷可以积累，从而提供光滑的电压变化并且滤除噪声。电路170提供反馈，以便即使Vcc波动也能保持Vbbn的值不变。在Vbbn不变的情况下，其本体耦合到导线78的晶体管的阈电压Vt甚至在Vcc波动的情况下也是相对地恒定的。电容器196可以是其本体连接到导线78的正向偏置的pMOS晶体管。
在备用方式下，在现用/备用信号具有逻辑低电压的情况下，晶体管188和190截止并且晶体管194导通。增压电路184(例如电荷泵)提供大于Vcc的、提供反向偏置的电压Vcc+。甚至不使用备用方式，也可以利用电路170的反馈机理。不需要晶体管188、190和194。
除了图7和8中图解说明的以外，还可以使用各种其它电路，并且可以存在对图7和8电路的修改。
D.多Vt电路
已经使用比较昂贵的处理技术来向芯片中的不同晶体管提供不同的阈电压Vt。本发明的最佳实施例可以消除多阈电压处理技术中不可避免的附加掩蔽步骤和工艺复杂性，并且，以低成本在同一芯片上产生一类具有各不相同的漏电程度和驱动电流的n-MOSFET和p-MOSFET。
最好对不同的晶体管施加不同的本体电压电平，其原因至少有两个。首先，施加正向本体偏置提供诸如提高开关速度和改善纵横比(下面将说明)等一些好处。但是，它也增加漏电。对于一些电路，例如其中开关速度很重要的关键通路中的一些电路，所述漏电是容许的。但是，对于另一些电路，开关速度并不那么重要，比较高的开关速度和改善的纵横比的优点不证明所述附加的漏电是合算的。第二，有一些电路，例如至少一些多米诺(domino)电路，其中施加正向本体偏置可能降低性能以及增加漏电(这可能降低噪声容限)。因此，对于许多半导体电路，最好具有多个本体电压以便产生多个阈电压。
参考图9，作为双Vt电路(这是多Vt电路的实例)的实例，把正向本体偏置加到第一组晶体管(例如，关键开关速度通路中)，使得所述第一组晶体管的Vt比第二和第三组晶体管的Vt低。第二和第三组晶体管的本体连接到例如它们各自的源极并且具有比较高的Vt。所述第二组晶体管处在关键速度通路。但是，该第二组晶体管可以处在不希望有正向本体偏置的电路中(例如，某些多米诺电路)，因为它可能降低性能(例如，由于比较差的噪声容限)。第三组晶体管不处在关键开关速度通路中，并且未被正向偏置(或者为了减小漏电，或者这些晶体管处在由于其它原因而不希望有正向本体偏置的电路中)。因此，第一组晶体管具有与第二和第三组晶体管的不同的阈电压Vt，也许除了连接到本体分接头的一根线之外不必以不同的方式处理所述各晶体管。所述各晶体管处在电子装置芯片204中，所述电子装置可以是例如微处理器、存储装置或者通信装置等等。可以在小片(也称为芯片)上或者在小片以外产生加在本体上的电压。例如，与电路130或170相同或者相似的电路可以在包含被正向偏置的晶体管的芯片以外。
除了把本体连接到源极或漏极之外，可以把反向偏置加到第二和/或第三组晶体管、或者其中的一部分晶体管的本体上。图10中，产生正向本体偏置的电压Vbbn和Vbbp加在第一组晶体管上(当然，备用方式期间可以改变这种状态)。产生反向本体偏置的电压Vbbn和Vbbp加在第二和第三组晶体管中至少一些晶体管上(第二和第三组晶体管中的一些晶体管的本体可以连接到各自的源极或漏极，在这种情况下，可以有至少三组阈电压Vt)。不必使一些阱反向偏置或者零偏置。相反，可以使一些晶体管组(例如，第二和第三组)具有比其它晶体管组(例如，第一组)的小的正向偏置。可以有多于三个组或少于三个组。所述各晶体管处在电子装置芯片206中，所述电子装置可以是例如微处理器、存储装置或者通信装置等等。可以在芯片上或者在芯片以外产生加在本体上的电压。
在确定晶体管在高Vt晶体管和低Vt晶体管之间如何定位时要考虑的一个因素是电路的噪声容限。静态CMOS电路往往有好的噪声容限，因此往往能够容许比较低的Vt，后者可能在一定程度上降低噪声容限。某些动态电路，例如某些多米诺电路，具有比较小的噪声容限，因此可能不适合于正向本体偏置。
在本发明的某些实施例，甚至当晶体管54、56、60和62暂时处在备用方式时(例如，当不存在起作用的A和B输入信号时)，电压Vbbp和Vbbn也可能处在正向本体偏置状态。此外，当晶体管54、56、60和62暂时处在现用方式时(例如，当存在起作用的A和B输入信号时)，电压Vbbp和Vbbn可能处在非正向本体偏置状态。这样安排的一个原因是，当晶体管在现用和备用方式之间快速变化时，可能不希望快速地改变本体偏置电压，而希望适当地保持正向偏置状态。这样安排的另一个原因是，晶体管54、56、60和62可能是更大的电路的一部分，并且，电压控制电路72可能向所有电路提供本体偏置控制。因此，某些晶体管可能处在与晶体管54、56、60和62不同的方式下。下面将根据图6更加详细地讨论这一点。
图6说明包含FUB110的示范性电路100，所述FUB110从电压控制电路114接收供功能单元块(FUB)110中的许多nMOS和nMOS电路用的电压控制信号。电压控制电路114事先或者同时确定什么时候FUB110将处在现用方式以及什么时候FUB110将处在备用方式。电压控制电路114可以通过各种方法作出所述事先或同时的决定。例如，控制向FUB110施加输入信号的同一电路也可以以预告或者即时通告的形式向电压控制电路114提供该信息。有可能FUB110中的一些晶体管处在现用方式，而同时FUB110中的另一些晶体管处在备用方式。在确定FUB110总的说来处在现用或者备用方式时电压控制电路114遵循一定的规则。例如，一个规则是：如果50％的晶体管处在现用方式，则整个FUB110处在现用方式。可以使用具有不同百分比的其它规则。还有，在大百分比的晶体管处在备用方式时，电压控制电路114可以忽略临时条件。除了与晶体管的百分比有关外，如果所述晶体管中的任何晶体管分组地处在现用方式中，则所述规则可能要把电压Vbbp和Vbbn引入正向本体偏置条件中。至少在一定数目的时钟周期期间，电压Vbbp和Vbbn可以保持所述正向本体偏置状态。所述规则是灵活的，以便使速度和漏电均衡。可以与电压电压控制电路114相联系或者与电压控制电路114无关地通过导线118提供时钟选通启动信号。
不要求每一个晶体管同时处在正向或非正向偏置状态。就是说，可以使一些晶体管正向本体偏置，同时使另一些晶体管非正向本体偏置。
本发明的各种实施例包括在整块硅上实现的任何静态/动态/差分MOS逻辑和存储电路中任何/全部pMOS或nMOS或两者的本体节点的静态或准静态、受限制和受控的正向本体偏置。术语“静态正向偏置”指的是所述偏置是恒定正向的，与所述电路处在现用或备用方式无关。术语“准静态”指的是仅仅在一部分时间内施加正向本体偏置，而在另一些时间内施加零偏置、基本上零偏置或反向偏置。可以利用或者片内或者片外的电压源产生和分配偏置电压。可以利用对不同n型阱和p型阱的不同量的正向偏置，来在同一块芯片上产生具有不同程度漏电和驱动电流的一类n型和p型MOSFET。
E.多阱
正如联系图11所说明的，施加多个本体电压情况下的问题是：施加在一个阱中本体上的偏压会改变另一个阱或基片中本体的电压。图11是具有其上形成有许多晶体管的p型基片212的半导体芯片210的一部分的示意的截面说明。只示出形成在p型阱214和224中的两个nMOS晶体管和形成在n型阱220中的一个pMOS晶体管。实际上，可以有一个或多个另外的n型阱或p型阱。此外，在每一个阱中可以形成许多(例如，几十，几百或几千)晶体管。例如，图4中，晶体管54和56可以形成在同一个阱中。图13图解说明形成在具有本体B的阱中的两个nMOS晶体管。(应当指出，在p型基片的场合不需要p型阱。)芯片210包含双阱或双顶部配置，其中，一个阱是p型基片212，而另一个阱是214、220或224，依所标记是哪一个晶体管而定。所述晶体管包括源极(S)，栅极(G)，漏极(D)、本体(B)和本体分接头(BT)。诸如氧化物隔离部分的横向隔离部分(I)(也称为沟隔离部分)将所述各阱分开。基片分接头(ST)提供到达基片的分接头。
电压Vbbp加到p型阱214的本体分接头上，以便向p型阱214中的每一个晶体管提供正向本体偏置。作为对比，p型阱224的本体分接头短接到p型阱中至少一个nMOS晶体管的源极。虽然p型阱214可以具有稍微不同于p型基片212的掺杂，但是，在p型阱214和p型阱224之间存在导电通路。因此，p型阱214的晶体管和/或p型阱224的晶体管可能没有所需要的本体偏置和由此产生的阈电压Vt等。n型阱220和p型基片212之间的pn结向n型阱220的晶体管提供某种隔离。但是，如果需要的话，可以增加另外的隔离。
图12是具有其上形成有许多晶体管的p型基片212的半导体芯片230的一部分的示意的截面说明。只示出两个nMOS晶体管和一个pMOS晶体管，但是，可以有更多的阱并且每一个阱中可以有许多晶体管。所述p型阱中的一些或全部形成在诸如n型隔离阱238和/或240的n型隔离阱或层中，后者可以是具有与各n型掺杂区相同或不同的掺杂级的n型掺杂硅。在一个实施例中，隔离结构包括n型隔离层和一个或多个横向隔离部分。隔离分接头(IT)可以连接到本体分接头。p型阱214和224借助n型隔离阱238和240而彼此隔离。芯片230包括三阱配置，其中，一个阱是p型基片212，一个阱是n型隔离阱238和240中的任一个，而另一个阱是214、220或224，根据涉及哪一个晶体管而定。并非p型阱214和224两者都需要有n型隔离阱238和240。例如，可能每一个p型阱的隔离阱处在一种偏置下，而每一个p型的非隔离阱处在另一种偏置下。(可以使用具有不同的隔离阱相应变化的n型衬底芯片。)
隔离阱提供对阱或阱与基片施加正向本体偏置的空间位置。所述各阱可以有选择地选用包括正向、反向和零偏置的不同的本体偏置电压。
F.来自电源电压和地电压节点的正向偏置
参考图14，电路310包括pMOS晶体管316和nMOS晶体管318，它们各自具有栅极(G)、漏极(D)、源极(S)和本体(B)。电路310是反相电路，其输入端在晶体管316和318的栅极，而其输出端在晶体管316和318的漏极。电路310包括提供电源电压(例如通常称为VDD的Vcc)的电源电压节点和提供地电压(例如Vss)的地电压节点。所述各节点不必连接到芯片表面上的焊盘或其它端口。电源电压节点和地电压节点不必分别处在与芯片表面上电源电压焊盘或其它端口以及地电压焊盘或其它端口相同的电压。所述电源电压节点和地电压节点还可以是各种其它电路的电源电压节点和地电压节点。
电压Vbbn是pMOS晶体管316的n型本体的电压。通过使Vbbn＜Vcc而pMOS晶体管316的本体正向偏置。更具体地说，pMOS晶体管316的本体通过导线320耦合到地电压节点324。加在pMOS晶体管316的本体上的正向本体偏置电压是Vcc-Vbbn＝Vcc-Vss＝Vcc。
电压Vbbp是nMOS晶体管318的p型本体的电压。通过使Vbbp＞Vss而nMOS晶体管318的本体正向偏置。更具体地说，nMOS晶体管318的本体通过导线322耦合到电源电压节点326。加在nMOS晶体管318的本体上的正向本体偏置电压是Vbbp-Vss＝Vcc-Vss＝Vcc。
晶体管316和318各自具有阈电压Vt。晶体管316和318阈电压由于正向本体偏置而降低。在一个实施例中，Vcc是小于或等于700毫伏，但是可以高一些。(如果正向本体偏置大于大约700毫伏，则源极和本体之间可能有比较大的电流，通常这是不希望有的。)对于一些晶体管和电路，可以任选450至500毫伏的Vcc。但是，根据所涉及的晶体管和电路，可以任选比较高或比较低的Vcc电平。根据所指定的Vcc，可以把晶体管设计成在被正向偏置时提供所需要的Vt。
参考图15，图中仅仅作为例子示出实现图14的电路310的芯片370的截面图。图15中，在芯片370的p型基片364上，在n型阱360中形成pMOS晶体管316，并且在p型阱362中形成nMOS晶体管318。n型阱360中包含晶体管316的本体B，而p型阱362中包含晶体管318的本体B。芯片370还包括其本体被包含在p型阱376中的nMOS晶体管374。(可以有另外的n型阱和/或p型阱。此外，可以利用具有仅仅一个n型和仅仅一个p型阱的芯片来实现本发明的各种实施例。如果有p型基片，则不需要p型阱。)在每一个阱中可以有许多晶体管。图13举例说明在p型阱中形成的多个nMOS晶体管中的两个。
参考图15，n型阱360的本体分接头BT通过导线320把pMOS晶体管316的本体B耦合到地电压节点324。p型阱362的本体分接头BT通过导线322把nMOS晶体管318的本体B耦合到电源电压节点326。nMOS晶体管374也包含本体分接头BT，但是，从图14不能够知道加到晶体管374上的本体偏置。该本体偏置可以是正向的(当Vbbp大于Vss时)、反向的(当Vbbp小于Vss时)或者零(当Vbbp等于Vss时)。基片分接头(ST)向p型基片364提供例如Vcc。
诸如氧化物隔离部分的横向隔离部分(I)将各阱隔开。但是，在p型阱362和n型阱360之间可能存在通过p型基片364的正向结电流。当Vcc(以及栅极电压)比较低时，存在比较小的驱动电流。所述正向结电流相对于pMOS晶体管316的驱动电流会比较大。
如图16中举例说明的，在芯片380中，在p型阱362和p型基片364之间形成n型隔离阱或层390，以便至少将p型阱360隔离。n型隔离阱390将防止p型阱362和n型阱360之间的正向结电流。在一个实施例中，隔离结构包括n型隔离层和一个或多个横向隔离部分。隔离分接头(IT)通过导线将n型隔离阱390耦合到例如电源电压节点326。例如，可以把基片分接头(ST)耦合到地电压节点324。根据p型阱376是如何偏置的，它还可以向n型阱360提供正向结电流。如果是这样的话，可以在p型阱376和p型基片364之间形成n型隔离阱392。
另一种方法是，可以把p型阱376短接到Vss或反向本体偏置。在这种情况下，n型隔离层390还将把p型阱376与p型阱362隔离。(如果p型阱376短接到Vss，则可以不使用n型隔离阱392。如果有其它未示出的具有不同偏置电压的p型阱或n型阱，则可以使用n型隔离阱392。)类似于图9和10中所表示的，所述n型隔离层使得可以有选择地把不同的阱偏置在不同电压，从而向不同阱中的晶体管提供不同的阈电压。与对不同晶体管使用不同处理技术相比，利用不同的本体偏置来获得多阈电压可以显著地降低成本。
作为一种可供选择的方法，如果所有p型阱具有相同偏置，则可以向各n型阱提供额外的隔离，而各p型阱可以是不隔离的。
图17说明“与非”门电路336，并且还提供如何利用开关、使得在现用和备用方式下有不同的本体偏置的例子。例如，电压控制电路356在现用方式下提供逻辑高电压，而在备用方式下提供逻辑低电压。在现用方式下，p型晶体管340和342的本体通过晶体管352耦合到地电压节点324，使得它们各自具有Vcc减去晶体管352两端电压降(该电压降可能非常小)的正向本体偏置。n型晶体管346和348的本体通过晶体管350耦合到电源电压节点326，使得它们各自具有Vcc减去晶体管350两端电压降(该电压降可能非常小)的正向本体偏置。在备用方式下，p型晶体管340和342的本体通过晶体管360耦合到电源电压节点326，使得它们各自被晶体管360两端的电压降(该电压降可能非常小)偏置。n型晶体管346和348的本体通过晶体管354耦合到地电压节点324，使得它们各自被晶体管350两端的电压降(该电压降可能非常小)偏置。在备用方式下，晶体管346、348、350和352可能是稍微正向偏置的，或者可能是基本上零偏置的。
图18说明另一种“与非”门电路，其中，Vcc高于像图14中那样把晶体管340、342、346和348的本体偏置所需的电压。在那种情况下，Vcc可能大大超过0.7伏。减压电路364降低Vcc和nMOS本体之间的电压，而减压电路366降低pMOS和Vss之间的电压。所述降压电路可以是分压器(例如由晶体管形成的)或如图17中的晶体管(虽然电流可能如此小，以致晶体管的源极和漏极之间几乎没有电压降)。
图19说明本发明的实施例，其中仅仅n型阱(供pMOS晶体管用)是正向本体偏置的。根据本发明，这样做可以省去形成n型隔离层的处理步骤。但是，不需要把所有n型阱都正向偏置。在另一个实施例中，仅仅p型阱(供nMOS晶体管用)是正向本体偏置的。可以把图17和18的特征加到图19的电路中。
参考图4，可以在Vcc和电路50的地之间设置去耦电容。还存在来自Vcc和pMOS晶体管的本体之间的固有pn结二极管、来自pMOS晶体管的本体和nMOS晶体管的本体之间的固有pn结二极管以及来自nMOS晶体管的本体和Vcc之间的固有pn结二极管的串联电容。相比之下，在图14的电路310中，存在来自Vcc和pMOS晶体管316的本体(处在Vss)之间的固有pn结二极管以及来自Vss和nMOS晶体管318的本体(处在Vcc)之间的固有pn结二极管的并联电容。所述并联电容是这样的，使得与固有pn结二极管的各电容处在串联状态的情况相比较，可以只附加比较小的去耦电容。
参考图20，正向本体偏置晶体管290和292用作第一电压电平节点(例如Vcc)和第二电压电平节点(例如Vss)之间的去耦电容。可以从Vss或另一个电压源、例如电压偏置产生电路提供电压Vbbn。例如，通过从Vss提供正向本体偏置，电容增加了，因此，所述去耦晶体管不必具有像其它情况下那样大的尺寸，或者，对于相同的尺寸，可以提供比较大的电容。通过从电压偏置产生电路提供正向本体偏置，Vcc和Vbbn之间电容的增加也将在Vcc和Vbbn之间提供去耦电容。类似的说明适用于nFET晶体管。如上所述，在图7和8中，电容150、154和196可以是正向偏置晶体管。
G.软错误率
软错误是由使晶体管或电路节点电弧放电的电离辐射、例如α粒子和宇宙射线引起的由晶体管或电路节点保持的状态的变化。所述状态变化可以是从高电压到低电压或者从低电压到高电压的变化。人们相信，软错误是由于电离辐射产生电荷(电子空穴对)而出现的。所产生的电荷与存储在节点和电路中的有用电荷互作用，因此产生错误。电容C＝Aε/D，其中，A是面积，而D是不同电压板之间的距离。电荷Q＝CV，其中，C是电容，而V是电压(例如Vcc)。随着晶体管的尺寸(A)的减少和/或随着Vcc的减少，导致由电容(或节点)保持的电荷量的减少，软错误可能增加。人们相信，正向本体偏置由于减小结耗尽区体积(减小电离辐射照射的目标)并且增加存储电容(由于减小耗尽区距离)而减小软错误率(SER)。随着节点存储电容的增加，节点的关键电荷增大。因此，人们相信，辐射必须用更强的电荷才能翻转存储在具有正向本体偏置的节点上的电荷。例如，参考图21，在存储单元中使用nMOS晶体管和存储电容。漏极周围的耗尽区收集少数载流子。如果电荷被集中在比较小的面积内，则它比较不可能被辐射放电，因此，所述单元在遭受辐射时更有可能保持其电荷，因为比较小的耗尽区具有较大的结电容。
人们相信，施加正向本体偏置可以改善SER的其它原因如下。正向偏置结二极管(例如源极和本体之间)在节点电弧放电之后能够帮助其复原。施加正向本体偏置降低了Vt，导致比较强的晶体管驱动电流(例如IDSAT)。总之，如果驱动电流比较强，则晶体管更加有可能快速补充翻转(upset)电荷，使得电荷比较不可能丧失。此外，来自具有正向本体偏置的源极侧的微弱寄生双极作用可能影响阱中的现有少数载流子流，这可能改善SER。
在FET的漏极输出端存在固有的电容。图21中以单独的电容的形式示意地说明所述存储电容。对于诸如DRAM(动态随机存取存储器)的存储器件，所述电容可以是沟道式电容或者叠栅电容。
隔离的p型阱(例如像上述三重阱中)产生对于电子空穴对的势垒。多重/三重阱技术可以由于在该器件的本体和其相应的隔离阱之间形成pn结而改善SER。对于由深深地穿透到硅中(在所述阱下面产生电子空穴对)的电离辐射产生的少数载流子，所述结产生固有势垒。实际上，利用多重/三重阱技术，pMOS和nMOS晶体管两者都依靠pn结而得到同等的保护，并且两者都通过pn结阱而与基片隔离。
正向本体偏置与三重阱技术结合进一步改善了SER，因为它们把单独提供的技术中的任一种所提供的改进结合起来。
为实现SER的明显减小而施加的正向本体偏置电平可以随各种因素而显著地变化。也许所述正向本体偏置电平高于或低于为良好的性能和功率消耗电平而施加的电平。在某些电路和温度下(例如110℃)，开关速度的增长百分比随正向本体偏置从0增长到拐点或区域而增大，然后开始随正向本体偏置而减小，再增长而经过所述拐点或区域。对于某些电路，在大约110℃温度下，对于4.5，3.5和3的Vcc/Vt比值范围，所述拐点或区域可以是大约500毫伏正向本体偏置。400至500毫伏的正向本体偏置也许是最佳的。这些值是与温度有关的，因为所述拐点或区域是随温度的改变而变化的。根据各种因素，有一条关于SER的类似的曲线，其中，SER随正向本体偏置的增长而得到改善，直至拐点或区域，其后，SER随着正向本体偏置的增长而逐渐变坏。但是，SER的改善达到最佳时的正向本体偏置的拐点或区域可以低于或高于其它原因(例如，当所述正向本体偏置超过大约0.6至0.7伏的内建电位时，所述内建电位也称为二极管导通电压或者接触电位或者偏移电压)所能接受的值。关于对SER的最大不敏感性的正向本体偏置的量可以低于或者高于关于性能的最佳值(例如500毫伏)。
H.正向本体偏置的其它优点
晶体管或者电路的开关速度(从低电压到高电压或者从高电压到低电压)与电源电压对阈电压的比值或者Vcc/Vt有关。如果该比值太低，那么，对于特定的应用开关速度可能不够，并且噪声容限也可能受到影响。但是，例如，如果通过保持Vcc不变而降低阈电压Vt来提高所述比值，那么，借助于适当地控制有效功率可以提高速度，但是，在低的Vt下由于高的漏电的缘故静态功率消耗可能高到不能接受的程度。此外，如果Vcc太高，则有效功率将是高的，因此对于晶体管的尺寸电场可能太高，导致晶体管稳定性破坏。在许多情况下希望按照关于主动电压(aggressive voltage)和技术定标(technologyscaling)的可粗略比较的量既降低Vcc又降低Vt。
虽然过去几年处理技术方面的改进已经用来降低Vt，并且预期处理技术和设计方面的改进将继续降低Vt，但是，通过处理技术(和设计)来降低Vt是困难和高成本的。与借助现有的处理技术和设计以及将来可能开发的那些处理技术和设计所能够获得的相比较，利用施加正向本体偏置，晶体管具有比较低的Vt。因此，与利用处理/工艺技术通过沟道工艺产生低Vt晶体管的趋势相反，本发明的实施例提供一种利用改进的短沟道效应实现低Vt晶体管的低成本解决方法。正向本体偏置提供一种在各种应用、例如高性能/高功率电路或者中等性能/低功率电路的场合下通过控制Vt来控制Vcc/Vt的方法。
1.短沟道效应(SCE)
短沟道效应(SCE)是这样一种现象：由于这种效应，栅极失去了对沟道区域的良好控制。人们相信，正向本体偏置的应用减弱了诸如Vt滚降、IOFF上卷(IOFF与L(沟道长度))和DIBL的短沟道效应。SCE可能是在利用低Vt晶体管进一步发展工艺技术时的关键限制。可以通过观察Vt随沟道长度的变化(dVt/dL)来目测SCE。由于需要降低先期器件的SCE，所以，发展满足性能和功率技术指标的晶体管会是高成本的。通过改善SCE，正向本体偏置使晶体管可以具有低的Vt和良好的SCE。因此，正向本体偏置帮助引入更积极的工艺技术和用来将Vcc随Vt定标的低成本能力。
2.纵横比
MOSFET的纵横比是对SCE的已知的量度，并且按照以下方程(1)来定义：
纵横比＝Leff/Deff＝Leff/(Tox D Xj)1/3    (1)
其中，Leff是源极和漏极之间的有效沟道长度，Tox是栅极和硅之间的栅极氧化物的厚度，D是沟道耗尽区的深度，而Xj是源极和漏极的结深度。人们相信，施加正向本体偏置由于减小耗尽区而提高了纵横比。设计成正向本体偏置的那些晶体管可以具有小的沟道耗尽区深度(D)，因为可以把它们做成工作在零偏置下具有比较高的Vt。那些具有比较高的Vt的晶体管可以具有比较浓的沟道掺杂，并且因此而具有比较小的沟道耗尽深度。在许多情况下(如果不是所有情况下的话)，与通过其它处理技术、例如涉及沟道工艺技术的处理技术相比，通过施加正向本体偏置来获得低Vt明显地降低了成本。随着纵横比的增长，由于比较小的DIBL(漏极诱发势垒降低)以及比较弱的SCE的缘故，晶体管的ID与VDS的关系曲线至少部分地变成比较平坦。
比较弱的短沟道效应可能有助于使Vt滚降(roll-off)对L曲线平化、降低DIBL、减小对电极(target)Leff、增加所述对电极Leff下的IDSAT、改善对电极IDSAT(Ids与Vds的关系曲线)的时间延迟，以及通过改善Vt对L的灵敏度而减小参数变化。应当指出，L跟随Leff，因此，可以或者描述L或者描述Leff。
3.参数变化
施加正向本体偏置可以减小晶体管参数变化效应(参数变化)。改善器件参数变化对于与按比例缩小电源电压技术有关的小尺寸晶体管的研制是关键性的，而施加正向偏置可以改善器件参数变化。施加在晶体管上的正向本体偏置可以改善阈电压对晶体管沟道长度变化灵敏度(即，Vt随L变化而变化的比率较小)。因此，器件容许比较大的参数变化。利用正向本体偏置改善的器件参数的例子是：Vt、IOFF和IDSAT。由于改善了参数变化，所以，不必像以前那样严格地管理关键尺寸(CD)控制，并且，它可以不必与某一代工艺技术成比例或者具有比较小的比例因子。放松CD控制将允许比较快地采用下一代工艺技术。这减轻了来自光刻技术和设计的压力，以便提供例如比较低级的3∑CD(关键尺寸)控制和不是CD敏感型的产品。此外，由于改进了对参数变化的灵敏性，所以，工艺技术变得更加可操作并且成本效益更合算。
4.其它效果
施加正向本体偏置可以减小不稳定性，因为，在小的Vt的情况下，Vcc或Vss的变化对晶体管驱动电流Id和延迟的影响比较小。
施加正向本体偏置可以改善饱和漏极电导，后者是关于电路增益的重要参数。
在解决上述问题方面，与诸如掺杂等处理技术相比，施加正向本体偏置可以以较低成本获得效果。此外，正向本体偏置可以实现单独通过处理技术不能获得的效果。
I.制造工艺过程和一些最佳晶体管的结构
下面描述制造工艺过程和一些最佳晶体管的结构。但是，本发明的各个实施例可以利用通过其它工艺过程制造的具有其它结构的其它晶体管来实现。
借助正向本体偏置选择所需要的低Vt。选择正向本体偏置的值。确定由于正向本体偏置的缘故将出现多大的Vt降落。(另一种方法是，选择零偏置下的Vt，然后确定在正向本体偏置下什么样的正向本体偏置将给出所需要的低Vt。)设计晶体管，并且处理所设计的晶体管，使其具有零偏置下的Vt，当利用正向本体偏置降低Vt时，它将具有所需要的低Vt。如果正向本体偏置加到nMOS和pMOS晶体管两者之上，则同等地设计和处理所有nMOS晶体管，并且，同等地设计和处理所有pMOS晶体管。与施加正向本体偏置的的晶体管相比，那些未施加正向本体偏置的晶体管将具有比较低的开关速度(由于它们具有比较高的Vt)，但是，它们将具有较低的漏电因此具有较低的静态功率消耗。应当指出，在现用和/或备用方式下，可以将晶体管反向偏置。参考图9和10，当晶体管处在现用方式下时可以有两个以上的Vt。在利用零本体偏置选择Vt时，已知一些折衷办法，其中施加一种把Vt降低到最后需要值的正向本体偏置。但是，应当这样设计和处理晶体管，使得零偏置下的Vt是这样的，以致每一个晶体管具有可接受的速度以及现用和静态功率消耗。这提供一种比较容易以低成本实现的工艺过程设计，因为沟道掺杂可以仍然是高密度的。
所述晶体管具有零本体偏置阈电压(纵然工作时该晶体管不具有零本体偏置)。当晶体管被正向本体偏置时，该晶体管具有正向本体偏置阈电压(VtFBB)。该晶体管具有包括净沟道掺杂级(例如等于DL1)的参数。在一个实施例中，选择晶体管中的DL1高于净沟道掺杂级，这将产生等于VtFBB的零本体偏置阈电压，同时净沟道掺杂级以外的参数保持不变。虽然可以使用各种数量的附加沟道掺杂和倾斜注入掺杂，但是，附加沟道掺杂和倾斜注入掺杂的净效果可以是净沟道掺杂，后者比提供零偏置阈电压的掺杂高大约100％(或两倍)或者更高。在另一个实施例中，所述净掺杂可以显著地小于所述高出100％(例如，至少高出25％，高出50％，或者高出75％)。
对于pMOS和nMOS晶体管，附加沟道掺杂和倾斜注入的量可以是相同的(虽然电荷将是不同的)，或者，对于pMOS和nMOS晶体管所述量可以是不同的。
如果正向本体偏置仅仅加在pMOS晶体管上或者仅仅加在nMOS晶体管上，则这样选择没有正向本体偏置的Vt，使得每一个晶体管具有可以接受的速度以及现用和静态功率消耗。
在确定不施加正向本体偏置情况下应当施加的最佳Vt时可以作出折衷。考虑的因素可以包括：(1)准备施加正向本体偏置的晶体管的数目与准备不施加正向本体偏置的晶体管的数目的比值；(2)对于两种类型的晶体管，开关速度的重要程度；(3)对于两种类型的晶体管，功率消耗的重要程度；(4)适合于所述各晶体管的Vcc；以及(5)在制造零本体偏置下具有比较高的Vt的晶体管和正向本体偏置下具有较低Vt的晶体管时节省成本。
人们相信，产生高Vt的制造工艺过程的技术往往也产生比较低的SCE(由于比较高的沟道掺杂的缘故)，并且，施加正向本体偏置进一步改善SCE。因此，设计在零本体偏置下具有比较高的Vt的晶体管，然后通过正向本体偏置降低Vt可以提供SCE方面的双重好处。此外，与制造具有较低Vt晶体管相比较，制造具有较高Vt晶体管显著地节省成本。
有用来生产具有所需要的例如较高Vt的晶体管的各种各样的沟道、阱和源极/漏极工艺技术方法。一种方法是不需要用来产生较低Vt的附加步骤(例如掩蔽步骤)。另一种方法是采用具有比包含较低Vt的晶体管的更大的沟道掺杂。这可以分两个步骤来实现：首先掺杂所述阱，然后作为单独的步骤掺杂所述沟道；或者可以通过单一处理步骤来实现：把对所述沟道的掺杂处理作为对所述阱的掺杂处理的一部分。(应当指出，并非pMOS和nMOS晶体管都要有阱。)通过对沟道进行工艺处理，例如增加沟道掺杂，降低了纵横比方程中的D，然后，纵横比的改善导致比较好的短沟道效应。
许多参数会影响SCE，这些参数包括：Tox，Xj，L，Vcc，沟道(包括阱和基片)，以及源极/漏极(包括倾斜注入的任何部分)。设计和处理这些晶体管中的一个或多个，以便所述晶体管具有低的SCE。可以采用的处理技术是与芯片表面成一定角度(非垂直)地进行离子注入。这称为倾斜注入，并且可以影响净沟道掺杂量，后者随沟道长度而变。注入物的例子包括硼、磷和砷，它们被注入到围绕源极和漏极边缘的沟道区的各侧，以便改善SCE。所述注入的栅极块部分导致光晕效应。倾斜注入还称为光晕注入或区(pocket)注入。例如，图22示意地说明附加沟道掺杂和倾斜注入的一般区域。可以在倾斜注入之前或者之后加上源极和漏极。用虚线表示源极和漏极的可能位置。倾斜注入部分280和282处在沟道边缘处源极和漏极之间。倾斜注入是滚降补偿注入的例子。可以使用其它滚降补偿注入。沟道可以至少包括所述倾斜注入的一部分。
晶体管可以具有像上述较高浓度的沟道掺杂那样的、具有正向本体偏置的以不同方式设计的沟道掺杂和/或倾斜注入。可以使用代替或者补充这些方法的其它技术，以便实现所需要的Vt和/或SCE。
J.其它信息
虽然已经描述了关于MOSFET晶体管的示范性的实施例，但是，本发明不限于这一方面。例如可以利用不是MOSFET晶体管(因为例如它们不包含隔离部分(通常称为氧化物栅极))的场效应晶体管(FET晶体管)来实现本发明。当然，MOSFET晶体管是FET晶体管的例子。此外，术语MOSFET有时用来指具有非金属栅极和非氧化物隔离部分的晶体管。(虽然术语“晶体管”是“FET晶体管”的冗余，但是，这是作为一种称呼方式。)FET晶体管可以具有p沟道(pFET晶体管)和n沟道(nFET晶体管)。
对于许多应用场合，大约0.9伏或更小的Vcc从锁定或有效功率的观点看可能是最佳的。在利用大约2.0伏或更小的Vcc来锁定的情况下可能存在明显的问题。仅仅作为例子，在栅极过激励、Vcc/Vt＞4、Leff低于100毫微米的情况下Vcc可以是大约500毫伏。
500毫伏的正向本体偏置可以比线性Vt低例如小于或等于100毫伏至150毫伏，并且可以改善Vt对Leff的灵敏度，所述灵敏度是通过L的变化测得的Vt的变化。
用于低于1伏、低于100毫微米Leff、高性能工艺技术中的Vt值可以相对地小。因此，比较大的亚阈值摆动预期不会明显地影响漏电流。在用来实现最大驱动电流的低Vt工艺技术中，借助晶体管沟道长度L的变化来把IOFF减至最小会越来越关键，它经受：1)最坏情况漏电流限制；以及2)特定数量的L控制。此外，如果结电容是总的负载电容的小的比值，则驱动电流的增长可以直接转换成比较高的操作时钟频率。
在使用双Vt的情况下，两个Vt之间的大约100毫伏的差值可以产生最小的功率消耗，虽然这对于开关速度性能不一定是最好的。
由于参数变化，所以，通常在整个晶片或芯片上阈电压Vt是不相等的。可以使用动态正向本体偏置反馈来使所述阈电压相等。
本发明可以用于例如0.18微米以下各代工艺技术的低成本、高性能和低功率的微处理器和通信芯片中。本发明提供一种装置，它通过负担得起费用的处理技术在包含低漏电、低性能晶体管的同一芯片上形成有较大漏电的、较高性能的MOSFET。这有助于动态CMOS逻辑和存储电路的抗噪声干扰性要求。因此，本发明能够省去在多阈电压处理过程中不可避免的附加掩蔽步骤和工艺复杂性，从而提供设计和制造更高性能/低功率微处理器和通信芯片的低成本的替代方法。
作为例子，本发明可以用于以下电路中的所有或选择的nMOS/pMOS器件：(1)传统的静态CMOS逻辑和存储电路；(2)所有类型的动态或微分CMOS逻辑电路(例如，Domino，D1/D2 Domino，自复位(SR)Domino，Zipper，双线Domino，级联电压开关逻辑(CVSL)，级联微分nMOS逻辑(CDNL)等等)；以及(3)存在于时钟驱动器/接收器、锁存器/触发器、控制逻辑数据通路逻辑、输入/输出驱动器/接收器等等的传输晶体管，所述电路中的每一个可以用于微处理器中或者与微处理器相联系。与当前的工艺技术相比较，本发明可以提供显著的速度改进。尤其是，以下的nMOS/pMOS器件可以从本发明得到好处：(1)归属于关键通路的静态CMOS门中的晶体管；(2)选通的或无标记的时钟驱动器中时钟晶体管；(3)domino逻辑中的时钟晶体管；以及(4)在domino门的输出端静态接收器逻辑级中的晶体管。
在用于上述电路的所有或选择的nMOS/pMOS器件中的本发明的最佳实施例中，本发明可以使得能够对芯片的所有部件的选择部分中电源电压进行超前(ultra-aggressive)定标而不招致任何速度损失，因此，可以在由处理工艺技术设定的所需要的性能等级下显著地减小有效功率消耗。
本发明的最佳实施例可以减轻非互补传输晶体管两端信号颤动退化。最佳实施例可以显著地改善芯片上的器件参数控制(通过改善MOSFET的SCE/DIBL/PT特性)，这可能是对性能提高和低功率电源电压定标的关键限制。
如所知道的，以试验的方式测量IDDQ(漏电测试)，通过筛选可能的有缺陷芯片来确保质量和可靠性。如果由于低阈电压的缘故漏电太大，则可能难于从IDDQ收集有用的信息。在测试和老练过程中，可能中止正向本体偏置方式，并且可能采用非正向本体偏置(例如，反向本体偏置，零本体偏置，或较小的正向偏置)。在那种情况下，阈电压将比较高，导致比较小的漏电以及整个IDDQ测试过程中的比较好的可测试性和质量。
可以借助在使用现用-备用方式时恰当地建立的操作系统(或其它软件或硬件)而使用节流(throttling)，以便例如减小功率消耗。
可以用本专业的技术人员知道的各种各样的材料和方法中的任何材料和方法来实现本发明的各种结构。可能有处在两种已举例说明的结构之间的中间结构(例如缓冲器或电阻)或信号。如图中举例说明的，有些导线可能不连续，但宁可说是被中间结构分开。图中框的边界用于图解说明的目的。实际的器件将不必包含这样定义的边界。图解说明的部件的有关尺寸不是用来建议实际的有关尺寸。
各附图本质上是示意的，而不是例如横截面的精确表示。为了便于说明，在一些截面图中未示出晶体管的各种众所周知的特征。可以使用那些图解说明的配置之外的配置。如果使用p型基片，则不需要p型阱。如果使用n型基片，则不需要n型阱。此外，本发明的不同的实施例可以具有稍微不同的细节。为了便于说明，给出源极(S)、漏极(D)、本体分接头(BT)、基片分接头(ST)和隔离分接头(IT)的特定的位置和次序，并且，在不同的实施例中，这些位置和次序可以相同或稍微不同。
在该说明书和附图中，“导线”的标记或说明可以包括携带信号的单根导线或几根平行的导线。
术语“连接”和相关的术语用于操作的概念，而不必限于直接的连接。如果说明书叙述一种部件“可以”、“能够”、“可能”或“最好”被包含或具有某种特性，则不要求包含特定的部件或者不要求特定的部件具有所述特性。
从本公开获得裨益的本专业的技术人员将理解，可以在本发明的范围内作出许多不同于上述描述和附图的变化。因此，包含对以上描述和附图的任何修改的以下的权利要求书限定了本发明的范围。

Claims (20)

1.一种半导体电路，它包括：
第一组第一类型的场效应(FET)晶体管，其中每一个具有本体和栅极；
第二组第二类型的场效应(FET)晶体管，其中每一个具有本体和栅极；
第一电压源，用来在第一方式期间有选择地向所述第一组FET晶体管的本体提供正向偏置，并且，在第二方式期间向所述第一组FET晶体管的本体提供非正向偏置，同时，在所述第一方式下，与加到所述第一组FET晶体管栅极上的电压无关地把正向偏置加到所述第一组FET晶体管上。
2.权利要求1的半导体电路，其特征在于还包括电压控制电路，用来对所述第一电压源是提供所述正向偏置还是提供所述非正向偏置进行控制。
3.权利要求1的半导体电路，其特征在于还包括第二电压源，用来在所述第一方式期间有选择地向所述第二组FET晶体管的本体提供正向偏置，并且，在所述第二方式期间向所述第二组FET晶体管的本体提供非正向偏置，所述电压控制电路对所述第二电压源是提供所述正向偏置还是提供所述非正向偏置进行控制。
4.权利要求3的半导体电路，其特征在于：所述第一方式是现用方式，而所述第二方式是备用方式。
5.权利要求1的半导体电路，其特征在于：所述第一类型是p型并且所述第一组FET晶体管是p沟道晶体管，以及所述第二类型是n型并且所述第二组FET晶体管是n沟道晶体管。
6.权利要求1的半导体电路，其特征在于：所述第一类型是n型并且所述第一组FET晶体管是n沟道晶体管，以及所述第二类型是p型并且所述第二组FET晶体管是p沟道晶体管。
7.权利要求3的半导体电路，其特征在于：所述第一组FET晶体管各自形成在第一阱中，而所述第二组FET晶体管各自形成在第二阱中。
8.权利要求7的半导体电路，其特征在于：所述第一阱是n型阱，而所述第二阱是p型阱。
9.权利要求7的半导体电路，其特征在于：所述第一电压源向所述第一组FET晶体管提供第一本体电压，以及所述半导体电路还包括用来把所述第一不同电压包围在所述第一阱中的第一隔离结构。
10.权利要求9的电路，其特征在于还包括第三阱中的第三组FET晶体管，以及所述第一隔离结构防止所述第一本体电压影响所述第三阱中所述第三组FET晶体管的本体电压。
11.权利要求9的电路，其特征在于：所述第一隔离结构至少部分地形成在所述第一和第二组FET晶体管之间。
12.权利要求1的电路，其特征在于还包括第三组FET晶体管，其本体接受不同于所述第一和第二组FET晶体管的本体偏置电压的本体偏置电压，并且除了无意的参数变化外，所述第一、第二和第三组FET晶体管具有相同的零本体偏置阈电压，以及在所述第一方式期间，所述第三组FET晶体管具有高于所述第一和第二组FET晶体管的阈电压的阈电压。
13.权利要求1的电路，其特征在于还包括在所述第一和第二方式下不施加正向本体偏置的第三组FET晶体管，并且除了无意的参数变化外所述第三组FET晶体管具有相同的零本体偏置阈电压和净沟道掺杂级，以及所述净沟道掺杂级比所述第一组FET晶体管中的净沟道掺杂级至少高出25％，这将产生等于所述第一组FET晶体管的正向本体偏置阈电压的零本体偏置阈电压。
14.一种半导体电路，它包括：
用来提供地电压的地电压节点；以及
p沟道场效应晶体管(pFET晶体管)，其n型本体电耦合到所述地电压节点，以便向所述pFET晶体管施加正向本体偏置。
15.权利要求14的电路，其特征在于还包括：
用来提供电源电压的电源电压节点；以及
n沟道场效应晶体管(nFET晶体管)，其p型本体电耦合到所述电源电压节点，以便向所述nFET晶体管施加正向本体偏置。
16.权利要求14的电路，其特征在于：所述n型本体通过从分接头到所述n型本体再到所述地电压节点连续延伸的导线耦合到所述地电压节点。
17.权利要求14的电路，其特征在于：所述n型本体通过减压电路耦合到所述地电压节点，使得所述n型本体的电压高于所述地电压。
18.权利要求15的电路，其特征在于：所述n型本体通过开关电路耦合到所述地电压节点，以便选择性地在现用方式期间把所述正向本体偏置加到所述pFET晶体管上、而在备用方式期间把非正向本体偏置加到所述pFET晶体管上，以及所述p型本体通过开关电路耦合到所述电源电压节点，以便选择性地在现用方式期间把所述正向本体偏置加到所述nFET晶体管上、而在备用方式期间把非正向本体偏置加到所述nFET晶体管上。
19.一种半导体电路，它包括：
用来提供电源电压的电源电压节点；以及
n沟道场效应晶体管(nFET晶体管)，其p型本体电耦合到所述电源电压节点，以便向所述nFET晶体管施加正向本体偏置。
20.权利要求19的电路，其特征在于：所述p型本体通过从分接头到所述p型本体再到所述电源电压节点连续延伸的导线耦合到所述地电压节点。
CN 98808294 1997-06-20 1998-06-16 正向本体偏置晶体管电路 Expired - Fee Related CN1196263C (zh)

Applications Claiming Priority (10)

Application Number Priority Date Filing Date Title
US08/880,047 1997-06-20
US08/880,047 US6166584A (en) 1997-06-20 1997-06-20 Forward biased MOS circuits
US09/078,432 US6100751A (en) 1997-06-20 1998-05-13 Forward body biased field effect transistor providing decoupling capacitance
US09/078,424 US6218895B1 (en) 1997-06-20 1998-05-13 Multiple well transistor circuits having forward body bias
US09/078,388 1998-05-13
US09/078,388 US6232827B1 (en) 1997-06-20 1998-05-13 Transistors providing desired threshold voltage and reduced short channel effects with forward body bias
US09/078,395 1998-05-13
US09/078,424 1998-05-13
US09/078,432 1998-05-13
US09/078,395 US6300819B1 (en) 1997-06-20 1998-05-13 Circuit including forward body bias from supply voltage and ground nodes

Publications (2)

Publication Number Publication Date
CN1267406A true CN1267406A (zh) 2000-09-20
CN1196263C CN1196263C (zh) 2005-04-06

Family

ID=27536174

Family Applications (1)

Application Number Title Priority Date Filing Date
CN 98808294 Expired - Fee Related CN1196263C (zh) 1997-06-20 1998-06-16 正向本体偏置晶体管电路

Country Status (4)

Country Link
EP (1) EP1012971A4 (zh)
CN (1) CN1196263C (zh)
AU (1) AU7970898A (zh)
WO (1) WO1998059419A1 (zh)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1856936B (zh) * 2003-09-30 2010-11-03 英特尔公司 应变硅电压控制振荡器
US7924087B2 (en) 2008-05-20 2011-04-12 Mediatek Inc. Reference buffer circuit
CN101686049B (zh) * 2008-09-25 2012-05-23 威盛电子股份有限公司 微处理器装置、集成电路以及晶片噪声减少方法
CN101453157B (zh) * 2007-11-30 2012-12-19 成都芯源系统有限公司 具有阻止反向电流功能的高边功率mosfet开关管组
CN102957413A (zh) * 2011-08-12 2013-03-06 Nxp股份有限公司 可调体偏置电路
CN105453431A (zh) * 2013-06-25 2016-03-30 Ess技术有限公司 独立于电源电压的延时电路
CN103207930B (zh) * 2012-01-16 2017-10-13 三星电子株式会社 包括无抽头标准单元的片上系统及其设计方法和设计系统

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6411156B1 (en) 1997-06-20 2002-06-25 Intel Corporation Employing transistor body bias in controlling chip parameters
FR2783941B1 (fr) 1998-09-30 2004-03-12 St Microelectronics Sa Circuit de regulation d'une tension de sortie d'un dispositif a pompe de charges positives
US6484265B2 (en) 1998-12-30 2002-11-19 Intel Corporation Software control of transistor body bias in controlling chip parameters
US6272666B1 (en) 1998-12-30 2001-08-07 Intel Corporation Transistor group mismatch detection and reduction
DE19911463C1 (de) * 1999-03-15 2001-02-08 Siemens Ag Leseverstärkeranordnung mit Feldeffekttransistor mit kurzer Kanallänge und einstellbarer Einsatzspannung
JP2000286388A (ja) * 1999-03-30 2000-10-13 Advantest Corp 半導体デバイス
US6515534B2 (en) 1999-12-30 2003-02-04 Intel Corporation Enhanced conductivity body biased PMOS driver
TW501278B (en) * 2000-06-12 2002-09-01 Intel Corp Apparatus and circuit having reduced leakage current and method therefor
US20030134479A1 (en) * 2002-01-16 2003-07-17 Salling Craig T. Eliminating substrate noise by an electrically isolated high-voltage I/O transistor
US6864539B2 (en) * 2002-07-19 2005-03-08 Semiconductor Technology Academic Research Center Semiconductor integrated circuit device having body biasing circuit for generating forward well bias voltage of suitable level by using simple circuitry
FR3003996B1 (fr) * 2013-03-28 2015-04-24 Commissariat Energie Atomique Procede de commande d'un circuit integre

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5610958A (en) * 1979-07-10 1981-02-03 Toshiba Corp Semiconductor circuit
JPS6020394A (ja) * 1983-07-14 1985-02-01 Ricoh Co Ltd 電源切換回路
EP0836194B1 (en) * 1992-03-30 2000-05-24 Mitsubishi Denki Kabushiki Kaisha Semiconductor device
US5461338A (en) * 1992-04-17 1995-10-24 Nec Corporation Semiconductor integrated circuit incorporated with substrate bias control circuit
JP3307453B2 (ja) * 1993-03-18 2002-07-24 ソニー株式会社 昇圧回路
KR0169157B1 (ko) * 1993-11-29 1999-02-01 기다오까 다까시 반도체 회로 및 mos-dram
JP2822881B2 (ja) * 1994-03-30 1998-11-11 日本電気株式会社 半導体集積回路装置
JPH0832068A (ja) * 1994-07-08 1996-02-02 Nippondenso Co Ltd 半導体装置
JP3175521B2 (ja) * 1995-01-27 2001-06-11 日本電気株式会社 シリコン・オン・インシュレータ半導体装置及びバイアス電圧発生回路
DE69632098T2 (de) * 1995-04-21 2005-03-24 Nippon Telegraph And Telephone Corp. MOSFET Schaltung und ihre Anwendung in einer CMOS Logikschaltung
KR100283839B1 (ko) * 1995-06-06 2001-04-02 니시무로 타이죠 반도체집적회로장치
JP3641511B2 (ja) * 1995-06-16 2005-04-20 株式会社ルネサステクノロジ 半導体装置
US5689144A (en) * 1996-05-15 1997-11-18 Siliconix Incorporated Four-terminal power MOSFET switch having reduced threshold voltage and on-resistance

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1856936B (zh) * 2003-09-30 2010-11-03 英特尔公司 应变硅电压控制振荡器
CN101453157B (zh) * 2007-11-30 2012-12-19 成都芯源系统有限公司 具有阻止反向电流功能的高边功率mosfet开关管组
US7924087B2 (en) 2008-05-20 2011-04-12 Mediatek Inc. Reference buffer circuit
CN101588172B (zh) * 2008-05-20 2011-09-28 联发科技股份有限公司 参考缓冲电路
CN101686049B (zh) * 2008-09-25 2012-05-23 威盛电子股份有限公司 微处理器装置、集成电路以及晶片噪声减少方法
CN102957413A (zh) * 2011-08-12 2013-03-06 Nxp股份有限公司 可调体偏置电路
CN102957413B (zh) * 2011-08-12 2015-03-04 Nxp股份有限公司 可调体偏置电路与可调体偏置方法
CN103207930B (zh) * 2012-01-16 2017-10-13 三星电子株式会社 包括无抽头标准单元的片上系统及其设计方法和设计系统
CN105453431A (zh) * 2013-06-25 2016-03-30 Ess技术有限公司 独立于电源电压的延时电路
CN105453431B (zh) * 2013-06-25 2017-12-12 Ess技术有限公司 独立于电源电压的延时电路

Also Published As

Publication number Publication date
EP1012971A4 (en) 2000-09-20
CN1196263C (zh) 2005-04-06
EP1012971A1 (en) 2000-06-28
WO1998059419A1 (en) 1998-12-30
AU7970898A (en) 1999-01-04

Similar Documents

Publication Publication Date Title
CN1196263C (zh) 正向本体偏置晶体管电路
US6218895B1 (en) Multiple well transistor circuits having forward body bias
US6100751A (en) Forward body biased field effect transistor providing decoupling capacitance
US6593799B2 (en) Circuit including forward body bias from supply voltage and ground nodes
CN1096147C (zh) 减小电流泄漏并具有高速度的半导体集成电路
US6300819B1 (en) Circuit including forward body bias from supply voltage and ground nodes
US6232827B1 (en) Transistors providing desired threshold voltage and reduced short channel effects with forward body bias
US6455901B2 (en) Semiconductor integrated circuit
CN1252820C (zh) 具有体偏置电路的半导体集成电路器件
US6249027B1 (en) Partially depleted SOI device having a dedicated single body bias means
US20080135905A1 (en) Selective coupling of voltage feeds for body bias voltage in an integrated circuit device
US6628161B2 (en) Reference voltage circuit
US20120086498A1 (en) High-voltage switch using three fets
US6535034B1 (en) High performance integrated circuit devices adaptable to use lower supply voltages with smaller device geometries
JP2003008428A (ja) 超低電圧論理回路にバイアスをかけるための装置
US7541651B2 (en) Semiconductor integrated circuit
JPH03190426A (ja) 集積ＢｉＣＭＯＳ回路
CN1266838C (zh) 低电源电压下亦可产生稳定恒流的半导体集成电路器件
JP2002158291A (ja) 基板への降伏電圧が高い低電圧トランジスタ
JPH0653496A (ja) 半導体装置
US7952423B2 (en) Process/design methodology to enable high performance logic and analog circuits using a single process
US10303196B1 (en) On-chip voltage generator for back-biasing field effect transistors in a circuit block
US6426673B2 (en) High performance integrated radio frequency circuit devices
JPH07142568A (ja) 半導体装置
JPH05291841A (ja) 増幅回路

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20050406

Termination date: 20170616

CF01 Termination of patent right due to non-payment of annual fee