CN101686049B - 微处理器装置、集成电路以及晶片噪声减少方法 - Google Patents

Abstract

一种微处理器装置、集成电路以及晶片噪声减少方法，该装置包括第一基底偏压导线于第一操作模式期间提供第一基底偏压，第一电源供应节点提供核心电压，钳位装置耦接于第一基底偏压导线与第一电源供应节点之间及控制装置。控制装置于第二操作模式导通钳位装置以钳制第一基底偏压导线至第一电源供应节点，于第一操作模式不导通钳位装置。钳位装置可为P与N型沟道装置。微处理器可包括电平移位电路与缓冲电路根据基底偏压电平控制钳位装置。微处理器可包括具有第一与第二区域的基底。区域分别包括第一与第二基底偏压导线。控制装置分别导通或不导通钳位装置，并根据不同电力模式选择钳制第一与第二区域的基底偏压导线。本发明减低了次临界漏电流。

Description

微处理器装置、集成电路以及晶片噪声减少方法

技术领域

本发明主要关于一种于微处理器晶粒(die)提供基底偏压(substrate biasing)以减低次临界漏电流(sub-threshold leakage)，特别有关于一种分别钳制基底偏压导线至核心电压与参考电压以最小化装置基底的噪声的装置与方法，进而改善装置执行性能。

背景技术

因互补式金属氧化物半导体(Complementary Metal-OxideSemiconductor，以下简称CMOS)电路比其他类型的集成电路(integrated circuit，以下简称IC)较为密集(dense)且其消耗的电力较少，所以CMOS技术已成为于集成电路中的数字电路设计的主流(dominant style)。CMO S电路由N沟道金属氧化物半导体(n-channel metal-oxide-semiconductor，以下简称NMOS)与P沟道金属氧化物半导体(p-channel metal-oxide-semiconductor，以下简称PMO S)共同组成，根据设计、比例(scale)、材质(material)及制程(process)的不同，NMOS与PMOS分别具有一临界电压(此指栅极对源极的电压)。由于集成电路设计及制造技术不断发展，操作电压及装置尺寸也随之降低。65纳米(nanometer，nm)制程应用于大量CMOS半导体制程的先进光蚀刻技术(lithographic process)且更有益于超大型集成电路(very largescale integrated circuit，以下简称VLSI)的制造，如微处理器等。随着装置尺寸与电压电平的减少，每个装置的沟道长度与氧化层厚度(oxide thickness)也跟着减少。制造业者已改用具有较低临界电压的栅极材质以增加次临界漏电流(sub-thresholdleakage current)。当栅极对源极的电压低于CMOS装置的临界电压时，次临界漏电流流经漏极(drain)与源极(source)之间。多个传统电路的每个CMOS的基底介面(或为阱区或基底接点(bulktie/connection))耦接于对应的一电力线(例如PMOS基底接点耦接于核心电压VDD，NMOS基底接点耦接于参考电压VSS)。在此类传统结构中，次临界漏电流在动态环境(如正常操作期间)下可占总耗电力的约30％或是以上的比例。

通常需要集成电路操作于低电力模式(low power mode)(如睡眠模式或冬眠(hibernation)模式)以尽可能地减少电力消耗。于低电力模式期间，偏压产生器(bias generator)或充电泵(charge pump)以与供应电力不同的电压电平来偏压装置的基底。偏压产生器可提供于晶片上或晶片外(off chip)。另一种情况，偏压产生器将PMOS的基底接点的电压提升至高于核心电压VDD的电压并将NMOS的基底接点的电压降低至低于参考电压VSS的电压。这样的基底偏压明显减少于低电力模式下的次临界电压漏电流，借以保存电力总量。然而，在大型集成装置(如微处理器)，需要传送基底偏压至分布于晶粒上的多个装置。虽然有可能于晶粒上提供多个偏压产生器，但上述多个偏压产生器消耗了有价值(valuable)的晶粒范围，所以需要求最小化偏压产生器的数量。基底偏压导线尽可能距晶粒较远处来绕线，以传送基底偏压。于低电力模式，偏压产生器驱动基底偏压，以最小化次临界漏电流与降低电力。于正常操作模式，偏压产生器驱动偏压导线的电压至对应的供应电压，以尝试改进装置的执行性能。偏压导线分布的相关的阻抗的电平将导致于遍布(across)集成电路的基底的电压变动(voltage variation)。基底偏压导线也会由于电容耦合(capacitive coupling)导致引入噪声，影响装置的执行性能。

在最小化电压变动与噪声以及维持装置执行性能的同时，要求将基底偏压导线遍布于大型集成装置(如微处理器)的晶粒，这是现有技术亟须解决的问题。

发明内容

有鉴于此，根据一实施例所述的一种微处理器装置，包括：第一基底偏压导线，于第一操作模式提供一第一基底偏压。第一电源供应点提供核心电压。至少一钳位装置耦接于第一基底偏压导线与第一供应节点之间以及一控制装置耦接于上述至少一钳位装置。于第二操作模式期间，控制装置将钳位装置导通，以钳制第一基底偏压导线至第一电源供应节点，并于第一操作模式期间，不导通钳位装置。

钳位装置可为半导体装置，例如N型沟道装置或P型沟道装置等。将第一基底偏压导线驱动至相对于核心电压具有一偏移电压的第一基底偏压。微处理器装置可包括电平移位电路用以偏压钳位装置，以确保于第一操作模式期间不导通钳位装置。微处理器装置可包括缓冲器用以控制多个钳位装置。

微处理器装置可包括第一基底偏压导线与第二基底偏压导线，其中第二基底偏压导线于第一操作模式期间提供第二基底偏压。根据一实施例，于第一操作模式期间，第一基底偏压相对于核心电压具有一正电压偏移，而第二基底偏压相对于参考电压具有一负电压偏移。

微处理器装置可包括一基底，具有第一区域与第二区域。于一实施例中，在第一操作模式期间，位于第一区域的第一基底偏压导线偏压位于第一区域的半导体装置，而位于第二区域的半导体装置保持电力开启。第二区域可包括第二基底偏压导线与钳位装置。控制装置可选择导通或不导通耦接于第一基底偏压导线与第二基底偏压导线的钳位装置。

根据一实施例所述的一种集成电路包括一基底、位于基底的第一基底偏压导线与第二基底偏压导线、位于基底的第一电源供应导体提供相对于参考电压的核心电压，上述参考电压由位于基底的第二电源供应导体所提供、位于基底且耦接于第一电源供应导体与第一基底偏压导线之间的至少一第一钳位装置、位于基底且耦接于第二电源供应导体与第二基底偏压导线之间的至少一第二钳位装置以及一控制装置。于集成电路的第一操作模式期间，提供第一基底偏压于第一基底偏压导线，提供第二基底偏压于第二基底偏压导线，其中第一基底偏压高于核心电压，而第二基底偏压低于参考电压。控制装置具有用以控制上述第一钳位装置的第一输出端，并且具有用以控制第二钳位装置的第二输出端。于第一操作模式时，控制装置将第一钳位装置与第二钳位装置不导通，并于第二操作模式将上述第一钳位装置与上述第二钳位装置导通以钳制第一基底偏压导线至第一电源供应导体以及钳制第二基底偏压导线至第二电源供应导体。

集成电路可包括电平移位电路以根据基底偏压电平将钳位装置导通与不导通。集成电路可包括耦接于钳位装置的缓冲器。基底可分为第一区域与第二区域，上述区域分别具有多个半导体装置，其中第一基底偏压导线与第二基底偏压导线与至少一第一钳位装置位于基底的第一区域。

根据一实施例所述的一种晶片噪声减少方法，上述微处理晶片包括第一基底偏压导线，用以减少次临界漏电流。根据一实施例，当微处理器晶片于第一电力状态时，第一基底偏压导线钳制第一基底偏压导线至核心电压，微处理器晶片于第二电力状态时，不钳制第一基底偏压导线，并提供第一基底偏压至第一基底偏压导线。

上述晶片噪声减少方法包括导通所选取的多个第一钳位装置，上述多个第一钳位装置用来维持第一基底偏压导线的电压于相对于上述核心电压的变动在一第一既定最小电压电平且多个第一钳位装置沿着上述第一基底偏压导线分布。上述晶片噪声减少方法的步骤可包括将第一半导体装置的漏极与源极耦接于第一基底偏压导线与核心电压之间，当微处理器于第一电力状态，导通第一半导体装置，当微处理器于第二电力状态，不导通第一半导体装置。上述晶片噪声减少方法可包括提供一偏移电压以驱动第一基底偏压导线的电压高于核心电压或是低于核心电压，以及提供第一钳位致能信号以设置第一半导体装置的栅极至高于或是低于核心电压上述偏移电压的电压电平。上述晶片噪声减少方法可包括将第二半导体装置的漏极与源极分别耦接于第一基底偏压导线与核心电压，以及于微处理器晶片提供一缓冲器，用以缓冲第一钳位致能信号以提供缓冲钳位致能信号至第二半导体装置的一栅极。于一实施例，缓冲钳位致能信号与第一钳位致能信号的电压电平相同。

微处理器晶片可分为第一与第二区域以及可包括第二基底偏压导线。于一实施例，第一基底偏压导线位于第一区域，第二基底偏压导线位于第二区域。在本案中，上述晶片噪声减少方法还包括选择钳制第一基底偏压导线与第二基底偏压导线至核心电压或者是选择不钳制基底偏压导线以及在微处理器的多种电力状态下于基底偏压导线接收对应的偏压。

本发明可以减少电压变动与噪声耦合以及次临界漏电流。

附图说明

图1是显示根据本发明一实施例的一基底偏压电路，上述基底偏压电路包括整合于P型基底上的传统CMOS装置以及更显示根据一实施例的整合于集成电路的基底偏压电路的示意图。

图2是显示根据本发明一实施例的整合于微处理器晶片的基底偏压电路的区块图，上述微处理器包括分布的钳位装置。

图3是显示根据本发明一实施例所述的P型电平移位电路的示意图，上述P型电平移位电路可作为图1及图2的P型电平移位电路。

图4是显示根据本发明一实施例所述的N型电平移位电路的示意图，上述N型电平移位电路可作为图1及图2的N型电平移位电路。

图5及图6是显示根据本发明一实施例所述的P型与N型缓冲器的示意图。

图7是显示根据本发明一实施例所述的整合于微处理器晶片的选择区域的基底偏压电路的示意图，上述微处理器包括分布的钳位装置。

图8是显示根据本发明一实施例所述的微处理器分为多个区域的区块图，上述区域分别包括基底偏压电路与分布的钳位装置。

具体实施方式

为使本发明的上述目的、特征和优点能更明显易懂，下文特举一较佳实施例，并配合所附图式，作详细说明如下。

实施例：

本领域技术人员皆可由以下描述，视其实际应用与需要，创造及使用本发明。然而，本领域技术人员皆可变动为较佳的实施例，以应用于其他实施例。因此，本发明的目的不只限于所显示的实施例，也应揭露于包括与其原则一致的广泛范围及新的特点。

发明人考量传统基底偏压于低电力模式时将装置基底偏压至不同于供应电压的电压电平会具有明显的阻抗与电容噪声耦合(capacitive noise coupling)。例如，其缺点包括因沿着基底偏压导线长度而增加的电压降(voltage drop)将导致基底偏压明显的变动，而于正常操作模式时，耦接于装置的噪声使得执行性能下降。因此，发明人提供具有基底偏压钳制的微处理器，以减少电压变动与噪声耦合，并于以下说明及结合图1至图8描述。

图1显示包括整合于P型基底101上的CMOS装置的一集成电路100的一实施例以及根据一实施例所述的整合于集成电路100上的基底偏压电路102的区块图。虽然所显示的特定结构为双层阱(twin well)制程，但依然可考虑使用其他类型的制程(如N型阱(N-well)、P型阱((P-well)及三层阱(triple well)等)。N型阱区103、105与107形成于P型基底101内，并且第二N型阱区105为深N型阱区(deep N-well region)。隔离的P型阱区(isolatedP-well)109形成于深N型阱区105内。第一N型阱区103用以制造P型沟道装置111，而隔离的P型阱区109用以制造N型沟道装置113。本领域技术人员皆了解第三N型阱区107可应用于其他装置。虽然图1仅显示二个沟道装置111与113，本领域技术人员皆了解任何数量的额外装置皆可应用于P型基底101上。

成对的P型扩散区(diffusion region)(P+)115与117以及N型扩散区(N+)119形成P型沟道装置111于N型阱区103内。P型沟道装置111还包括将栅极绝缘层(gate insulator layer)121覆盖在P型扩散区115及117的N型阱区103上。P型扩散区(P+)115形成为漏极端，标注为“D”；P型扩散区(P+)117形成为源极端，标注为“S”；以及栅极绝缘层121形成为栅极端，标注为“G”。根据装置的特别功能，P型沟道装置111的栅极端G与漏极端D耦接于集成电路100的对应信号(未绘示)。P型沟道装置111的源极端S耦接于一核心电压(core voltage)VDD。在一实施例中，上述核心电压VDD由一第一电源供应节点提供。N型扩散区119形成为一阱区或基底接点(bulk connection)，标注为“B”，耦接于提供P型沟道装置111的基底偏压VBNA的基底偏压导线(substratebias rail)104。对于N型沟道装置113，成对的N型扩散区(N+)123及125以及P型扩散区(P+)127形成于隔离的P型阱区109内，而栅极绝缘层129形成在覆盖于N型扩散区123及125的P型阱区109上。N型扩散区125形成为漏极端D；N型扩散区123形成为源极端S；以及栅极绝缘层129形成为栅极端G。N型沟道装置113的栅极端G与漏极端D，根据装置的特别功能耦接于集成电路100上的对应信号(未绘示)。N型沟道装置113的源极端S耦接另一核心电压VSS，为了与上述核心电压VDD区别，因此称为参考电压(core reference voltage)VSS，上述参考电压VSS于实施例中为一接地信号。在一实施例中，上述参考电压VSS由一第二电源供应节点提供。P型扩散区127形成为一阱区或基底接点B，耦接于用以提供基底偏压VBPA于N型沟道装置113的基底偏压导线106。

核心电压VDD与参考电压VSS可通过导体或是导电线路等(例如本领域技术人员皆了解的导电穿孔、导电节点、导电导线、导电总线与总线信号等)提供于整个集成电路或晶片。基底偏压导线104与106也可通过导体或导电线路等实施。

基底偏压电路102包括偏压产生器112，上述偏压产生器112具有输出端以分别于基底偏压导线104与106上提供基底偏压VBNA与VBPA。虽然于实施例中偏压产生器112以位于集成电路100的电荷泵实施，但依然可考虑以其他类型的电压产生器实施。偏压产生器112由控制装置114所提供的偏压控制信号BCTL控制。控制装置114有一输出端，提供钳位致能信号ENP至P型电平移位电路(P-type level shifter，LSP)116的输入端，而上述P型电平移位电路116有一输出端，提供对应的钳制移位致能信号PEN至P型沟道钳位装置PC1的栅极。P型沟道钳位装置PC1具有耦接于核心电压VDD的源极，其漏极与基底耦接至基底偏压导线104。控制装置114有另一输出端，提供另一钳位致能信号ENN至N型电平移位(N-type level shifter，LSN)电路118的输入端，上述N型电平移位电路118有一输出端，提供对应的钳制移位致能信号NEN至N型沟道钳位装置NC1的栅极。N型沟道钳位装置NC1的源极耦接至参考电压VSS，其漏极与基底耦接至基底偏压导线106。控制装置114切换钳位致能信号ENP与ENN于集成电路100的参考电压VSS与核心电压VDD之间。P型电平移位电路116移动钳制移位致能信号PEN的电压范围于参考电压VSS与基底偏压VBNA之间，N型电平移位电路118移动钳制移位致能信号NEN的电压范围于基底偏压VBPA与核心电压VDD之间。通常当控制装置114设置(assert)钳位致能信号ENP为低电平时，钳制移位致能信号PEN设置为低电平以导通P型沟道钳位装置PC1以钳制基底偏压导线104至核心电压VDD。当控制装置114设置钳位致能信号ENP为高电平时，则P型沟道钳位装置PC1将不导通。当控制装置114设置钳位致能信号ENN为高电平时，则设置钳制移位致能信号NEN为高电平以导通N型沟道钳位装置NC1而钳制基底偏压导线106至参考电压VSS。当控制装置114设置钳位致能信号ENN为低电平时，则N型沟道钳位装置NC1将不导通。

当要求集成电路100操作于低电力模式时，控制装置114将设置钳位致能信号ENP为高电平，并设置钳位致能信号ENN为低电平，以不导通钳位装置PC1与NC1。需注意的是集成电路100可能具有多个操作状态或操作模式，上述多个操作状态或模式包括一或多个低电力模式或低电力状态。上述低电力模式是集成电路100的至少一部分区域操作于低电力状态(condition)或者是关闭。于低电力模式，控制装置114也控制偏压产生器112，并以一第一基底偏移电压(substrate bias offset voltage)驱动基底偏压VBNA以高于核心电压VDD的电压，并以一第二基底偏移电压驱动基底偏压VBPA以低于参考电压VSS。根据实际的结构，第一基底偏移电压与第二基底偏移电压可为等效或者是不同的电压。亦即，于低电力模式时，基底偏压VBNA相对于核心电压VDD具有一正电压偏移，基底偏压VBPA相对于参考电压VSS具有一负电压偏移。因此，于低电力模式，将P型沟道装置111的基底电压驱动为高于核心电压VDD的电压，并将N型沟道装置113的基底电压驱动为低于参考电压VSS的电压，以使上述二者的装置的次临界漏电流最小化。当需要将集成电路100切换至正常操作模式以正常运作时，控制装置114将控制偏压产生器112以驱动基底偏压VBNA至核心电压VDD的电压电平，以及驱动基底偏压VBPA至参考电压VSS的电压电平。因此，于正常操作模式期间，P型沟道装置111的基底B驱动至核心电压VDD，而N型沟道装置113的基底B驱动至参考电压VSS。

基底偏压导线104与106绕线(routed)至整合于P型基底101的每个装置(包括N型沟道装置113与P型沟道装置111)。基底偏压VBNA与VBPA需要分别与基底偏压导线104及基底偏压导线106保持一致。通常较大尺寸的P型基底101与/或较大的集成电路(integrated devices)具有较长的基底偏压导线104与106。基底偏压导线104与106可为实体导体(physical conductor)，其阻抗导致沿着远离偏压产生器112的导线长度而渐增的电压降。若N型沟道装置113与P型沟道装置111中的一个距离偏压产生器112相对较远，基底偏压VBNA与VBPA的电压电平将分别与核心电压VDD与参考电压VSS有明显的差异，并导致对操作机制的执行有负面的影响。再者，基底偏压导线104与106容易传送由电容耦合(capacitive coupling)或类似的效应所产生的噪声，更影响操作并降低效能。

利用控制偏压产生器112分别驱动基底偏压VBNA与VBPA的电压电平至核心电压VDD与参考电压VSS，并设置钳位致能信号ENP为低电平(所以钳制移位致能信号PEN为低电平)与钳位致能信号ENN为高电平(所以钳制移位致能信号NEN为高电平)以将集成电路100切换回正常操作模式。以此方式，钳位装置PC1与NC1分别钳制基底偏压导线104与106至核心电压VDD与参考电压VSS。虽然仅显示用于基底偏压导线104的一P型沟道钳位装置PC1以及用于基底偏压导线106的一N型沟道钳位装置NC1，但可使用任何数量的钳位装置分别沿着偏压导线104与106的长度而分布。在一实施例中，钳位装置的数量与位置根据钳制各基底偏压导线相对于对应的核心电压VDD与参考电压VSS的既定最小电压电平而定。在此方式下，当钳位装置致能时，基底偏压导线104的电压钳制为具有既定最小电压电平的核心电压VDD，而基底偏压导线106的电压钳制为具有既定最小电压电平的参考电压VSS。上述的钳制机制可减少电容耦合效应所产生的噪声，并最小化沿着基底偏压导线104与106的电压变动。在一实施例，当基底偏压导线104与106钳制为核心电压VDD与参考电压VSS之后，若要求噪声更少与维持电力，可将偏压产生器112停止运作(shut down)或是切换为低电力模式。

图2显示根据一实施例所述的基底偏压电路202整合于具有分布的钳位装置的微处理器200的晶粒的区块图。基底偏压电路202大体与图1的基底偏压电路102相同，类似的装置与元件以相同标号表示。如图所示，偏压产生器112具有一输出端，分别于基底偏压导线104与106提供基底偏压VBNA与VBPA。基底偏压导线104与106绕线于微处理器的晶粒，以传送出基底偏压VBNA与VBPA至选取的整合于微处理器200的P型与N型沟道装置。一实施例所示的P型沟道装置P1具有一基底接点至基底偏压导线104，其作法近似于图1的P型沟道装置111，N型沟道装置N1具有一基底接点至基底偏压导线106，其作法近似于图1的N型沟道装置113。虽然仅显示一个P型沟道装置与一个N型沟道装置，但本领域技术人员皆了解可于前述的近似方法，可将多个装置提供于微处理器200，并以基底接点耦接至适合的基底偏压导线104与106的一者(以圆点标示)。耦接于基底偏压导线104的P型沟道钳位装置PC1、PC2...PC8沿着基底偏压导线104分布，耦接于基底偏压导线106的N型沟道钳位装置NC1、NC2...NC8沿着基底偏压导线106分布。各P型沟道装置PC1-PC8的漏极与基底耦接至基底偏压导线104，其源极耦接至电压VDD。各N型沟道钳位装置NC1-NC8的漏极与基底分别耦接至基底偏压导线106，其源极耦接至参考电压VSS。控制装置114提供控制信号BCTL以控制偏压产生器112，其操作方法近似于图1应用于集成电路100的操作方法。如图2所示，控制装置114分别提供四个P型钳位致能信号ENP<3:0>至四个P型电平移位电路LSP 116的输入端，上述P型电平移位电路116输出对应的四个钳制移位致能信号(level-shifted clamp enablesignal)PEN<3:0>。同样地，控制装置114分别提供四个N型钳位致能信号ENN<3:0>至四个N型电平移位电路LSN 118的输入端，上述N型电平移位电路输出对应的四个钳制移位致能信号NEN<3:0>。

钳制移位致能信号PEN<3:0>分别提供至对应的P型沟道钳位装置PC1-PC4的栅极。具体地说，钳制移位致能信号PEN<3>提供至P型沟道钳位装置PC1的栅极；钳制移位致能信号PEN<2>提供至P型沟道钳位装置PC2的栅极；钳制移位致能信号PEN<1>提供至P型沟道钳位装置PC3的栅极以及钳制移位致能信号PEN<0>提供至P型沟道钳位装置PC4的栅极。各钳制移位致能信号PEN<3:0>分别提供于对应的四个P型缓冲器201的一个的一输入端，P型缓冲器201并提供对应的四个缓冲钳制移位致能信号BPEN<3:0>。具体地说，缓冲钳制移位致能信号BPEN<3>为钳制移位致能信号PEN<3>的缓冲形式(version)；缓冲钳制移位致能信号BPEN<2>为钳制移位致能信号PEN<2>的缓冲形式；缓冲钳制移位致能信号BPEN<1>为钳制移位致能信号PEN<1>的缓冲形式以及缓冲钳制移位致能信号BPEN<0>为钳制移位致能信号PEN<0>的缓冲形式。缓冲钳制移位致能信号BPEN<3>提供至P型沟道钳位装置PC5的栅极；缓冲钳制移位致能信号BPEN<2>提供至P型沟道钳位装置PC6的栅极；缓冲钳制移位致能信号BPEN<1>提供至P型沟道钳位装置PC7的栅极以及缓冲钳制移位致能信号BPEN<0>提供至P型沟道钳位装置PC8的栅极。于此方式，不论何时钳位致能信号ENP<3:0>的任一个设置为低电平，其所对应的钳制移位致能信号PEN<3:0>的一个将设置为低电平，并导通对应的P型沟道钳位装置PC1-PC4的一个，而对应的缓冲钳制移位致能信号BPEN<3:0>也设置为低电平以将对应的P型沟道钳位装置PC5-PC8的一个导通。例如，当钳位致能信号ENP<1>设置为低电平，则钳制移位致能信号PEN<1>与缓冲钳制移位致能信号BPEN<1>也设置为低电平，因此P型沟道钳位装置PC3与PC7导通。以此方式，控制装置114可选择性致能任一对P型沟道钳位装置PC1-PC8。

与前述近似的方法，钳制移位致能信号NEN<3:0>分别提供至对应的N型沟道钳位装置NC1-NC4的栅极。具体地说，钳制移位致能信号NEN<3>提供至N型沟道钳位装置NC1的栅极；钳制移位致能信号NEN<2>提供至N型沟道钳位装置NC2的栅极；钳制移位致能信号NEN<1>提供至N型沟道钳位装置NC3的栅极以及钳制移位致能信号NEN<0>提供至N型沟道钳位装置NC4的栅极。钳制移位致能信号NEN<3:0>分别提供于对应的四个N型缓冲器203的一个的一输入端，N型缓冲器203提供对应的四个缓冲钳制移位致能信号BNEN<3:0>。具体地说，缓冲钳制移位致能信号BNEN<3>为钳制移位致能信号NEN<3>的缓冲形式；缓冲钳制移位致能信号BNEN<2>为钳制移位致能信号NEN<2>的缓冲形式；缓冲钳制移位致能信号BNEN<1>为钳制移位致能信号NEN<1>的缓冲形式以及缓冲钳制移位致能信号BNEN<0>为钳制移位致能信号NEN<0>的缓冲形式。缓冲钳制移位致能信号BNEN<3>提供至N型沟道钳位装置NC5的栅极；缓冲钳制移位致能信号BNEN<2>提供至N型沟道钳位装置NC6的栅极；缓冲钳制移位致能信号BNEN<1>提供至N型沟道钳位装置NC7的栅极以及缓冲钳制移位致能信号BNEN<0>提供至N型沟道钳位装置NC8的栅极。以此方式，不论何时将钳位致能信号ENN<3:0>的任一个设置为高电平，其所对应的钳制移位致能信号NEN<3:0>的一个将设置为高电平，以将其所对应的N型沟道钳位装置NC1-NC4的一个导通，而对应的缓冲钳制移位致能信号BNEN<3:0>的一个也设置为高电平，以将对应的N型沟道钳位装置NC5-NC8的一个导通。例如，当控制装置114设置钳位致能信号ENN<2>为高电平，则钳制移位致能信号NEN<2>与缓冲钳制移位致能信号BNEN<2>也设置为高电平，以将N型沟道钳位装置NC2与NC6导通。以此方式，控制装置114可选择性致能任一对N型沟道钳位装置NC1-NC8。

虽然图2只显示八个P型沟道钳位装置PC1-PC8与八个N型沟道钳位装置NC1-NC8。但本领域技术人员可根据实际集成电路100的尺寸与架构来使用任何数量的沟道钳位装置与对应的钳位致能信号。同时，所显示有关P型沟道装置P1的信号与P型沟道钳位装置以及有关N型沟道装置N1的信号与N型沟道钳位装置的群组(grouping)可为任意的，虽然仅显示上述装置，本领域技术人员亦可考量多个可能的变动。例如，由控制装置114提供单一钳位控制信号，于移动电平之后，可根据钳位装置的数量要求，以提供所要求的缓冲次数。同时，虽然图2显示钳位装置PC1-PC4为共同群组，但是上述装置可分别位于实际要求的位置(如相近于对应的装置)。例如，钳位装置PC1与PC2虽然彼此互相相近，但是实际上却是分离(separated)的，同时于微处理器200的晶粒上，钳位装置PC1与PC5可实际邻近(closed)。利用多个钳位控制信号于微处理器200的部分选择区域，可以选择性致能钳制的操作。于一实施例，沿着基底偏压导线104与106的钳位装置的数量与实际位置由动态模拟或类似的方式决定以维持噪声电平于一最小电平，借以取得微处理器200的最佳化执行性能。

如前述的集成电路100的近似方法，微处理器200有多个操作状态或操作模式。上述多个操作状态或模式包括一或多个低电力模式或低电力状态，而上述低电力模式指选择性使微处理器200的至少一部分于低电力状态或是不工作。多个钳位装置，包括钳位装置PC1-PC8与NC1-NC8，上述钳位装置沿着基底偏压导线104与106分布及横跨遍布于微处理器200的基底。于微处理器200的正常操作模式期间，控制装置114将导通或致能全部的钳位装置，或是被选择的钳位装置，以分别钳制基底偏压导线104与106至核心电压VDD与参考电压VSS。于正常操作模式，控制装置114关闭将偏压产生器112关闭或者是设定偏压产生器112为低电力状态，或者是控制偏压产生器112以分别驱动基底偏压VBNA与VBPA至核心电压VDD与参考电压VSS的电压电平。控制装置114先将所有钳位装置不导通或者是选择其中的至少一个为不导通，则可设置微处理器于低电力模式或低电力状态。接下来，控制装置114致能或者是控制偏压产生器112以一第一基底偏移电压驱动基底偏压VBNA至高于核心电压VDD的电压，以及以一第二基底偏移电压驱动基底偏压VBPA至低于参考电压VSS的电压。第一与第二基底偏移电压可为相同或不同的电压电平。为将微处理器由低电力模式拉回正常操作模式，控制装置114需先控制偏压产生器112，以分别将基底偏压导线104与106的基底偏压VBNA与VBPA驱动回核心电压VDD与参考电压VSS。接下来，控制装置114导通所有钳位装置导通或至少一钳位装置。如的前所述，控制装置114设置所有钳位致能信号ENP<3:0>与ENN<3:0>，或者是选择钳位致能信号ENP<3:0>与ENN<3:0>的至少一个来设置，以导通或是不导通钳位装置PC1-PC8与NC1-NC8的至少一对。

图3显示根据本发明一实施例所述的一P型电平移位电路LSP 116。P型电平移位电路LSP 116包括反相器301、四个P型沟道装置P1、P2、P3与P4、以及N型沟道装置N1、N2、N3与N4。P型沟道装置P1、P2、P3与P4分别具有耦接至用以提供基底偏压VBNA的基底偏压导线104的源极与内部(internal)基底，N型沟道装置N1、N2、N3与N4分别具有耦接至参考电压VSS的源极与内部基底。钳位致能信号ENP可提供给P型沟道装置P1的栅极与反相器301的输入端。P型沟道装置P1的漏极耦接N型沟道装置N1的漏极与栅极与N型沟道装置N2的栅极。反相器301的输出端耦接P型沟道装置P2的栅极，上述P型沟道装置P2的漏极耦接N型沟道装置N2的漏极以及P型沟道装置P3与N型沟道装置N3的栅极。P型沟道装置P3的漏极耦接N型沟道装置N3的漏极以及P型沟道装置P4与N型沟道装置N4的栅极。P型沟道装置P4与N型沟道装置N4的漏极耦接在一起，并输出钳制移位致能信号PEN。在操作时，输入的钳位致能信号ENP将设置于参考电压VSS与核心电压VDD之间。而输出的钳制移位致能信号PEN的信号将设置于参考电压VSS与基底偏压VBNA之间。当钳位致能信号ENP信号设置为参考电压VSS，P型沟道装置P1导通且P型沟道装置P2不导通(反相器301的输出为核心电压VDD)。P型沟道装置P1推动N型沟道装置N2的栅极的电平上升至基底偏压VBNA，因此N型沟道装置N2将导通。N型沟道装置N2推动P型沟道装置P3及N型沟道装置N3的栅极至参考电压VSS，因此将导通P型沟道装置P3而不导通N型沟道装置N3。P型沟道装置P3推动P型沟道装置P4与N型沟道装置N4的栅极至基底偏压VBNA，将导通N型沟道装置N4与不导通P型沟道装置P4。因此，当钳位致能信号ENP设置为参考电压VSS，通过N型沟道装置N4将使钳制移位致能信号PEN的信号为参考电压VSS。当钳位致能信号ENP设置为核心电压VDD，P型沟道装置P1不导通而P型沟道装置P2导通。由于P型沟道装置P1为不导通，N型沟道装置N1将推动N型沟道装置N2的栅极为低电平，所以N型沟道装置N2将不导通。P型沟道装置P2推动P型沟道装置P3与N型沟道装置N3的栅极至基底偏压VBNA，则P型沟道装置P3不导通而N型沟道装置N3导通。N型沟道装置N3推动P型沟道装置P4与N型沟道装置N4的栅极至参考电压VSS，将导通P型沟道装置P4而不导通N型沟道装置N4。因此，当钳位致能信号ENP信号设置为核心电压VDD，P型沟道装置P4推动钳制移位致能信号PEN的信号至基底偏压VBNA。在这种方式下，钳位致能信号ENP切换于参考电压VSS与核心电压VDD之间，则输出钳制移位致能信号PEN切换于参考电压VSS与基底偏压VBNA之间。

图4显示根据本发明的一实施例所述的一N型电平移位电路LSN 118。N型电平移位电路LSN 118包括一反相器401，四个P型沟道装置P1、P2、P3与P4以及四个N型沟道装置N1、N2、N3与N4。P型沟道装置P1、P2、P3与P4分别具有耦接至核心电压VDD的源极与内部基底。N型沟道装置N1、N2、N3与N4分别具有耦接至提供基底偏压VBPA的基底偏压导线106的源极与内部基底。钳位致能信号ENN可提供给N型沟道装置N1的栅极与反相器401的输入端。P型沟道装置P1的漏极与栅极耦接N型沟道装置N1的漏极与P型沟道装置P2的栅极。反相器401的输出端耦接至N型沟道装置N2的栅极，上述N型沟道装置N2的漏极耦接至P型沟道装置P2的漏极与P型沟道装置P3与N型沟道装置N3的栅极。P型沟道装置P3的漏极耦接至N型沟道装置N3的漏极以及P型沟道装置P4与N型沟道装置N4的栅极。P型沟道装置P4与N型沟道装置N4的漏极耦接在一起，并且输出钳制移位致能信号NEN信号。在操作中，输入的钳位致能信号ENN信号设置为参考电压VSS与核心电压VDD之间。而输出的钳制移位致能信号NEN的信号设置于基底偏压VBPA与核心电压VDD的间。当钳位致能信号ENN设置为核心电压VDD，N型沟道装置N1导通且N型沟道装置N2不导通(反相器401的输出为参考电压VSS)。N型沟道装置N1推动P型沟道装置P2的栅极至基底偏压VBPA，因此P型沟道装置P2导通。P型沟道装置P2推动P型沟道装置P3及N型沟道装置N3的栅极至核心电压VDD，因此P型沟道装置P3不导通而N型沟道装置N3导通。N型沟道装置N3推动P型沟道装置P4与N型沟道装置N4的栅极至基底偏压VBPA，因此N型沟道装置N4不导通且P型沟道装置P4导通。因此，当钳位致能信号ENN信号设置为核心电压VDD，通过P型沟道装置P4推动的钳制移位致能信号NEN的信号为核心电压VDD。当钳位致能信号ENN设置为参考电压VSS，将不导通N型沟道装置N1而导通N型沟道装置N2。由于N型沟道装置N1为不导通，P型沟道装置P1推动P型沟道装置P2的栅极为高电平，所以P型沟道装置P2不导通。N型沟道装置N2推动P型沟道装置P3与N型沟道装置N3的栅极至基底偏压VBPA，将导通P型沟道装置P3而不导通N型沟道装置N3。P型沟道装置P3推动P型沟道装置P4与N型沟道装置N4的栅极至核心电压VDD，将不导通P型沟道装置P4而导通N型沟道装置N4。因此，当钳位致能信号ENN设置为参考电压VSS，N型沟道装置N4推动钳制移位致能信号NEN信号为基底偏压VBPA。在这种方式下，钳位致能信号ENN切换于参考电压VSS与核心电压VDD之间，且钳制移位致能信号NEN切换于基底偏压VBPA与核心电压VDD之间。

请参考回图1，当偏压产生器112驱动基底偏压VBNA为高于核心电压VDD的电压，P型电平移位电路116将确保P型沟道钳位装置PC1于低电力模式下完全不导通。更具体地说，当偏压产生器112驱动基底偏压VBNA高于核心电压VDD时，控制装置114将设置钳位致能信号ENP的电平至核心电压VDD，并使P型沟道钳位装置PC1不导通。若钳位致能信号ENP直接提供给P型沟道钳位装置PC1的栅极，则上述P型沟道钳位装置PC1的栅极电位将仅位于核心电压VDD而其漏极的电位将高于核心电压VDD，可能使得P型沟道钳位装置PC1部分导通。但是，经P型电平移位电路116驱动钳制移位致能信号PEN至基底偏压VBNA的电压电平，所以P型沟道钳位装置PC1的栅极与漏极都位于高于核心电压VDD的基底偏压VBNA的电压电平，确保P型沟道钳位装置PC1完全不导通。当偏压产生器112驱动基底偏压VBPA为低于参考电压VSS的电压，N型电平移位电路118将确保N型沟道钳位装置NC1于低电力模式下，完全不导通。更具体地说，当偏压产生器112驱动基底偏压VBPA低于参考电压VSS时，控制装置114将设置钳位致能信号ENN的电平至参考电压VSS以不导通N型沟道钳位装置NC1。若钳位致能信号ENN直接提供给N型沟道钳位装置NC1的栅极，上述N型沟道钳位装置NC1的栅极的电位将仅位于参考电压VSS且其漏极的电位将低于参考电压VSS，可能使得N型沟道钳位装置NC1部分导通。但是，经N型电平移位电路118驱动钳制移位致能信号NEN至基底偏压VBPA的电压电平，所以N型沟道钳位装置NC1的栅极与漏极的电位都位于低于参考电压VSS的基底偏压VBPA的电压电平，确保N型沟道钳位装置NC1不导通。

接下来，参考图2，当基底偏压导线104的基底偏压VBNA被驱动至高于核心电压VDD的电压电平，而对应的至少一钳位致能信号ENP<3:0>设置为高电平，P型电平移动电路116分别移动对应的钳制移位致能信号PEN<3:0>以确保一或多个P型沟道钳位装置PC1-PC4完全不导通。P型缓冲器电路201驱动缓冲钳制移位致能信号BPEN<3:0>至参考电压VSS与基底偏压VBNA的间的电平移位电压区，以确保当缓冲钳制移位致能信号BPEN<3:0>设置为高电平时，钳位装置PC5-PC8也完全不导通。同样的，当基底偏压导线106的基底偏压VBPA驱动至低于参考电压VSS的电压电平，而对应的至少一钳位致能信号ENN<3:0>设置为低电平，N型电平移动电路118分别移动对应的钳制移位致能信号NEN<3:0>以确保一或多个N型沟道钳位装置NC1-NC4完全不导通。N型缓冲器203驱动缓冲钳制移位致能信号BNEN<3:0>至核心电压VDD与基底偏压VBPA之间的电平移位电压区，以确保当缓冲钳制移位致能信号BNEN<3:0>设置为低电平时，钳位装置NC5-NC8也完全不导通。

图5显示根据本发明的一实施例所述的一P型缓冲器201。钳制移位致能信号PEN信号提供至P型沟道装置P1与N型沟道装置N1的栅极。P型沟道装置P1的源极与基底耦接至基底偏压导线104(提供基底偏压VBNA)，P型沟道装置P1的漏极耦接至N型沟道装置N1的漏极。P型沟道装置P1与N型沟道装置N1的漏极耦接至P型沟道装置P2与N型沟道装置N2的栅极。P型沟道装置P2的源极与基底耦接至基底偏压导线104，P型沟道装置P2的漏极耦接至N型沟道装置N2的漏极。N型沟道装置N1与N2的源极耦接至参考电压VSS，P型沟道装置P2与N型沟道装置N2的漏极形成缓冲钳制移位致能信号BPEN。在操作机制下，当驱动钳制移位致能信号PEN的信号为参考电压VSS时，P型沟道装置P1与N型沟道装置N2都将导通，同时P型沟道装置P2与N型沟道装置N1不导通，所以缓冲钳制移位致能信号BPEN将驱动至参考电压VSS。当钳制移位致能信号PEN信号为基底偏压VBNA时，P型沟道装置P1与N型沟道装置N2都不导通，同时P型沟道装置P2与N型沟道装置N1都为导通，以推动缓冲钳制移位致能信号BPEN至基底偏压VBNA。在此方式下，缓冲钳制移位致能信号BPEN与钳制移位致能信号PEN具有相同逻辑状态，并切换于参考电压VSS与基底偏压VBNA的电平移位电压区之间。

图6显示根据本发明的一实施例所述的一N型缓冲器203。钳制移位致能信号NEN的信号提供给P型沟道装置P1与N型沟道装置N1的栅极。P型沟道装置P1的源极耦接至核心电压VDD与P型沟道装置P1的漏极耦接至N型沟道装置N1的漏极。N型沟道装置N1的源极与基底耦接于基底偏压导线106(提供给基底偏压VBPA)。P型沟道装置P1与N型沟道装置N1的漏极耦接至P型沟道装置P2与N型沟道装置N2的栅极。P型沟道装置P2的源极耦接至核心电压VDD与P型沟道装置P2的漏极耦接至N型沟道装置N2的漏极。N型沟道装置N2的源极与基底耦接至基底偏压导线106以及P型沟道装置P2的漏极与N型沟道装置N2的漏极形成缓冲钳制移位致能信号BNEN信号。在操作机制下，当推动钳制移位致能信号NEN的信号至基底偏压VBPA时，P型沟道装置P1与N型沟道装置N2都将导通，同时P型沟道装置P2与N型沟道装置N1不导通，所以驱动缓冲钳制移位致能信号BNEN至基底偏压VBPA。当推动钳制移位致能信号NEN至核心电压VDD时，P型沟道装置P1与N型沟道装置N2都不导通，同时P型沟道装置P2与N型沟道装置N1都为导通，以推动缓冲钳制移位致能信号BNEN至核心电压VDD。在此方式下，缓冲钳制移位致能信号BNEN与钳制移位致能信号NEN具有相同逻辑状态以及缓冲钳制移位致能信号BNEN切换于核心电压VDD与基底偏压VBPA的电平移位电压区之间。

图7显示根据一实施例所述的整合于微处理器700的晶粒的选择区域的基底偏压电路706，上述微处理器包括分布的多个钳位装置。在一实施例中，把微处理器700分成四个区域或是象限(quadrants)701，702，703与704。于此实施例，于微处理器700的象限704的偏压装置为基底偏压电路706。于实施例所示，于低电力模式时，基底偏压电路706用以偏压位于微处理器700的象限704的装置。基底偏压电路706近似于图2的基底偏压电路202，以及完全位于或大体上位于微处理器700的象限704中。基底偏压电路706包括用以偏压位于象限704的多个P型沟道装置726的第一基底偏压导线708以及用以偏压位于象限704的多个N型沟道装置728的第二基底偏压导线710。上述沟道装置726与728的架构相似于图1的P型沟道装置111与N型沟道装置113。上述多个P型沟道装置726与N型沟道装置728分别具有多个基底接点耦接于基底偏压导线708与710。用简单的形式(如方块)显示装置726与728与其基底接点至基底偏压导线708与710。虽然本领域技术人员皆知上述多个P型沟道装置726与N型沟道装置728分布遍及象限704的区域，但是于图中依然显示于象限704的一边缘。

于此所显示的实施例，其他装置705(如多个P型沟道装置与N型沟道装置)分布于微处理器700的象限701-703。于一低电力模式时，当象限704的装置726与728停止运作，其他装置705仍电力开启与被致能(active)。象限704的外部(outside)的任一或多个其他装置705，可根据微处理器700的实际架构，具有分离的基底偏压电路或者是不具有分离的基底偏压电路。于一实施例中，若为停止运作模式时，将分别提供分离的基底偏压电路给其他象限701-703，以偏压上述象限的基底。于另一实施例中，微处理器700的其他装置705的任一个，可形成或为必要电路(critical path)的一部分，并且无须提供基底偏压电路给这些装置或者使得基底偏压电路失能(disable)。

多个P型沟道钳位装置712耦接于基底偏压导线708与核心电压VDD之间，多个N型沟道钳位装置714耦接于基底偏压导线710与参考电压VSS之间。于一实施例中，P型沟道钳位装置712的架构与操作方法分别等同于图2中微处理器200的P型沟道钳位装置PC1-PC8，N型沟道钳位装置714的架构与操作方法分别等同于微处理器200的N型沟道钳位装置NC1-NC8，其中用简单的形式(如圆圈符号)显示钳位装置712与714。微处理器700包括中央控制装置707，上述中央控制装置通过对应控制信号CCTL控制象限控制装置(QC)716。虽然所显示的中央控制装置707位于象限702，但是于微处理器700的任何位置皆可放置中央控制装置707。象限控制装置716提供控制信号QCTL，以控制偏压产生器(BG)718，上述偏压产生器718操作方法近似于前述的偏压产生器112，并具有输出端，分别于基底偏压导线708与710形成基底偏压VBPA与VBNA。象限控制装置716提供钳位致能信号ENN与ENP至电平移位电路720。电平移位电路720包括P型电平移位电路(未绘示)与N型电平移位电路(未绘示)，上述P型与N型电平移位电路分别近似于前述的电平移位电路116与118，用以分别转换由象限控制装置716输出的钳位致能信号ENN与ENP为钳制移位致能信号NEN与PEN。于所显示的实施例，钳制移位致能信号NEN最后控制所有P型沟道钳位装置712，而钳制移位致能信号PEN最后控制所有N型沟道钳位装置714。P型缓冲器(PB)722沿着钳制移位致能信号PEN的信号线分布，以满足多个位置所要求缓冲钳制移位致能信号PEN。同样地，N型缓冲器(NB)724沿着钳制移位致能信号NEN的信号线分布，以满足多个位置所要求的缓冲钳制移位致能信号NEN。

基底偏压电路706操作方法近似于前述的基底偏压电路202。于正常操作模式，当于象限704的装置726与728电力开启(power up)，象限控制装置716指示偏压产生器718驱动基底偏压导线708与710分别至核心电压VDD与参考电压VSS的电压电平。象限控制装置716设置钳位致能信号ENN与ENP，以将钳位装置712与714导通，并分别钳制基底偏压导线708与710至核心电压VDD与参考电压VSS。根据上述，电平移位电路720设置钳制移位致能信号NEN与PEN至电平移位(shift)的电压电平。若有需求，则基底偏压产生器718可为不导通或位于低电力模式。于低电力模式，当于象限704的装置726与728电力关闭(powerdown)，象限控制装置716设置钳位致能信号ENN与ENP，以将钳位装置712与714不导通以及电平移位电路720设置钳制移位致能信号NEN与PEN信号至电平移位的电压电平。于前述的近似方式，象限控制装置716指示偏压产生器718驱动基底偏压导线708至高于核心电压VDD的一基底偏压以及驱动基底偏压导线710至低于参考电压VSS的一基底偏压。因此，于低电力模式，可减少次临界漏电流并将钳位装置722与724完全关闭。以此方式，当微处理器700的象限704有效的停止运作，于象限701-703的部份装置或全部装置仍保持电力开启或致能。

本领域技术人员皆知可能会有多个的变动。中央控制装置707可位于微处理器700的任何位置，且可控制其他基底偏压电路(未绘示)，上述其他基底偏压电路近似于基底偏压电路706且位于微处理器700上。例如，其他象限701-703分别可包括一近似的基底偏压电路，并利用中央控制装置707控制上述基底偏压电路，用以偏压一或多个其他装置705。虽然显示的基底偏压电路706用以偏压位于微处理器700的实际象限区704的装置，但基底偏压电路706可调整偏压的对应范围及位置二者之一，以偏压微处理器700的任何选择的范围或者是区域(如1/8、1/4、1/2及3/4等)的装置。同时，任何数量的基底偏压电路皆可用以偏压位于微处理器700的选择区域的装置。在一实施例中，多个基底偏压电路可共用一个偏压产生器。

图8显示根据一实施例所述的分为多个区域的微处理器的区块图，上述区域分别包括分布的钳位装置与基底偏压电路。中央控制装置802提供控制信号CTL1、CTL2与CTL3以控制基底偏压，分别用于区域804、806与808的装置。控制信号CTL1控制区域804的基底偏压电路810；控制信号CTL2控制区域806的基底偏压电路816以及控制信号CTL3控制区域808的基底偏压电路822。基底偏压电路810、816与822分别近似于图7的基底偏压电路706，用以提供基底偏压至对应的每个区域的成对的基底偏压导线。以此方式，基底偏压电路810提供基底偏压，用于区域804的P型沟道装置812与N型沟道装置814；基底偏压电路816提供基底偏压，用于区域806的P型沟道装置818与N型沟道装置820以及基底偏压电路822提供基底偏压，用于区域808的P型沟道装置824与N型沟道装置826。P型沟道钳位装置与N型沟道钳位装置分别用以耦接于每个区域804，806与808的基底偏压导线，以及分别利用基底偏压电路810，816与822控制上述钳位装置的操作方法(未显示于图8中)，近似于前述的偏压电路706的操作方法。以此方式，中央控制装置802能选择性停止运作于任一或多个区域804、806与808的装置，其中于被停止运作的区域中，对应基底偏压电路提供基底偏压至对应装置，以停止运作上述区域，并且最小化次临界漏电流。同时，当区域804、806与808的任一个停止运作，具有电平移位电路的基底偏压电路将使钳位装置完全不导通。然而，当区域804、806与808的任一个致能，将导通对应钳位装置，以分别钳制基底偏压导线至核心电压VDD与参考电压VSS以最小化噪声。

前述的任一实施例皆可应用于更多类型的架构，参考电压(如VSS)可近似于0伏特(Volts，V)与核心电压(如VDD)可近似于1V。在一实施例中，偏压产生器驱动一800毫伏(mill volts，mV)的偏移电压(offset voltage)分别至对应的核心电压电平以及参考电压电平。于一实施例中，于低电力模式期间，当核心电压VDD为1V，基底偏压VBNA则近似于1.8V以及当参考电压VSS为0V，基底偏压VBPA则近似于-800毫伏。根据装置的操作模式，可变化实际的核心电压。例如，于实际架构模式或实际状态之下，核心电压VDD可变动在近似于500mV至1.4V之间。在一实施例中，基底偏压VBNA的偏移电压可不同于基底偏压VBPA的偏移电压，例如，偏移电压分别为300mV与500mV。于任何事件中，偏压产生器112分别驱动基底偏压VBNA与VBPA的基底偏压导线104与106至对应的电压，该电压相对于核心电压与参考电压具有偏移值。

于一实施例的正常操作模式期间，钳位装置沿着基底偏压导线放置以确保当钳位装置致能时，每一基底偏压导线的电压由核心电压以及参考电压变动的范围不会超过一既定最小电压电平。于一实施例中，该既定最小电压电平近似于10mV。于一实施例中，由核心电压以及参考电压变动的既定最小电压电平不相同。根据实际应用装置(如集成电路100或者是微处理器200、700与800)的架构与参数以决定该既定最小电压电平。可使用任何方法(如数学模型分析或动态模拟等)决定钳位装置的位置，以确保基底偏压导线的偏压分别相对于核心电压VDD与参考电压VSS的变动维持在该既定最小电压电平的范围内。

在其他实施例，基底偏压可由晶片外提供，所以集成电路或晶片基底可以包括偏压产生器或者是不包括偏压产生器。例如，集成电路100或微处理器200可不包括偏压产生器112，因此基底偏压VBNA与VBPA由外部提供。同样地，微处理器700不包括偏压产生器718，以及微处理器800不包括基底偏压电路810、816与822的任一或多个电路。当微处理器700未包括偏压产生器时，由于控制装置依然控制钳位装置以及对应的电路，因此会有大体相同的动作。

以上所述仅为本发明较佳实施例，然其并非用以限定本发明的范围，任何熟悉本项技术的人员，在不脱离本发明的精神和范围内，可在此基础上做进一步的改进和变化，因此本发明的保护范围当以本申请的权利要求书所界定的范围为准。

附图中符号的简单说明如下：

100：集成电路；101：P型基底；102、202、706、810、816、822：基底偏压电路；103、105、107：N型阱区；104、106、708、710：基底偏压导线；109：P型阱区；111、726、824、P1、P2、P3、P4：P型沟道装置；112、718：偏压产生器；113、728、826、N1、N2、N3、N4：N型沟道装置；114：控制装置；115、117、127：P型扩散区；116：P型电平移位电路、LSP；118：N型电平移位电路、LSN；119、123、125：N型扩散区；121、129：栅极绝缘层；200、700、800：微处理器；201、722：P型缓冲器；203：N型缓冲器；301、401：反相器；701、702、703、704：象限；705：其他装置；712：多个P型沟道钳位装置；714：多个N型沟道钳位装置；707、802：中央控制装置；716：象限控制装置；720：电平移位电路；804、806、808：区域；BCTL：偏压控制信号；CCTL、QCTL、CTL 1、CTL2、CTL3：控制信号；ENP、ENN：钳位致能信号；NC1～NC8：N型沟道钳位装置；PEN、NEN：钳制移位致能信号；PC1～PC8：P型沟道钳位装置；VBPA、VBNA：基底偏压；VDD：核心电压；VSS：参考电压。

Claims (27)

1.一种微处理器装置，其特征在于，包括：

一第一基底偏压导线，于一第一操作模式期间，提供一第一基底偏压；

一第一电源供应节点，提供一核心电压；

至少一钳位装置，耦接于上述第一基底偏压导线与上述第一电源供应节点之间；以及

一控制装置，耦接于上述至少一钳位装置，于一第二操作模式期间，导通上述至少一钳位装置以钳制上述第一基底偏压导线至上述第一电源供应节点，于上述第一操作模式期间，不导通上述至少一钳位装置；

其中，该第一操作模式为一低电力模式，该第二操作模式为一正常操作模式，上述至少一钳位装置包括沿着上述第一基底偏压导线分布的多个钳位装置。

2.根据权利要求1所述的微处理器装置，其特征在于，

上述至少一钳位装置包括一半导体装置，该半导体装置具有一栅极、耦接于上述第一电源供应节点的一源极与耦接于上述第一基底偏压导线的一漏极；以及

其中上述控制装置提供一第一钳位致能信号，以控制上述半导体装置的上述栅极。

3.根据权利要求2所述的微处理器装置，其特征在于，还包括：

一电平移位电路，具有接收上述第一钳位致能信号的一输入端，以及提供一钳制移位致能信号至上述半导体装置的一输出端；以及

其中于上述第一操作模式期间，上述控制装置设置上述第一钳位致能信号至上述核心电压，并导致上述电平移位电路设置上述钳制移位致能信号至上述第一基底偏压以不导通上述半导体装置。

4.根据权利要求2所述的微处理器装置，其特征在于，上述半导体装置包括一P型沟道装置与一N型沟道装置中的一个。

5.根据权利要求1所述的微处理器装置，其特征在于，还包括：

一第二基底偏压导线，于上述第一操作模式期间提供一第二基底偏压；

一第二电源供应节点，提供一参考电压；

其中于上述第一操作模式时，上述第一基底偏压相对于上述核心电压具有一正电压偏移，上述第二基底偏压相对于上述参考电压具有一负电压偏移；

其中上述至少一钳位装置包括耦接于上述第一基底偏压导线与上述第一电源供应节点之间的多个P型沟道装置，以及耦接于上述第二基底偏压导线与上述第二电源供应节点之间的多个N型沟道装置；以及

其中上述控制装置包括一第一输出端以及一第二输出端，上述第一输出端用以提供一第一钳位致能信号以控制上述P型沟道装置，上述第二输出端用以提供一第二钳位致能信号以控制上述N型沟道装置。

6.根据权利要求5所述的微处理器装置，其特征在于，还包括：

一P型电平移位电路，具有耦接于上述控制装置的上述第一输出端的一输入端与耦接于至少一上述P型沟道装置的栅极的一输出端；以及

一N型电平移位电路，具有耦接于上述控制装置的上述第二输出端的一输入端与耦接于至少一上述N型沟道装置的栅极的一输出端；

其中上述控制装置切换上述第一钳位致能信号与上述第二钳位致能信号于上述参考电压与上述核心电压之间，其中上述P型电平移位电路根据上述第一钳位致能信号切换上述P型电平移位电路的上述输出端于上述参考电压与上述第一基底偏压之间，以及上述N型电平移位电路根据上述第二钳位致能信号切换上述N型电平移位电路的上述输出端于上述核心电压与上述第二基底偏压之间。

7.根据权利要求6所述的微处理器装置，其特征在于，还包括：

一P型缓冲器，具有耦接于上述P型电平移位电路的上述输出端的一输入端，以及耦接于至少一上述P型沟道装置的一输出端；

一N型缓冲器，具有耦接于上述N型电平移位电路的上述输出端的一输入端，以及耦接于至少一上述N型沟道装置的一输出端；以及

其中上述P型缓冲器切换上述P型缓冲器的上述输出端于上述参考电压与上述第一基底偏压之间，上述N型缓冲器切换上述N型缓冲器的上述输出端于上述核心电压与上述第二基底偏压之间。

8.根据权利要求1所述的微处理器装置，其特征在于，还包括：

一基底，具有一第一区域与一第二区域；

多个第一半导体装置，位于上述第一区域；

多个第二半导体装置，位于上述第二区域；以及

其中上述第一基底偏压导线绕线于位于上述基底的上述第一区域的上述第一半导体装置以于上述第一操作模式偏压上述第一半导体装置，而上述第二半导体装置保持电力开启。

9.根据权利要求8所述的微处理器装置，其特征在于，上述至少一钳位装置沿着位于上述基底的上述第一区域的上述第一基底偏压导线分布。

10.根据权利要求1所述的微处理器装置，其特征在于，还包括：

一基底，具有一第一区域与一第二区域；

其中上述第一基底偏压导线位于上述第一区域；

一第二基底偏压导线位于上述第二区域，并且于一第三操作模式提供一第二基底偏压；

上述至少一钳位装置包括位于上述第一区域并耦接于上述第一基底偏压导线与上述第一电源供应节点之间的多个第一钳位装置，以及位于上述第二区域并耦接于上述第二基底偏压导线与上述第一电源供应节点之间的多个第二钳位装置；以及

其中上述控制装置于上述第二操作模式期间，导通上述第一钳位装置与上述第二钳位装置以钳制上述第一基底偏压导线与上述第二基底偏压导线至上述第一电源供应节点，于上述第一操作模式期间不导通上述第一钳位装置且导通上述第二钳位装置，并于上述第三操作模式期间不导通上述第二钳位装置。

11.根据权利要求1所述的微处理器装置，其特征在于，还包括：

一基底，具有一第一区域与一第二区域；

其中上述第一基底偏压导线位于上述第一区域；

一第二基底偏压导线位于上述第二区域，并且于上述第二操作模式提供一第二基底偏压；

上述至少一钳位装置包括位于上述第一区域并耦接于上述第一基底偏压导线与上述第一电源供应节点之间的多个第一钳位装置，以及位于上述第二区域并耦接于上述第二基底偏压导线与上述第一电源供应节点之间的多个第二钳位装置；以及

其中上述控制装置于上述第二操作模式期间，导通上述第一钳位装置且不导通上述第二钳位装置以钳制上述第一基底偏压导线至上述第一电源供应节点，于上述第一操作模式期间不导通上述第一钳位装置且导通上述第二钳位装置以钳制上述第二基底偏压导线至上述第一电源供应节点。

12.一种集成电路，其特征在于，包括：

一基底；

一第一基底偏压导线与一第二基底偏压导线，位于上述基底；

一第一电源供应导体，位于上述基底，用以提供一核心电压，上述核心电压相对于位于上述基底的一第二电源供应导体所提供的一参考电压；

其中于上述集成电路的一第一操作模式期间，提供一第一基底偏压于上述第一基底偏压导线，且提供一第二基底偏压于上述第二基底偏压导线，其中上述第一基底偏压高于上述核心电压而上述第二基底偏压低于上述参考电压；

至少一第一钳位装置，位于上述基底，上述至少一第一钳位装置分别耦接于上述第一电源供应导体与上述第一基底偏压导线之间；

至少一第二钳位装置，位于上述基底，上述至少一第二钳位装置分别耦接于上述第二电源供应导体与上述第二基底偏压导线之间；以及

一控制装置，具有用以控制上述至少一第一钳位装置的一第一输出端，以及用以控制上述至少一第二钳位装置的一第二输出端；

其中上述控制装置于上述第一操作模式不导通上述至少一第一钳位装置与上述至少一第二钳位装置，于一第二操作模式导通上述至少一第一钳位装置与上述至少一第二钳位装置，以钳制上述第一基底偏压导线至上述第一电源供应导体以及钳制上述第二基底偏压导线至上述第二电源供应导体；

其中，该第一操作模式为一低电力模式，该第二操作模式为一正常操作模式，上述至少一第一钳位装置包括沿着上述第一基底偏压导线分布的多个第一钳位装置，上述至少一第二钳位装置包括沿着上述第二基底偏压导线分布的多个第二钳位装置。

13.根据权利要求12所述的集成电路，其特征在于，上述至少一第一钳位装置包括一第一P型沟道装置，该第一P型沟道装置具有耦接于上述第一电源供应导体的一源极、耦接于上述第一基底偏压导线的一漏极及由上述控制装置的上述第一输出端所控制的一栅极，以及其中上述至少一第二钳位装置包括一第一N型沟道装置，该第一N型沟道装置具有耦接于上述第二电源供应导体的一源极、耦接于上述第二基底偏压导线的一漏极及由上述控制装置的上述第二输出端所控制的一栅极。

14.根据权利要求13所述的集成电路，其特征在于，上述第一P型沟道装置包括耦接于上述第一基底偏压导线的一基底接点以及其中上述第一N型沟道装置包括耦接于上述第二基底偏压导线的一基底接点。

15.根据权利要求13所述的集成电路，其特征在于，还包括：

一第一电平移位电路，具有耦接于上述控制装置的上述第一输出端的一输入端以及耦接于上述第一P型沟道装置的上述栅极的一输出端，其中上述控制装置切换上述控制装置的上述第一输出端至上述参考电压以导通上述第一P型沟道装置及切换上述控制装置的上述第一输出端至上述核心电压以不导通上述第一P型沟道装置，以及其中上述第一电平移位电路切换上述第一P型沟道装置的上述栅极至上述参考电压以导通上述第一P型沟道装置及切换上述第一P型沟道装置的上述栅极至上述第一基底偏压以不导通上述第一P型沟道装置；以及

一第二电平移位电路，具有耦接于上述控制装置的上述第二输出端的一输入端以及耦接于上述第一N型沟道装置的上述栅极的一输出端，其中上述控制装置切换上述控制装置的上述第二输出端至上述核心电压以导通上述第一N型沟道装置及切换上述控制装置的上述第二输出端至上述参考电压以不导通上述第一N型沟道装置，以及其中上述第二电平移位电路切换上述第一N型沟道装置的上述栅极至上述核心电压以导通上述第一N型沟道装置及切换上述第一N型沟道装置的上述栅极至上述第二基底偏压以不导通上述第一N型沟道装置。

16.根据权利要求15所述的集成电路，其特征在于，还包括：

上述至少一第一钳位装置，包括一第二P型沟道装置，该第二P型沟道装置具有一栅极、耦接于上述第一电源供应导体的一源极与耦接于上述第一基底偏压导线的一漏极；

一第一缓冲器，具有耦接于上述第一电平移位电路的上述输出端的一输入端以及耦接上述第二P型沟道装置的上述栅极的一输出端，其中上述第一缓冲器切换上述第一缓冲器的上述输出端随着上述第一电平移位电路的上述输出端于上述参考电压与上述第一基底偏压之间；

上述至少一第二钳位装置，包括一第二N型沟道装置，该第二N型沟道装置具有一栅极、耦接于上述第二电源供应导体的一源极与耦接于上述第二基底偏压导线的一漏极；以及

一第二缓冲器，具有耦接于上述第二电平移位电路的上述输出端的一输入端以及耦接上述第二N型沟道装置的上述栅极的一输出端，其中上述第二缓冲器切换上述第二缓冲器的上述输出端随着上述第二电平移位电路的上述输出端于上述核心电压与上述第二基底偏压之间。

17.根据权利要求12所述的集成电路，其特征在于，于上述第二操作模式导通上述第一钳位装置以维持上述第一基底偏压导线的电压于相对于上述核心电压的变动在一第一既定最小电压电平内，于上述第二操作模式导通上述第二钳位装置以维持上述第二基底偏压导线的电压于相对于上述参考电压的变动在一第二既定最小电压电平内。

18.根据权利要求12所述的集成电路，其特征在于，上述基底分为第一区域与第二区域，该第一区域与该第二区域分别具有多个半导体装置，以及其中上述第一基底偏压导线、上述第二基底偏压导线与上述至少一第一钳位装置位于上述基底的上述第一区域。

19.一种晶片噪声减少方法，其特征在于，适用于一微处理器晶片，上述微处理器晶片包括用以减少次临界漏电流的一第一基底偏压导线，上述晶片噪声减少方法包括：

当上述微处理器晶片于一第一电力状态，钳制上述第一基底偏压导线至一核心电压或参考电压；以及

当上述微处理器晶片于一第二电力状态，不钳制上述第一基底偏压导线，并且提供一第一基底偏压至上述第一基底偏压导线，其中上述第一基底偏压高于上述核心电压或低于上述参考电压；

其中，该第一电力状态为一正常操作状态，该第二电力状态为一低电力状态，钳制上述第一基底偏压导线至上述核心电压或上述参考电压的步骤包括导通所选取的多个第一钳位装置，上述多个第一钳位装置沿着上述第一基底偏压导线分布。

20.根据权利要求19所述的晶片噪声减少方法，其特征在于，上述多个第一钳位装置用来维持上述基底偏压导线的电压于相对于上述核心电压或上述参考电压的变动在一第一既定最小电压电平。

21.根据权利要求19所述的晶片噪声减少方法，其特征在于，还包括：

耦接一第一半导体装置的一漏极与一源极于上述第一基底偏压导线与上述核心电压之间或上述第一基底偏压导线与上述参考电压之间；

当微处理器晶片于上述第一电力状态，导通上述第一半导体装置；

当微处理器晶片于上述第二电力状态，不导通上述第一半导体装置。

22.根据权利要求21所述的晶片噪声减少方法，其特征在于，

上述提供一第一基底偏压至上述第一基底偏压导线的步骤还包括提供一偏移电压以驱动上述第一基底偏压导线的电压高于上述核心电压；以及

其中不导通上述第一半导体装置的步骤包括提供一第一钳位致能信号，上述第一钳位致能信号设置上述第一半导体装置的一栅极至比上述核心电压高出上述偏移电压的电压电平。

23.根据权利要求21所述的晶片噪声减少方法，其特征在于，

上述提供一第一基底偏压至上述第一基底偏压导线的步骤还包括提供一偏移电压以驱动上述第一基底偏压导线的电压低于上述参考电压；以及

其中不导通上述第一半导体装置的步骤包括提供一第一钳位致能信号，上述第一钳位致能信号设置上述第一半导体装置的一栅极至比上述参考电压低出上述偏移电压的电压电平。

24.根据权利要求22所述的晶片噪声减少方法，其特征在于，还包括：

耦接一第二半导体装置的一漏极与一源极于上述第一基底偏压导线与上述核心电压之间；以及

于上述微处理器晶片提供一缓冲器，上述缓冲器用以缓冲上述第一钳位致能信号以提供一缓冲钳位致能信号至上述第二半导体装置的一栅极，其中上述缓冲钳位致能信号与上述第一钳位致能信号的电压电平相同。

25.根据权利要求23所述的晶片噪声减少方法，其特征在于，还包括：

耦接一第二半导体装置的一漏极与一源极于上述第一基底偏压导线与上述参考电压之间；以及

于上述微处理器晶片提供一缓冲器，上述缓冲器用以缓冲上述第一钳位致能信号以提供一缓冲钳位致能信号至上述第二半导体装置的一栅极，其中上述缓冲钳位致能信号与上述第一钳位致能信号的电压电平相同。

26.根据权利要求19所述的晶片噪声减少方法，其特征在于，上述微处理器晶片分为一第一区域与一第二区域，并且包括一第二基底偏压导线，其中上述第一基底偏压导线位于上述第一区域，上述第二基底偏压导线位于上述第二区域，上述晶片噪声减少方法还包括：

当上述微处理器晶片于上述第一电力状态与上述第二电力状态时，钳制上述第二基底偏压导线至上述核心电压或上述参考电压；以及

当上述微处理器晶片于一第三电力状态，不钳制上述第二基底偏压导线并提供一第二基底偏压至上述第二基底偏压导线。

27.根据权利要求19所述的晶片噪声减少方法，其特征在于，上述微处理器晶片分为一第一区域与一第二区域，并且包括一第二基底偏压导线，其中上述第一基底偏压导线位于上述第一区域，上述第二基底偏压导线位于上述第二区域，上述晶片噪声减少方法还包括：

当上述微处理器晶片于上述第二电力状态时，钳制上述第二基底偏压导线至上述核心电压或上述参考电压；以及

当上述微处理器晶片于上述第一电力状态，不钳制上述第二基底偏压导线并提供一第二基底偏压至上述第二基底偏压导线。

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