CN101034884A - 带有晶体管衬底偏置的集成电路的抑制闩锁电路 - Google Patents

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CN101034884A CNA2007100847342A CN200710084734A CN101034884A CN 101034884 A CN101034884 A CN 101034884A CN A2007100847342 A CNA2007100847342 A CN A2007100847342A CN 200710084734 A CN200710084734 A CN 200710084734A CN 101034884 A CN101034884 A CN 101034884A
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Abstract

本发明提供诸如可编程逻辑器件集成电路之类的集成电路，其包括衬底偏置或体偏置金属氧化物半导体晶体管和抑制闩锁电路。抑制闩锁电路抑制在金属氧化物半导体晶体管中发生闩锁。可以从外部源接收衬底偏置信号，或者从内部产生衬底偏置信号。衬底偏置路径用来分配衬底偏置信号到金属氧化物半导体晶体管的衬底端。抑制闩锁电路可以包括有源n沟道和p沟道金属氧化物晶体管抑制闩锁电路。所述抑制闩锁电路监视电源信号的状态来判定是否有潜在的闩锁状态出现。如果所述抑制闩锁电路判定核心逻辑电源信号和地电源有效，同时衬底偏置信号无效，则衬底偏置路径能够箝位在安全电压，以抑制在金属氧化物半导体晶体管中发生闩锁。

Description

带有晶体管衬底偏置的集成电路的抑制闩锁电路
技术领域
【0001】本发明涉及集成电路中的闩锁抑制，更具体地，涉及用于诸如带有晶体管衬底偏置或体偏置电路的可编程逻辑器件之类的集成电路的抑制闩锁电路。
背景技术
【0002】现代集成电路的性能常受到功耗考虑因素的限制。对于系统设计人员来说，具有低功率效率的电路是不受欢迎的。为了适应效率低的电路，需要增加电源容量，需要处理热管理问题，需要修改电路设计。
【0003】集成电路常使用互补金属氧化物半导体(CMOS)晶体管技术。CMOS集成电路具有n沟道金属氧化物半导体(NMOS)和p沟道金属氧化物半导体(PMOS)晶体管。
【0004】NMOS和PMOS集成电路具有四个端——漏极、源极、栅极、和衬底(body terminal)。衬底有时也被称为阱端(well terminal)或体端(bulk terminal)，衬底能够被偏置来提高晶体管的性能。例如，正偏置电压可以加在PMOS晶体管的体或衬底(body)，负偏置电压可以施加于NMOS晶体管的衬底。这些偏置电压提高了晶体管的有效阈值电压，并由此减少晶体管的泄漏电流。泄漏电流的减少可以降低功率损耗。
【0005】在常用的CMOS集成电路晶体管结构中，掺杂半导体区域形成一对寄生双极性晶体管。寄生双极性晶体管的存在使得CMOS晶体管易受到称为闩锁这一不需要的现象的影响。在闩锁事件期间，在寄生双极性晶体管中产生反馈路径，并造成CMOS晶体管不正常工作。在严重的情况下，闩锁可以永久性地损坏CMOS晶体管。闩锁问题在使用衬底偏置的集成电路中尤为严重。
【0006】一种抑制CMOS集成电路中闩锁的方法是对集成电路用户进行上电限制(power up restriction)。这些上电限制规定顺序，集成电路上的各种电源管脚以这种顺序可以接收信号。通过设计系统来严格遵循上电规则，设计者可以确保集成电路不会出现闩锁。
【0007】对系统设计者设置上电限制并不总是可接受的。在某些应用中，需要允许集成电路从系统中没有限制地被移除和重新插到系统中。于系统内外交换集成电路或使用集成电路的部件的过程有时也被称为热插拔(hot socketing)。热插拔兼容性在器件需要在系统间被移动或间歇性地使用的应用中是高度需要的，但是会引起违反上电限制。
【0008】当器件插入系统中时，在器件上的管脚和系统中的管脚间形成电连接。使用常用的连接器，不可能保证各种管脚将会相互接触的顺序。结果，集成电路上的电源管脚从系统中接收信号的顺序不会是预先知道的，并且不能够被控制。如果用户以引起电源管脚形成一种不合适的顺序的连接的方式，突然把器件插入插槽，则集成电路可能会产生闩锁。
【0009】因此，需要提供抑制闩锁能力给带有晶体管衬底偏置的集成电路，如可编程逻辑器件集成电路。
发明内容
【0010】根据本发明，提供诸如可编程逻辑器件电路之类的集成电路，其包括抑制闩锁电路，用于抑制在衬底偏置金属氧化物半导体晶体管中的闩锁。集成电路包括n沟道金属氧化物半导体晶体管和p沟道金属氧化物半导体晶体管。每个晶体管都有一个衬底端。衬底偏置路径被用于把衬底偏置信号分配至晶体管的衬底端。衬底偏置信号增加了晶体管的阈值电压并减小泄露电流。
【0011】可以从外部源，例如在集成电路外部的电压调节器，施加衬底偏置信号于衬底偏置路径上。如果需要，在集成电路上可以提供衬底偏置产生电路来内部地产生衬底偏置信号。衬底偏置产生电路可以使用电源信号来供电，如另外用于给集成电路上外围电路供电的上升电源信号。集成电路上的核心逻辑可以通过使用核心逻辑电源信号供电，核心逻辑电源信号小于上升电源信号。在一个合适的布置中，上升电源信号为约2.5V，核心逻辑正电源信号为1.1V。0V的地信号也被用作电源信号。
【0012】如果正电源电压和地信号有效而衬底偏置信号无效，则闩锁的可能性会增加。例如，当包括集成电路的器件以一种特定的方式插入到插槽中，插槽的管脚为集成电路供电，这种情况就会可能发生。集成电路上各种电源管脚和路径接收其预计信号的顺序依赖于器件的管脚与插槽管脚的接触方式。
【0013】在一些情况中，外部提供的衬底偏置信号或内部产生的衬底偏置信号可以在核心逻辑电源信号和地电源信号可用之前出现在衬底偏置路径上。在这种方案中，由于在核心信号电源信号和地信号之前衬底偏置信号先有效，所以当集成电路的其余部分上电时晶体管不会闩锁。在其它的情况中，直到核心逻辑电源和地电压已经有效之后衬底偏置信号才有效。这样就为金属氧化物半导体晶体管产生了潜在的闩锁状态。
【0014】有源抑制闩锁电路监视电源信号，例如核心逻辑正电源信号、地电源信号、上升电源信号、以及从这些信号中派生出来的电源信号、这些信号的前身(precursor)、或其它和这些信号相关的信号。如果潜在的闩锁状态被检测出来，抑制闩锁电路保持每一个衬底偏置路径在安全的电压来阻止金属氧化物半导体晶体管中的闩锁。合适的安全电压包括为PMOS衬底偏置路径提供的核心逻辑正电源电压信号电平(例如，1.1V)和为NMOS衬底偏置路径提供的地电压(如0V)。当潜在的闩锁状态出现时，抑制闩锁电路保持衬底偏置路径在安全电压，如这些电压。当所有的电源信号有效时，没有闩锁的危险，所以有源抑制闩锁电路释放衬底偏置路径并允许它们在希望的衬底偏置信号电平进行偏置。
【0015】通过结合附图以及下面的详细描述，本发明的进一步特征、性质和各种优势将会更明显。
附图说明
【0016】图1为根据本发明的说明性可编程逻辑器件集成电路的框图。
【0017】图2为根据本发明的具有接收来自外部源的衬底偏置的晶体管的集成电路的示意图。
【0018】图3为根据本发明的具有接收来自内部源的衬底偏置的晶体管的集成电路的示意图。
【0019】图4为根据本发明的说明性p沟道金属氧化物半导体晶体管衬底偏置电路的示意图。
【0020】图5为说明性互补型金属氧化物半导体晶体管结构的横截面侧视图，其示出了能够在某种偏置情况下引起闩锁状态的寄生双极性晶体管的位置。
【0021】图6为根据本发明的抑制在衬底偏置p沟道金属晶体管半导体晶体管中的闩锁的说明性电路的电路图。
【0022】图7为根据本发明的图6所示类型的说明性抑制闩锁电路的电路图。
【0023】图8为根据本发明的可以用于图7所示类型的抑制闩锁电路中的说明性控制电路的电路图。
【0024】图9为根据本发明的说明性操作图，这些操作包括使用图6的p沟道金属氧化物半导体抑制闩锁电路，以抑制在诸如可编程逻辑器件集成电路之类的集成电路上的衬底偏置p沟道金属氧化物半导体晶体管中的闩锁。
【0025】图10为根据本发明的说明性电路的电路图，该说明性电路抑制在衬底偏置n沟道金属氧化物半导体晶体管器件中的闩锁。
【0026】图11为根据本发明的图10所示类型的说明性抑制闩锁电路的电路图。
【0027】图12为根据本发明的用于图11所示类型抑制闩锁电路中的说明性控制电路的电路图。
【0028】图13为根据本发明的说明性操作图，这些操作包括使用图10的n沟道金属氧化物半导体抑制闩锁电路，以抑制在诸如可编程逻辑器件集成电路之类的集成电路上的衬底偏置n沟道金属氧化物半导体晶体管中的闩锁。
【0029】图14和15为根据本发明的说明性无源抑制闩锁设计的电路图。
具体实施方式
【0030】本发明涉及带有抑制闩锁电路的衬底偏置集成电路。集成电路可以是任何合适的类型。在一特别合适的布置中，根据本发明的抑制闩锁电路被用于可编程逻辑器件集成电路。抑制闩锁电路还可以用于集成电路上，例如数字信号处理器、微处理器、定制集成电路、或者其它的带有衬底偏置的易受闩锁事件影响的集成电路。作为一个例子，在可编程逻辑器件集成电路的背景中一般性地描述本发明。
【0031】可编程逻辑器件集成电路通过使用配置数据来定制。在典型的方案中，逻辑设计者使用计算机辅助设计(CAD)系统设计所需要的逻辑电路。计算机辅助设计系统使用可编程逻辑器件的硬件性能上的信息来产生配置数据。
【0032】可编程逻辑器件包含可编程元件。可编程元件可以基于任何合适的可编程技术，如熔丝、抗熔丝、激光编程元件、电编程元件、非易失性存储元件、易失性存储元件、掩模编程元件等等。在典型的方案中，可编程元件是基于随机存取存储(RAM)单元。
【0033】为了定制可编程逻辑器件来实现所需的逻辑电路，由计算机辅助设计系统产生的配置数据被载入可编程存储元件。在可编程逻辑器件的运行中，根据其载入的配置数据，每一个存储元件提供静态输出信号。存储元件的输出信号被施加于可编程逻辑器件上的可编程逻辑区域的金属氧化物半导体晶体管的栅极上。这就配置了器件的可编程逻辑，以使得可编程逻辑器件实现所需逻辑电路。
【0034】可编程逻辑器件上的可编程逻辑和其它电路是由n沟道金属氧化物半导体场效应晶体管(NMOS晶体管)和p沟道金属氧化物场效应管晶体管(PMOS晶体管)组成。带有NMOS和PMOS晶体管的集成电路被称为互补型金属氧化物半导体(CMOS)集成电路。
【0035】为减小功率损耗或功耗(power consumption)，至少一些晶体管具有衬底偏置。例如，NMOS晶体管可以被提供略低于地电压的衬底偏置电压，PMOS晶体管可以被提供略高于正电源电压的衬底偏置电压。衬底偏置电压减小晶体管泄漏电流，并由此提高了器件性能。
【0036】根据本发明的说明性可编程逻辑器件10在图1中示出。可编程逻辑器件10优选是热插拔兼容的。可编程逻辑器件10包括输入-输出电路12，用于经由输入-输出管脚14使信号离开器件10以及用于接收来自其它器件的信号。互连资源16，诸如全局和局部垂直和水平传导线和总线，被用来在器件10上路由信号。互连资源16包括固定互连(传导线)和可编程互连(即在各个固定互连间的可编程连接)。可编程逻辑18可以包括组合和时序逻辑电路。可编程逻辑18可以被配置来执行定制逻辑功能。关联于互连资源16的可编程互连可以被认为是可编程逻辑18的一部分。
【0037】逻辑18中的可编程元件20可以从任何合适的源载入。在典型的布置中，可编程元件从外部的可擦可编程只读存储器载入，并经由管脚14和输入-输出电路12来控制称为配置器件的核心。
【0038】器件10的电路可以使用任何合适的架构来组织。例如，可编程逻辑器件10的逻辑可以被组织成较大可编程逻辑区域的一系列行和列，每一个较大可编程逻辑区域都包含多个较小逻辑区域。器件10的逻辑资源可以通过互连资源16，如相关垂直和水平传导线，相互连接。这些导线可以包括基本跨越整个器件10的全局线路、如半线路或四分之一线路的跨越器件10的一部分的分数线路(fractional line)、特定长度的交叉线路(如，足够互连几个逻辑区域)、较小局部线路、或任何其它合适的互连资源配置。如果需要，器件10的逻辑可以被配置更多级或更多层，其中，多个大区域被互连组成逻辑的较大部分。还有其它器件配置可以使用不被配置成行和列中的逻辑。
【0039】诸如图1的集成电路10的集成电路的主要处理电路位于器件的中心区域。输入-输出电路12典型地位于集成电路外围的周围。器件的中心区域有时被称为器件的核心，这个区域的电路有时称为核心电路或核心逻辑。很多集成电路使用多电平电源设计方案，其中核心电路使用相对低的电源电平供电，输入-输出前置驱动器电路和其它的外围部件使用一个或更多个上升电源电平来供电。核心逻辑电源电平有时称为Vcc-核心或Vcc。可以用于供电外围电路的上升电源电平之一有时被称为Vccpd。其它的电源电平也可以被使用。电压Vss一般指地电压。
【0040】任何合适数量的不同的电源电平可以用于给器件10供电。在此描述作为例子的是，集成电路10可以通过使用2.5V上升电源电平Vccpd，1.1V正核心逻辑电源电压，和0V的地电压Vss供电。这种电源配置只是说明性的。如果需要，可以使用其它合适的电源电压为集成电路10供电。
【0041】器件10上的晶体管有四个端——源极、漏极、栅极、和衬底。晶体管的栅极端是它的控制端。晶体管栅极上的电压帮助调节在它的漏极和源极之间流动的电流量。衬底端，有时也被称为阱端或体端，连接于形成漏极和源极的称为阱的半导体区域。
【0042】衬底偏置设计方案通过在集成电路上的晶体管的衬底端施加偏置电压，减小了功率损耗。在p沟道金属氧化物半导体晶体管中，衬底端的电压能够相对于正电源电压Vcc而轻微地升高。在n沟道金属氧化物半导体晶体管中，衬底端的电压能够相对于地电压Vss而轻微地下降。
【0043】例如，相对于0V的地电压Vss，n沟道金属氧化物半导体晶体管的衬底端能够用负的幅值约为300mV的电压来偏置。p沟道金属氧化物半导体晶体管的衬底可以用(例如)约1.6V的电压来偏置，或者范围为(例如)1.1V到2.1V的电压来偏置。1.6V的衬底偏置电压高于Vcc(在本例中为1.1mV)电压500mV。一般也避免使用过高的衬底偏置电平，这是因为大量的衬底偏置会降低器件性能(如转换速度)。
【0044】衬底偏置能够通过使用任何的合适的衬底偏置源来提供。例如，衬底偏置可以通过使用外部源，如外部电压调节器来提供。也可以使用能够片上产生衬底偏置电压的内部偏置设计方案。
【0045】图2示出了说明性外部偏置配置的示意图。外部衬底偏置源22连接于集成电路10的管脚14。管脚14还用来接收电源电压Vcc、Vss、和Vccpd。例如，外部源22可以是电压调节器电路，电压调节器包含于系统电路板或其它安装结构上。集成电路10可以通过使用管脚-插槽连接件或其它的合适的连接件连接于外部源。集成电路10包括NMOS晶体管24和PMOS晶体管26。晶体管24和26的源极被标记为S，漏极被标记为D，栅极被标记为G，衬底端被标记为B。如图2所示，衬底偏置电压Vpwbias被施加到每一个NMOS晶体管24的衬底端B。衬底偏置电压Vnwbias被施加到每一个PMOS晶体管26的衬底端B。Vpwbias和Vnwbias的说明性的值为-0.3V和1.6V。
【0046】在图2的实例中，Vpwbias的单一值被用于衬底偏置晶体管24，Vnwbias的单一值被用于衬底偏置晶体管26。这只是说明性的。例如，Vpwbias可以有两个或更多不同的值(例如，Vpwbias1，Vpwbias2，等等)，且Vnwbias可以有两个或更多不同的值(例如，Vnwbias1，Vnwbias2，等等)。这些不同的衬底偏置值可以分配给不同的相应的晶体管组。如果需要，集成电路上的控制电路或和外部源22相关的控制电路可以被选择性的使用来产生衬底偏置电压，以使得器件10在功率损耗和性能之间展示出最佳的平衡。
【0047】图3示出了使用内部的衬底偏置电路的说明性集成电路10的示意图。管脚14用来接收电源电压Vcc、Vss、和Vccpd。在图3的实例中，Vpwbias的两个不同值(Vpwbias1和Vpwbias2)被产生作为用于NMOS晶体管24的两个相关组的衬底偏置。Vnwbias的两个不同值(Vnwbias1和Vnwbias2)被产生作为用于PMOS晶体管24的两个相关组的衬底偏置。NMOS衬底偏置发生器28产生衬底偏置电压Vpwbias1和Vpwbias2。PMOS衬底偏置发生器30产生Vnwbias1。PMOS衬底偏置发生器32产生Vnwbias2。
【0048】在图3的实例中有4个不同的衬底偏置电压产生。这只是说明性的。例如，可以有PMOS晶体管衬底偏置的单一值或PMOS晶体管衬底偏置的多于两个的值。同样，可以有NMOS晶体管衬底偏置的单一值或NMOS晶体管衬底偏置的多于两个的值。集成电路10上的控制电路可以被使用来有选择地控制产生哪一个衬底偏置电压(如，用于优化电路10的运行)或哪个衬底偏置电压配置可以用来产生固定的衬底偏置电压。
【0049】任何合适的电源配置都可以用来为片上发生器(on-chipgenerator)供电，例如发生器28、30和32。在图3的实例中，PMOS衬底偏置发生器电路30和32和NMOS电源发生器28通过使用核心电源Vcc、上升电源电压Vccpd、和地电压Vss来供电。一般地，内部衬底偏置发生设计方案试图最小化对电源管脚的使用，并因此优选使用另外在集成电路10上可用的电源电压来运行。但是如果需要，可以使用一个或更多个额外的正或者负的电源电压。图3的配置只是说明性的。
【0050】任何合适的电路可以被用于NMOS衬底偏置发生器28。在图3的实例中，NMOS衬底偏置发生器28带有可调节电压调节器38和40，在输出42和44分别提供衬底偏置电压Vpwbias1和Vpwbias2。衬底偏置电压Vpwbias1和Vpwbias2的幅值可以通过调节调节器38和40来调节(例如，使用可编程元件20提供的内部控制信号，使用动态产生的内部控制信号，或使用外部控制信号)。电压Vpwbias1和Vpwbias2是负的(小于Vss)。如果需要，调节器38和40可以是固定调节器而不是可调节的调节器。
【0051】基准发生器48可以被用来提供基准电流和电压。基准信号可以是使用路径46分配。
【0052】电荷泵34可以被使用来产生负的电源电压Vneg。电压Vneg通过路径36分配到可调节电压调节器38和40。在一合适的配置中，Vneg的值为约-1.0V左右，其在幅值上大于产生信号Vpwbias1和Vpwbias2所需要的最大的负的衬底偏置电压。调节器38和40减小Vneg的幅值来产生Vpwbias1和Vpwbias2的期望值。
【0053】图4图示说明了PMOS衬底偏置产生电路50。基准发生器50在线路54上产生电压基准信号Vref(例如，0.5V)。运算放大器56有两个输入72和70和一个输出58。输出58上的电压控制晶体管60的栅极G。晶体管60具有连接于Vccpd端74的源极S。串联电阻64和66组成分压器(voltage divider)连接在晶体管60的漏极D和端76处地电位Vss的源之间。电路50的输出端62产生衬底偏置电压Vnwbias。PMOS衬底偏置产生电路50的设置点由Vref值和电阻64和66的值来建立。
【0054】电阻64和66的阻值的比值被选择，以使得在稳定的状态中，当Vnwbias的期望值在输出端62处被产生时，反馈路径68上的电压等于Vref值。在运行过程中，运算放大器56比较输入70和72并在输出58处产生相应的输出信号。当Vnwbias值大于它的设定点值，运算放大器输出降低，这增大了晶体管60的漏-源电阻，并减小端62处的Vnwbias值。当Vnwbias值小于它的设定点值时，运算放大器输出升高，这将降低晶体管60的漏-源电阻，并增加端62处的Vnwbias值。通过使用这种反馈配置，在端62处产生稳定的衬底偏置电压Vnwbias。
【0055】图4的电路50可以是固定的或可以是可调节的。通过使用用于电阻64和66的可调节分压器电路，可以提供可调性。在这种类型的配置中，可编程元件20的输出，来自可编程逻辑18的内部产生控制信号，或外部提供的控制信号可以被用来控制相关的晶体管。晶体管可以用来建立分压器电路的设定，并由此设定线路68上的反馈电压值。通过调节反馈到反馈线路68上的比较器输入70的输出电压的部分，同时保持基准电压54为常量，端62上的输出被控制。
【0056】如图2、3、4的实例所展示的，衬底偏置信号的状态依赖于管脚14上的电源电压的状态。集成电路10是热插拔兼容的，所以使用了集成电路10的器件的用户可以自由的把器件10与它的电源连接或断开。例如，用户可以从一个插槽上拉出包含集成电路10的器件，并把它插入到另一个插槽。当提供电源信号Vcc、Vss、和Vccpd的电源管脚14接触时，信号Vcc、Vss和Vccpd建立并以一种特定的顺序生效。
【0057】例如，如果用户以一种方式插入器件，信号Vcc首先生效(即，当载有Vcc的插槽中的导线与集成电路10的Vcc管脚进行电连接时)。如果用户以略微不同的方式插入相同的器件，则信号Vccpd首先生效(即，当载有Vccpd的插槽中的导线与集成电路10的Vccpd管脚进行电连接时)。在某些情况下，施加于集成电路10上的电源信号的顺序有引起闩锁状态的可能。当这种特定的上电顺序发生时，集成电路10有可能被损坏或者不能运行。
【0058】闩锁现象是由于集成电路10上的CMOS晶体管结构中的寄生双极性晶体管的存在所导致的。图5示出了集成电路10上的典型的(三重阱)CMOS晶体管结构78的横截面图。CMOS结构78有NMOS晶体管80和PMOS晶体管82。
【0059】在晶体管80中，利用植入区域84形成源极S和漏极D。栅极结构86由薄层绝缘体，例如硅氧化物和栅导体如硅化多晶硅形成。衬底端B使用植入区域88形成带有p类型衬底区域90的欧姆接触。
【0060】在晶体管82中，利用植入区域92形成源极S和漏极D。栅极结构94由薄层绝缘体，例如硅氧化物和栅导体如硅化多晶硅形成。衬底端B使用植入区域96形成带有n类型衬底区域98的欧姆接触，深n型阱100环绕着阱90和阱98。
【0061】当晶体管80正常运行时，负的衬底偏置Vpwbias施加于晶体管80的衬底端B来增大它的有效阈值电压并由此减小功率损耗。当晶体管82正常运行时，正衬底偏置Vnwbias施加于晶体管82的衬底端B来增加它的阈值电压并由此减小功率损耗。施加于晶体管80和82的源极，漏极和栅极端的电压依赖于它们正在运行的电路。在典型的电路配置中(如，某些变换器)，晶体管80的源极S处于Vss，晶体管82的源极处于Vcc。PMOS和NMOS晶体管的源极和漏极一般是可以相互转换的，有时共同地称为源-漏或源-漏极端。
【0062】.如图5所示，CMOS结构78中的掺杂半导体区域形成寄生双极性晶体管NPN1、NPN2和PNP。重掺杂p+区域92形成寄生双极性晶体管PNP的发射极。重掺杂n+区域84形成了寄生双极性晶体管NPN2的发射极。在某些上电顺序下，寄生双极性晶体管NPN1，NPN2和PNP间的反馈可以导致CMOS结构78进入到不期望的闩锁状态。
【0063】.一般地，如果地信号Vss不出现，集成电路10就不能运行。闩锁和正常的运行都需要Vss出现。如果Vss出现，就有两种可能的情况——在衬底偏置电压Vpwbias和Vnwbias有效之前施加Vcc于集成电路的电路上，或者在衬底偏置电压Vpwbias和Vnwbias有效之后施加Vcc于集成电路的电路上。如果在Vss和Vcc有效之后衬底偏置电压Vpwbias和Vnwbias有效，适合闩锁的条件出现，并且闩锁就可能产生。
【0064】.考虑当Vcc和Vss有效之后衬底偏置电压Vpwbias和Vnwbias有效时，图5中CMOS晶体管结构78的运行。在衬底偏置信号有效之前，晶体管80和82的衬底端B浮动(floating)。晶体管82的源极上的1.1V信号Vcc趋于前向偏置寄生双极性晶体管PNP的射-基结。由于晶体管PNP的射-基结前向偏置了，晶体管PNP的基极在电压上比发射极低一个二极管导通电压(0.6V)。本实施例中，由于Vcc为1.1V，所以寄生PNP晶体管的基极电压为0.5V左右(即，1.1V-0.6V)。由于寄生晶体管PNP的射-基结前向偏置了，寄生PNP晶体管导通，这引起寄生PNP晶体管的集电极向Vcc方向上拉寄生双极性晶体管NPN2的基极。当晶体管NPN2基极电压上升时，寄生双极性晶体管NPN2的基-射结被前向偏置，并导通寄生双极性晶体管NPN1和NPN2。由于晶体管NPN1和NPN2的导通，PNP晶体管的基极被拉向Vss，这进一步导通了寄生PNP晶体管。通过这种反馈机理，寄生晶体管锁入一种状态，在这种状态中，通过寄生双极性PNP晶体管和寄生双极性晶体管NPN1和NPN2，不期望的具有潜在破坏性的大电流从Vcc流到Vss。这种不期望的闩锁状态将会持续，即使Vnwbias和Vpwbias的有效值被施加于晶体管80和82的衬底端。
【0065】.根据本发明，在集成电路10上提供抑制闩锁电路，其检测潜在危险的电源状态，并且采取行动来抑制闩锁的发生。抑制闩锁电路可以检测电源电压Vss和Vcc何时在衬底偏置Vpwbias和Vnwbias之前有效，当这种状况被检测到时，其能够箝位衬底偏置分配路径为安全电压。例如，Vpwbias能够被箝位为Vss，Vnwbias能够被箝位为Vcc，直到Vpwbias和Vnwbias信号有效(或者是由于这些偏置信号被满意地从外部源接收到，或者由于用于这些偏置信号的必要的前身(precursor)电源电压被满意地接收到，并且能够在片上产生有效的偏置信号)。通过即刻箝位Vpwbias和Vnwbias直到集成电路被充分上电，闩锁状态被避免。抑制闩锁电路确保集成电路具有热插拔兼容性，并且不必在用户上设置上电限制。
【0066】.图6图示说明了带有PMOS抑制闩锁电路的说明性可编程逻辑器件集成电路10。PMOS抑制闩锁电路102通过路径108和109从外部管脚14接收正电源Vcc和地电源Vss。线路104从外部源22(图2)接收衬底偏置信号Vnwbias，或者从内部源接收，例如图3中的衬底偏置发生器30和32或图4的衬底偏置产生电路50。在集成电路10正常地运行中，诸如Vnwbias线路104的线路被用来分配衬底偏置信号Vnwbias到PMOS晶体管26。任何合适数量的衬底偏置信号可以被使用在电路10上。作为例子，图6中使用单个的衬底偏置信号。
【0067】.PMOS抑制闩锁电路102监视信号Vcc和Vss，并且监视信号Vnwbias来判定是否存在潜在的闩锁状态状态。当集成电路10被上电时(例如，当用户把包括集成电路10的器件插入到插槽中时)，电源信号如Vcc、Vss和Vnwbias能够以各种顺序加到线路108，109和104上。如果PMOS抑制闩锁电路102判定信号Vcc和Vss在信号Vnwbias有效之前有效，则PMOS抑制闩锁电路102能够保持线路104上的电压为Vcc。一旦信号Vnwbias有效，PMOS抑制闩锁电路102能够释放线路104。这允许Vnwbias信号被用于晶体管26的正常衬底偏置。因为Vnwbias在Vcc有效时不允许浮动，所以结合图5所说明的闩锁状态被避免了。
【0068】.信号Vcc、Vss和Vnwbias能够被PMOS抑制闩锁电路102直接监视或者抑制闩锁电路102能够监视和信号Vcc，Vss，Vnwbias相关联的电压。例如，如果电源信号是从Vcc中导出的，或如果Vcc从另一个电源信号中导出，抑制闩锁电路102能够监视这些信号而不用测量Vcc。同样，如果Vnwbias是从另一个电源电压中导出的，或用于产生另外一个电源电压，这些电源中的一个能够被监视，而不用测量Vnwbias。所描述的信号监视布置中，作为例子，Vcc和Vnwbias能够被直接监视。
【0069】.图7示出了可以用于PMOS抑制闩锁电路102的说明性电路110。如图7中所示，电路110包括控制电路112和晶体管TXP。PMOS衬底偏置路径104被用来分配衬底偏置信号Vnwbias到PMOS晶体管26的衬底端。控制电路112通过使用路径106电连接于路径104，并且通过路径109来接收地信号Vss。
【0070】.在运行过程中，控制信号112监视路径104上的电压，并且在它的输出端产生相应的控制信号SELV。控制信号SELV施加于路径114上的晶体管TXP的栅极。晶体管TXP的漏-源极端之一连接于电源端116，并且用信号Vcc供电。晶体管TXP的另一漏-源极端和晶体管TXP的衬底端连接于路径104。
【0071】如端118所示，控制电路112监视信号Vcc的状态。如果控制电路112检测Vcc是有效的而Vnwbias为无效，则控制电路112在它的输出产生一个低值的SELV。SELV的低值导通了晶体管TXP并使端116电连接于线路104。只要晶体管TXP为导通，线路104上的电压能够保持箝位在Vcc。当控制电路112检测到线路104上的Vnwbias信号有效，控制电路112在它的输出产生一个高值的SELV。高SELV信号关断晶体管TXP并允许Vnwbias电压施加到衬底偏置晶体管26上。
【0072】控制电路112可以通过使用任何合适的电路架构来实现。图8示出了一个合适的电路配置。图8的控制电路112在端120从线路104(图6和7)接收信号Vnwbias。信号Vcc在端118处被接收。地信号Vss在端122处被接收。控制电路112有一个由电阻R1和R2组成的电阻网络。电阻组成一对分压器。R1和R2阻值比被选择，以使得合适的电压电平施加于比较器124正和负的输入端。例如，可以使用R1和R2的值，结果当Vcc等于1.1V时，N1节点处产生的电压为0.5V。当端118的电压是浮动时(由于Vcc仍然处于无效)，N1节点处的电压将是0V(Vss)。连接于端120的分压器同样运行于信号Vnwbias。
【0073】在运行中，比较器124比较输入端的信号，并在它的输出端产生一个相应的输出信号COUTV。当Vnwbias、Vss和Vcc有效时，Vnwbias的值大于等于Vcc。在这种情况下，节点N2的电压大于节点N1的电压，信号COUTV将是高的。如果Vnwbias是无效(如，Vnwbias不大于等于Vcc)，信号COUTV为低。
【0074】信号COUTV的范围从Vss低值到Vcc高值。当线路104上信号Vnwbias为有效时为了在正常运行过程中充分地关断晶体管TXP(图7)，线路128上的COUTV信号通过使用电平转换器126进行电平转移。结果得到的信号COUTV的电平转移后的版本作为线路114上的控制信号SELV。当COUTV为Vss时，信号SELV为Vss。当COUTV为Vcc时，信号SELV为Vnwbias(如1.6V)，SELV值大于等于Vcc。
【0075】图9示出了涉及使用诸如图6，7，8中的PMOS抑制闩锁电路的PMOS抑制闩锁电路102的操作。首先，在用户把集成电路10插入系统之前，集成电路10的管脚14处没有施加电源电压。结果是，信号Vcc，Vss和Vnwbias浮动(方框130)。PMOS抑制闩锁电路102的运行方式依赖于信号Vcc，Vss和Vnwbias的上电顺序。
【0076】如果Vss和Vcc有效，同时Vnwbias无效，会激活PMOS抑制闩锁电路来阻止闩锁。特别地，PMOS抑制闩锁电路102会使用图8的电路112来检测这种状态，并且使晶体管TXP导通(方框132)。导通晶体管TXP会在端116和线路104(图7)之间产生一个低电阻路径，所以集成电路中Vnwbias线路上的信号箝位为Vcc。保持Vnwbias在Vcc可以抑制Vnwbias浮动，由此抑制了闩锁。如果需要，Vnwbias可以保持为其它的安全电压(如，接近Vcc的电压)。
【0077】当Vnwbias信号有效时，PMOS抑制闩锁电路不被激活(方框134)。在这种状态下，晶体管TXP关闭，所以线路104(图7)上的电压可以保持在Vnwbias的期望值。
【0078】由于集成电路10由有效的Vcc、Vss和Vnwbias信号供电，集成电路上的电路可以正常的运行(方框136)。PMOS抑制闩锁电路102不被激活，晶体管TXP关闭。
【0079】如果，在方框130的初始状态之后，信号Vnwbias在Vss和Vcc有效之前有效，则PMOS抑制闩锁电路102保持不激活，如方框138所示。在这种情况中，由于Vnwbias的值从不小于等于Vcc，所以控制信号SELV永远不会为低值，晶体管TXP保持关闭。在Vss和Vcc有效之后，集成电路10正常运行(方框136)。
【0080】如该实例所展示的，在一些状态下，如图9的右手分支所代表的那些状态，PMOS抑制闩锁电路从不被激活。因为电压Vnwbias在Vcc和Vss之前有效，所以就不需要箝位Vnwbias在安全电压。但是在其它的状态下，如图9的左手分支所代表的那些状态，当潜在的闩锁状态被检测出来，PMOS抑制闩锁电路激活。在激活的过程中，产生控制信号，其导通晶体管TXP。晶体管TXP保持导通，线路Vnwbias保持在Vcc直到所有的信号有效并且闩锁的风险过去。
【0081】图10示出了带有NMOS抑制闩锁电路的说明性可编程逻辑器件集成电路10。如图10的NMOS抑制闩锁电路144的NMOS抑制闩锁电路和如图6的PMOS抑制闩锁电路102的PMOS抑制闩锁电路通常同时使用于同一集成电路10。为清楚起见，分别结合图6和10描述PMOS抑制闩锁电路102和NMOS抑制闩锁电路144的运行。
【0082】如图10所示，NMOS抑制闩锁电路144经由管脚14和路径146和145从外部源接收地信号Vss和正电源信号Vcc。线路140从外部源22(图2)或从如图3的衬底偏置发生器28的内部源接收衬底偏置信号Vpwbias。在集成电路10正常的运行中，如Vpwbias线路140的线路被使用来分配衬底偏置电压信号Vpwbias到NMOS晶体管24。电路10上可以有任意个合适的不同的NMOS衬底偏置信号。作为例子，在图10中示出使用单个的衬底偏置Vpwbias。
【0083】NMOS抑制闩锁电路通过路径142连接于Vpwbias线路140。当潜在的闩锁状态被检测到时，NMOS抑制闩锁电路箝位140线路上的电压为诸如Vss的安全电压。当上电操作完成后并且所有的电源信号都有效时，NMOS抑制闩锁电路释放线路140。
【0084】利用一个合适的方法，NMOS抑制闩锁电路144监视Vss和Vcc。NMOS抑制闩锁电路144还可以监视Vpwbias或与Vpwbias相关联的信号。被监视的信号被比较来判定是否存在潜在的闩锁状态。
【0085】如图3的例子所示，一个合适的Vpwbias发生电路28通过上升正电源电压Vccpd(例如，约2.5V的正电源电压被用来为电路供电，该电路例如为在图1的输入-输出电路12中的位于集成电路10的外围周围的前置驱动器)产生内部的负电源电压Vneg。除非图3的线路36上出现电压Vneg，衬底偏置电压Vpwbias不能被NMOS衬底偏置发生器28正常的产生。因此，通过监视图10中线路148上的Vneg的状态(在图3中连接于线路36)，NMOS抑制闩锁电路144能够监视信号Vpwbias的状态。
【0086】在Vpwbias是由外部产生的情况下，线路148被省略，并且NMOS抑制闩锁电路144直接监视Vpwbias线路140上的电压，而不是监视信号Vneg的前身。作为实例，结合基于Vneg的测量的内部衬底偏置发生设计方案和信号监视配置，描述了NMOS抑制闩锁电路144的运行。但是如果需要，图2中所示类型的外部衬底偏置设计方案也可以使用。NMOS抑制闩锁电路144的运行也是同样的，不论内部信号如Vneg的值是否被监视或外部产生的衬底偏置信号Vpwbias是否被监视。
【0087】图3的NMOS衬底偏置发生器28通过使用电源信号Vcc、Vss和Vccpd来产生信号Vneg。当集成电路10上电时(如，当用户把包含集成电路10的器件插入插槽时)，电源信号如Vcc、Vss和Vccpd以一种给定的顺序施加到相应的电源线路上。电源信号Vcc，Vss和Vccpd生效的顺序不能提前确定，因为没有在集成电路10上设置上电限制。
【0088】如果NMOS抑制闩锁电路144判定信号Vss和Vcc在信号Vpwbias之前有效，那么NMOS抑制闩锁电路144可以在线路140上保持电压为Vss或另一个合适的安全电压。一旦信号Vneg有效——指示信号Vpwbias有效——NMOS抑制闩锁电路144能够释放线路140。这就允许Vpwbias信号能够被用在晶体管24的正常的衬底偏置。因为在Vcc和Vss有效时，Vpwbias不允许浮动，结合图5说明的闩锁状态就能避免。
【0089】可以使用任何合适的方式监视Vcc，Vss和Vpwbias的状态。在一种方法中，通过比较Vneg与值上接近Vss的信号Vbias，Vpwbias的状态与Vss和Vcc的状态相比较，而不是直接比较Vpwbias和Vss或Vcc，或者直接比较Vneg和Vss或Vcc。
【0090】如果需要，可以使用其他方法。例如，因为Vneg是从NMOS衬底偏置发生器28中的电源Vccpd获得的，Vccpd的状态是Vneg状态的指示。如果Vccpd被判定为浮动，信号Vneg就不能有效。一般地优选直接测量Vneg而不是测量其前身Vccpd，这是因为Vneg的状态几乎直接的与Vpwbias的状态相关。然而，如果需要，不太直接的测量如Vccpd上的测量或相关于Vpwbias的产生的其它前身电源电压的测量也可以被使用。NMOS抑制闩锁电路144能够直接比较Vneg和Vss，来代替比较Vneg和Vbias。
【0091】尽管任何合适的信号监视设计方案可以用来判定何时激活NMOS抑制闩锁电路144，但作为实例，描述了信号监视配置的使用，在该配置中，通过比较内部信号Vneg和Vbias的电压，进行Vpwbias的状态和Vss和Vcc的状态比较。
【0092】图11示出了可以用于NMOS抑制闩锁电路144的说明性电路150。如图11所示，电路150包括控制电路152和晶体管TXN。NMOS衬底偏置路径140可以被用来分配衬底偏置信号Vpwbias到NMOS晶体管24的衬底端。控制电路152在端151处接收电源信号Vcc并使用端156施加地电压于电路150。来自图2中路径36的信号Vneg通过路径148被提供给控制电路152。
【0093】在运行过程中，控制电路152监视信号Vneg，Vcc和Vss，并在输出端产生相应的控制信号SELN。控制信号SELN施加于路径154上的晶体管TXN的栅极。晶体管TXN的漏-源极端之一连接于地端156，并且接收信号Vss。晶体管TXN的另一漏-源极端和晶体管TXN的衬底端连接于衬底偏置分配路径140。
【0094】如果控制电路152检测到在Vcc和Vss有效时Vneg无效，控制电路152在其输出处产生高值SELN。高值SELN导通晶体管TXN并且在端156处使得线路140电连接于地信号Vss。只要晶体管TXN为导通，线路140的电压Vss会保持箝位在Vss。当控制电路152检测到线路140上的Vpwbias信号已经有效(如，通过监视有效的Vneg信号)，控制电路152在其输出处产生低值SELN。低值SELN信号关闭晶体管TXN并且允许Vpwbias电压作为衬底偏置施加到NMOS晶体管24。
【0095】图12中示出了用于图11的控制电路152的合适电路布置。在图12的实例中，控制电路152通过端151来接收电源电压信号Vcc。来自图2的线路36的负电压Vneg在线路148被接收。在端156接收地信号Vss。控制电路152有电阻R3和R4组成的电阻网络。电阻R3和R4组成分压器。当Vcc和Vss有效时，R3和R4的值被选择以使得小的偏置电压Vbias(如，100mV)产生在节点N3。电压Vbias被施加到比较器160的负输入端。比较器160的正输入端在线路148上接收信号Vneg。比较器160优选使用带有负的阈值电压的本征NMOS晶体管，所以比较器160理论上能够比较Vneg和如在0V的Vss的信号。为确保在期望的输入的条件下比较器160能够起作用，100mV的非零电压Vbias被提供作为比较器160的输入，而不是电压Vss。如果需要，其它的设计可以被使用(如，使用基于PMOS晶体管的比较器等等)。
【0096】在运行中，比较器160比较其输入端上的信号并在其输出端生成相应的输出信号COUTN。当Vpwbias，Vcc和Vss有效时，Vpwbias的值是负的(即小于Vss)。在这种情况下，Vneg小于等于Vbias，并且信号COUTN为低。如果Vpwbias是无效的(即，Vpwbias是浮动的而不是小于Vss)，Vneg的值大于Vbias并且信号COUTN为高。
【0097】信号COUTN范围从低值Vss到高值Vcc。线路162上的COUTN信号使用电平转换器164来进行电平转移。结果所得的信号COUTN的电平转移后的版本作为线路166上的控制信号。通过使用来自端151的电压Vcc、来自端148的电压Vneg、以及端156上的地电压Vss，电平转换器164被供电。当COUTN为低值Vss时，信号SELN为低值Vneg，当COUTN为高值Vcc时，信号SELN为高值Vcc。
【0098】图13示出了涉及使用如图10，11，12中的NMOS抑制闩锁电路的NMOS抑制闩锁电路的操作。首先，在用户把集成电路10插入系统之前，集成电路10的管脚14处没有施加电源电压。结果是，信号Vcc、Vss和Vnwbias浮动(方框130)。NMOS抑制闩锁电路144的运行方式依赖于信号Vcc，Vss和Vnwbias的上电顺序。
【0099】如果Vss和Vcc有效，同时Vpwbias无效，NMOS抑制闩锁电路会检测这种情况，并将激活以抑制闩锁。特别地，NMOS抑制闩锁电路144会使用图12的电路152来检测这种状态，并且使晶体管TXN导通(方框170)。导通晶体管TXN会在地端156和线路140(图11)之间产生低电阻路径，所以集成电路中Vpwbias线路上的信号箝位为Vss。保持Vpwbias在Vss可以抑制Vpwbias浮动，并由此抑制了闩锁。如果需要，Vpwbias可以保持为其它的安全电压，而不是Vss(如，Vss附近的电压)。
【0100】当Vpwbias信号有效时，NMOS抑制闩锁电路不被激活(方框172)。在这些状态下，晶体管TXN关闭，所以线路140(图10和11)上的电压可以保持在Vpwbias的期望值。
【0101】由于集成电路10由有效的Vcc，Vss和Vnwbias信号来上电，集成电路上的电路可以正常的运行(方框174)。NMOS抑制闩锁电路144不被激活，晶体管TXN关闭。
【0102】如果，在方框168的初始状态之后，信号Vpwbias在Vss和Vcc有效之前有效(如，因为前身电源电压Vccpd有效使得NMOS衬底偏置发生器28产生有效的Vneg信号和有效的Vpwbias信号)，NMOS抑制闩锁电路144保持未激活，如方框176所示。由于Vneg的值从不大于这种情况中的Vbias，所以控制信号SELV永远不会为高值，晶体管TXN保持断开。
【0103】在Vss和Vcc有效之后，集成电路10正常运行(方框174)。
【0104】如这个实例所展示的，在一些状态下，如图13的右手分支所代表的，NMOS抑制闩锁电路从不被激活。因为电压Vpwbias在Vcc和Vss之前有效，所以就没有箝位Vpwbias在安全电压的需要。但是在其它的状态下，如图13的左手分支所代表的，当潜在的闩锁状态被检测出来，NMOS抑制闩锁电路激活。在激活的过程中，产生导通晶体管TXN的控制信号。晶体管TXN保持导通，线路Vpwbias保持在Vss直到所有的信号有效并且闩锁的风险过去。
【0105】结合图6-9所描述的有源PMOS抑制闩锁方案和结合图10-13所描述的有源NMOS抑制闩锁方案优选二者都用在集成电路10上以抑制闩锁。但是如果需要，这些有源抑制闩锁技术中的一个或两个可以通过使用无源抑制闩锁方案来代替和补充。图14图示说明了用于PMOS晶体管26的无源抑制闩锁电路。如图14所示，由二极管连接的晶体管178组成的二极管连接于Vcc线路108和Vnwbias线路104之间。当电压信号Vnwbias下拉到低于Vcc一个二极管导通电压时，二极管178导通。这阻止了线路104上的电压下降低于Vcc超过多于一个二极管导通电压，并因此阻止了寄生PNP晶体管的射-基结被前向偏置。在设计中没有更多的余量，这是因为在一些情况下，射-基结在它的导通电压附近偏置。但是，无源抑制闩锁电路在一些情况下可以是有优势的，这些情况包括希望最小化电路复杂性和节约集成电路上的面积(real eatate)。
【0106】图15示出了用于NMOS晶体管26的说明性无源抑制闩锁电路。无源NMOS晶体管闩锁电路有由二极管连接的晶体管180组成的二极管，其连接在Vss端156和Vpwbias线路140之间。每当电压信号Vpwbias上升到超过Vss一个二极管的导通电压，二极管180导通。这抑制了线路140上的电压上升超过Vss多于一个二极管导通电压，并因此抑制了寄生双极性晶体管NPN2的基-射结被前向偏置。由于利用了图14无源PMOS抑制闩锁方案，在图15的电路设计中就没有更多的设计余量。在一些情况下，NPN2的基-射结会在它的导通电压附近被偏置。但是，无源抑制闩锁电路在一些情况下是有优势的，这些情况包括希望最小化电路的复杂性和节约集成电路上的面积。
【0107】前述仅仅示例性的说明了本发明的原理，在不脱离本发明的范围和精神的情况下，本领域的技术人员可以做出各种改进。

Claims (30)

1.一种集成电路包括：
每一个都带有衬底端的金属氧化物半导体晶体管；
输入-输出管脚，电源通过所述输入-输出管脚被提供给所述集成电路；
衬底偏置路径，其分配衬底偏置信号到所述金属氧化物半导体晶体管的所述衬底端；以及
有源抑制闩锁电路，其监视所述电源信号来检测所述金属氧化物半导体晶体管的潜在闩锁状态，并且把所述衬底偏置路径保持在安全电压，以在出现所述潜在闩锁状态时抑制所述金属氧化物半导体晶体管中的闩锁。
2.根据权利要求1所述的集成电路，其中所述输入-输出管脚中包括接收正电源信号和地电源信号的输入-输出管脚，其中，所述有源抑制闩锁电路包括监视所述正电源信号和所述地电源信号以判定所述正电源信号和所述地电源信号是否有效的电路。
3.根据权利要求1所述的集成电路，其中所述输入-输出管脚包括从外部源接收所述衬底偏置信号的输入-输出管脚，其中，所述有源抑制闩锁电路包括监视所述衬底偏置路径上的电压以判定所述衬底偏置信号是否有效的电路。
4.根据权利要求1所述的集成电路进一步包括：
衬底偏置产生电路，其产生施加到所述衬底偏置路径上的所述衬底偏置信号，其中所述有源抑制闩锁电路包括监视来自所述衬底偏置产生电路的至少一个信号以判定所述衬底偏置信号是否有效的电路。
5.根据权利要求1所述的集成电路进一步包括：
衬底偏置产生电路，其产生施加在所述衬底偏置路径上的所述衬底偏置信号，其中所述有源抑制闩锁电路包括监视来自所述衬底偏置产生电路的至少一个信号以判定所述衬底偏置路径上的所述衬底偏置信号是否有效的电路，其中所述输入-输出管脚包括接收正电源信号和地电源信号的输入-输出管脚，且其中所述有源抑制闩锁电路包括监视所述正电源信号和所述地电源信号来判定所述正电源信号和所述地电源信号是否有效的电路。
6.根据权利要求1所述的集成电路进一步包括：
衬底偏置产生电路，其产生施加在所述衬底偏置路径上的所述衬底偏置信号，其中所述衬底偏置产生电路包括产生负电压信号的电荷泵电路，其中所述有源抑制闩锁电路包括监视来自所述衬底偏置产生电路的所述负电压信号以判定所述衬底偏置路径上的所述衬底偏置信号是否有效的电路。
7.根据权利要求1所述集成电路，其中所述电源信号包括核心电路正电源信号，所述集成电路进一步包括：
衬底偏置产生电路，其产生施加在所述衬底偏置路径上的所述衬底偏置信号，其中所述衬底偏置产生电路包括产生负电压信号的电荷泵电路，其中所述有源抑制闩锁电路包括监视来自所述衬底偏置产生电路的所述负电压信号以判定所述衬底偏置路径上的所述衬底偏置信号是否有效的电路，且包括晶体管，所述晶体管被导通以把所述衬底偏置路径箝位在给定电压，以便当所述衬底偏置信号无效且至少所述核心电路正电源信号有效时，抑制所述金属氧化物半导体晶体管中的闩锁。
8.根据权利要求1所述的集成电路进一步包括：
核心电源路径，通过为所述集成电路上的核心电路供电的所述输入-输出管脚之一，把核心正电源电压施加到所述核心电源路径上，其中：
所述金属氧化物半导体晶体管包括带有衬底偏置端的p沟道金属氧化物半导体晶体管；
所述衬底偏置路径连接于所述p沟道金属氧化物半导体晶体管的衬底端；以及
所述有源抑制闩锁电路包括晶体管，所述晶体管连接于所述核心正电源电压路径和所述衬底偏置路径之间，其中所述有源抑制闩锁电路检测所述p沟道金属氧化物半导体晶体管的潜在的闩锁状态，所述有源抑制闩锁电路导通连接于所述核心正电源电压路径和所述衬底偏置路径之间的所述晶体管，以把所述衬底偏置路径箝位在所述核心正电源电压。
9.根据权利要求1所述集成电路进一步包括：
核心电源路径，通过为所述集成电路上的核心电路供电的所述输入-输出管脚之一，把核心正电源电压施加到所述核心电源路径上，其中：
所述金属氧化物半导体晶体管包括带有衬底偏置端的p沟道金属氧化物半导体晶体管；
所述衬底偏置路径连接于所述p沟道金属氧化物半导体晶体管的衬底端；以及
所述有源抑制闩锁电路包括晶体管，所述晶体管连接于所述核心正电源电压路径和所述衬底偏置路径之间，其中所述有源抑制闩锁电路包括控制电路，所述控制电路包括比较器，其中所述控制电路产生控制信号，所述控制信号控制连接在所述核心正电源电压路径和所述衬底偏置路径之间的所述晶体管，且其中当所述有源抑制闩锁电路检测到所述p沟道金属氧化物半导体晶体管的潜在的闩锁状态，所述控制电路产生的控制信号导通连接在所述核心正电源电压路径和所述衬底偏置路径之间的所述晶体管，以把所述衬底偏置路径箝位在所述核心正电源电压。
10.根据权利要求1所述的集成电路进一步包括：
核心电源路径，通过为所述集成电路上的核心电路供电的所述输入-输出管脚之一，把核心正电源电压施加到所述核心电源路径上，其中：
所述金属氧化物半导体晶体管包括带有衬底偏置端的p沟道金属氧化物半导体晶体管；
所述衬底偏置路径连接于所述p沟道金属氧化物半导体晶体管的衬底端；以及
所述有源抑制闩锁电路包括晶体管，所述晶体管连接于所述核心正电源电压路径和所述衬底偏置路径之间，其中所述有源抑制闩锁电路包括控制电路，所述控制电路包括比较器，其中所述比较器的一个输入接收正比于所述核心正电源电压的电压，并且指示所述核心正电源电压和所述地电压是否有效，其中比较器的另一输入接收正比于所述衬底偏置信号的电压，其中所述比较器比较它的输入并且在它的输出产生相应的控制信号，所述控制信号控制连接在所述核心正电源电压路径和所述衬底偏置路径之间的所述晶体管，其中根据比较所述比较器的输入，当所述有源抑制闩锁电路检测出p沟道金属氧化物半导体晶体管中的潜在的闩锁状态时，所述比较器产生的所述控制信号导通连接在所述核心正电源电压路径和所述衬底偏置路径之间的所述晶体管，以箝位所述衬底偏置路径为所述核心正电源电压。
11.根据权利要求1所述的集成电路进一步包括：
地电源路径，来自所述输入-输出管脚之一的地电压被施加到所述地电源路径，其中：
所述金属氧化物半导体晶体管包括带有衬底偏置端的n沟道金属氧化物半导体晶体管；
所述衬底偏置路径连接于所述n沟道金属氧化物半导体晶体管的衬底端；以及
所述有源抑制闩锁电路包括连接于所述地电源路径和所述衬底偏置路径之间的晶体管，其中当所述有源抑制闩锁电路检测到所述n沟道金属氧化物半导体晶体管的潜在的闩锁状态时，所述有源抑制闩锁电路导通连接在所述地电源电压路径和所述衬底偏置路径之间的所述晶体管，以把所述衬底偏置路径箝位在所述地电源电压。
12.根据权利要求1所述的集成电路进一步包括：
地电源路径，来自所述输入-输出管脚之一的地电压被施加到所述地电源路径，其中：
所述金属氧化物半导体晶体管包括带有衬底偏置端的n沟道金属氧化物半导体晶体管；
所述衬底偏置路径连接于所述n沟道金属氧化物半导体晶体管的衬底端；以及
所述有源抑制闩锁电路包括连接于所述地电源电压路径和所述衬底偏置路径之间的晶体管，其中所述有源抑制闩锁电路包括控制电路，所述控制电路包括比较器，其中所述控制电路产生控制连接在所述地电源电压路径和所述衬底偏置路径之间的所述晶体管的控制信号，其中当所述有源抑制闩锁电路检测到所述n沟道金属氧化物半导体晶体管的潜在闩锁状态时，所述控制电路产生的所述控制信号导通连接在所述地电源电压路径和所述衬底偏置路径之间的所述晶体管，以把所述衬底偏置路径箝位为所述地电源电压。
13.根据权利要求1所述的集成电路进一步包括：
地电源路径，地电源电压从所述输入-输出管脚之一被施加到所述地电源路径，其中：
所述金属氧化物半导体晶体管包括带有衬底偏置端的n沟道金属氧化物半导体晶体管；
所述衬底偏置路径连接于所述n沟道金属氧化物半导体晶体管的衬底端；以及
所述有源抑制闩锁电路包括连接于所述地电源电压路径和所述衬底偏置电压路径之间的晶体管，其中所述有源抑制闩锁电路包括控制电路，所述控制电路包括比较器，其中所述比较器的一个输入接收相关于所述地电源电压的电压，并且指示所述地电源电压和正核心逻辑电源电压是否有效，其中所述比较器的另一个输入接收指示所述衬底偏置信号是否有效的电压，其中所述比较器比较它的输入并且在控制连接在所述地电源电压路径和所述衬底偏置路径之间的所述晶体管的输出产生相应的控制信号，其中当所述有源抑制闩锁电路基于所述比较器的输入的比较，检测出所述n沟道金属氧化物半导体晶体管中的潜在闩锁状态时，所述比较器产生的所述控制信号导通连接在所述核心正电源电压路径和所述衬底偏置路径之间的所述晶体管，以把所述衬底偏置路径箝位为所述地电源电压。
14.根据权利要求1所述的集成电路进一步包括：
载有配置数据的可编程元件，且其中所述有源抑制闩锁电路包括有源n沟道抑制闩锁电路和有源p沟道抑制闩锁电路。
15.根据权利要求1所述的集成电路进一步包括：
所述有源抑制闩锁电路中的n沟道金属氧化物半导体有源抑制闩锁电路，当通过所述输入-输出管脚接收的核心逻辑电源电压和地电源电压有效同时所述衬底偏置路径上的所述衬底偏置信号浮动时，所述n沟道金属氧化物半导体有源抑制闩锁电路抑制所述金属氧化物半导体晶体管闩锁，以及
至少一个无源抑制闩锁电路，所述无源抑制闩锁电路包括二极管连接的晶体管。
16.根据权利要求1所述的集成电路，其中，所述金属氧化物半导体晶体管包括n沟道金属氧化物半导体晶体管，所述集成电路进一步包括：
核心逻辑正电源路径，其从所述输入-输出管脚之一接收核心逻辑正电源信号；
地电源路径，其从所述输入-输出管脚之一接收地电源信号；
上升电源路径，其从所述输入-输出管脚之一接收上升电源信号，所述上升电源信号大于所述核心逻辑电源信号；
n沟道金属氧化物半导体晶体管衬底偏置发生器，其接收所述核心逻辑电源信号、所述地电源信号、和所述上升电源信号，并产生负电压，其中所述n沟道金属氧化物半导体晶体管衬底偏置发生器使用所述负电压产生用于所述n沟道金属氧化物半导体晶体管的所述衬底偏置信号，其中所述有源抑制闩锁电路包括连接于所述衬底偏置路径和所述地电源路径之间的晶体管，并且当所述有源抑制闩锁电路判定所述核心逻辑正电源信号和所述地信号有效、同时所述负电压信号无效时，所述晶体管被所述有源抑制闩锁电路导通，其中当所述晶体管导通时，所述地电源信号被施加到所述衬底偏置路径上。
17.根据权利要求1所述的集成电路，其中，所述金属氧化物半导体晶体管包括n沟道金属氧化物半导体晶体管，所述集成电路进一步包括：
核心逻辑正电源路径，其从所述输入-输出管脚之一接收核心逻辑正电源信号；
地电源路径，其从所述输入-输出管脚之一接收地电源信号；
上升电源路径，其从所述输入-输出管脚之一接收上升电源信号，所述上升电源信号大于所述核心逻辑电源信号；
n沟道金属氧化物半导体晶体管衬底偏置发生器，其接收所述核心逻辑电源信号、所述地电源信号、和所述上升电源信号，并产生负电压，其中所述n沟道金属氧化物半导体晶体管衬底偏置发生器使用所述负电压产生用于所述n沟道金属氧化物半导体晶体管的所述衬底偏置信号，其中所述有源抑制闩锁电路包括：
比较器，其具有输出，具有接收所述负电压的第一输入，且具有接收偏置电压的第二输入，当所述核心逻辑正电源信号和所述地电源信号有效时，所述偏置电压有效，其中所述比较器比较所述第一输入和所述第二输入，并在输出处产生相应的控制信号；
电平转换器，其接收来自所述比较器的所述控制信号，并产生所述控制信号的相应的电平转移后信号；和
晶体管，其具有接收所述控制信号的电平转移后信号的栅极，并且连接于所述衬底偏置路径和所述地电源路径之间，其中当所述负电压信号小于所述偏置电压时，所述电平转移后的控制信号具有第一状态，所述第一状态关闭连接于所述衬底偏置路径和所述地电源路径之间的所述晶体管，其中当所述负电压信号大于所述偏置电压时，所述电平转移后的控制信号具有第二状态，所述第二状态导通了连接于所述衬底偏置路径和所述地电源路径之间的所述晶体管，以使得所述地电源信号加到所述衬底偏置路径上，以抑制闩锁。
18.根据权利要求1所述集成电路，其中，所述金属氧化物半导体晶体管包括p沟道金属氧化物半导体晶体管，所述集成电路进一步包括：
核心逻辑正电源路径，其从所述输入-输出管脚之一接收核心逻辑正电源信号；
地电源路径，其从所述输入-输出管脚之一接收地电源信号，和
p沟道金属氧化物半导体晶体管衬底偏置发生器，其至少接收所述核心逻辑电源信号和所述地电源信号，其中所述p沟道金属氧化物半导体晶体管衬底偏置发生器把所述衬底偏置信号加到所述衬底偏置路径上，其中所述有源抑制闩锁电路包括：
比较器，其具有输出，具有接收指示所述衬底偏置信号的第一电压的第一输入，具有接收第二电压的第二输入，其中，所述比较器比较所述第一输入和所述第二输入，并在其输出产生相应的控制信号，当所述核心逻辑正电源电压和所述地电源信号有效、同时所述衬底偏置信号无效时，所述控制信号具有第一状态，当所述核心逻辑正电源信号、所述地电源信号和所述衬底偏置信号有效时，所述控制信号具有第二状态。
19.根据权利要求1所述的集成电路，其中所述金属氧化物半导体晶体管包括p沟道金属氧化物半导体晶体管，所述集成电路进一步包括：
核心逻辑正电源路径，其从所述输入-输出管脚之一接收核心逻辑正电源信号；
地电源路径，其从所述输入-输出管脚之一接收地电源信号；和
p沟道金属氧化物半导体晶体管衬底偏置发生器，其至少接收所述核心逻辑电源信号和所述地电源信号，其中所述p沟道金属氧化物半导体晶体管衬底偏置发生器把所述衬底偏置信号施加到所述衬底偏置路径上，其中所述有源抑制闩锁电路包括：
比较器，其具有输出，具有接收指示所述衬底偏置信号的第一电压的第一输入，具有接收第二电压的第二输入，其中，所述比较器比较所述第一输入和所述第二输入，并在其输出产生相应的控制信号，当所述核心逻辑正电源电压和所述地电源信号有效、同时所述衬底偏置信号无效时，所述控制信号具有第一状态，当所述核心逻辑正电源信号、所述地电源信号和所述衬底偏置信号有效时，所述控制信号具有第二状态。和
晶体管，其具有被施加所述控制信号的栅极，所述晶体管连接于所述衬底偏置路径和所述核心逻辑正电源路径之间，其中当所述控制信号具有所述第一状态时，所述控制信号导通连接在所述衬底偏置路径和所述核心逻辑正电源路径之间的所述晶体管，以使得所述正电源信号加到所述衬底偏置路径来抑制闩锁，其中当所述控制信号具有所述第二状态时，所述控制信号关断连接在所述衬底偏置路径和所述核心逻辑正电源路径之间的所述晶体管，以使得通过所述p沟道金属氧化物半导体晶体管衬底偏置发生器施加到所述衬底偏置路径上的所述衬底偏置信号偏置所述p沟道金属氧化物半导体晶体管的衬底端。
20.根据权利要求1所述的集成电路，进一步包括：
正电源路径，其从所述输入-输出管脚之一接收正电源信号；
地电源路径，其从所述输入-输出管脚之一接收地电源信号；
晶体管，其连接于所述衬底偏置电路以及所述衬底偏置路径中的给定的一个；和
所述有源抑制闩锁电路中的比较器电路，其判定所述正电源信号、所述地电源信号以及所述衬底偏置信号是否有效，并且当所述正电源信号和所述地电源信号有效同时所述衬底偏置信号无效时，导通连接于所述衬底偏置路径的所述晶体管，以电连接所述衬底偏置路径至所述电源路径中的所述给定的一个，并且当所述正电源信号、所述地电源信号以及所述衬底偏置信号都有效时，关闭连接于所述衬底偏置路径的所述晶体管，以允许所述衬底偏置信号偏置所述金属氧化物半导体晶体管的衬底。
21.一种用于抑制集成电路上的金属氧化物半导体晶体管中的闩锁的方法，所述集成电路上具有衬底偏置路径，其分配衬底偏置信号到所述金属氧化物半导体晶体管的衬底端，所述方法包括：
监视所述集成电路上的电源信号来检测所述金属氧化物半导体晶体管的潜在的闩锁状态；和
当出现潜在的闩锁状态时，保持所述衬底偏置路径在安全的电压，以抑制所述金属氧化物半导体晶体管中的闩锁。
22.根据权利要求21所述的方法，其中监视所述电源信号包括监视正电源信号和地电源信号，以判定所述正电源信号和所述地信号是否有效。
23.根据权利21所述的方法，其中监视所述电源信号包括监视所述衬底偏置路径上的电压来判定所述衬底偏置信号是否有效。
24.根据权利要求21所述的方法，其中所述集成电路包括衬底偏置产生电路，其产生施加到所述衬底偏置路径上的所述衬底偏置信号，其中监视所述电源信号包括监视来自所述衬底偏置产生电路的至少一个信号，来判定所述衬底偏置信号是否有效。
25.根据权利要求21所述的方法，其中晶体管连接于所述衬底偏置路径和接收地电源信号的端之间，所述方法进一步包括：
判定所述衬底偏置路径上的所述衬底偏置信号是否有效；
监视正电源信号和所述地电源信号来判定所述正电源信号和所述地电源信号是否有效；和
当所述正电源信号和地电源信号有效，同时所述衬底偏置信号无效时，导通所述晶体管以施加所述地电源信号到所述衬底偏置路径。
26.根据权利要求21所述的方法，其中晶体管连接于所述衬底偏置路径和接收正电源信号之间的端之间，所述方法进一步包括：
判定所述衬底偏置路径上的所述衬底偏置信号是否有效；
监视所述正电源信号和地电源信号来判定所述正电源信号和所述地电源信号是否有效；和
当所述正电源信号和所述地电源信号有效，同时所述衬底偏置信号无效时，导通所述晶体管以施加所述正电源信号到所述衬底偏置路径。
27.可编程逻辑器件集成电路包括：
n沟道金属氧化物半导体晶体管，其每一个都带有衬底端；
n沟道衬底偏置发生器，其产生n沟道金属氧化物半导体衬底偏置信号；
第一衬底偏置路径，其分配所述n沟道金属氧化物半导体衬底偏置信号到所述n沟道金属氧化物半导体晶体管的衬底端；
n沟道有源抑制闩锁电路，其抑制所述n沟道金属氧化物半导体晶体管发生闩锁；
p沟道金属氧化物半导体晶体管，其每一个都带有衬底端；
p沟道衬底偏置发生器，其产生p沟道金属氧化物半导体衬底偏置信号；
第二衬底偏置路径，其分配所述p沟道金属氧化物半导体衬底偏置信号到所述p沟道金属氧化物半导体晶体管的衬底端；
p沟道有源抑制闩锁电路，其抑制所述p沟道金属氧化物半导体晶体管发生闩锁；
28.根据权利要求27所述的可编程逻辑器件集成电路进一步包括：
n沟道金属氧化物半导体衬底偏置发生器，其产生施加到所述第一衬底偏置路径上的所述n沟道金属氧化物半导体衬底偏置信号；和
p沟道金属氧化物半导体衬底偏置发生器，其产生施加到所述第一衬底偏置路径上的所述p沟道金属氧化物半导体衬底偏置信号；
29.根据权利要求27所述的可编程逻辑器件集成电路进一步包括：
输入-输出管脚，其接收正电源信号和地电源信号，其中所述n沟道有源抑制闩锁电路包括比较器电路，其判定所述第一衬底偏置路径上的所述n沟道衬底偏置信号是否有效、所述正电源信号是否有效、所述地电源信号是否有效；和
所述n沟道有源抑制闩锁电路中的晶体管，当所述比较器电路判定所述正电源信号和所述地电源信号有效同时所述n沟道衬底偏置信号无效时，所述n沟道有源抑制闩锁电路导通，以箝位所述第一衬底偏置路径为所述地电源信号。
30.根据权利要求27所述的可编程逻辑器件集成电路进一步包括：
输入-输出管脚，其接收正电源信号和地电源信号，其中所述p沟道有源抑制闩锁电路包括比较器电路，其判定所述第二衬底偏置路径上的所述p沟道衬底偏置信号是否有效、所述正电源信号是否有效、所述地电源信号是否有效；和
p沟道有源抑制闩锁电路中的晶体管，当所述比较器电路判定所述正电源信号和所述地电源信号有效同时所述p沟道衬底偏置信号无效时，所述p沟道有源抑制闩锁电路导通，以箝位所述第二衬底偏置路径为所述正电源信号。
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