CN1581481A - 具有控制电路的esd保护电路 - Google Patents
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Abstract
一种ESD保护电路，具备作为与半导体集成电路连接的外部连接端的第1焊盘、作为与上述半导体集成电路连接的外部连接端的第2焊盘、连接在上述第1焊盘与第2焊盘之间的钳位电路。进一步，将上述钳位电路控制为处于导通状态或者处于非导通状态的控制电路。
Description
本申请是基于并要求日本专利申请第2003-205735号、申请日为2003年8月4日的优先权，在此通过引用而并入该专利申请的全部内容。
技术领域
本发明涉及保护IC(Integrated Circuit，集成电路)以及LSI(Large ScaleIntegration Circuit，大规模集成电路)等半导体集成电路的不受到ESD(Electrostatic Discharge，静电放电)的影响的ESD保护电路。
背景技术
以往，为了保护IC或LSI等的半导体集成电路不受ESD产生的高电压影响，而提出各种各样的ESD保护电路。这里用图1～图5来说明以往的3种ESD保护电路。
图1是模式化示意以往例1的ESD保护电路的电路图。
如图1所示，在第1、第2焊盘(pad)11、12上连接有内部电路13，在这些焊盘11、12之间连接有钳位电路14。上述钳位电路14由NMOS晶体管18构成。即，上述NMOS晶体管18的漏极连接于第1焊盘11，源极连接于第2焊盘12，栅极与背栅极连接于源极。
接着用图2来说明如图1所示电路的动作。图2是模式化示意图1所示的NMOS晶体管18的电压-电流特性的图。在图2中，横轴为NMOS晶体管18的漏极与源极之间外加的电压值V1，纵轴为在漏极与源极之间流过的电流值I1。首先，在第1焊盘11与第2焊盘12之间不外加由ESD产生的高电压的情况下(区域1)，作为钳位电路14的NMOS晶体管18的漏极与源极之间不流有电流。这是由于NMOS晶体管18的栅极与源极互相连接并成为相同电位，处于非导通状态(截止)。因此，当不必要保护内部电路13受到高压影响的情况下，不影响内部电路13的正常工作。
另一方面，在第1焊盘11与第2焊盘12之间外加由ESD产生的高电压的情况下(区域2)，NMOS晶体管处于导通状态(导通)，由ESD产生的ESD电荷从第1焊盘11经过钳位电路14向第2焊盘放走。即，能够不对内部电路13外加高电压从而保护内部电路13。
进一步详细说明上述区域2的NMOS晶体管18的电压-电流特性。当NMOS晶体管的漏极与源极之间加有高电压时，如图2所示，一旦达到触发电压Vt1后，NMOS晶体管18就产生急速返回(snap-back)。由于上述急速返回特性，电压下降到维持电压Vh。然后，使电流急剧流出。
还有，这时流于NMOS晶体管18的电流是，从漏极经过基板部分向源极流出的作为双极性作用的截止电流。因此，不是流于NMOS晶体管18沟道部的导通电流。
但是，如上结构的ESD保护电路必须满足以下2个设计条件。第1设计条件是，应保护的内部电路13的耐压值(破坏内部电路13的电压)必须高于触发电压值Vt1的耐压值。第2设计条件是，保持电压值Vh必须高于内部电路13的电源电压值Vdd。还有，上述第2设计条件是在排除内部电路13处于正常工作时钳位电路14成为导通状态(导通)的情况而求得的设计条件。
但是，伴随着近年来的半导体制造技术的细微化，用于内部电路的MOSFET的栅极耐压值急剧下降。例如，在0.18～0.13微处理中，触发电压值Vt1与栅极耐压值大致相同，在0.09微处理中，栅极耐压值比触发电压值Vt1要低。即，内部电路13的耐压值比触发电压值Vt1要低。因此，考虑到今后的细微化处理，很难满足上述第1设计条件。
接着用图3以及图4来说明以往例2的ESD保护电路。图3是模式化示意以往例2的ESD保护电路的电路图。
该以往例2的ESD保护电路是在上述以往例1所示的ESD保护电路中进一步设置有时间常数电路23。这样的ESD保护电路例如记载于美国专利6,249,410号说明书(2001年6月19日，图4)中。
上述时间常数电路23由电容C和电阻元件R所构成。上述电容C的一方的电极连接于焊盘11，另一方的电极连接于NMOS晶体管18的栅极。上述电阻元件R的一端连接于上述NMOS晶体管的栅极，另一端连接于焊盘12。
其次，用图4来说明图3所示的ESD保护电路的动作。图4是示意图3所示的NMOS晶体管18的电压-电流特性图。在图4中，横轴为NMOS晶体管18的漏极与源极之间外加的电压值V1，纵轴为流于漏极与源极之间的电流值I1。
首先，在第1焊盘11与第2焊盘12之间不外加由ESD产生的高电压的情况下，与上述以往例1相同，钳位电路14为非导通状态(截止)。因此，不影响内部电路13的正常工作。
但是，在第1焊盘11与第2焊盘12之间外加由ESD产生的高电压的情况下，时间常数电路23生成的一定时间的脉冲外加于NMOS晶体管18的栅极上。因此，NMOS晶体管处于导通状态。即，钳位电路14处于导通状态(导通)。
因此，由ESD产生的ESD电荷从第1焊盘11经过钳位电路14向第2焊盘12放出。因而，能够保护内部电路13不受由ESD产生的高电压的影响。还有，上述的一定时间大致由电容C的容量值和电阻元件R的电阻值相乘所得的时间常数来决定。
用图4来详细说明在上述第1焊盘11与第2焊盘12之间外加由ESD产生的高电压的情况下的NMOS晶体管18的电压-电流特性。
图4中的实线25示意流于NMOS晶体管18的沟道的电压-电路特性。即，实线25是“NMOS晶体管18导通时”的特性。进一步，图4中的虚线26表示相对于以往例1的急速返回特性的电压-电流特性。即，虚线26是“NMOS晶体管18截止时”的特性。如图4所示，实线25的特性比虚线26的特性能流出更多的电流。因此，对于ESD的保护能力比以往例1更高。还有，如上述实线25所示的特性与以往例1不同，是由流过NMOS晶体管18的源极与漏极之间形成的沟道部的导通电流所显示的特性。又，如虚线26所示的流过NMOS晶体管18的电流是作为双极性作用不流于沟道部的截止电阻。
可见，以往例2不是利用NMOS晶体管18的截止电流而是利用其导通电流。因此，不必考虑以往例1的第1设计条件即“触发电压Vt1必须低于应保护的内部电路的耐压(破坏内部电路的电压)1”这样的涉及条件。
但是，在以往例2中，时间常数电路23的设计成为难题。即，当上述时间常数(＝电容C的容量值与电阻元件R的电阻值相乘的值小时，NMOS晶体管18处于导通的时间就变短，不能起到有效的ESD保护的作用。相反，当时间常数大时，NMOS晶体管18处于导通的时间就长，能起到有效的ESD保护的作用。但是，电阻元件R和电容C的尺寸越大，芯片成本就越高。而且，由于上述时间常数电路23对每一对的焊盘是必要的，导致芯片整体的制造成本增加以及芯片尺寸的大幅度增大。
接着用图5来说明以往例3的ESD保护电路。图5是模式化示意以往例3的ESD保护电路的电路图。该ESD保护电路记载于例如ON-CHIP ESD PROTECTIONFOR INTEGATED CIRCUITS An IC Design Perspective Figure 4-24(AlbertZ.H.Wang著Kluwer Academic Publishers Group)。
如图5所示的以往例3的ESD保护电路在时间常数电路23与钳位电路14之间依次连接有第1至第3的逆变器30-1、30-2、30-3的输入端和输出端。
上述第1至第3的逆变器30-1、30-2、30-3由PMOS晶体管P-1、P-2、P-3和NMOS晶体管N-1、N-2、N-3构成。上述第1逆变器30-1的输入端连接于时间常数电路23的节点24，其输出端连接于第2逆变器30-2的输入端。上述第2逆变器30-2的输出端连接于第3逆变器30-3的输入端。上述第3逆变器30-3的输出端连接于上述钳位电路14的NMOS晶体管18的栅极。
其次来说明其动作。首先，说明在第1焊盘11与第2焊盘12之间外加由ESD产生的高电压时的动作。当在第1焊盘11与第2焊盘12之间外加高电压，由于时间常数电路23和逆变器电路30生成的信号，使作为钳位电路14的NMOS晶体管18处于导通状态。由此，外加于第1焊盘11的ESD电荷通过钳位电路14向第2焊盘12放走，以保护内部电路。其它的动作因与上述以往例2相同，故省略其说明。
但是，以往例3的ESD保护电路由于使用了时间常数电路23，存在与以往例2同样的问题。又，由于设置有逆变器电路30，对芯片尺寸以及制造成本更不利。
如上所述的以往的ESD保护电路，保护能力不充分，而且伴随着细微化，使设计以及制造更难，使制造成本增加，芯片尺寸增大。
发明内容
本发明的ESD保护电路具备：作为与半导体集成电路连接的外部连接端的第1焊盘、作为与上述半导体集成电路连接的外部连接端的第2焊盘、连接在上述第1焊盘与第2焊盘之间的钳位电路、以及控制上述钳位电路为导通状态或非导通状态的控制电路。
附图说明
图1是示意以往例1的ESD保护电路的电路图。
图2是示意以往例1的钳位电路的电压-电流特性图。
图3是示意以往例2的ESD保护电路的电路图。
图4是示意以往例2的钳位电路的电压-电流特性图。
图5是示意以往例3的ESD保护电路的电路图。
图6是说明本发明的ESD保护电路的概要结构的电路图。
图7是模式化示意图6所示的钳位电路的电压-电流特性图。
图8是模式化示意本发明的第1实施方式的ESD保护电路的电路图。
图9是模式化示意本发明的第2实施方式的ESD保护电路的电路图。
图10是模式化示意本发明的第2实施方式的变形例的ESD保护电路的电路图。
图11是模式化示意本发明的第3实施方式的ESD保护电路的电路图。
图12是模式化示意本发明的第4实施方式的ESD保护电路的电路图。
图13是模式化示意本发明的第5实施方式的ESD保护电路的电路图。
图14是模式化示意本发明的第6实施方式的ESD保护电路的电路图。
具体实施方式
以下，参照附图来说明本发明的实施方式。还有，所有图的共同部分标有共同的参照符号。
首先，用图6以及图7来说明本发明的ESD保护电路的概略结构。
如图6所示，半导体芯片50中形成有应保护的半导体集成电路即内部电路54。进一步，第1焊盘51以及第2焊盘52与内部电路54连接，在上述第1、第2焊盘51、52之间连接有钳位电路55。又，第3焊盘53与上述控制电路56连接。上述钳位电路55根据控制电路56的输出信号来控制导通状态/非导通状态。
接着用图7来说明图6所示的ESD保护电路的动作。图7是模式化示意图6的钳位电路55的电压-电流特性图。图7的横轴为外加于钳位电路55的电压值V，纵轴为流过钳位电路55的电流值I。进一步，图中的实线61示意第1电压-电流特性，实线62示意第2电压-电流特性。
首先，在安装LSI等的半导体芯片50之后是指，例如在电子设备以及家用电器等的终端(end)产品中作为部件组装完之后的情况。换句话说，是指在一定条件下通常工作的状态等。在该状态下，极少可能由ESD将高电压外加于内部电路54。因此，将钳位电路5设定5为第1电压-电流特性61，为非导通状态(截止状态)。
如上述那样安装了半导体芯片50之后，上述第3焊盘53输入用于适当地控制控制电路56的信号。由此，由于控制电路56的控制，钳位电路55的电压-电路特性为第1电压-电流特性61。如图2所示，第1电压-电流特性是当电压值V小的的情况下，没有电流值I流过的特性。即，在钳位电路54显示第1电压-电流特性61的情况下，钳位电路55处于非导通状态(截止状态)。
因此，钳位电路55的动作不会影响内部电路54的动作。因而，内部电路54能正常工作。
另一方面，来说明在安装半导体芯片50之前，即，在第1焊盘51与第2焊盘52之间外加有由ESD产生的高电压的情况下的动作。
在安装半导体芯片50之前是指，例如从刚制造完到在电子设备制造厂内正要往PC板上组装为止的这段时间内的状况，或者从半导体芯片在半导体工厂制造后到组装于终端产品进行通常工作为止的这段时间的状况。在以上的状况中，很有可能由ESD向内部电路54外加高电压。因此，使钳位电路55处于导通状态，无论何时都可应对由ESD产生的高电压。即，将钳位电路55控制成第2电压-电流特性62，预先设定为导通状态。由于钳位电路55处于导通状态，高电压产生的电荷经过钳位电路55，能够放电到接地电源Vss。
如上所述在安装半导体芯片50之前，虽然上述第3焊盘53没有外部信号，由于控制电路56的控制，钳位电路55的电压-电流特性为第2电压-电流特性62。如图2所示，第1电压-电流特性62的特性为，只要外加很小的电压值V就有大量的电流值I流过。即，钳位电路55在显示第2电压-电流特性62的情况下，钳位电路55处于导通状态。
因此，即使在第1焊盘51与第2焊盘52之间由ESD外加高电压(例如，数千V程度)的情况下，上述高电压也能够通过钳位电路55来放电。即，由ESD产生的ESD电荷从第1焊盘51经过钳位电路55向第2焊盘52放出。
因此，由ESD产生的高电压不外加于内部电路54。其结果，能够保护内部电路54不会受到高电压的破坏。
如图2所示，第2电压-电流特性62利用导通电流。因此，能够流出大量的电流，钳位电路55有很高的保护能力。
进一步，利用控制电路56将钳位电路55的电压-电流特性控制成第1电压-电流特性61或者是第2电压-电流特性62。即，钳位电路55切换使用非导通状态或者是导通状态的任意一种。因此，如以往例1那样的设计条件是没有必要的。结果，不必要考虑钳位电路55设计上的限制，能够简单地制造出ESD保护电路。
而且，在该实施方式的ESD保护电路中也不必担心伴随着内部电路54的细微化而带来的设计条件。因此，也能够容易地应对今后的被细微化的内部电路54。
进一步，由于不需要时间常数电路等，能够从时间常数电路的时间常数所引起的制造上的限制中解放出来，使ESD保护电路更容易制造。还有，由于没有伴随着时间常数电路等的制造而产生的制造成本的增加以及芯片尺寸的增大，能够降低制造成本和减小芯片尺寸。
(第1实施方式)
用图8来说明本发明的第1实施方式的ESD保护电路。图8是模式化示意ESD保护电路的电路图。又，在以下的说明中省略与上述图6所示的ESD保护电路的说明重复部分的说明，详细说明特别不同的部分。
如图8所示，钳位电路55由开关电路65以及逆变器电路66构成，控制电路56由阻抗电路67构成，还有，第2焊盘52是接地用的焊盘，与半导体集成电路内的接地电源线连接。
上述逆变器电路66由PMOS晶体管P1以及NMOS晶体管N1构成。PMOS晶体管P1的栅极与第3焊盘53连接，源极与第1焊盘51连接，漏极与节点75连接。NMOS晶体管N1的栅极与第3焊盘53连接，源极与第2焊盘52连接，漏极与节点75连接。
上述开关电路65由NMOS晶体管N2构成。上述NMOS晶体管N2的栅极连接于节点75，源极连接于第2焊盘52，漏极连接于第1焊盘51。
上述阻抗电路67由下拉电阻元件R构成。下拉电阻元件R的一端连接于节点68，节点68与第3焊盘53连接，下拉电阻元件R的另一端连接于半导体集成电路内的接地电源线Vss。
接着用图8来说明ESD保护电路的动作。在以下的动作的说明中，图7所示的钳位电路55的电压-电流特性的图示及其说明是相同的，故省略。
首先，在安装半导体芯片之后，即，在第1焊盘51与第2点整部52之间没有外加由ESD产生的高电压的状况中，上述第2点整部52与接地电源Vss连接，上述第3焊盘53与内部电源Vdd连接。
那么，PMOS晶体管P1的栅极以及NMOS晶体管N1的栅极外加有“H(高)”电平的电压。PMOS晶体管P1处于截止状态，NMOS晶体管N1处于导通状态。
因此，通过节点75，在NMOS晶体管N2的栅极上，外加有与第2焊盘52连接的接地电源的“L(低)”电平的电压，NMOS晶体管N2处于截止状态。
根据以上动作，钳位电路55处于非导通状态(截止状态)。因此，钳位电路55的动作不会影响内部电路55的动作，能确保内部电路55的正常工作。
另一方面，在安装半导体芯片之前，即，在第1焊盘51与第2焊盘52之间外加由ESD产生的高电压的状况中，第3焊盘53通过阻抗电路67接地。
那么，PMOS晶体管P1的栅极以及NMOS晶体管N1的栅极上外加有“L(低)”电平的电压。NMOS晶体管N1处于截止状态，PMOS晶体管P1能处于导通状态。因此，当PMOS晶体管P1处于导通状态时，NMOS晶体管N2的栅极上外加与第1焊盘51相同的电压值。
这时，当由ESD产生的高电压外加于第1焊盘51与第2焊盘52之间时，在PMOS晶体管P1的源极上外加有高电压，PMOS晶体管P1处于完全导通状态。因此，在NMOS晶体管N2的栅极上外加有高电压，NMOS晶体管N2处于导通状态。
根据以上的动作，钳位电路55处于导通状态。因此，高电压通过钳位电路55放电。即，由ESD产生的ESD电荷从第1焊盘51经过钳位电路55向第2焊盘52放出。
因此，由ESD产生的高电压不外加于内部电路54上。其结果，能确保内部电路54的通常动作，以保护内部电路54。
如上所述，当在第1焊盘51与第2焊盘52之间外加有由ESD产生的高电压时，在NMOS晶体管N2的栅极上外加有高电压。因此，NMOS晶体管N2处于导通状态。即，该实施方式的钳位电路55利用MOS晶体管的导通电流。由于上述导通电流是流于MOS晶体管的沟道部的电流，能够流出比截止电流更多的电流。因此，对于由ESD产生的高电压，能够有效地保护内部电路54。
根据该实施方式的ESD保护电路，不仅制造容易，而且能够流出更多的电流。其它的效果，与上述图6所示的ESD保护电路相同。
(第2实施方式)
用图9来说明第2实施方式的ESD保护电路。图9是模式化示意ESD保护电路的电路图。在以下的说明中省略与上述第1实施方式重复的部分的说明，只详细说明其不同部分。
如图9所示，开关电路65由PMOS晶体管P2构成。上述PMOS晶体管P2的栅极连接于节点75，源极连接于第2焊盘52，漏极连接于第1焊盘51。阻抗电路67的下拉电阻元件R的一端连接于与第3焊盘53连接的节点68，另一端连接于半导体集成电路内的内部电源线Vdd。上述内部电源线Vdd的电压值为正极性。第2焊盘52为电源供给用的焊盘，连接于半导体集成电路内的内部电源线Vdd。
接着来说明图9所示的ESD保护电路的动作。
首先，在安装半导体芯片之后，即，在第1焊盘51与第2焊盘52之间没有外加由ESD产生的高电压的状况下，向第2焊盘52供给有内部电源Vdd，第3焊盘53接地。
那么，PMOS晶体管P1的栅极以及NMOS晶体管N1的栅极外加有“L”电平的电压。PMOS晶体管P1处于导通状态，NMOS晶体管N1处于截止状态。
因此，在通过节点75，在PMOS晶体管P2的栅极上，外加有与第2焊盘52连接的内部电源的“H”电平的电压值，PMOS晶体管P2处于截止状态。
根据以上的动作，钳位电路55处于非导通状态(截止状态)。因此，钳位电路55的动作不影响内部电路54的动作，能使内部电路54正常工作。
另外，在安装半导体芯片之前，即，在第1焊盘51与第2焊盘52之间外加由ESD产生的高电压的状况下，第3焊盘53通过阻抗电路67连接于内部电源Vdd。上述内部电源Vdd的电压值为正极性。
那么，在PMOS晶体管P1的栅极以及NMOS晶体管N1的栅极上外加有“H”电平的电压。由此，PMOS晶体管P1处于截止状态，NMOS晶体管N1处于导通状态。
因此，在PMOS晶体管P2的栅极上，外加有与第1焊盘51相同的“L”电平的电压值，PMOS晶体管P2处于导通状态。
这时，当由ESD产生的高电压外加于第1焊盘51与第2焊盘52之间时，在PMOS晶体管P2的源极上外加有高电压，PMOS晶体管P2处于完全导通状态。
根据以上动作，钳位电路55处于导通状态。因此，高电压通过钳位电路55放电，不外加于内部电路54上。
如上所述，由于在产生ESD的状况下，钳位电路55预先处于导通状态，能够流出更多的电流。
如上述第1实施方式以及第2实施方式所示，即使在构成钳位电路55的MOS晶体管的导电型反转的情况下，也能得到同样的效果。这样的关系，以下也相同。
(第3实施方式)
用图10来说明第3实施方式的ESD保护电路。图10是模式化示意第3实施方式的ESD保护电路的电路图。在以下的说明中省略与上述第1实施方式重复的部分的说明，只详细说明其不同部分。
如图10所示，开关电路65是由双极性晶体管86构成。上述双极性晶体管86的集电极连接于第1焊盘51，发射极连接于第2焊盘52，基极连接于节点75。第2焊盘52是接地用的焊盘，连接于半导体集成电路内的接地电源线。
接着来说明图10所示的ESD保护电路的动作。
首先，在安装半导体芯片之后，即，在第1焊盘51与第2焊盘52之间没有外加由ESD产生的高电压的状况下，在上述第2焊盘52上连接接地电源Vss，上述第3焊盘53连接于内部电源Vdd。
那么，根据与上述实施方式相同的动作，NMOS晶体管N1处于导通状态。因此，由于在双极性晶体管86的发射极和基极上外加有同等电压，双极性晶体管86处于截止状态。
因此，由于钳位电路55处于非导通状态，不影响内部电路54的动作。其结果，能使内部电路54正常工作。
另外，在安装半导体芯片之前，即，在第1焊盘51与第2焊盘52之间外加由ESD产生的高电压的状况下，第3焊盘53通过阻抗电路67连接于接地电源Vss。
那么，根据与上述实施方式相同的动作，PMOS晶体管P1处于导通状态。这时，当由ESD产生的高电压外加于第1焊盘51与第2焊盘52之间时，通过第1焊盘51在PMOS晶体管P1的源极上外加有高电压，PMOS晶体管P1处于完全导通状态。因此，在双极性晶体管86的基极上外加有高电压。另外在双极性晶体管86的发射极上通过第2焊盘52外加有接地电压Vss。因此，双极性晶体管86处于导通状态。
根据以上动作，钳位电路55处于导通状态。因此，高电压通过钳位电路55放电，由ESD产生的ESD电荷从第1焊盘51经过钳位电路55向第2焊盘52放电。其结果，能够保护内部电路54不受到高电压的影响。
一般地说，双极性晶体管与MOS晶体管相比，动作速度更快，能流出更多的电流。其结果，能进一步提高钳位电路55的电压-电流特性。
(变形例)
用图11来说明上述第2实施方式的变形例的ESD保护电路。该变形例的ESD保护电路不同于第2实施方式的电路之处在于，开关电路65是由PNP型双极性晶体管87构成。
即，PNP型双极性晶体管87的集电极连接于第1焊盘51，发射极连接于第2焊盘52，基极连接于节点75。第2焊盘52是电源供给用的焊盘，与半导体集成电路内的内部电源线Vdd连接。
其它的结构、动作与图9、图10所示的ESD保护电路相同。
根据以上结构，能得到与第2实施方式相同的效果。
(第4实施方式)
用图12来说明第4实施方式的ESD保护电路。图12是模式化示意ESD保护电路的电路图。在以下的说明中省略与上述第1实施方式重复的部分的说明，只详细说明其不同部分。
如图12所示，开关电路65是由可控硅整流电路90以及触发电路91构成的。上述可控硅整流电路90由双极性晶体管92以及双极性晶体管95构成，上述触发电路91由NMOS晶体管N2以及电阻元件99构成。
上述双极性晶体管92的发射极连接于第1焊盘51，基极连接于双极性晶体管95的集电极，集电极连接于节点97。上述双极性晶体管95的基极连接于节点97，发射极连接于第2焊盘52。
上述电阻元件99的一端连接于节点97，另一端连接于第2焊盘52。第2焊盘52是接地用的焊盘，连接于半导体集成电路内的接地电源线Vss。
接着来说明图12所示的ESD保护电路。
首先，在安装半导体芯片之后，即，在第1焊盘51与第2焊盘52之间没有外加由ESD产生的高电压的状况下，上述第2焊盘上连接有接地电源Vss，上述第3焊盘53与内部电源Vdd连接。
那么，根据与上述实施方式相同的动作，NMOS晶体管N1处于导通状态。由此，在NMOS晶体管N2的栅极上，通过第2焊盘52外加有“L”电平的电压值。因此，NMOS晶体管N2处于截止状态。那么，由于在节点97上，外加有“L”电平的电压值，可控硅整流电路90处于截止状态。
如上所述，由于钳位电路55处于非导通状态，不影响内部电路54的动作。其结果，能使内部电路54正常工作。
另外，在安装半导体芯片之前，即，在第1焊盘51与第2焊盘52之间外加由ESD产生的高电压的状况下，第3焊盘53通过阻抗电路67接地。
那么，根据与上述实施方式相同的动作，PMOS晶体管P1处于导通状态。这时，当由ESD产生的高电压外加于第1焊盘51与第2焊盘52之间时，通过第1焊盘51在PMOS晶体管P1的源极上外加高电压，PMOS晶体管P1处于完全导通状态。因此，在NMOS晶体管N2的栅极上也外加有高电压，NMOS晶体管N2处于导通状态。
接着，通过NMOS晶体管N2，由ESD产生的高电压外加于双极性晶体管95的基极上。另一方面，在双极性晶体管95的发射极上通过第2焊盘52由接地电源Vss外加“L”电平的电压。因此，双极性晶体管95处于导通状态。
进一步，通过双极性晶体管95，在双极性晶体管92的基极上由接地电压Vss外加“L”电平的电压。另外，在双极性晶体管92的发射极上外加由ESD产生的高电压。因此，双极性晶体管92处于导通状态。
根据以上动作，钳位电路55处于导通状态。因此，由ESD产生的高电压外加于钳位电路55上，不会加于内部电路54上。即，由ESD产生的ESD电荷通过可控硅整流电路90向第2焊盘52放走。其结果，能保护内部电路54。
如上所述，由于在可控硅整流电路90之间外加有高电压，能够保护内部电路54不受高电压影响。这里，一般地说，有上述结构的可控硅整流电路90能够流出比MOS晶体管更多量的电流。因此，为了流出比上述实施方式更多量的电流，能够在较小的面积中流出更多量的电流。其结果，能减小芯片尺寸。
(第5实施方式)
用图13来说明第5实施方式的ESD保护电路。图13是模式化示意第5实施方式的ESD保护电路的电路图。在以下的说明中省略与上述第1实施方式重复的部分的说明，只详细说明其不同部分。
如图13所示，控制电路56由熔丝电路100构成。上述熔丝电路100由熔丝F、电阻元件R1以及电阻元件R2构成。
上述熔丝F的一端连接于连接第4焊盘101的节点103，另一端连接于连接第5焊盘102的节点104。电阻元件R1的一端连接于内部电源Vdd，另一端连接于节点103。电阻元件R2的一端连接于接地电源Vss，另一端连接于节点104。与上述实施方式相同，第2焊盘52是接地用的焊盘，连接于半导体集成电路内的接地电源线Vss。
接着来说明图13所示的ESD保护电路的动作。
首先，在安装半导体芯片之前，即，在第1焊盘51与第2焊盘52之间外加由ESD产生的高电压的状况下，熔丝F是连接着的。这里，在安装半导体芯片之前是指，例如LSI等半导体芯片从工厂出货的状况等。在上述状况下，由于处于外加有ESD的状况，熔丝原样地连接着，使钳位电路55处于导通状态。
由于熔丝如此原样地连接着，节点103与节点104导通。又，由于Vdd是开放的，在节点103以及节点104上，外加有“L”电平的电压，NMOS晶体管N1处于截止状态，PMOS晶体管P1处于导通状态。
在该状态中，当由ESD产生的高电压外加于第1焊盘51与第2焊盘52之间时，在PMOS晶体管P1的源极上施加高电压，PMOS晶体管P1处于完全导通状态。进一步，由于高电压外加于NMOS晶体管N2的栅极上，NMOS晶体管N2处于导通状态。
根据以上的动作，钳位电路55处于导通状态，高电压通过钳位电路55外加于第1焊盘51与第2焊盘52之间，不加于内部电路54上。其结果，能够保护内部电路54不受到ESD产生的高电压的影响。
另一方面，在安装半导体芯片之后，即，在第1焊盘51与第2焊盘52之间没有外加由ESD产生的高电压的状况下，熔丝F被溶断。这里，在安装半导体芯片之后是指，例如LSI等半导体芯片组装于插板(board)后的状况等。在该状况下，外加ESD的可能性极小。因此，可在第4焊盘101与第5焊盘102之间外加高电压使熔丝溶断，使钳位电路55处于非导通状态。
由于熔丝F被溶断，在节点103上外加有“H”电平的电压，在PMOS晶体管P1的栅极与NMOS晶体管N1的栅极上外加有“H”电平的电压。因此，PMOS晶体管P1处于截止状态，NMOS晶体管N1处于导通状态。进一步地，在NMOS晶体管N2的栅极上通过第2焊盘52外加有“L”电平的电压。因此，NMOS晶体管N2处于截止状态。
根据以上动作，由于钳位电路55处于非导通状态，不影响内部电路54的动作。其结果，能使内部电路54正常工作。
上述第1至第4的实施方式的控制电路中，在半导体芯片安装后的实际使用时，必须从控制电路的外部即第3焊盘53施加常时电压。但是，该第5实施方式的控制电路56中，熔丝切断后，不必一直在第4焊盘101以及第5焊盘102上外加电压。因此，能容易地操纵控制电路56。
还有，作为上述实施方式中的控制电路56的一实施方式，示有阻抗电路56以及熔丝电路100。但是，控制电路56的实施方式不只限于这些，可以是将对应于是否安装有半导体芯片的数据编程的可编程序电路。
作为上述可编程序电路的一例，例如有非易失性存储器等。进一步，在内部电路54中含有非易失性存储器的情况下，能够与内部电路54一同组入。因此，能降低制造成本，使制造得以简化。
(第6实施方式)
用图14来说明第6实施方式的ESD保护电路。图14是模式化示意ESD保护电路的电路图。在以下的说明中省略与上述实施方式重复的部分的说明，只详细说明其不同部分。
在上述第1至第5实施方式中，虽然举例说明了一对第1焊盘51以及第2焊盘52与内部电路54连接的情况，实际上，多个焊盘与内部电路54连接。
即，如图8所示，在围绕着内部电路54的4边的外部端上分别连接有多个焊盘(只代表性地表示第1焊盘51以及第2焊盘52)。在上述第1焊盘与第2焊盘之间，分别连接有钳位电路55。上述各个钳位电路55由单一的控制电路56来控制其电压-电流特性。进一步，控制电路与第3焊盘53连接。
如图14所示的ESD保护电路的动作，因与上述实施方式的相同，故省略其说明。
如上所述，在围绕着内部电路54的4边的外部端上，分别连接有多个焊盘，在第1焊盘与第2焊盘之间分别连接有钳位电路55。因此，当连接于4边的外部端上的焊盘的任何一个外加有由ESD产生的高电压时，高电压只加在钳位电路55上，不加于内部电路54上，其结果，能保护内部电路54。
进一步，如上的各个钳位电路55由单一的控制电路56来控制其电压-电流特性。因此，在采用多个钳位电路55的情况下，也不必增加新的控制电路56，能降低制造成本。
还有，在上述实施方式中，钳位电路55是用MOS晶体管、双极性晶体管、可控硅等的元件来说明的。但是，作为实施方式，可不只限于上述的元件，也可以是开关元件，用该开关元件响应来自控制电路56的控制信号，控制导通/截止状态，使钳位电路55处于导通状态或者是非导通状态。
还有，用电源电压检测电路来构成控制电路56，当内部电路54外加有电源电压时将钳位电路55控制为处于非导通状态，当不外加电源电压时将钳位电路55控制为处于导通状态。
本发明领域的技术人员能够容易地实现本发明的其他优点以及修改。而且，本发明范围并不限于上述详细说明以及实施形态。因此，在不背离本发明的精神以及所附权利要求的基础上，能够进行各种各样的变换。
Claims (18)
1.一种ESD保护电路，其特征在于，具有：
第1焊盘，作为与半导体集成电路连接的外部连接端；
第2焊盘，作为与上述半导体集成电路连接的外部连接端；
钳位电路，连接在上述第1焊盘与上述第2焊盘之间；以及
控制电路，以将上述钳位电路控制成导通状态或者非导通状态。
2.如权利要求1所述的ESD保护电路，其特征在于，
上述钳位电路包含开关元件，该开关元件响应从上述控制电路输出的控制信号而被控制成导通状态或者非导通状态。
3.如权利要求1所述的ESD保护电路，其特征在于，
上述钳位电路含有逆变器和开关电路，向该逆变器供给从上述控制电路输出的控制信号，该开关电路由上述逆变器电路的输出信号控制成导通/截止状态。
4.如权利要求3所述的ESD保护电路，其特征在于，
上述逆变器电路具备第1导电型的第1MOS晶体管和第2导电型的第2MOS晶体管，上述第1导电型的第1MOS晶体管的源极连接于上述第1焊盘、其栅极上供给从上述控制电路输出的控制信号，上述第2导电型的第2MOS晶体管的漏极连接于上述第1MOS晶体管的漏极、其源极与上述第2焊盘连接、其栅极上供给从上述控制电路输出的的控制信号。
5.如权利要求3所述的ESD保护电路，其特征在于，
上述开关电路具备第2导电型的第3MOS晶体管，上述第2导电型的第3MOS晶体管的漏极连接于上述第1焊盘、其源极连接于上述第2焊盘、其栅极连接于上述逆变器电路的输出端。
6.如权利要求4所述的ESD保护电路，其特征在于，
上述开关电路具备第2导电型的第3MOS晶体管，上述第2导电型的第3MOS晶体管的漏极连接于上述第1焊盘、其源极连接于上述第2焊盘、其栅极连接于上述逆变器电路的输出端。
7.如权利要求3所述的ESD保护电路，其特征在于，
上述开关电路具备NPN型双极性晶体管，上述NPN型双极性晶体管的集电极连接于上述第1焊盘、其发射极连接于上述第2焊盘、其基极连接于上述逆变器的输出端。
8.如权利要求3所述的ESD保护电路，其特征在于，
上述开关电路具备PNP型双极性晶体管，上述PNP型双极性晶体管的发射极连接于上述第1焊盘、其集电极连接于上述第2焊盘、其基极连接于上述逆变器的输出端。
9.如权利要求3所述的ESD保护电路，其特征在于，
上述开关电路具备可控硅整流器和触发电路，上述可控硅整流器的阳极和阴极连接在上述第1焊盘与上述第2焊盘之间，上述触发电路根据上述逆变器的输出信号，向上述可控硅整流器提供触发电流，控制接通/截止。
10.如权利要求8所述的ESD保护电路，其特征在于，
上述触发电路具备第2导电型的第4MOS晶体管和第1电阻元件，上述第2导电型的第4MOS晶体管的源极连接于上述第1焊盘、其栅极连接于上述逆变器的输出端，上述第1电阻元件的一端连接于上述第4MOS晶体管的漏极、另一端连接于上述第2焊盘。
11.如权利要求9所述的ESD保护电路，其特征在于，
上述触发电路具备第2导电型的第4MOS晶体管和第1电阻元件，上述第2导电型的第4MOS晶体管的源极连接于上述第1焊盘、其栅极连接于上述逆变器的输出端，上述第1电阻元件的一端连接于上述第4MOS晶体管的漏极、另一端连接于上述第2焊盘。
12.如权利要求1所述的ESD保护电路，其特征在于，
上述控制电路在不向上述半导体集成电路供给电源时，将上述钳位电路设定为导通状态，在供给电源时，将上述钳位电路设定为非导通状态。
13.如权利要求1所述的ESD保护电路，其特征在于，进一步具有：
与上述控制电路连接的第3焊盘，
上述控制电路在不向上述第3焊盘外加电位时，将上述钳位电路控制为处于导通状态，在外加规定电位时，将上述钳位电路控制为处于非导通状态。
14.如权利要求13所述的ESD保护电路，其特征在于，
上述控制电路含有负载电路，上述负载电路的一端连接于上述第3焊盘、另一端连接于生成上述第1电位的第1电位供给源。
15.如权利要求14所述的ESD保护电路，其特征在于，
上述负载电路含有第2电阻元件。
16.如权利要求1所述的ESD保护电路，其特征在于，
上述控制电路具备可编程序电路，该可编程序电路将对应是否安装具备上述半导体集成电路的半导体芯片的数据进行编程，
上述控制电路根据由上述可编程序电路编程的数据，切换控制上述钳位电路的导通状态和非导通状态。
17.如权利要求16所述的ESD保护电路，其特征在于，
上述可编程序电路具备熔丝电路，该熔丝电路具有在上述半导体芯片安装后被溶断的熔丝元件，
上述半导体芯片具备用于向上述熔丝元件流过电流并且在上述半导体芯片安装后溶断的第4、第5焊盘。
18.如权利要求17所述的ESD保护电路，其特征在于，
上述熔丝电路含有第3电阻元件和第4电阻元件，第3电阻元件连接在上述熔丝元件的一端与生成上述第1电位的第1电位供给源之间，上述第4电阻元件连接在上述熔丝元件的另一端与生成上述第2电位的第2电位供给源之间。
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