CN102055179A - 静电放电保护装置 - Google Patents
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Abstract
一种静电放电保护装置，包括：连接第一电源线、第二电源线和接地线的静电放电电路及提供静电放电电路偏置电压的偏置控制电路，所述静电放电电路至少包括呈堆叠结构的第一及第二PMOS管，第一PMOS管的源极接于第一电源线，栅极接于所述偏置控制电路，漏极接于第二PMOS管的源极，第二PMOS管的漏极接地，栅极经由偏置控制电路与第二电源线相连，所述第二PMOS管的栅极电压使得第一及第二PMOS管在芯片正常工作时均处于工作电压容限内，所述偏置控制电路在第一电源线面临静电放电脉冲时开启第一、第二PMOS管。所述静电放电保护装置具有较好的静电放电保护功效，且其泄放静电放电电流的PMOS管的栅氧化层具有较好可靠性。
Description
技术领域
本发明涉及半导体集成电路设计，特别涉及静电放电保护装置。
背景技术
随着半导体器件功能的日趋复杂及尺寸的日趋减小，其所能承受的静电放电(ESD，Electro Static Discharge)电压的上限值也不断减小。因而，静电放电对半导体器件产生的不利影响也越来越严重。
现有静电放电保护的实践中，常会采用大尺寸的PMOS管构成静电放电保护装置。参照图1所示，现有技术的一种静电放电保护装置的等效电路包括：位于电源线VDDH和接地线GND之间的串联连接的电阻R1和电容C1，以及栅极接于电阻R1和电容C1之间的PMOS管M1，所述PMOS管M1的源极和基极接于电源线VDDH，漏极接于接地线GND。当所述电源线VDDH面临静电放电脉冲时，由于电阻R1、电容C1的延迟、耦合作用，PMOS管M1的栅极电压被耦合到相对于源极电压更低的电压值上。此时，PMOS管M1开启，通过连接于接地线GND的漏极，泄放静电放电电流。
在一些高电压容限的应用中，所述电源线VDDH上加载的电压通常都较高，但随着半导体器件制造工艺的发展，所述PMOS管的工作电压容限却在不断降低。以图1所示的静电放电保护装置为例，假定PMOS管的工作电压容限为VDD，则在芯片处于正常工作状态时，由于电源线VDDH上加载的电压通常接近或超过2VDD，PMOS管M1将长期处于远高于其工作电压容限的高电压应力下。长此以往，将影响PMOS管中的栅氧化层的可靠性。在一些严重的情况下，所述电源线VDDH在面临静电放电脉冲时，PMOS管M1的栅氧化层可能会被击穿，导致静电放电保护装置丧失保护功效，电路遭到破坏。
发明内容
本发明解决现有技术静电放电保护装置中用作放电器件的PMOS管，在芯片正常时，也处于远高于其工作电压容限的高电压应力下，其栅氧化层可靠性受到不利影响的问题。
为解决上述问题，本发明提供一种静电放电保护装置，包括：连接第一电源线、第二电源线和接地线的静电放电电路及提供静电放电电路偏置电压的偏置控制电路；所述静电放电电路至少包括呈堆叠结构的第一及第二PMOS管；所述第一PMOS管的源极接于第一电源线，栅极接于所述偏置控制电路，漏极接于第二PMOS管的源极；所述第二PMOS管的漏极接地，栅极经由偏置控制电路与第二电源线相连，所述第二PMOS管的栅极电压使得第一及第二PMOS管在芯片正常工作时均处于工作电压容限内；所述偏置控制电路在第一电源线面临静电放电脉冲时开启所述第一、第二PMOS管。
与现有技术相比，上述静电放电保护装置具有以下优点：通过其中一个或多个PMOS管的栅极被固定置于相应电压上，使得芯片正常工作时，堆叠结构中的各PMOS管都处于工作电压容限内，保证了各PMOS管栅氧化层的可靠性，有利于所述静电放电保护装置的静电保护功效。
附图说明
图1是现有技术的一种静电放电保护装置的等效电路示意图；
图2是本发明静电放电保护装置的一种实施例的等效电路示意图；
图3是本发明静电放电保护装置的另一种实施例的等效电路示意图。
具体实施方式
参照图2所示，本发明静电放电保护装置的一种实施例的等效电路包括：静电放电电路及偏置控制电路。所述静电放电电路包括：第一PMOS管M11、第二PMOS管M12。所述偏置控制电路包括：PMOS管M13、M15、M17，NMOS管M14、M16、M18及M19，第一电阻R11、第二电阻R12及第三电阻R13，第一电容C11、第二电容C12、第三电容C13及第四电容C14。所述偏置控制电路用于提供第一PMOS管M11、第二PMOS管M12的偏置电压。
具体地说，偏置控制电路中，第一电阻R11的第一端接于第一电源线VDDH，第二端与第一电容C11的第一端相连，第一电容C11的第二端接于第三电阻R13的第一端，第三电阻R13的第二端接于第二电源线VDD，第二电源线VDD在芯片正常工作时恒保持第一及第二PMOS管的工作电压。PMOS管M13及NMOS管M14构成第一反相器，所述第一反相器的输入接于第一电阻R11的第二端。所述第一反相器中PMOS管M13的源极接于第一电源线VDDH，NMOS管M14的源极接于第三电阻R13的第一端。PMOS管M15及NMOS管M16构成第二反相器，所述第二反相器的输入接于所述第一反相器的输出，所述第二反相器的输出接于第一PMOS管M11的栅极。所述第二反相器中PMOS管M15的源极接于第一电源线VDDH，NMOS管M16的源极接于对地NMOS管M19的漏极。第二电阻R12的第一端接于第二反相器的输入，第二端接于第二电容C12的第一端，第二电容C12的第二端接于接地线GND。PMOS管M17及NMOS管M18构成第三反相器，所述第三反相器的输入接于第二电阻R12的第二端。所述第三反相器中PMOS管M17的源极接于所述第二反相器的输入，NMOS管M18的源极接于接地线GND。对地NMOS管M19的栅极接于第三反相器的输出，源极接于接地线GND。
而作为静电放电器件的第一PMOS管M11的栅极经由第三电容C13、第四电容C14接于接地线GND，漏极接于第二PMOS管M12的源极。第二PMOS管M12的栅极接于第三电阻R13的第一端，漏极接于接地线GND。
以下对上述静电放电保护装置的实施例的等效电路的工作过程进行详细分析。
在芯片正常工作状态下，以第一及第二PMOS管的工作电压为1.8V为例，第一电源线VDDH上通常加载2倍于第一及第二PMOS管工作电压的电压，即3.6V。第二电源线VDD上通常记载第一及第二PMOS管工作电压，即1.8V。由于第三电容C13、第四电容C14的耦合作用，第一PMOS管M11的栅极处n1的电压也为3.6V，而第二PMOS管M12的栅极处n2的电压也为工作电压VDD，即1.8V。此时，可测得第二PMOS管M12的源极电压为2.1V，则第一PMOS管M11、第二PMOS管M12均处于关闭状态。并且，第一PMOS管M11的栅漏电压差为1.5V，第二PMOS管M12的栅漏电压差为1.8V，该两个PMOS管都处于其工作电压容限之内，因而也不会影响栅氧可靠性。
以芯片的静电放电测试来模拟芯片遭遇静电放电时的情况，在进行静电放电测试时，在第一电源线VDDH上加上静电放电脉冲，接地线GND依然接地，第二电源线VDD一般处于空置或接地状态，假设此时第二电源线VDD处于接地状态，则第二PMOS管M12的栅极处n2的电压为0。静电放电脉冲通常都具有较高的电压值及较快的上升时间，由于第一电阻R11、第二电容C11的延迟、耦合作用，PMOS管M13的栅极电压被耦合到相对于其源极电压更低的电压值上，此时PMOS管M13开启，使得第一反相器的输出处n3的电压跟随静电放电脉冲升至一个较高的电位。则此时，NMOS管M16开启。而由于第二电阻R12、第二电容C12的延迟、耦合作用，PMOS管M17的栅极电压也被耦合到相对于其源极电压更低的电压值上，此时PMOS管M17开启，使得第三反相器的输出处n4的电压跟随第一反相器的输出处n3的电压也升至一个较高的电压。则此时，对地NMOS管M19也开启。此时，第一PMOS管M11的栅极经由开启的NMOS管M16、M19形成了对地通路，则第一PMOS管M11的栅极处n1的电压降低至0。则，第一PMOS管M11开启，其漏极处n5的电压提升，使得第二PMOS管M12也开启。由于作为静电放电器件的第一PMOS管M11、第二PMOS管M12均开启，则所述静电放电保护装置开始泄放静电放电电流。
通过对上述静电放电装置的实施例的分析可以看到，在芯片正常工作时，由于堆叠结构中的第二PMOS管M12的栅极经由第三电阻R13而置于其工作电压上，使得第一PMOS管M11、第二PMOS管M12都处于其工作电压容限内，因而不会对第一PMOS管M11、第二PMOS管M12的栅氧化层可靠性造成影响。在此后第一电源线VDDH面临静电放电脉冲时，第一PMOS管M11、第二PMOS管M12就能较好地起到泄放静电放电电流的作用。由此可推得，当芯片正常工作时加载于第一电源线VDDH的电压进一步升高时，可进一步相应增加堆叠结构中PMOS管的数量，并使得堆叠结构中除源极与第一电源线VDDH相接的PMOS管外的其他PMOS管的栅极处于阶梯式分布的电压下。例如，第一电源线VDDH上加载的电压为3VDD时，则堆叠结构中具有3个PMOS管，此时暂名为第一至第三PMOS管，其中第一PMOS管的源极与第一电源线VDDH相连，漏极与第二PMOS管的源极相连，第二PMOS管的栅极可经由一电阻置于2倍工作电压的电压上，其漏极与第三PMOS管的源极相连，而第三PMOS管可如图2中PMOS管M12的接法，其栅极可经由一电阻置于1倍工作电压的电压上，漏极接于接地线GND。如此，第一至第三PMOS管也都处于各自的工作电压容限内。
参照图3所示，本发明静电放电保护装置的另一种实施例的等效电路包括：静电放电电路及偏置控制电路。所述静电放电电路包括：第一PMOS管M21、第二PMOS管M22。所述偏置控制电路包括：PMOS管M23、M2、M27、M29及M31，NMOS管M24、M26、M28、M29、M31及M33，第一电阻R21、第二电阻R22及第三电阻R23，第一电容C21、第二电容C22、第三电容C23及第三C24。所述偏置控制电路用于提供第一PMOS管M21、第二PMOS管M22的偏置电压。
具体地说，偏置控制电路中，第一电容C21的第一端接于第一电源线VDDH，第二端与第一电阻R21的第一端相连，第一电阻R21的第二端接于第三电阻R23的第一端，第三电阻R23的第二端接于第二电源线VDD，第二电源线VDD在芯片正常工作时恒保持第一及第二PMOS管的工作电压。PMOS管M23及NMOS管M24构成第一反相器，所述第一反相器的输入接于第一电容C21的第二端。所述第一反相器中PMOS管M23的源极接于第一电源线VDDH，NMOS管M24的源极接于第三电阻R23的第一端。PMOS管M25及NMOS管M26构成第二反相器，所述第二反相器的输入接于所述第一反相器的输出。所述第二反相器中PMOS管M25的源极接于第一电源线VDDH，NMOS管M26的源极接于第三电阻R23的第一端。PMOS管M27及NMOS管M28构成第三反相器，所述第三反相器的输入接于第二反相器的输出，所述第三反相器的输出接于第一PMOS管M21的栅极。所述第三反相器中PMOS管M27的源极接于第一电源线VDDH，NMOS管M28的源极接于对地NMOS管M33的漏极。第二电容C22的第一端接于第三反相器的输入，第二端接于第二电阻R22的第一端，第二电阻R22的第二端接于接地线GND。PMOS管M29及NMOS管M30构成第四反相器，所述第四反相器的输入接于第二电容C22的第二端。所述第四反相器中PMOS管M29的源极接于所述第三反相器的输入，NMOS管M30的源极接于接地线GND。PMOS管M31及NMOS管M32构成第五反相器，所述第五反相器的输入接于第四反相器的输出。所述第五反相器中PMOS管M31的源极接于所述第三反相器的输入，NMOS管M32的源极接于接地线GND。对地NMOS管M33的栅极接于第五反相器的输出，源极接于接地线GND。
而作为静电放电器件的第一PMOS管M21的栅极经由第三电容C23、第四电容C24接于接地线GND，漏极接于第二PMOS管M22的源极。第二PMOS管M22的栅极接于第三电阻R23的第一端，漏极接于接地线GND。
以下对上述静电放电保护装置的实施例的等效电路的工作过程进行详细分析。
在芯片正常工作状态下，以第一及第二PMOS管的工作电压为1.8V为例，第一电源线VDDH上通常加载2倍于第一及第二PMOS管工作电压的电压，即3.6V。第二电源线上通常加载第一及第二PMOS管工作电压，即1.8V。由于第三电容C23、第四电容C24的耦合作用，第一PMOS管M21的栅极处n6的电压也为3.6V，而第二PMOS管M22的栅极处n7的电压也为工作电压，即1.8V。此时，可测得PMOS管M22的源极电压为2.1V，则，第一PMOS管M21、第二PMOS管M22均处于关闭状态。并且，第一PMOS管M21的栅漏电压差为1.5V，第二PMOS管M22的栅漏电压差为1.8V，该两个PMOS管都处于其工作电压容限之内，因而也不会影响栅氧可靠性。
以芯片的静电放电测试来模拟芯片遭遇静电放电时的情况，在进行静电放电测试时，在第一电源线VDDH上加上静电放电脉冲，接地线GND依然接地，第二电源线VDD一般处于空置或接地状态，假设此时第二电源线VDD处于接地状态。假设此时第二电源线VDD处于接地状态，则第二PMOS管M22的栅极处n7的电压为0。静电放电脉冲通常都具有较高的电压值，由于第一电容C21的耦合作用，NMOS管M24的栅极电压被耦合到超过2VDD的电压值上，此时NMOS管M23开启，第一反相器的输出经由第三电阻R23形成对地通路，则第一反相器的输出处电压被拉低至0。则此时，PMOS管M25开启，所述第二反相器的输出处n8的电压被提升至较高电压。则NMOS管M28开启。而由于第二电容C22的耦合作用，NMOS管M30的栅极电压也被耦合到较高电压，此时NMOS管M30开启，第四反相器的输出形成对地通路，则第四反相器的输出处电压被拉低至0。则此时，PMOS管M31开启，所述第五反相器的输出处n9的电压被提升至较高电压。此时，对地NMOS管33开启。此时，第一PMOS管M21的栅极经由开启的NMOS管M28、M33形成了对地通路，则第一PMOS管M21的栅极处n6的电压降低至0。则，第二PMOS管M21开启，其漏极处n10的电压提升，使得第二PMOS管M22也开启。由于作为静电放电器件的PMOS管M21、M22均开启，则所述静电放电保护装置开始泄放静电放电电流。
通过对上述静电放电装置的实施例的分析可以看到，在芯片正常工作时，由于堆叠结构中的第二PMOS管M22的栅极经由第三电阻R23而置于其工作电压上，使得第一PMOS管M21、第二PMOS管M22都处于其工作电压容限内，因而不会对第一PMOS管M21、第二PMOS管M22的栅氧化层可靠性造成影响。在此后电源线VDDH面临静电放电脉冲时，PMOS管M21、M22就能较好地起到泄放静电放电电流的作用。由此可推得，当芯片正常工作时加载于第一电源线VDDH的电压进一步升高时，可进一步相应增加堆叠结构中PMOS管的数量，并使得堆叠结构中除源极与第一电源线VDDH相接的PMOS管外的其他PMOS管的栅极处于阶梯式分布的电压下。例如，第一电源线VDDH上加载的电压为3VDD时，则堆叠结构中具有3个PMOS管，此时暂名为第一至第三PMOS管，其中第一PMOS管的源极与第一电源线VDDH相连，漏极与第二PMOS管的源极相连，第二PMOS管的栅极可经由一电阻置于2倍工作电压上，其漏极与第三PMOS管的源极相连，而第三PMOS管可如图3中PMOS管M22的接法，其栅极可经由一电阻至于1倍工作电压上，漏极接于接地线GND。如此，第一至第三PMOS管也都处于各自的工作电压容限内。
虽然本发明已以较佳实施例披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (7)
1.一种静电放电保护装置，其特征在于，包括：连接第一电源线、第二电源线和接地线的静电放电电路及提供静电放电电路偏置电压的偏置控制电路；所述静电放电电路至少包括呈堆叠结构的第一及第二PMOS管；所述第一PMOS管的源极接于第一电源线，栅极接于所述偏置控制电路，漏极接于第二PMOS管的源极；所述第二PMOS管的漏极接地，栅极经由偏置控制电路与第二电源线相连，所述第二PMOS管的栅极电压使得第一及第二PMOS管在芯片正常工作时均处于工作电压容限内；所述偏置控制电路在第一电源线面临静电放电脉冲时开启所述第一、第二PMOS管。
2.如权利要求1所述的静电放电保护装置，其特征在于，所述偏置控制电路包括：
第一电阻和第一电容，第一电阻的第一端接于第一电源线，第二端接于第一电容的第一端；
第三电阻，其第一端接于第一电容的第二端及所述第二PMOS管的栅极，第二端接于第二电源线；
第一反相器，其输入接于第一电阻的第二端，所述第一反相器中的NMOS管的源极接于第三电阻的第一端；
第二反相器，其输入接于第一反相器的输出，输出接于所述第一PMOS管的栅极；
第二电阻和第二电容，第二电阻的第一端接于第二反相器的输入，第二端接于第二电容的第一端，第二电容的第二端接地；
第三反相器，其输入接于第二电阻的第二端，所述第三反相器中的PMOS管的源极接于所述第二反相器的输入，所述第三反相器中的NMOS管的源极接地；
对地NMOS管，其栅极接于第三反相器的输出，漏极接于第二反相器中的NMOS管的源极，源极接地，
以及，所述第一PMOS管的栅极还经由第三电容及第四电容接地。
3.如权利要求2所述的静电放电保护装置，其特征在于，所述第二电源线在第一电源线面临静电放电脉冲时空置或接地。
4.如权利要求2所述的静电放电保护装置，其特征在于，所述第一电源线在芯片正常工作时的电压为3.6V，所述第二电源线在芯片正常工作时的电压为1.8V。
5.如权利要求1所述的静电放电保护装置，其特征在于，所述偏置控制电路包括：
第一电容和第一电阻，第一电容的第一端接于第一电源线，第二端接于第一电阻的第一端；
第三电阻，其第一端接于第一电阻的第二端及所述第二PMOS管的栅极，第二端接于第二电源线；
第一反相器，其输入接于第一电容的第二端，所述第一反相器中的NMOS管的源极接于第三电阻的第一端；
第二反相器，其输入接于第一反相器的输出，所述第二反相器中的NMOS管的源极接于第三电阻的第一端；
第三反相器，其输入接于第二反相器的输出，输出接于所述第一PMOS管的栅极；
第二电容和第二电阻，第二电容的第一端接于第三反相器的输入，第二端接于第二电阻的第一端，第二电阻的第二端接地；
第四反相器，其输入接于第二电容的第二端，所述第四反相器中的PMOS管的源极接于所述第三反相器的输入，所述第三反相器中的NMOS管的源极接地；
第五反相器，其输入接于第四反相器的输出，所述第五反相器中的PMOS管的源极接于所述第三反相器的输入，所述第五反相器中的NMOS管的源极接地；
对地NMOS管，其栅极接于第五反相器的输出，漏极接于第三反相器中的NMOS管的源极，源极接地，
以及，所述第一PMOS管的栅极还经由第三电容及第四电容接地。
6.如权利要求5所述的静电放电保护装置，其特征在于，所述第二电源线在第一电源线面临静电放电脉冲时空置或接地。
7.如权利要求5所述的静电放电保护装置，其特征在于，所述第一电源线在芯片正常工作时的电压为3.6V，所述第二电源线在芯片正常工作时的电压为1.8V。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN 200910198463 CN102055179B (zh) | 2009-11-04 | 2009-11-04 | 静电放电保护装置 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN 200910198463 CN102055179B (zh) | 2009-11-04 | 2009-11-04 | 静电放电保护装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN102055179A true CN102055179A (zh) | 2011-05-11 |
| CN102055179B CN102055179B (zh) | 2013-09-18 |
Family
ID=43959259
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN 200910198463 Active CN102055179B (zh) | 2009-11-04 | 2009-11-04 | 静电放电保护装置 |
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| Country | Link |
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| CN (1) | CN102055179B (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108732436A (zh) * | 2017-04-21 | 2018-11-02 | 瑞昱半导体股份有限公司 | 静电放电保护装置与其检测电路 |
| CN109407748A (zh) * | 2018-11-20 | 2019-03-01 | 深圳讯达微电子科技有限公司 | 一种低压差线性稳压器的esd保护系统 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1581481A (zh) * | 2003-08-04 | 2005-02-16 | 株式会社东芝 | 具有控制电路的esd保护电路 |
| CN101111117A (zh) * | 2007-06-04 | 2008-01-23 | 威盛电子股份有限公司 | 集成电路和保护电路 |
-
2009
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Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1581481A (zh) * | 2003-08-04 | 2005-02-16 | 株式会社东芝 | 具有控制电路的esd保护电路 |
| CN101111117A (zh) * | 2007-06-04 | 2008-01-23 | 威盛电子股份有限公司 | 集成电路和保护电路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108732436A (zh) * | 2017-04-21 | 2018-11-02 | 瑞昱半导体股份有限公司 | 静电放电保护装置与其检测电路 |
| CN109407748A (zh) * | 2018-11-20 | 2019-03-01 | 深圳讯达微电子科技有限公司 | 一种低压差线性稳压器的esd保护系统 |
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| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| ASS | Succession or assignment of patent right |
Owner name: SHANGHAI HUAHONG GRACE SEMICONDUCTOR MANUFACTURING Free format text: FORMER OWNER: HONGLI SEMICONDUCTOR MANUFACTURE CO LTD, SHANGHAI Effective date: 20131127 |
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| C41 | Transfer of patent application or patent right or utility model | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20131127 Address after: 201203 Shanghai city Zuchongzhi road Pudong Zhangjiang hi tech Park No. 1399 Patentee after: Shanghai Huahong Grace Semiconductor Manufacturing Corporation Address before: 201203 Shanghai city Zuchongzhi road Pudong Zhangjiang hi tech Park No. 1399 Patentee before: Hongli Semiconductor Manufacture Co., Ltd., Shanghai |