CN101707363B - 一种具有实时检测功能的静电破坏保护电路及其控制方法 - Google Patents

Abstract

本发明提供一种具有实时检测功能的静电破坏保护电路新型静电破坏保护电路，其包括高压引脚、低压引脚、延迟电路、受控泄电通路、控制电路及电压检测电路。其中，所述延迟电路包括阻性元件和容性元件。所述受控泄电通路用于在所述控制电路的控制下对静电进行泄放。所述控制电路用于控制受控泄电通路在所述延迟时间内导通或关闭。所述电压检测电路的一端连接所述静电破坏保护电路的其中一个引脚，其另一端连接所述受控泄电通路的控制端。所述静电破坏保护电路能够实时检测静电电压脉冲，保证当静电电压脉冲处于安全范围以外时所述受控泄电通路继续泄放静电。

Description

一种具有实时检测功能的静电破坏保护电路及其控制方法

技术领域

本发明涉及一种静电破坏保护电路静电保护装置，尤其涉及一种具有实时检测功能的静电破坏保护电路可以用于电源间的静电破坏保护电路。 

背景技术

在电路的使用、测试和制造中，时常不可避免地引入静电。这些静电严重影响了电路的性能，严重时，甚至可能损伤电路中的器件。在CMOS集成电路的可靠性设计中，一个重要的环节就是静电破坏(ESD，electrostatic discharge)保护电路的设计问题，有统计表明，集成电路失效的原因中有1/3以上是由于ESD造成的。然而ESD现象存在于集成电路的生产、封装、运输和使用整个过程中，因此一个提高集成电路可靠性的有效方法就是在芯片内部或/和外部根据不同的需要加入适当的ESD保护电路。 

对于集成电路，静电放电通常用三种物理模型描述，分别是人体模型(HBM，human body model)，机器模型(MM，machine model)和充电器件模型(CDM，charged-device model)，各自代表现实世界中的不同类型静电放电。IO的ESD防护电路和POWER间的ESD防护电路(power clamp)共同构成了整个集成电路芯片的ESD防护。 

在POWER间的ESD防护方面，当ESD电压加在VDD与GND之间时，除了会造成集成电路芯片内部电路损伤之外，也常触发一些寄生的半导体元件导通而烧毁。在CMOS集成电路中，最常见的发生烧毁的寄生元件就是p-n-p-n的SCR元件及n-p-n的BJT晶体管。随着集成电路制造工艺的不断发展，寄生元件的间距也越来越小，这使得它们具有更高的增益并且更加容易被触发。因此，电源和地之间的ESD保护单元需要具备开启速度快、能够承载大电流、导通电压低、本身不易损坏等特点。目前较常用的电源ESD保护单元电路是一个由静电放电侦测电路控制的MOS放电管。 

为了提高静电保护装置的效率，  基于RC延迟的静电保护装置电路得到广泛应用。但是这种电路具有RC延迟时间固定的缺点，  当ESD能量在固定的RC延迟时间内没有释放完全，那么就需要泄电通路的器件反相击穿来继续放电，这样静电保护装置的保护效率就会大大下降。 

发明内容

针对现有技术中的缺陷，本发明的目的是提供一种具有实时检测功能的静电破坏保护电路及相应的控制方法。所述静电破坏保护电路能够实时检测静电电压脉冲，保证当静电电压脉冲处于安全范围以外时所述受控泄电通路继续泄放静电。 

根据本发明的一个方面，提供一种具有实时检测功能的静电破坏保护电路，其包括高压引脚、低压引脚、延迟电路、受控泄电通路、控制电路。其中，所述延迟电路包括阻性元件和容性元件，所述阻性元件和容性元件相互串联跨接在所述高压引脚和低压引脚之间。所述受控泄电通路用于在所述控制电路的控制下对静电进行泄放，其包括一泄电通路，所述泄电通路跨接在所述高压引脚与低压引脚之间。所述控制电路的输入端连接在所述延迟电路的阻性元件与容性元件之间，所述控制电路的输出端连接所述受控泄电通路的控制端，其用于控制受控泄电通路在所述延迟时间内导通或关闭。其特征在于，所述静电破坏保护电路还包括电压检测电路，所述电压检测电路的一端连接所述静电破坏保护电路的所述高压引脚，其另一端连接所述受控泄电通路的控制端，其用于实时检测静电电压脉冲，保证当静电电压脉冲处于安全范围以外时所述受控泄电通路继续泄放静电。 

优选地，所述静电破坏保护电路的电压检测电路包括晶体管或者等效电阻。优选地，所述电压检测电路包括一个或串联的多个二极管。 

优选地，所述电压检测电路包括一个或串联的多个三极管。优选地，所述电压检测电路包括一个或串联的多个MOS管。 

优选地，所述静电破坏保护电路的受控泄电通路包括一个或多个晶体管，受控泄电通路的控制端为晶体管的栅极，受控泄电通路的输入端为晶体管的漏极，受控泄电通路的输出端为晶体管的源极。 

优选地，所述静电破坏保护电路的受控泄电通路包括N型晶体管，所述电压检测电路的一端连接到所述高压引脚。 

优选地，所述延迟电路的容性元件的一端连接所述高压引脚，所述电压检测电路的阻性元件的一端连接所述低压引脚，所述控制电路包括相互串联的偶数级反相器或者一根导线，所述相互串联的偶数级反相器或者导线的一端连接所述延迟电路的阻性元件与容性元件之间，另一端连接所述受控泄电通路的控制端。 

优选地，所述延迟电路的容性元件的一端连接所述低压引脚，所述电压检测电路的阻性元件的一端连接所述高压引脚，所述控制电路包括相互串联的奇数级反相器，所述相互串联的奇数级反相器的一端连接所述延迟电路的阻性元件与容性元件之间，另一端连接所述受控泄电通路的控制端。 

优选地，所述静电破坏保护电路的受控泄电通路包括P型晶体管，所述电压检测电路的一端连接到所述低压引脚。 

优选地，所述延迟电路的容性元件的一端连接所述高压引脚，所述电压检测电路的阻性元件的一端连接所述低压引脚，所述控制电路包括奇数级反相器相互串联。 

优选地，所述延迟电路的容性元件的一端连接所述低压引脚，所述电压检测电路的阻性元件的一端连接所述高压引脚，所述控制电路包括相互串联的偶数级反相器或者一根导线。 

根据本发明的另一个方面，提供一种静电破坏保护电路，所述静电破坏保护电路的延迟电路的阻性元件包括等效电阻。 

根据本发明的另一个方面，提供一种静电破坏保护电路，所述静电破坏保护电路的延迟电路的容性元件包括等效电容。 

本发明通过在传统静电破坏保护电路的其中一个引脚和受控泄电通路的控制端之间加入所述电压检测电路，使得本发明提供的具有实时检测功能的静电破坏保护电路能够通过所述电压检测电路实时检测静电电压脉冲是否超过安全电压并将检测结果传输给所述受控泄电通路，从而保证当静电电压处于安全范围以外时所述受控泄电通路能够继续进行泄放静电电流的工作。所述安全电压可以根据具体应用环境和工作条件的实施需要来预先设定，由于所述安全电压是所述受控泄电通路的开启电压和所述电压检测电路的电压压降之和，故此本发明能够通过调整所述电压检测电路的具体组成元件来设定所述安全电压，从而更好地保护芯片以防止静电破坏。 

附图说明

通过阅读以下参照附图所作的对非限制性实施例的详细描述，本发明的其它特征、目的和优点将会变得更明显。 

图1示出了根据本发明的一个具体实施方式的，所述具有实时检测功能的静电破坏保护电路的电路模块示意图； 

图2示出了本发明第一实施例的，所述具有实时检测功能的静电破坏保护电路的电路原理图； 

图3示出了本发明第一实施例的第一变化例的，所述具有实时检测功能的静电破坏保护电路的电路原理图； 

图4示出了本发明第一实施例的第二变化例的，所述具有实时检测功能的静电破坏保护电路的电路原理图； 

图5示出了本发明第二实施例的，所述具有实时检测功能的静电破坏保护电路的电路原理图； 

图6示出了本发明第二实施例的第一变化例的，所述具有实时检测功能的静电破坏保护电路的电路原理图； 

图7示出了本发明第二实施例的第二变化例的，所述具有实时检测功能的静电破坏保护电路的电路原理图； 

图8示出了本发明第三实施例的，所述具有实时检测功能的静电 破坏保护电路的电路原理图； 

图9示出了本发明第三实施例的第一变化例的，所述具有实时检测功能的静电破坏保护电路的电路原理图； 

图10示出了本发明第三实施例的第二变化例的，所述具有实时检测功能的静电破坏保护电路的电路原理图； 

图11示出了本发明第四实施例的，所述具有实时检测功能的静电破坏保护电路的电路原理图； 

图12示出了本发明第四实施例的第一变化例的，所述具有实时检测功能的静电破坏保护电路的电路原理图；以及 

图13示出了本发明第四实施例的第二变化例的，所述具有实时检测功能的静电破坏保护电路的电路原理图。 

具体实施方式

图1示出了根据本发明的一个具体实施方式的，所述具有实时检测功能的静电破坏保护电路的电路模块示意图。本领域技术人员理解，图1中所示延迟电路1、控制电路2、受控泄电通路3组成了现有技术中静电破坏保护电路基本电路。其中，所述延迟电路1用于检测静电放电事件，当检测到静电放电时，所述延迟电路1通过所述控制电路2控制所述受控泄电通路3泄放ESD电流。所述受控泄电通路3用于在所述控制电路2的控制下对静电进行泄放。所述控制电路2用于控制受控泄电通路3在所述延迟时间内导通或关闭。更为具体地，由于ESD电压上升时间短，在其发生的短时间内所述受控泄电通路3即可导通而在电源VDD与地GND(或电源VSS)之间形成暂时性的低阻状态，从而ESD电流可以经过ESD保护电路被旁路掉，因而集成电路芯片内部电路以及寄生的SCR和BJT元件都不会因ESD破坏。针对所述噪声波动的特性，本发明中提供了一种具有实时检测功能的静电破坏保护电路，该电路不仅包括了上述现有技术中静电破坏保护电路的基本电路，还包括了图1所示的电压检测电路4，其用于实时检测静电电压脉冲，保证当静电电压脉冲处于安全范围以外时所述受控泄电通 路3继续泄放静电。其具体连接方式和工作原理在下文中具体描述，在此不予赘述。 

图2示出了本发明第一实施例的，所述具有实时检测功能的静电破坏保护电路的电路原理图。具体地，所述静电破坏保护电路包括高压引脚7、低压引脚8、延迟电路1、受控泄电通路3、控制电路2、以及电压检测电路4。其中，所述高压引脚7连接电源VDD，所述低压引脚8连接电源VSS或地GND。所述延迟电路1包括阻性元件5和容性元件6，所述阻性元件5和容性元件6相互串联跨接在所述静电破坏保护电路的两个引脚之间。所述受控泄电通路3用于在所述控制电路2的控制下对静电进行泄放，其包括一泄电通路，所述泄电通路跨接在所述静电破坏保护电路的高压引脚7与低压引脚8之间。所述控制电路2的输入端21连接所述延迟电路1的阻性元件5与容性元件6之间，所述控制电路2的输出端22连接所述受控泄电通路3的控制端10，其用于控制受控泄电通路3在所述延迟时间内导通或关闭。所述电压检测电路4的一端连接所述静电破坏保护电路的其中一个引脚，其另一端连接所述受控泄电通路3的控制端10，其用于实时检测静电电压脉冲，保证当静电电压脉冲处于安全范围以外时所述受控泄电通路3继续泄放静电。 

进一步地，如图2所示，在本实施例中，所述电压检测电路4优选地包括一个晶体管，具体地，所述晶体管是一个二极管，所述二极管的正极连接所述高压引脚7，所述二极管的负极连接所述受控泄电通路3的控制端10。本领域技术人员理解，当所述静电破坏保护电路通过所述受控泄电通路3泄放静电电流时，所述二极管的正极能够实时检测所述高压引脚7的实时静电电压，故此当所述高压引脚7的静电电压仍高于安全电压时，所述二极管负极能够拉高所述受控泄电通路3的控制端10电压，控制所述受控泄电通路3继续处于开启状态，从而泄放静电破坏电流，保证当静电电压脉冲处于安全范围以外时所述受控泄电通路3继续泄放静电。进一步地，所述安全电压可以根据具体应用环境和 工作条件的实施需要来预先设定，由于所述安全电压是所述受控泄电通路3的开启电压和所述电压检测电路4的电压压降之和，故此本发明能够通过调整所述电压检测电路4的具体组成元件来设定所述安全电压，从而更好地保护芯片以防止静电破坏。具体地，所述受控泄电通路3的开启电压即所述受控泄电通路3的N型晶体管或P型晶体管的阈值电压，所述电压检测电路4的二极管的正向压降或三极管及MOS管的饱和压降。其具体设置和计算方式，将在下述本实施例及变化例中详细阐述。本领域技术人员理解，所述电压电测电路4也可以包括等效电阻，具体地，所述等效电阻跨接在所述高压引脚7和所述受控泄电通路3的控制端10之间，其工作原理同所述晶体管相似，在此不予赘述。 

进一步地，本实施例的延迟电路1的容性元件6的一端连接所述高压引脚7，所述容性元件6包括一个电容，所述延迟电路1的阻性元件5的一端连接所述引脚，所述阻性元件5包括一个电阻。当静电电压出现在高压引脚7上时，静电电压瞬间地剧烈变化会通过所述延迟电路1的容性元件6耦合到所述控制电路2的输入端21上。 

进一步地，本实施例的受控泄电通路3包括一个或多个N型晶体管，所述受控泄电通路3的N型晶体管的栅极作为所述受控泄电通路3的控制端10连接所述控制电路2的输出端22，N型晶体管的源极连接所述低压引脚8，N型晶体管的漏极连接所述高压引脚7。本领域技术人员理解，当静电电流发生时，受控泄电通路3的N型晶体管栅极电压升高，促使所述N型晶体管导通，当所述受控泄电通路3开启之后，所述受控泄电通路3的泄电通路，即所述N型晶体管的漏极与源极之间，提供了一条高压引脚7到低压引脚8的低电阻通道，进行泄放静电破坏电流的工作，可使与所述静电破坏保护电路连接的集成电路芯片内部线路免受静电电流的损伤。 

进一步地，本实施例的控制电路2包括两级反相器，所述两级反相器相互串联连接。本领域技术人员理解，当静电电流发生时，通过延迟电路1的容性元件6的耦合作用，使得所述控制电路2的输出端22 的电压升高。当所述控制电路2的输出端22的电压，即所述N型晶体管的栅极的电压，达到所述N型晶体管开启所需的电压(即N型晶体管阈值电压)，开启整个所述N型晶体管，避免了所述N型晶体管部分开启的现象。当所述集成电路芯片正常工作时，当所述控制电路2的输出端22的电压，即所述N型晶体管的栅极电压，没有达到所述N型晶体管开启所需的电压(即N型晶体管阈值电压)，所述N型晶体管处于关闭状态。进一步地，本实施例的静电破坏保护电路的控制电路2还可以包括多级的偶数级反相器，所述偶数级反相器串联组成。优选地，所述控制电路2包括四级反相器。在特殊应用环境下，所述控制电路2也可以包括一根导线，即所述控制电路2的输入端21和输出端22也可以直接相连。这并不影响本发明的实质内容，在此不予赘述。 

图3示出了本发明第一实施例的第一变化例的，所述具有实时检测功能的静电破坏保护电路的电路原理图。本变化例与图2所示第一实施例不同的是，本变化例的静电破坏保护电路的电压检测电路4包括多个二极管，所述多个二极管相互串联连接。具体地，所述相邻的两个串联二极管之间正极与负极相互连接，所述多个二极管中的最靠近所述高压引脚7的一个二极管的正极连接高压引脚7，所述多个二极管中的最靠近所述受控泄电通路3的一个二极管的负极连接所述受控泄电通路3的控制端10。优选地，所述电压检测电路4包括两个二极管；次优地，所述电压检测电路4包括三个二极管。本变化例的静电破坏保护电路的其他元件及其连接方式与图2所示第一实施例相同，可以参照第一实施例进行，在此不予赘述。 

进一步地，所述静电破坏保护电路可以通过调整所述电压检测电路4的二极管个数来预先设置保持所述受控泄电通路3泄放静电电流的安全电压。具体地，所述安全电压相当于所述受控泄电通路3的N型晶体管的阈值电压与所述电压检测电路4的多个二极管的正向压降之和。例如当所述电压检测电路4包括两个二极管时，每个二极管的正向压降是 0.7V，则总共的正向压降是1.4V，所述受控泄电通路3的N型晶体管的阈值电压是0.6V，那么此时所述安全电压的伏值为2.0V。 

图4示出了本发明第一实施例的第二变化例的，所述具有实时检测功能的静电破坏保护电路的电路原理图。具体地，本变化例与图2所示第一实施例不同的是，本实施例的静电破坏保护电路的所述控制电路2包括一级反相器，所述延迟电路1的阻性元件5的一端连接所述高压引脚7，所述延迟电路1的容性元件6的一端连接所述低压引脚8。本变化例的静电破坏保护电路的其他元件及其连接方式、工作方式与图2所示第一实施例相同，可以参照第一实施例进行，在此不予赘述。 

进一步地，本变化例的静电破坏保护电路的控制电路2还可以包括多级的奇数级反相器，所述奇数级反相器串联组成。优选地，所述控制电路2包括三级反相器。这并不影响本发明的实质内容，在此不予赘述。 

图5示出了本发明第二实施例的，所述具有实时检测功能的静电破坏保护电路的电路原理图。具体地，本实施例与图6所示第一实施例不同的是，本实施例的静电破坏保护电路的所述电压检测电路4包括一个NPN型三极管。优选地，所述NPN型三极管的集电极和基极连接所述高压引脚7，所述NPN型三极管的发射极连接所述受控泄电通路3的控制端10。本领域技术人员理解，当静电破坏电流发生时，所述NPN型三极管的基极检测到所述静电电压，此时所述NPN型三极管处于临界饱和状态，所述NPN型三极管的基极/集电极与发射极之间的电压为NPN型三极管的饱和压降，所述安全电压为上述饱和压降与所述受控泄电通路3的阈值电压之和。本实施例的静电破坏保护电路的其他元件及其连接方式、工作方式与图2所示第一实施例相同，可以参照第一实施例进行，在此不予赘述。 

进一步地，本实施例的延迟电路1以及控制电路2也可以参照上述图4所示第一实施例的第二变化例来进行设计和连接，在此不予赘 述。 

图6示出了本发明第二实施例的第一变化例的，所述具有实时检测功能的静电破坏保护电路的电路原理图。本变化例与图5所示第二实施例不同的是，所述电压检测电路4包括多个NPN型三极管，所述多个NPN型三极管相互串联连接。具体地，所述相邻的两个串联NPN型三极管之间的一个NPN型三极管的发射极与另一个NPN型三极管的集电极和基极相互连接，所述多个NPN型三极管中的最靠近所述高压引脚7的一个NPN型三极管的集电极和基极连接高压引脚7，所述多个NPN型三极管中的最靠近所述受控泄电通路3的一个NPN型三极管的发射极连接所述受控泄电通路3的控制端10。优选地，所述电压检测电路4包括两个NPN型三极管；次优地，所述电压检测电路4包括三个NPN型三极管。本变化例的静电破坏保护电路的其他元件及其连接方式与图5所示第二实施例相同，可以参照第二实施例进行，在此不予赘述。 

进一步地，所述静电破坏保护电路可以通过调整所述电压检测电路4的NPN型三极管个数来预先设置保持所述受控泄电通路3泄放静电电流的安全电压。具体地，所述安全电压相当于所述受控泄电通路3的N型晶体管的阈值电压与所述电压检测电路4的多个NPN型三极管的饱和压降之和。例如当所述电压检测电路4包括两个NPN型三极管时，每个NPN型三极管的饱和压降是0.6V，则总共的饱和压降是1.2V，所述受控泄电通路3的N型晶体管的阈值电压是0.6V，那么此时所述安全电压的伏值为1.8V。 

图7示出了本发明第二实施例的第二变化例的，所述具有实时检测功能的静电破坏保护电路的电路原理图。本变化例与图5所示第二实施例不同的是，所述电压检测电路4包括一个PNP型三极管。具体地，所述PNP型三极管的发射极连接所述高压引脚7，所述PNP型三极管的集电极和基极连接所述受控泄电通路3的控制端10。本领域 技术人员理解，当静电破坏电流发生时，所述PNP型三极管的发射极检测到所述静电电压，此时所述PNP型三极管处于临界饱和状态，所述PNP型三极管的发射极与基极/集电极之间的电压为PNP型三极管的饱和压降，所述安全电压为上述饱和压降与所述受控泄电通路3的阈值电压之和。本变化例的静电破坏保护电路的其他元件及其连接方式、工作方式与图5所示第二实施例相同，可以参照第一实施例进行，在此不予赘述。 

进一步地，本变化例所述静电破坏保护电路的电压检测电路4也可以包括多个PNP型三极管，所述多个PNP型三极管相互串联连接。具体地，所述相邻的两个串联PNP型三极管之间的一个PNP型三极管的集电极和基极与另一个PNP型三极管的发射极相互连接，所述多个PNP型三极管中的最靠近所述高压引脚7的一个PNP型三极管的发射极连接高压引脚7，所述多个PNP型三极管中的最靠近所述受控泄电通路3的一个PNP型三极管的集电极和基极连接所述受控泄电通路3的控制端10。本领域技术人员理解，此时所述静电破坏保护电路的工作原理与上述图6所示第二实施例的第一变化例相同，可以参照上述变化例来进行，在此不予赘述。 

图8示出了本发明第三实施例的，所述具有实时检测功能的静电破坏保护电路的电路原理图。本实施例与图2所示第一实施例不同的是，所述电压检测电路4包括一个N型晶体管。具体地，所述N型晶体管的漏极和栅极连接所述高压引脚7，所述N型晶体管的源极连接所述受控泄电通路3的控制端10。本领域技术人员理解，当静电破坏电流发生时，所述N型晶体管的基极检测到所述静电电压，此时所述N型晶体管处于临界饱和状态，所述N型晶体管的漏极/栅极与源极之间的电压为N型晶体管的饱和压降，所述安全电压为上述饱和压降与所述受控泄电通路3的阈值电压之和。本实施例的静电破坏保护电路的其他元件及其连接方式、工作方式与图2所示第一实施例相同，可以参照第一实施例进行，在此不予赘述。 

进一步地，本实施例的延迟电路1以及控制电路2也可以参照上述图4所示第一实施例的第二变化例来进行设计和连接，在此不予赘述。 

图9示出了本发明第三实施例的第一变化例的，所述具有实时检测功能的静电破坏保护电路的电路原理图。本变化例与图8所示实施例以及相关变化例不同的是，所述电压检测电路4包括多个N型晶体管，所述多个N型晶体管相互串联连接。具体地，所述相邻的两个串联N型晶体管之间的一个N型晶体管的源极与另一个N型晶体管的漏极和栅极相互连接，所述多个N型晶体管中的最靠近所述高压引脚7的一个N型晶体管的漏极和栅极连接高压引脚7，所述多个N型晶体管中的最靠近所述受控泄电通路3的一个N型晶体管的源极连接所述受控泄电通路3的控制端10。优选地，所述电压检测电路4包括两个N型晶体管；次优地，所述电压检测电路4包括三个N型晶体管。本变化例的静电破坏保护电路的其他元件及其连接方式与图5所示第二实施例相同，可以参照第二实施例进行，在此不予赘述。 

进一步地，所述静电破坏保护电路可以通过调整所述电压检测电路4的N型晶体管个数来预先设置保持所述受控泄电通路3泄放静电电流的安全电压。具体地，所述安全电压相当于所述受控泄电通路3的N型晶体管的阈值电压与所述电压检测电路4的多个N型晶体管的饱和压降之和。其具体设置和计算方式同图6所示第二实施例的第一变化例相同，可以参照第二实施例的第一变化例进行，在此不予赘述。 

图10示出了本发明第三实施例的第二变化例的，所述具有实时检测功能的静电破坏保护电路的电路原理图。本变化例与图8所示第三实施例不同的是，所述电压检测电路4包括一个P型晶体管。具体地，所述P型晶体管的源极连接所述高压引脚7，所述P型晶体管的栅极和漏极连接所述受控泄电通路3的控制端10。本领域技术人员理解，当静电破坏电流发生时，所述P型晶体管的源极检测到所述静电电压， 此时所述P型晶体管处于临界饱和状态，所述P型晶体管的源极与栅极/漏极之间的电压为P型晶体管的饱和压降，所述安全电压为上述饱和压降与所述受控泄电通路3的阈值电压之和。本变化例的静电破坏保护电路的其他元件及其连接方式、工作方式与图8所示第三实施例相同，可以参照第三实施例进行，在此不予赘述。 

进一步地，本变化例所述静电破坏保护电路的电压检测电路4也可以包括多个P型晶体管，所述多个P型晶体管相互串联连接。具体地，所述相邻的两个串联P型晶体管之间的一个P型晶体管的漏极和栅极与另一个P型晶体管的源极相互连接，所述多个P型晶体管中的最靠近所述高压引脚7的一个P型晶体管的源极连接高压引脚7，所述多个P型晶体管中的最靠近所述受控泄电通路3的一个P型晶体管的漏极和栅极连接所述受控泄电通路3的控制端10。本领域技术人员理解，此时所述静电破坏保护电路的工作原理与上述图9所示第三实施例的第一变化例相同，可以参照上述变化例来进行，在此不予赘述。 

图11示出了本发明第四实施例的，所述具有实时检测功能的静电破坏保护电路的电路原理图。本实施例与图2所示第一实施例不同的是，所述电压检测电路4的二极管跨接所述低压引脚8和所述受控泄电通路3的控制端10之间，所述受控泄电通路3包括一个或多个P型晶体管。具体地，所述电压检测电路4的二极管的正极连接所述受控泄电通路3的控制端10，所述二极管的负极连接所述低压引脚8。所述P型晶体管的栅极作为所述受控泄电通路3的控制端10连接所述控制电路2的输出端22，所述P型晶体管的源极连接所述高压引脚7，所述P型晶体管的漏极连接所述低压引脚8。本实施例的静电破坏保护电路的其他元件及其连接方式、工作方式与图2所示第一实施例相同，可以参照第一实施例进行，在此不予赘述。 

进一步地，所述电压检测电路4也可以包括多个二极管，所述多个二极管相互串联连接。具体地，所述相邻的两个串联二极管之间正极与负极相互连接，所述多个二极管中的最靠近所述受控泄电通路3的一个 二极管的正极连接所述受控泄电通路3的控制端10，所述多个二极管中的最靠近所述低压引脚8的一个二极管的负极连接低压引脚8。所述静电破坏保护电路可以通过调整所述电压检测电路4的二极管个数来预先设置保持所述受控泄电通路3泄放静电电流的安全电压。其具体工作方式可以参照图3所示第一实施例的第一变化例来进行，在此不予赘述。 

进一步地，本实施例的延迟电路1以及控制电路2也可以参照上述图4所示第一实施例的第二变化例来进行设计和连接，在此不予赘述。 

图12示出了本发明第四实施例的第一变化例的，所述具有实时检测功能的静电破坏保护电路的电路原理图。本实施例与图11所示第四实施例不同的是，所述电压检测电路4包括一个NPN型三极管。具体地，所述电压检测电路4的NPN型三极管的集电极和基极连接所述受控泄电通路3的控制端10，所述NPN型三极管的发射极连接所述低压引脚8。本实施例的静电破坏保护电路的其他元件及其连接方式与图11所示第四实施例相同，可以参照第四实施例进行，在此不予赘述。 

进一步地，所述电压检测电路4也可以包括多个NPN型三极管，所述多个NPN型三极管相互串联连接。具体地，所述相邻的两个串联NPN型三极管之间的一个NPN型三极管的发射极与另一个NPN型三极管的集电极和基极相互连接，所述多个NPN型三极管中的最靠近所述受控泄电通路3的一个NPN型三极管的集电极和基极连接所述受控泄电通路3的控制端10，所述多个NPN型三极管中的最靠近所述低压引脚8的一个NPN型三极管的发射极连接所述低压引脚8。所述静电破坏保护电路可以通过调整所述电压检测电路4的NPN型三极管个数来预先设置保持所述受控泄电通路3泄放静电电流的安全电压。其具体设置方式可以参照图6所示第二实施例的第一变化例来进行，在此不予赘述。 

进一步地，在本变化例中，所述电压检测电路4也可以包括一个或多个PNP型三极管。具体地，当所述电压检测电路4包括一个PNP 型三极管时，所述PNP型三极管的发射极连接所述受控泄电通路3的控制端10，所述PNP型三极管的集电极和基极连接所述低压引脚8。进一步地，当所述电压检测电路4包括多个PNP型三极管时，所述多个PNP型三极管相互串联连接，所述相邻的两个串联PNP型三极管之间的一个PNP型三极管的集电极和基极与另一个PNP型三极管的发射极相互连接，所述多个PNP型三极管中的最靠近所述受控泄电通路3的一个PNP型三极管的发射极连接所述受控泄电通路3的控制端10，所述多个PNP型三极管中的最靠近所述低压引脚8的一个PNP型三极管的集电极和基极连接低压引脚8。其具体工作方式可以参照图7所示第二实施例的第二变化例来进行，在此不予赘述。 

图13示出了本发明第四实施例的第二变化例的，所述具有实时检测功能的静电破坏保护电路的电路原理图。本实施例与图11所示第四实施例不同的是，所述电压检测电路4包括一个N型晶体管。具体地，所述电压检测电路4的N型晶体管的漏极和栅极连接所述受控泄电通路3的控制端10，所述N型晶体管的源极连接所述低压引脚8。本实施例的静电破坏保护电路的其他元件及其连接方式与图11所示第四实施例相同，可以参照第四实施例进行，在此不予赘述。 

进一步地，所述电压检测电路4也可以包括多个N型晶体管，所述多个N型晶体管相互串联连接。具体地，所述相邻的两个串联N型晶体管之间的一个N型晶体管的源极与另一个N型晶体管的漏极和栅极相互连接，所述多个N型晶体管中的最靠近所述受控泄电通路3的一个N型晶体管的漏极和栅极连接所述受控泄电通路3的控制端10，所述多个N型晶体管中的最靠近所述低压引脚8的一个N型晶体管的源极连接低压引脚8。所述静电破坏保护电路可以通过调整所述电压检测电路4的N型晶体管个数来预先设置保持所述受控泄电通路3泄放静电电流的安全电压。其具体设置方式可以参照图9所示第三实施例的第一变化例来进行，在此不予赘述。 

进一步地，在本变化例中，所述电压检测电路4也可以包括一个 或多个P型晶体管。具体地，当所述电压检测电路4包括一个P型晶体管时，所述P型晶体管的源极连接所述受控泄电通路3的控制端10，所述P型晶体管的栅极和漏极连接所述低压引脚8。进一步地，当所述电压检测电路4包括多个P型晶体管时，所述多个P型晶体管相互串联连接，所述相邻的两个串联P型晶体管之间的一个P型晶体管的漏极和栅极与另一个P型晶体管的源极相互连接，所述多个P型晶体管中的最靠近所述受控泄电通路3的一个P型晶体管的源极连接所述受控泄电通路3的控制端10，所述多个P型晶体管中的最靠近所述低压引脚8的一个P型晶体管的漏极和栅极连接低压引脚8。其具体工作方式可以参照图10所示第三实施例的第二变化例来进行，在此不予赘述。 

根据本发明图2至图13所示实施例及变化例，本发明提供了一种具有实时检测功能的静电破坏保护电路中用于实时检测静电电压脉冲，保证当静电电压脉冲处于安全范围以外时所述受控泄电通路3继续泄放静电的控制方法。优选地包括如下步骤： 

步骤a.在受到静电破坏时通过所述延迟电路1检测静电电压，并将检测到的静电电压信息向所述控制电路2传输。 

步骤b.所述控制电路2在收到所述延迟电路1传输的静电电压信息后，将该信息放大后输出到所述受控泄电通路3。 

步骤c.所述受控泄电通路3在收到所述控制电路2传输的信息后，根据该信息决定是否进行电流泄放操作，如果该信息指示所述控制电路2进行电流泄放操作，则所述控制电路2执行电流泄放工作。 

步骤d.所述电压检测电路4实时检测静电电压脉冲，当检测到的静电电压脉冲仍处于安全范围以外时，所述电压检测电路4控制受控泄电通路3继续泄放静电电流的操作。 

本领域技术人员理解，本发明提供的控制方法通过在传统静电破坏保护电路的其中一个引脚和受控泄电通路3的控制端10之间加入所述电压检测电路4，所述控制方法能够通过所述电压检测电路4实时检测静电电压脉冲是否超过安全电压并将检测结果传输给所述受 控泄电通路3，从而保证当静电电压处于安全范围以外时所述受控泄电通路3能够继续进行泄放静电电流的工作。 

根据本发明图2至图13所示实施例及变化例，还提供一种集成电路，其包括电源引脚、内部电路以及静电破坏防护电路，具体地，该集成电路的静电破坏防护电路还包括用于静电破坏防护电路的电压检测电路4。本领域技术人员理解，所述电压检测电路4包括晶体管。优选地，所述电压检测电路4包括一个或多个二极管，例如图2至图4及图11所示的静电破坏防护电路。次优地，所述电压检测电路4也可以包括一个或多个三极管，例如NPN型三极管或PNP型三极管，例如图5至图7及图12所示的静电破坏防护电路。再次优地，所述电压检测电路4也可以包括一个或多个MOS管，例如N型晶体管或P型晶体管，例如图8至图10及图13所示的静电破坏防护电路。具体地，本领域技术人员可以参考上述图2至图13所示实施例及变化例提供的静电破坏防护电路进行连接，在此不予赘述。 

进一步地，本领域技术人员理解，本发明提供的集成电路可以是各种类型的电路，并根据具体实施需要而变化。换句话说，所有需要静电破坏防护功能的集成电路都可以采用上述实施例提供的方案。具体地，本领域技术人员可以结合现有技术以及上述实施例、变化例实现这样的集成电路，在此不予赘述。 

以上对本发明的具体实施例进行了描述。需要理解的是，本发明并不局限于上述特定实施方式，本领域技术人员可以在权利要求的范围内做出各种变形或修改，这并不影响本发明的实质内容。 

Claims (23)

1.一种静电破坏保护电路，包括：

高压引脚与低压引脚；

延迟电路，包括阻性元件和容性元件，所述阻性元件和容性元件相互串联跨接在所述高压引脚和低压引脚之间；

受控泄电通路，其用于在控制电路的控制下对静电进行泄放，其包括一泄电通路，所述泄电通路跨接在所述高压引脚与低压引脚之间；

以及

控制电路，所述控制电路的输入端连接在所述延迟电路的阻性元件与容性元件之间，所述控制电路的输出端连接所述受控泄电通路的控制端，其用于控制受控泄电通路在一延迟时间内导通或关闭；

其特征在于，还包括：

电压检测电路，其一端连接所述静电破坏保护电路的所述高压引脚，其另一端连接所述受控泄电通路的控制端，其用于实时检测静电电压脉冲，保证当静电电压脉冲处于安全范围以外时所述受控泄电通路继续泄放静电。

2.根据权利要求1所述的静电破坏保护电路，其特征在于，所述电压检测电路包括晶体管或者等效电阻。

3.根据权利要求2所述的静电破坏保护电路，其特征在于，所述晶体管包括一个二极管。

4.根据权利要求2所述的静电破坏保护电路，其特征在于，所述晶体管包括多个串联的二极管。

5.根据权利要求2所述的静电破坏保护电路，其特征在于，所述晶体管包括一个三极管。

6.根据权利要求2所述的静电破坏保护电路，其特征在于，所述晶体管包括多个串联的三极管。

7.根据权利要求2所述的静电破坏保护电路，其特征在于，所述晶体管包括一个MOS管。

8.根据权利要求2所述的静电破坏保护电路，其特征在于，所述晶体管包括多个串联的MOS管。

9.根据权利要求1至8中任一项所述的静电破坏保护电路，其特征在于，所述受控泄电通路包括一个或多个晶体管，所述受控泄电通路的控制端为晶体管的栅极，所述受控泄电通路的输入端为晶体管的漏极，所述受控泄电通路的输出端为晶体管的源极。

10.根据权利要求1至8中任一项所述的静电破坏防护电路，其特征在于，所述受控泄电通路包括N型晶体管，所述N型晶体管的栅极连接所述控制电路的输出端，所述N型晶体管的源极连接所述低压引脚，所述N型晶体管的漏极连接所述高压引脚，所述电压检测电路的一端连接到所述高压引脚。

11.根据权利要求9所述的静电破坏防护电路，其特征在于，所述受控泄电通路包括N型晶体管，所述N型晶体管的栅极连接所述控制电路的输出端，所述N型晶体管的源极连接所述低压引脚，所述N型晶体管的漏极连接所述高压引脚，所述电压检测电路的一端连接到所述高压引脚。

12.根据权利要求10所述的静电破坏防护电路，其特征在于，所述延迟电路的容性元件的一端连接所述高压引脚，所述延迟电路的阻性元件的一端连接所述低压引脚，所述控制电路包括相互串联的偶数级反相器，其中，所述相互串联的偶数级反相器的一端连接所述延迟电路的阻性元件与容性元件之间，另一端连接所述受控泄电通路的控制端。

13.根据权利要求10所述的静电破坏防护电路，其特征在于，所述延迟电路的容性元件的一端连接所述高压引脚，所述延迟电路的阻性元件的一端连接所述低压引脚，所述控制电路包括一根导线，其中，所述导线的一端连接所述延迟电路的阻性元件与容性元件之间，另一端连接所述受控泄电通路的控制端。

14.根据权利要求10所述的静电破坏防护电路，其特征在于，所述延迟电路的容性元件的一端连接所述低压引脚，所述延迟电路的阻性元件的一端连接所述高压引脚，所述控制电路包括相互串联的奇数级反相器，其中，所述相互串联的奇数级反相器的一端连接所述延迟电路的阻性元件与容性元件之间，另一端连接所述受控泄电通路的控制端。

15.根据权利要求1至8中任一项所述的静电破坏防护电路，其特征在于，所述受控泄电通路包括P型晶体管，所述P型晶体管的栅极连接所述控制电路的输出端，所述P型晶体管的源极连接所述高压引脚，所述P型晶体管的漏极连接所述低压引脚。

16.根据权利要求9所述的静电破坏防护电路，其特征在于，所述受控泄电通路包括P型晶体管，所述P型晶体管的栅极连接所述控制电路的输出端，所述P型晶体管的源极连接所述高压引脚，所述P型晶体管的漏极连接所述低压引脚。

17.根据权利要求16所述的静电破坏防护电路，其特征在于，所述延迟电路的容性元件的一端连接所述高压引脚，所述延迟电路的阻性元件的一端连接所述低压引脚，所述控制电路包括奇数级反相器相互串联，其中，所述相互串联的奇数级反相器的输入端连接所述延迟电路的阻性元件与容性元件之间，所述相互串联的奇数级反相器的输出端连接所述受控泄电通路的控制端。

18.根据权利要求16所述的静电破坏防护电路，其特征在于，所述延迟电路的容性元件的一端连接所述低压引脚，所述延迟电路的阻性元件的一端连接所述高压引脚，所述控制电路包括相互串联的偶数级反相器，其中，所述相互串联的奇数级反相器的输入端连接所述延迟电路的阻性元件与容性元件之间，所述相互串联的奇数级反相器的输出端连接所述受控泄电通路的控制端。

19.根据权利要求16所述的静电破坏防护电路，其特征在于，所述延迟电路的容性元件的一端连接所述低压引脚，所述延迟电路的阻性元件的一端连接所述高压引脚，所述控制电路为一根导线，相应地，所述导线的一端连接所述延迟电路的阻性元件与容性元件之间，另一端连接所述受控泄电通路的控制端。

20.根据权利要求1至8、11、12、13、14、16、17、18、19中任一项所述的静电破坏保护电路，其特征在于，所述延迟电路的阻性元件包括等效电阻。

21.根据权利要求1至8、11、12、13、14、16、17、18、19中任一项所述的静电破坏保护电路，其特征在于，所述延迟电路的容性元件包括等效电容。

22.一种在静电破坏保护电路中用于实时检测静电电压脉冲，保证当静电电压脉冲处于安全范围以外时所述受控泄电通路继续泄放静电的控制方法，其中所述静电破坏保护电路包括延迟电路、控制电路、受控泄电通路及电压检测电路，其中所述控制方法包括如下步骤：

步骤a.在受到静电破坏时通过所述延迟电路检测静电电压，并将检测到的静电电压信息向所述控制电路传输；

步骤b.所述控制电路在收到所述延迟电路传输的静电电压信息后，将该信息放大后输出到所述受控泄电通路；

步骤c.所述受控泄电通路在收到所述控制电路传输的信息后，根据该信息决定是否进行电流泄放操作，如果该信息指示所述控制电路进行电流泄放操作，则所述控制电路执行电流泄放工作；

其特征在于，还包括步骤d.所述电压检测电路实时检测静电电压脉冲，当检测到的静电电压脉冲仍处于安全范围以外时，所述电压检测电路控制受控泄电通路继续泄放静电电流的操作。

23.一种集成电路，包括电源引脚、内部电路，其特征在于，还包括根据权利要求1至8、11、12、13、14、16、17、18、19中任一项所述的静电破坏保护电路。

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