JP2007523476A - 集積半導体回路を保護するための回路装置および方法 - Google Patents

Abstract

サイリスタストラクチャ（ＳＣＲ）を備えている保護回路を含んでおり並びに保護回路のドライブ制御のための制御回路（ＴＣ；Ｃ１，Ｒ１，Ｉ１ないしＩ３）を含んでおり、これらは両方とも保護すべきエレメント（ＰＶ，ＬＶ）と基準電位（ＶＢ）との間に介挿されており、制御回路（ＴＣ；Ｃ１，Ｒ１，Ｉ１ないしＩ３）は複数の制御信号を生成し、該制御信号がそれぞれサイリスタストラクチャのアクティブエレメント（Ｔ１，Ｔ２）をドライブ制御するという、集積半導体回路を保護するための回路装置並びに方法が提案される。これにより、保護回路の所期のトリガが規定のスイッチングしきい値および短い導通切り換え時間において実現される。更に制御回路の活性化の持続時間を決定するための形態が提案される。

Description

本発明は、サイリスタストラクチャを含んでおりかつ保護すべきエレメントと基準電位との間に介挿されている保護回路と、該保護回路のドライブ制御用制御回路とを備えている集積半導体回路を保護するための回路装置並びに集積半導体回路を保護するための相応の方法に関する。

集積半導体回路（ＩＣ）は接続端子（パッド）を介してまたは直接線路に入力結合される過渡的なパルスまたは過電圧によって、これらが機能不能になるまたは破壊されさえするほどに損傷されることがある。この形式のパルスまたは過電圧は例えばいわゆる静電気放電（英語：ＥＳＤ，Electrostatic Discharge）において発生する可能性がある。過渡的もしくはＥＳＤノイズと結び付いている高電圧および高電流のために、障害となる高電力が発生することになる。

数多くの適用分野、例えば自動車技術においても、この形式のパルス（例えばバースト）が発生することがある。自動車技術において例えば、９０Ｖまたはそれ以上の高電圧領域において機能しなければならないこの形式の回路をそれより著しく高い障害パルスレベルに対しても大丈夫なように設計するという要求がある。

高電圧プロセスによって製造されている高電圧用途に対して、通例は、電気的な絶縁破壊によって作動もしくはトリガされる保護回路が設けられる。絶縁破壊電圧は保護すべき適用回路の最大許容作動電圧の著しく上方になければならない。そうしない限り、集積回路の障害のない機能を保証することはできない。障害時、例えば許容できないほど高い電圧が存在すると、この過電圧は保護回路により基準電位もしくはアースに導出されかつこうして後続のモジュールは高電圧から保護される。

この種の絶縁破壊に基づいている保護構想に対する択一例は集積回路を保護するためのアクティブな回路である。これはアクティブなトリガ回路とサイリスタもしくはバイポーラまたはＭＯＳ保護トランジスタのような公知の保護装置との組み合わせから成っている。

ＩＣを保護するためのアクティブな回路は大抵は、過渡的な信号の上昇によってトリガされる。その際単位時間当たりの信号上昇が検出されかつドライブ制御回路を介して保護トランジスタまたは保護回路が働くようになる（通し、つまり導通切り換えされる）。

従って障害発生時に保護回路はアクティブにトリガされる過電圧または過電流アレスタと見ることができる。障害発生時に保護回路を高速に導通制御できることが必要である。

集積回路に対する保護回路の短いターンオン時間および精確なターンオンしきい値並びに種々様々な形態の障害パルス発生時の保護回路の保護作用は製品仕様の重要な局面でかつ市場競争に勝つには大切な要素である。

ＵＳ５９８２６０１から、過渡的な信号によってトリガされるＥＳＤ保護用サイリスタ（ＳＣＲ−Silicon Controlled Rectifier）が公知である。サイリスタは半導体装置においてそれ自体公知の仕方でｎウェル、ｐウェルおよび高ドーピングされたｎおよびｐ領域を用いて実現されている。過渡的な電圧はＲＣ素子によって検出される。後置接続されているインバータによって容量において検出された電圧レベルが制御信号に変換され、制御信号がサイリスタストラクチャのｐｎｐトランジスタのベースをドライブ制御する。今やアクティブなｐｎｐトランジスタの出力電流が抵抗において十分大きな電圧降下を発生するや否や、サイリスタストラクチャのｎｐｎトランジスタが導通切り換えされるので、過渡的なパルスは低オーミックなサイリスタ区間を通ってＩ／Ｏピンのパッド電位から基準電位に導びかれる。その後サイリスタは自立的に導通切換状態にとどまり、ついにはサイリスタを流れる電流は保持電流を下回り、消弧条件が充足される。

本発明の課題は、改善された特性を可能にする、集積された半導体回路の保護のための回路装置および方法を提供することである。更に、殊にハイボルトプロセスもしくはハイボルト用途に対しても適している回路装置および方法を提供したい。

この課題は請求項１もしくは１８の特徴部分に記載の構成を有する本発明によって解決される。

本発明は、回路装置がアクティブにトリガされる保護回路および相応の方法としてサイリスタストラクチャの高速の導通切り換えを可能にするという利点を有している。更に本発明は、ハイボルトプロセスの使用下で製造されているハイボルト用途に組み入れられる。

本発明の有利な実施形態および発展形態は従属請求項の対象である。

次に本発明を実施例に基づいて各図を参照して詳細に説明する。同じまたは同じ作用をするエレメントには各図において同じ参照符号が付されている。

図において：
図１は保護回路および制御もしくはトリガ回路を備えた回路装置を略示し、
図２は保護回路およびトリガ回路を備えた第２の回路装置を略示し、
図３は保護回路およびトリガ回路を備えた第３の回路装置を略示し、
図４は保護回路およびトリガ回路を備えた第４の回路装置を略示し、
図５は保護回路およびトリガ回路を備えた別の回路装置を略示し、
図６はハイボルトプロセスにおいてサイリスタを実現するためのストラクチャを断面にて略示している。

図１において本発明を原理的にかつ２つの実施例に基づいて詳細に説明する。図１Ａによれば接続端子ＰＶは線路ＬＶに接続されており、線路は電位ＶＶにある。電位ＶＶは例えば正の給電電位ＶＤＤまたは入出力接続端子（Ｉ／Ｏパッド）の電位であってよい。接続端子ＰＶもしくは線路ＬＶは過渡的なパルスもしくは過電圧に対して保護すべきである。この過電圧は例えばアース電位であってよい基準電位ＶＢに導出されなければならない。基準電位ＶＢを導く線路ＬＢは接続端子ＰＢに接続されている。

障害パルスもしくは過電圧を逃がすという本来の役目を果たすのは保護回路ＰＣである。これはすべての実施例においてＳＣＲとして示されている。保護回路ＰＣもしくはＳＣＲは、入力側が接続端子ＰＶおよびＰＢに接続されている制御回路ＴＣによって制御もしくはトリガされる。制御回路ＴＣは、接続端子ＰＶもしくは線路に発生する過渡的なパルスを識別しかつ保護回路ＰＣもしくはＳＣＲに制御信号を生成することができる検出器回路を含んでいる。

制御回路ＴＣは複数の制御信号を生成する。これらの信号はそれぞれ、保護回路ＰＣもしくはＳＣＲのアクティブエレメントをドライブ制御する。図１においてこれは、トランジスタＴ１もしくはＴ２をドライブ制御する信号ＣＴＬもしくはＣＴＨである。一般に保護回路ＰＣもしくはＳＣＲのアクティブエレメントは、これらがトリガもしくは制御回路ＴＣの制御信号によるドライブ制御の際に線路ＬＶもしくは接続端子ＰＶと基準電位ＶＢとの間に低抵抗の接続が形成されるように相互接続されている。その際保護回路ＰＣもしくはＳＣＲは基準電位ＶＢに向かって比較的高い電流を流すようにすることもできる。

図１の典型的な使用例において保護回路ＰＣもしくはＳＣＲはサイリスタストラクチャを含んでいる。サイリスタは、等価回路において２つの相互接続されているバイポーラトランジスタとして図示される４層素子である。制御回路ＴＣは障害発生時に保護回路のサイリスタストラクチャの２つのトランジスタＴ１およびＴ２（図４ないし図５のＴ１０およびＴ２０）を２つの制御信号によってアクティブにドライブ制御する。このために両方のベース−エミッタ区間に直接電流が注入される。

保護回路のアクティブエレメントに対する制御信号を用いた保護回路ＰＣもしくはＳＣＲの通し切り換え、つまりこの回路が結合されることで線路ＬＶと線路ＬＢとの間に低抵抗の接続を形成しなければならない通し切り換えはこうした狙いで始められる。これにより、保護回路ＰＣもしくはＳＣＲを精確かつ高速に導通切り換え状態に移行させることが可能である。こうして保護回路の改善された応答特性、ひいては、図１において接続端子ＰＢおよびＰＶおよびこれに接続されている線路に基づいてシンボリックに図示されている集積半導体回路の改善された保護が行われる。

図１Ｂには本発明の第１の具体的な実施例が示されている。保護回路は２つのトランジスタＴ１およびＴ２を有するサイリスタとして実現されている。Ｔ１はエミッタが電圧を導く線路ＬＶに接続されているｐｎｐトランジスタであり、一方Ｔ２はエミッタ側が基準電位ＶＢに接続されているｎｐｎトランジスタである。２つのトランジスタのコレクタは交差してそれぞれ別のトランジスタのベースに相互接続されている。集積回路においてこの形式のトランジスタストラクチャはそれ自体公知の手法においてウェル抵抗ＲＮもしくはＲＰを有するｎもしくはｐウェルおよび相応にそこに配置されている高ドーピングされた領域によって実現することができる（図６参照、図３ないし図５にも示唆されている）。図１および２において抵抗ＲｎもしくはＲＰは本発明の動作態様のよりよい理解のために図に示されていない。

制御回路は図１Ｂでは後置接続されているインバータを有している検出器回路によって実現されている。検出器回路は容量Ｃ１および抵抗Ｒ１の直列接続から成るＲＣ素子として実現されている。検出器回路は線路ＬＶもしくはＬＢおよび相応の接続端子ＰＶおよびＰＢに接続されている。容量Ｃ１および抵抗Ｒ１の接続ノードにインバータが後置接続されている。インバータの出力側はそれぞれ、トランジスタＴ１およびＴ２のベースをドライブ制御する。その際インバータＩ１はトランジスタＴ１のベースに接続されておりかつ直列接続されている２つのインバータＩ２およびＩ３はトランジスタＴ２のベースに接続されている。これらインバータは、容量Ｃ１および抵抗Ｒ１の接続ノードに加わる電位を、サイリスタＳＣＲのトランジスタエレメントをドライブ制御する規定の制御信号ＣＴＬおよびＣＴＨに変換するために必要である。

容量Ｃ１および抵抗Ｒ１から成る検出器回路はＲＣ素子として複素分圧器を形成し、その中間タップにて障害パルスの電圧上昇が捕捉検出される。過渡的なパルスの障害発生時に容量Ｃ１は低オーミックになるので、検出器回路の出力点に高い電位が生じる。電圧がインバータＩ１のスイッチングしきい値に達するや否や、その出力信号ＣＴＬは低電位に切り換わるので、Ｔ１のエミッタおよびベース間のｐｎ接合がスイッチングしきい値を上回りかつＴ１を導通切り換えする。

他方においてＩ１に並列に、縦続接続されているインバータＩ２およびＩ３が接続されている。これらは検出器回路のタップノードで検出された電圧信号を、ｎｐｎトランジスタＴ２をドライブ制御するための規定の制御信号ＣＴＨに変換する。従ってＴ２はＴ１とほぼ同時に導通状態に移行する。これによりサイリスタＳＣＲは導通状態になりかつ線路ＬＶもしくは接続端子ＰＶに加わる過渡的なパルスを基準電位に逃がすことができる。

図１Ｃの実施例は図１Ｂの実施例とは、容量および抵抗素子から成る検出器回路が反対の方向に接続端子ＰＶおよびＰＢに接続されていることによって相異している。その際抵抗Ｒ１１は接続端子ＰＶと接続されておりかつ容量Ｃ１１は接続端子ＰＢと接続されている。従って検出器回路の出力側、すなわちＲ１１とＣ１１との接続点における分圧比は反転するので、トランジスタＴ１およびＴ２のドライブ制御も別様に行われなければならない。すなわち検出器回路の出力側にインバータＩ４およびＩ５から成る縦続接続が後置接続されていて、トランジスタＴ１がドライブ制御される。これらインバータに並列に、検出器回路の出力側に、トランジスタＴ２をドライブ制御するインバータＩ６が後置接続されていている。

過渡的なパルスが生じると容量Ｃ１１は低抵抗になるので、検出器回路の出力点に低電位が生じる。インバータＩ６はこの低電位をトランジスタＴ２の導通制御のために必要な電圧もしくは相応の制御電流に変換する。他方において直列接続されているインバータＩ４およびＩ５は容量Ｃ１１における出力電圧を低電位の制御信号もしくは相応の電流に変換するので、トランジスタＴ１は導通状態に切り換えられる。

検出器回路は図１の実施例においてＲＣ素子として実現されているが、本発明はそれに限定されていない。重要な機能、すなわち電圧を導く線路ＬＶでの過渡的な放出すべきパルスの識別および保護回路のアクティブエレメントもしくは半導体接合部、実施例においてはサイリスタＳＣＲのトランジスタの導通制御のための制御信号の生成が機能的に充足されれば、検出器回路の別の実施形態が合目的である可能性もある。

一方において過渡的な信号が識別されかつ他方において通常作動においてサイリスタＳＣＲが点弧されないことが重要である。一方においてＲＣ素子の時定数が過渡的なパルスの識別を、かつ他方において検出器回路がアクティブである時間を決定する。過渡的な障害の上昇時間がＲＣ素子の時定数より小さい場合、パルスが識別されかつ検出される。他方において時定数はパルスの減衰後、検出器回路を非作動状態にしかつ遮断するもしくは再び通常状態に戻す時間も決定する。

このために図１の実施例においてＲＣ素子は時定数をもって、これらの条件が充足されるように調整設定される。この実施例においてサイリスタは障害発生時に点弧されればよく、遮断される必要はないので、過渡的なパルスの上昇側縁を識別すれば十分である。

例えばゲート酸化物容量として実現されているＲＣ素子の容量が小さい場合には、この容量の抵抗は過渡的な過程において低くなるので、図１Ｂの実施例においてＲＣ素子の出力側は非常に高速に高電位にされる。電圧変化が小さくかつ直流電圧の場合、ＲＣ素子の容量の抵抗は２つの実施例において高抵抗素子として作用し、その結果図１Ｂにおいて検出器回路の出力側は低電位に保持され、一方検出器回路の出力側は図１Ｃの回路において高電位に保持される。

図２の回路装置は本発明の第２の実施例を示している。図１に図示の実施例とは異なって、図２の回路装置において、制御回路がどのくらいの長さアクティブにとどまるかを決定する付加的な回路部が設けられている。この回路部により、線路ＬＶまたは接続端子ＰＶにおける過渡的なパルスが確実に減衰されるまでは少なくとも、制御回路の制御信号がサイリスタＳＣＲを導通制御することを保証することができる。

図２Ａの実施例を図１Ｂの実施例と比較すると、電位を導く線路ＬＶまたは接続端子ＰＶにおける過渡的なパルスを検出しかつ制御回路を活性化する、エレメントＣ１２およびＲ１２から成る第１のＲＣ素子と、サイリスタＳＣＲをドライブ制御するためのインバータとの間に付加回路が配置されている点に相異がある。その際まず、図１Ｂの実施例のインバータＩ１，Ｉ２およびＩ３はこの順序で図２ＡのインバータＩ２０，Ｉ３０およびＩ４０に相応する。図２Ａのこれらインバータの機能は第１の実施例のインバータと同じだが、回路定数および実現の仕方は種々異なっていてよい。

Ｒ１２およびＣ１２から成る第１のＲＣ素子の出力側に、ＰＭＯＳトランジスタＰ１０をドライブ制御するインバータＩ１０が後置接続されている。出力側においてこのトランジスタは一方において電圧を導く線路ＬＶに接続されておりかつ他方においてインバータＩ２０およびＩ３０の入力側に接続されている。後者の接続点に更に、容量Ｃ２１およびＲ２１から成る第２のＲＣ素子の並列接続が接続されている。これらは他方の接続端子がそれぞれ基準電位ＶＢもしくは線路ＬＢに接続されている。

線路ＬＶまたは接続端子ＰＶに過渡的な障害が現れると、このことは第１のＲＣ素子によって識別される。インバータＩ１０をドライブ制御するこの第１のＲＣ素子の出力側はパルス上昇が迅速であれば、そのときに低抵抗である容量Ｃ１２によって高い電位をとるので、インバータＩ１０の出力側は低電位にされる。その際図１の実施例の場合のように、線路ＬＶにおける過渡的な障害の上昇時間は第１のＲＣ素子の時定数より短くなければならない。

その場合に低抵抗の、インバータＩ１０の出力側によってｐＭＯＳトランジスタＰ１０が導通制御され、このトランジスタの出力側はインバータＩ２０およびＩ３０のインバータ入力側を高電位にする。図１Ｂの実施例に基づいて既に説明したように、次いでトランジスタＴ１およびＴ２が導通制御され、その結果サイリスタＳＣＲは導通状態になりかつ線路ＬＶにおけるパルスを基準電位に逃がすことができる。

エレメントＣ２１およびＲ２１から成る第２のＲＣ素子の時定数は第１のＲＣ素子の時定数には無関係に調整設定することができかつこの状況において制御回路をどのくらいの長さアクティブにとどめかつトランジスタＴ１およびＴ２に制御信号を生成するのかを決定する。Ｐ１０が導通切り換えされている間は、インバータＩ２０，Ｉ３０およびＩ４０は、トランジスタＴ１およびＴ２の導通制御に対する制御電流を生成することができる。Ｐ１０が遮断される、例えば過渡的なパルスが扁平でありかつ第１のＲＣ素子の時定数が線路ＬＶにおける電圧変化より短くて遮断されると、インバータＩ２０およびＩ３０の入力側と第２のＲＣ素子の接続ノードはこのＲＣ素子およびその時定数を介して基準電位に向かって放電される。典型的には第２のＲＣ素子の時定数は、制御回路がサイリスタに対する制御信号を過渡的な障害が持続する間中送出するように調整設定される。このことは、第２のＲＣ素子の時定数が第１のＲＣ素子の時定数より大きいことを意味している。このようにして、第１のＲＣ素子および第２のＲＣ素子を用いて種々様々な形状の過渡的なパルスを捕捉検出しかつ逃がすことができる。更に、２つのＲＣ素子の時定数はそれぞれの機能を考慮して相互に無関係に最適化することができる。

図２Ｂは図２Ａの実施例とは、インバータがＣＭＯＳインバータＩ１１，Ｉ２１，Ｉ３１およびＩ４１として実現されている点で相異している。

勿論第２のＲＣ素子を有する実施例は図１Ｃの第１の実施例にも整合させることができる。

ここまで説明したアクティブにトリガされる保護構想はインバータを使用している。インバータは必要な短い信号上昇時間を有する電圧もしくは電流を送出して、本来の保護回路がトリガされるようにしている。

ハイボルト用途にインバータを使用するのは全く問題ないとは言えない。ハイボルトプロセスの使用下で製造されているハイボルト素子は時として非対称な作動パラメータもしくは作動条件を有している。それはハイボルトプロセスの特質、殊に幾度も絶縁槽に置かれることにその原因がある。例えばＭＯＳトランジスタの最大許容ドレイン−ソース電圧は相応の最大許容ゲート−バルク電圧より著しく高くなる可能性がある。それ故に例えば標準インバータのような所定の素子コンフィギュレーションを可能な電圧領域に対して製造することができない。

本発明の第３の実施例によれば、図３の制御回路は出力スイッチングエレメントとして後置接続されている制御トランジスタＴＨ１およびＴＬ１を有している検出器回路によって実現されている。検出器回路は２つの部分回路を含んでおり、そのうち１つはトランジスタＴ１をドライブ制御しかつ他方はトランジスタＴ２をドライブ制御する。基本的にこの場合も、過渡的な障害を識別するためのそれぞれの検出器回路は容量と、線路ＬＶもしくはＬＢおよび相応の接続端子ＰＶおよびＰＢに接続されている抵抗との直列回路から成るＲＣ素子を含んでいる。

容量および抵抗から成るそれぞれの検出器回路はＲＣ素子として、中間タップで障害パルスの電圧上昇を捕捉検出する複素分圧器を形成する。過渡的なパルスの発生する障害時に、上述したように、容量の（複素）インピーダンスは低くなり（「低オーミック」）、その結果検出器回路の出力ノードにはＲＣ回路の極性に応じてそれぞれ、低いもしくは高い電位が生じる。ノード電圧が検出器トランジスタ（ＴＤ１もしくはＴＤ２）のスイッチングしきい値に達するや否や、検出器トランジスタは導通切り換えされかつその出力側には、制御トランジスタ（ＴＨ１もしくはＴＬ１）をドライブ制御しかつ導通切り換えすることができる電位を発生する。切り換えられた制御トランジスタの出力電圧は、Ｔ１もしくはＴ２のエミッタとベースの間のｐｎ接合がスイッチングしきい値を上回りかつ保護回路を導通切り換えするように作用する。

Ｔ１のドライブ制御に対する検出器回路は容量Ｃ１３および抵抗Ｒ１３の直列接続から構成されている。容量Ｃ１３および抵抗Ｒ１３の接続ノードにはトランジスタＴＤ１が後置接続されている。ＴＤ１はｐチャネルトランジスタとして実現されている。ＴＤ１は出力側においてｎチャネル制御トランジスタＴＬ１をドライブ制御する。ＴＬ１は出力側がＴ１のベースに接続されている。

過渡的な障害発生時にはＣ１３の抵抗は低くなるので、ＴＤ１は通し切り換えされかつＴＤ１の出力側は高電位、殊にＶＶをとりかつＴＬ１は導通制御される。ＴＬ１の出力側もしくはＴ１のベースはこれにより基準電位ＶＢに置かれかつＴ１は導通切り換えされる。

Ｔ２のドライブ制御に対する検出器部分回路はＴ１のドライブ制御に対する検出器部分回路とは、容量および抵抗素子から成るＲＣ直列接続が反対向きで接続端子ＰＶおよびＰＢに接続されている点で相異している。その際抵抗Ｒ２は接続端子ＰＢに接続されておりかつ容量Ｃ２は接続端子ＰＶに接続されている。従って検出回路の出力側、すなわちＲ２およびＣ２の接続点における分圧比は反転し、その結果トランジスタＴ２のドライブ制御は別様に行われなければならない。

容量Ｃ２および抵抗Ｒ２の接続ノードにトランジスタＴＤ２が後置接続されている。ＴＤはｎチャネルトランジスタとして実現されている。ＴＤ２は出力側においてｐチャネルトランジスタＴＨ１をドライブ制御する。ＴＨ１は出力側がＴ２のベースに接続されている。

過渡的な障害が発生すると、Ｃ２の抵抗は低くなり、その結果ＴＤ２は切り換えられかつＴＤ２の出力側は低電位、殊にＶＢをとりかつＴＨ１を導通制御することができる。ＴＨ１の出力側もしくはＴ２のベースはこれにより高電位ＶＶに置かれかつＴ２は導通切り換えされる。

上述した重要な機能が充足されるのであれば、検出器回路の別の実施例も可能である。

一方において過渡的な信号が識別されかつ他方において通常作動においてサイリスタＳＣＲが点弧されないことが重要である。ＲＣ素子の時定数が過渡的なパルスの識別を決定する。

その場合Ｔ２はＴ１と同時にまたはほぼ同時に導通状態に切り換えられる。これによりサイリスタＳＣＲは導通状態になりかつ線路ＬＶもしくは接続端子ＰＶに加わる過渡的なパルスは基準電位に対して逃がしてやることができる。勿論、必要性が生じる場合は別の時定数を調整設定することもできる。

図３に図示のエレメントＲ３，Ｃ３およびＲ４，Ｃ４は、制御回路がどのくらいアクティブにとどまるかもしくはどのくらい経ったら保護回路ＳＣＲを再び遮断するかを決定する。これにより、制御回路の制御信号がサイリスタＳＣＲを少なくとも、線路ＬＶ上または接続端子ＰＶの過渡的なパルスが確実に減衰するまでの間導通制御することを保証することができる。

更に、トランジスタＴＬ１のベース接続端子と基準電位ＶＢとの間に、容量Ｃ３および抵抗Ｒ３から成る別のＲＣ素子の並列回路が接続されている。トランジスタＴＨ１のベース接続端子と高電位ＶＶとの間に、容量Ｃ４および抵抗Ｒ４から成るＲＣ素子の並列回路が接続されている。

エレメントＣ３，Ｒ３もしくはＣ４，Ｒ４から成るＲＣ素子の時定数はＣ１３，Ｒ１３もしくはＣ２，Ｒ２から成るＲＣ素子の対応する時定数とは無関係に調整設定することができかつどのくらいの間制御回路をアクティに維持しかつ制御信号をトランジスタＴ１およびＴ２に加えるかを決定する。ＴＬ１もしくはＴＨ１が導通切り換えされた状態にある間は、ＴＬ１もしくはＴＨ１はトランジスタＴ１およびＴ２の導通切り換えに対する制御電流を生成することができる。

過渡的なパルスが平坦になりかつＣ１３，Ｒ１３もしくはＣ２，Ｒ２から成るＲＣ素子の時定数が線路ＬＶ上の電圧変化より短く成るや否や、ＴＤ１もしくはＴＤ２の入力側はこれらＲＣ素子およびその時定数を介して高電位もしくは基準電位に置かれる。ＴＤ１およびＴＤ２は遮断される。

典型的には時定数Ｒ３，Ｃ３およびＲ４，Ｃ４は、制御回路が制御信号を過渡的な障害が持続している間、保護回路に送出するように調整設定される。Ｒ３，Ｃ３およびＲ４，Ｃ４の時定数に応じて、トランジスタＴＤ１もしくはＴＤ２が遮断されると制御トランジスタＴＬ１もしくはＴＨ１の入力側が阻止されかつＴ１およびＴ２の制御電流が遮断される。

時定数の調整設定を介して種々異なっている形状の過渡的なパルスを捕捉検出することができる。更にＲＣ素子の時定数はその機能を考慮して相互に無関係に最適化することができる。

図４は図３の実施例とは実質的に、付加的なゲートドライバトランジスタが使用される点で相異している第４の実施例が示されている。これにより制御もしくはドライバトランジスタＴＨ１０およびＴＬ１０のスイッチング特性の改善が可能である。

ゲートドライバトランジスタの使用により図１に比して、制御回路のエレメントの、制御信号の極性に対する整合が必要である。ＴＤ１０に対するゲートドライバとしてトランジスタＴ１１を使用することで、検出用ＲＣ素子の極性変換が必要になり、Ｃ１０がＶＶに、かつＲ１０がＶＢに接続されている。ＴＤ１０の出力回路におけるｎチャネルドライバトランジスタＴ１２はＰチャネルスイッチングトランジスタＴＨ１０をドライブ制御しかつこのスイッチングトランジスタが次にＴ２０をドライブ制御する。相応のことは、Ｒ２０，Ｃ２０および検出器トランジスタＴＤ２０に対する検出器入力回路を形成するドライバトランジスタＴ２１に対する第２の検出器回路にも当てはまる。ＴＤ２０の出力回路におけるｐチャネルドライバトランジスタＴ１３はｎチャネルスイッチングトランジスタＴＬ１０をドライブ制御しかつこのスイッチングトランジスタがＴ１０をドライブ制御する。ＲＣ素子の選定に対しては図１で述べたことが当てはまる。

図３および図４の実施例は、過渡的なイベントを検出しかつトランジスタＴ１もしくはＴ２がそれぞれ別個に配属されている２つの回路部もしくは部分回路から構成されているＴ１もしくはＴ２のドライブ制御のための制御回路である。制御回路の部分回路の別個の実現により、これらの回路部の独立した回路定数決定および最適化が可能になる。

図５の別の実施例は、図４の実施例とは、前置接続されているドライバトランジスタＴ１３もしくはＴ１２を有する２つの制御トランジスタＴＬ１０もしくはＴＨ１０が同一の検出器回路を使用している点で相異している。その際Ｔ１２はＴＨ１０のドライブ制御のためにばかりでなく、ゲートドライバトランジスタＴ１３および後置接続されているスイッチングトランジスタＴＬ１０のドライブ制御のためにも用いられる。エレメントＣ１０，Ｒ１０，Ｔ１１，ＴＤ１０並びにＣ３０，Ｒ３０は１個だけ保護回路に設けられている。従って第２の検出器回路のエレメントＲ２０，Ｃ２０，Ｒ４０，ＴＤ２０およびＴ２１は省略することができる。

図５の実施例では確かに検出器部分回路の独立した回路定数選定は行われない。それは検出器回路は１つしか存在しないからである。しかし検出器部分回路の独立した回路定数選定は、Ｔ１０もしくはＴ２０のドライブ制御に対して同じ時定数が所望されているとき数多くの場合において、所望されないかまたは必要でない。他方において回路は相当に簡単化されかつ半導体チップ上での保護回路の所要スペースの最適化が可能になる。しかし依然として、制御トランジスタＴＨ１０もしくはＴＬ１０およびそのドライバトランジスタＴ１２もしくはＴ１３の独立した回路定数選定および最適化が可能である。

本発明のこの実施例によれば、制御回路に個別トランジスタを使用することにより、保護回路ＳＣＲをトリガするためにインバータが不要になる。制御回路のスイッチングエレメントとして使用される個別トランジスタの最適化は集積回路のそれぞれの製造プロセスにおいて、殊にハイボルトプロセスにおいて可能であるが、標準プロセスにおいても可能である。従ってハイボルトプロセスの使用下でもローボルトプロセスの場合と同様に最適化された保護回路を製造することができる。

本発明がスイッチングエレメントとしてＭＯＳトランジスタの使用に制限されていないことは勿論である。スイッチングエレメントとしてバイポーラトランジスタも同様に使用することができる。

制御回路および保護回路の別の実施形態も可能でありかつ、たとえ説明もしくは図示されていなくとも本発明の保護範囲に含まれる。

半導体素子における保護装置のストラクチャは図６の実施例が示している。詳細に図示されていない半導体に低ｐドーピングされたウェル１０が配置されている。ウェル１０は半導体の基板であってもよい。ウェル１０にｎドーピングされたウェル２０が配置されている。Ｔ１およびＴ２から成るサイリスタは実施例においてハイボルトプロセスを使用してｎウェル２０に埋め込まれている。その際ｎウェル２０は発生する高電圧を制御できるようにするためのものである。

ウェル２０にｐもしくはｎ導電性を有する高ドーピングされた領域が配置されている。これらは通例の手法で例えばインプランテーションまたは拡散によって生成することができる。高ドーピングされたｎ領域２１並びに高ドーピングされたｐ領域２２は別個に電位に置かれるようにすることができるが、これらは作動中同じ電位を有することができる。このためにこれらはそれぞれ、高電位ＶＶに接続されている。高ドーピングされたｎ領域２３は制御回路の出力側ＣＴＬに接続されている。

同様にｎウェル２０にｐドーピングされたウェル３０が配置されている。このウェル３０に２つの高ドーピングされたｐ領域３１および３３並びに高ドーピングされたｎ領域３２が配置されている。これらはｎウェルの高ドーピングされた領域と類似の手法でインプランテーションまたは拡散によって生成されたものであってよい。領域３２および３３は別個に電位に置かれるようにすることができるが、これらは作動中同じ電位を有することができる。このためにこれらは例えばそれぞれ基準電位ＶＢに接続されている。領域３１は制御回路の出力側ＣＴＨに接続されている。

ｎウェル２０およびｐウェル３０の境界領域の上方にポリシリコン（典型的にはＰｏｌｙ１層として）から成る磁気抵抗素子Ｐ１１およびＰ１２が形成されている。これら磁気抵抗素子は高い作動電圧の際に電界を制御するために用いられかつ装置の絶縁破壊電圧を高める。これにより回路が誤ってトリガされる確率が低減される。

トランジスタＴ１およびＴ２を有する寄生サイリスタストラクチャはｎウェルないしｐウェルに示されている。これによればｎウェル２０の後置接続されている抵抗ＲＮを有する領域２１と領域２３との間にｎｐｎトランジスタＴ２のコレクタが生じる。ベースは領域３２並びにＴ１のコレクタから生じかつｐウェル３０の抵抗ＲＰを介して基準電位ＶＢに接続されている。このトランジスタＴ２のベースは制御接続端子としての領域３１に接続されており、ここにトランジスタをオンオフ制御するための制御信号ＣＴＨを加えることができる。エミッタは領域３２として生じる。

ｐｎｐトランジスタＴ１のベースは領域２１およびｎウェル２０の後置接続されているバルク抵抗ＲＮ並びにトランジスタＴ２のコレクタもしくは信号ＣＴＬが加わる領域２３との間に生じる。Ｔ１のコレクタはｐウェル３０の後置接続されているバルク抵抗ＲＰを有する接続部もしくは領域３３と領域３１との間に生じる。トランジスタＴ１のエミッタは領域２２に接続されている。制御信号ＣＴＬはトランジスタＴ１のスイッチオンもしくはスイッチオフのために用いられる。

制御線路もしくは制御信号ＣＴＬもしくはＣＴＨはまず、低電位（領域２３）もしくは高電位（領域３１）に置かれて、トランジスタＴ１およびＴ２がスイッチオンされるようにする。その際にその都度、ｐｎｐもしくはｎｐｎトランジスタに対するベース電流が形成される。ベース電流はそれぞれのトランジスタをスイッチオンし、従ってサイリスタを点弧する。これにより線路ＬＶとＬＢとの間に保護機能が働く。

サイリスタをターンオフするために領域２３は接続端子ＣＴＬを介して制御トランジスタＴＬ１の遮断後バルク抵抗ＲＮを用いて高電位に置かれかつ領域３１は接続端子ＣＴＨを介して制御トランジスタＴＬＨの遮断後バルク抵抗ＲＰを用いて低電位に置かれる。こうしてトランジスタＴ１およびＴ２、ひいてはサイリスタは阻止される。

保護回路および制御回路を備えた基本回路装置の略図 保護回路および制御もしくはトリガ回路を備えた回路装置の略図 保護回路および図１Ｂとは別の制御もしくはトリガ回路を備えた回路装置の略図 保護回路およびトリガ回路を備えた第２の回路装置の略図 保護回路および図２Ａとは別のトリガ回路を備えた第２の回路装置の略図 保護回路およびトリガ回路を備えた第３の回路装置の略図 ゲートドライバトランジスタが付加的に使用されている点で図４の実施例とは相異している第４の回路装置の略図 共通の検出器回路を使用する他は図４の実施例に相応している別の回路装置の略図 ハイボルトプロセスにおいてサイリスタを実現するためのストラクチャの断面略図

Claims (18)

1. サイリスタストラクチャを含んでおりかつ保護すべきエレメントと基準電位との間に介挿されている保護回路と、該保護回路のドライブ制御用制御回路とを備えている集積半導体回路を保護するための回路装置において、
   制御回路（ＴＣ；Ｃ１，Ｒ１，Ｉ１ないしＩ３）は複数の制御信号を生成し、該制御信号がそれぞれ保護回路（ＳＣＲ）のアクティブエレメント（Ｔ１，Ｔ２）をドライブ制御する
   ことを特徴とする回路装置。
2. 制御回路は検出器回路（Ｒ１，Ｃ１）を含んでおり、該検出器回路は入力側が保護回路に対して並列に接続されておりかつ検出判断基準が満たされるとスイッチングエレメント（Ｉ１ないしＩ３）をドライブ制御し、該スイッチングエレメントが制御信号を生成する
   請求項１記載の回路装置。
3. 検出器回路は抵抗と容量とから成る第１のＲＣ素子（Ｒ１，Ｃ１）を含んでいる
   請求項１または２記載の回路装置。
4. スイッチングエレメントはインバータ（Ｉ１ないしＩ３；Ｉ４ないしＩ６）を含んでいる
   請求項２または３記載の回路装置。
5. 保護回路の異なっている導電形のアクティブエレメントに対する制御信号は逆極性でありかつそれぞれアクティブエレメントの制御入力側をドライブ制御する
   請求項１から４までのいずれか１項記載の回路装置。
6. 制御回路の検出器回路は、保護すべきエレメント（ＰＶ，ＬＶ）における予め定めた上昇時間を有する信号上昇を識別するように構成されている
   請求項１から５までのいずれか１項記載の回路装置。
7. 制御回路は時間に依存しているエレメント（Ｒ１，Ｃ１；Ｒ１０，Ｃ１０，Ｒ２０，Ｃ２０）を含んでおり、該エレメントは制御回路の活性化の持続時間を決定する
   請求項１から６までのいずれか１項記載の回路装置。
8. 時間に依存しているエレメントはＲＣ素子（Ｒ１，Ｃ１；Ｒ１０，Ｃ１０，Ｒ２０，Ｃ２０）であり、該素子は一方において制御回路の活性化の開始および他方において活性化の終了の基準を作る
   請求項７記載の回路装置。
9. 検出器回路およびスイッチングエレメントは個別トランジスタによって実現されている
   請求項２記載の回路装置。
10. 制御回路の検出判断基準として、保護すべきエレメント（ＰＶ，ＬＶ）における予め定めた上昇時間を有する信号上昇の識別が予め定められている
    請求項２または９記載の回路装置。
11. 制御回路は時間に依存しているエレメント（Ｒ１３，Ｃ１３；Ｒ１０，Ｃ１０，Ｒ２０，Ｃ２０）を含んでおり、該エレメントは制御回路の活性化の持続時間を決定する
    請求項９または１０記載の回路装置。
12. 検出器回路は少なくとも、時間に依存しているエレメントとして抵抗および容量から成るＲＣ素子（Ｒ１０，Ｃ１０）と検出器スイッチングエレメント（ＴＤ１０）とを含んでいる
    請求項９から１１までのいずれか１項記載の回路装置。
13. 検出器回路とスイッチングエレメントとの接続ノードは、制御回路の活性化の持続時間に対して基準となる少なくとも１つの別のＲＣ素子（Ｒ３０，Ｃ３０）に接続されている
    請求項９から１２までのいずれか１項記載の回路装置。
14. 検出器回路は２つの検出器部分回路から構成されており、該検出器部分回路はそれぞれ、保護回路のアクティブエレメントに対するスイッチングエレメントをドライブ制御する
    請求項９から１３までのいずれか１項記載の回路装置。
15. スイッチングエレメントは個別のＭＯＳまたはバイポーラトランジスタ（ＴＨ１，ＴＬ１；ＴＨ１０，ＴＬ１０）として形成されている
    請求項９から１４までのいずれか１項記載の回路装置。
16. スイッチングエレメントにドライバエレメント（Ｔ１２，Ｔ１３）が前置接続されている
    請求項９から１５までのいずれか１項記載の回路装置。
17. 保護回路のアクティブエレメントの制御入力側は半導体ストラクチャにおいて異なっている導電形のウェルを用いて実現されており、該ウェルにはアクティブエレメント（Ｔ１，Ｔ２）の出力回路に対する高ドーピングされた領域が配置されている
    請求項１から１６までのいずれか１項記載の回路装置。
18. 保護すべきエレメント（ＰＶ，ＬＶ）の状態を検出しかつ制御回路（ＴＣ；Ｃ１，Ｒ１，Ｉ１ないしＩ３）によって複数の制御信号を生成し、該制御信号をそれぞれ、保護回路（ＳＣＲ）のアクティブエレメント（Ｔ１，Ｔ２）の制御入力側に供給する、請求項１から１７までのいずれか１項記載の回路装置を備えている集積半導体回路を保護するための方法。

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