KR100914790B1 - 반도체 집적 회로를 보호하기 위한 회로 장치 및 보호 방법 - Google Patents

Abstract

본 발명은 반도체 집적 회로를 보호하기 위한 회로 장치 및 보호 방법에 관한 것이다. 상기 반도체 집적 회로는 사이리스터 구조(SCR)를 갖는 보호 회로를 포함할 뿐 아니라, 이 보호 회로의 제어를 위한 제어 회로(TC, C1, R1, I1 내지 I13)도 포함한다. 상기 보호 회로 및 제어 회로는 보호할 소자(PV, LV)와 기준 전위 사이에 개재된다. 상기 제어 회로(TC, C1, R1, I1 내지 I13)는 다수의 제어 신호를 생성하며, 이들 제어 신호는 각각 사이리스터 구조의 능동 소자(T1, T2)를 제어한다. 그렇게 함으로써, 스위칭 임계값이 정의되고 게이트 제어 상승 시간이 짧은 경우에도, 보호 회로의 목표하는 트리거가 달성된다. 또한, 본 발명에 따라 제어 회로의 활성화 기간을 결정하기 위한 방법도 제안된다.

Description

반도체 집적 회로를 보호하기 위한 회로 장치 및 보호 방법{CIRCUIT ARRANGEMENT AND METHOD FOR PROTECTING AN INTEGRATED SEMICONDUCTOR CIRCUIT}

본 발명은 반도체 집적 회로를 보호하기 위한 회로 장치에 관한 것으로서, 사이리스터 구조를 가지면서 보호할 소자(element)와 기준 전위 사이에 연결되는 보호 회로와 이 보호 회로를 제어하기 위한 제어 회로를 포함하는 회로 장치에 관한 것이다. 그 외에도 본 발명은 반도체 집적 회로를 보호하기 위한 방법에 관한 것이다.

반도체 집적 회로(IC)들은, 단자(Pad)들을 통해 혹은 직접적으로 라인 내에 결합되는 과도(transient) 펄스나 과전압에 의해, 기능을 잃거나 심지어는 파괴되는 방식으로 손상을 입을 수 있다. 상기와 같은 펄스나 과전압은 예컨대 이른바 정전기 방전(ESD, Electrostatic Discharge) 시에 발생할 수 있다. 과도 펄스의 간섭 또는 ESD 간섭과 결부되는 고전압 및 고전류는 높은 간섭 출력의 발생을 야기한다.

또한, 예를 들어 자동차 공학과 같은 수많은 응용 분야에서도, 상기와 같은 펄스(예: 버스트(Burst))가 발생할 수 있다. 예를 들면 자동차 공학의 요건에 따라, 90 볼트 혹은 그 이상까지의 고전압 영역에서 기능을 수행하여야 하는 상기와 같은 회로들을 확실히 더욱 높은 간섭 펄스 레벨용으로 설계해야 한다.

고전압 공정 기술을 이용하여 제조되는 고전압 응용장치들의 경우, 통상적으로 보호 장치가 제공된다. 이 보호 장치는 전기적 항복에 의해 활성화되거나 트리거 된다. 항복 전압은 보호할 응용 회로의 최대 허용 작동 전압보다 분명하게 높아야 한다. 오로지 이와 같이 높은 경우에만, 집적 회로의 비간섭 기능성이 보장될 수 있다. 오류가 있는 경우, 예컨대 허용되지 않을 정도로 높은 전압이 존재하는 경우, 이와 같은 과전압은 보호 회로에 의해 기준 전위 또는 접지 쪽으로 방전되며, 그에 따라 후속되는 모듈들이 높은 전압으로부터 보호된다.

상기와 같이 항복에 기초하는 보호 컨셉에 대한 대안은, 사이리스터, 또는 양극성 보호 트랜지스터 혹은 MOS 보호 트랜지스터와 같은 공지된 보호 장치와 능동 트리거 회로의 조합체로 구성된 집적 회로를 보호하기 위한 능동 회로이다.

IC를 보호하기 위한 능동 회로들은 종종 과도(transient) 신호의 상승에 의해 트리거된다. 이때 시간 단위당 신호 상승이 검출되고, 제어 회로를 통해서는 보호 트랜지스터 혹은 보호 회로가 통전된다.

그러므로, 오류가 발생한 경우, 상기 보호 회로는 능동적으로 트리거되는 과전압 방지기 혹은 과전류 방지기로서 간주될 수 있다. 즉, 오류가 있는 경우, 보호 회로의 신속한 통전이 이루어져야 한다.

간섭 펄스가 다양한 형태로 존재할 시에 집적 회로용 보호 회로의 짧은 스위치 온 시간 및 정확한 스위치 온 임계값뿐만 아니라 그 보호 효과는 제품 사양의 주요 관점이면서, 경쟁력이 있는 이점을 나타낸다.

US 5,982,601호로부터는 ESD 보호를 위한 사이리스터(SCR: 실리콘 제어 정류기)가 공지되어 있다. 이러한 사이리스터는 과도 신호에 의해 직접적으로 트리거 된다. 사이리스터는, 반도체 장치 내에서 공지된 방식으로, n-트로프(trough), p-트로프, 그리고 하이 도핑 처리된 n- 및 p-영역을 이용하여 실현된다. 과도 전압은 RC(저항 커패시턴스)-소자를 이용하여 검출된다. 후속 연결된 인버터를 이용하여, 커패시터에서 검출된 전압 레벨은 제어 신호로 변환되고, 이 제어 신호는 사이리스터 구조의 pnp-트랜지스터의 베이시스를 제어한다. 능동 pnp-트랜지스터의 출력 전류가 저항기에서 충분한 크기의 전압 강하를 생성하면 곧바로 상기 사이리스터 구조의 npn-트랜지스터는 통전되며, 그럼으로써 과도 펄스는 저저항 사이리스터 구간을 통과하여 I/O-핀의 Pad-전위로부터 기준 전위 쪽으로 방전된다. 그런 후에, 사이리스터 자체 전류가 유지 전류 이하로 내려가고 소멸 조건이 충족될 때까지, 사이리스터는 자동으로 통전 상태로 유지된다.

도1은 보호 회로 및 제어 또는 트리거 회로를 구비한 회로 장치를 나타내는 개략도이다.

도2는 보호 회로 및 트리거 회로를 구비한 제2 회로 장치를 나타내는 개략도이다.

도3은 보호 회로 및 트리거 회로를 구비한 제3 회로 장치를 나타내는 개략도이다.

도4는 보호 회로 및 트리거 회로를 구비한 제4 회로 장치를 나타내는 개략도이다.

도5는 보호 회로 및 트리거 회로를 구비한 추가의 회로 장치를 나타내는 개략도이다.

도6은 고전압 공정 기술로 사이리스터를 실현하기 위한 구조를 나타내는 개략적 횡단면도이다.

본 발명의 목적은 반도체 집적 회로를 보호하기 위한 회로 장치 및 보호 방법에 있어서, 성능을 개선 시킬 수 있는 상기 회로 장치 및 보호 방법을 제공하는 것에 있다. 또한, 본 발명은 특히 고전압 공정 기술 또는 고전압 응용 장치에도 적합한 회로 장치 및 보호 방법을 제공하는 것이다.

상기 목적은 본 발명에 따라 특허 청구항 제1항 또는 제18항에 따른 특징부를 이용하여 달성된다.

본 발명이 갖는 장점에 따라, 능동적으로 트리거되는 보호 회로로서의 회로 장치와 그에 대응하는 방법은 사이리스터 구조의 신속한 통전을 가능케 한다. 또한, 본 발명은 고전압 공정 기술을 이용하여 제조되는 고전압 응용 장치에 통합된다.

본 발명의 바람직한 구현예 및 개선예는 종속항들의 대상이다.

본 발명은 다음에서 도면과 결부되는 실시예들에 따라 더욱 상세하게 설명된다. 동일하거나 동일한 작용을 하는 소자들은 도면에서 동일한 도면 부호로써 표시된다.

도1에서 본 발명은 원리 및 2개의 실시예에 따라 더욱 상세하게 설명된다. 도1a에 따라 단자(PV)는 전위(VV) 상에 위치하는 라인(LV)과 연결된다. 상기 전위(VV)는 예컨대 양의 공급 전위(VDD)이거나 혹은 입/출력 단자(I/O Pad)의 전위일 수 있다. 상기 단자(PV) 및 라인(LV)은 과도 펄스 및 과전압으로부터 각각 보호된다. 상기 과전압은 기준 전위(VB) 쪽으로 방전되어야 한다. 상기 기준 전위는 예컨대 접지 전위일 수 있다. 상기 기준 전위(VB)를 안내하는 라인(LB)은 단자(PB)와 연결된다.

간섭 펄스 또는 과전압의 방전과 관련한 본래의 목적은 모든 실시예에서 SCR로서 지칭되는 보호 회로(PC)에 의해 달성된다. 이 보호 회로(PC 또는 SCR)는, 입력측에서 단자들(PV 및 PB)과 연결된 제어 회로(TC)에 의해 제어되거나 트리거 된다. 상기 제어 회로(TC)는, 상기 단자(PV) 또는 상기 라인에서 발생하는 과도 펄스를 식별할 수 있고 상기 보호 회로(PC 또는 SCR)를 위한 제어 신호를 생성할 수 있는 검출기 회로를 포함한다.

상기 제어 회로(TC)는 보호 회로(PC 또는 SCR)의 능동 소자를 각각 제어하는 복수의 제어 신호를 생성한다. 도1에 도시된 상기 제어 신호는 신호(CTL 또는 CTH)이며, 이들 신호들은 트랜지스터들(T1 또는 T2)을 각각 제어한다. 일반적으로 상기 보호 회로(PC 또는 SCR)의 능동 소자들은, 트리거 또는 제어 회로(TC)의 제어 신호에 의한 제어 시에, 라인(LV) 또는 단자(PV)와 기준 전위(VB) 사이에 저저항 접속을 형성하는 방식으로 상호 간에 연결된다. 이때 상기 보호 회로(PC 또는 SCR)는 더욱 높은 전류도 역시 기준 전위(VB) 쪽으로 방전시킬 수 있다.

도1의 전형적인 적용의 실례에 따라, 상기 보호 회로(PC 또는 SCR)는 사이리스터 구조를 포함한다. 사이리스터는 대체 회로도에서 상호 간에 접속된 2개의 양극성 트랜지스터로서 도시되어 있는 4층 구조 소자이다. 상기 제어 회로(TC)는 오류가 있는 경우 제어 신호들을 이용하여 상기 보호 회로의 사이리스터 구조의 두 트랜지스터(T1 및 T2)(도4 또는 도5에서는 T10 및 T20)를 능동적으로 제어한다. 그 외에도 두 개의 베이시스-이미터 접합부로 직접적으로 전류가 주입된다.

상기와 같이, 자체 상호 접속으로 라인(LV)과 라인(LB) 사이에 저저항 접속을 형성하여야 하는 보호 회로의 능동 소자들을 위한 제어 신호들을 이용하여, 보호 회로(PC 또는 SCR)의 통전이 목표하는 바대로 유도된다. 그렇게 함으로써, 상기 보호 회로(PC 또는 SCR)를 정확하면서도 신속하게 통전 상태로 안내할 수 있게 된다. 이는 보호 회로의 개선된 응답 거동을 가져오며, 그에 따라 도1에서 단자들(PB 및 PV)과 이들 단자와 연결된 라인들에 따라 기호로 도시되어 있는 반도체 집적 회로의 보다 개선된 보호를 달성하게 된다.

도1b에 따라, 본 발명의 구체적인 제1 실시예가 도시된다. 보호 회로는 2개의 트랜지스터(T1 및 T2)를 구비한 사이리스터(SCR)로서 설계된다. T1은 pnp-트랜지스터로서, 트랜지스터 자체의 이미터를 이용하여 전압을 안내하는 라인(LV)에 연결되어 있으며, 그에 반해 T2는 npn-트랜지스터이다. 이 npn-트랜지스터는 이미터 측에서 기준 전위(VB)에 연결된다. 두 트랜지스터의 콜렉터들은 교차 방식으로 각각의 타측 트랜지스터의 베이시스와 상호 연결된다. 집적 회로의 경우, 상기와 같은 트랜지스터 구조는, 트로프 저항기들(RN 및 RP)과 그에 상응하게 각각의 내부에 배치된 하이 도핑된 영역들을 구비한 n-트로프 및 p-트로프에 의해 공지된 방식으로 각각 실현될 수 있다(도6 또는 도3 내지 도5의 개략도 참조). 도1과 도2에는 본 발명의 기능 방법의 보다 나은 이해를 위해 상기 저항기들(RN 및 RP)은 표시되어 있지 않다.

제어 회로는 도1b에 따라 후속 연결되는 인버터들을 구비한 검출기 회로에 의해 실현된다. 상기 검출기 회로는, 커패시터(C1) 및 저항기(R1)의 직렬 회로로 이루어진 RC-소자로서 설계된다. 상기 직렬 회로는 라인들(LV 및 LB) 및 그에 각각 대응하는 단자들(PV 및 PB)과 연결된다. 상기 커패시터(C1) 및 상기 저항기(R1)의 연결 노드(connection node) 후방에는, 출력측에서 각각 트랜지스터들(T1 및 T2)의 베이시스들을 제어하는 인버터들이 연결된다. 이와 관련하여, 상기 인버터(I1)는 트랜지스터(T1)의 베이시스와 연결되고, 직렬로 연결된 2개의 인버터(I2 및 I3)는 트랜지스터(T2)의 베이시스와 연결된다. 상기 인버터들은, 커패시터(C1) 및 저항기(R1)의 접속점에 인가된 전위를 정의된 제어 신호들(CTL 및 CTH)로 변환하기 위해 필요하며, 상기 제어 신호들은 사이리스터(SCR)의 트랜지스터 소자를 제어한다.

커패시터(C1) 및 저항기(R1)로 이루어진 검출기 회로는 RC-소자로서 복소 분압기(complex voltage divider)를 형성한다. 이 복소 분압기의 중심 탭에서는 간섭 펄스의 전압 상승이 검출된다. 과도 펄스의 오류가 발생한 경우, 상기 커패시터(C1)는 저저항 상태로 전환되며, 그럼으로써 상기 검출기 회로의 출력 지점에서 높은 전위가 설정된다. 전압이 인버터(T1)의 스위칭 임계값에 도달하면, 곧바로 상기 인버터(T1)의 출력 신호(CTL)는 저전위로 전환되며, 그럼으로써 T1의 이미터와 베이시스 사이의 pn-접합부는 스위칭 임계값을 초과하면서 T1을 통전시키게 된다.

다른 한편으로, 연이어 연결된 인버터들(I2 및 I3)이 I1에 대해 병렬로 위치한다. 상기 인버터들(I2 및 I3)은 검출기 회로의 탭 노드에서 검출된 전압 신호를 npn-트랜지스터(T2)를 제어하기 위해 정의된 제어 신호(CTH)로 변환시킨다. 그에 따라, T2는 T1과 거의 동시에 전도성 상태로 전환된다. 그와 더불어 사이리스터(SCR)는 전도성을 가지며, 그리고 라인(LV) 또는 단자(PV)에 인가된 과도 펄스는 기준 전위 쪽으로 방전될 수 있게 된다.

도1c에 따른 실시예는, 용량성 소자 및 저항 소자로 이루어진 검출기 회로가 전도된 방향으로 단자들(PV 및 PB)과 연결된다는 점에서, 도1b에 따른 실시예와 구분된다. 이와 관련하여, 저항기(R11)는 단자(PV)에 위치하며, 커패시터(C11)는 단자(PB)에 위치한다. 그러므로 검출기 회로의 출력부에서, 다시 말해 R11 및 C11의 접속점에서 전압 비율은 전도되며, 그럼으로써 트랜지스터들(T1 및 T2)의 제어 역시 다른 방식으로 이루어져야 한다. 따라서, 트랜지스터(T1)를 제어하기 위해, 검출기 회로의 출력부에는 인버터들(I4 및 I5)로 이루어진 직렬 회로가 후속 연결된다. 검출기 회로의 출력부에는 트랜지스터(T2)를 제어하는 인버터(I6)가 상기 인버터들(I4 및 I5)에 대해 병렬로 연결된다.

과도 펄스의 오류가 발생한 경우, 커패시터(C11)는 저저항 상태가 되며, 그럼으로써, 검출기 회로의 출력 지점에서는 저전위가 설정된다. 인버터(I6)는, 상기와 같은 저전위를, 트랜지스터(T2)의 제어를 위해 필요한 전압 또는 그에 대응하는 제어 전류로 변환시킨다. 다른 한편으로, 직렬로 접속된 인버터들(I4 및 I5)은 커패시터(C11)의 출력 전압을 저전위의 제어 신호로 혹은 그에 상응하는 전류로 변환시키며, 그럼으로써 트랜지스터(T1)는 통전된다.

검출기 회로는 도1의 실시예에 따라 RC-소자로서 설계되지만, 그러나 본 발명은 상기 사항에만 국한되지 않는다. 또한, 본질적인 기능이, 다시 말해 전압을 안내하는 라인(LV) 상에서 방전될 과도 펄스의 식별과 보호 회로의 능동 소자 또는 반도체 접합부의 제어를 위한 제어 신호들의 생성이 사이리스터(SCR)의 트랜지스터들에 대한 실시예의 경우 기능적인 측면에서 충족되는 점에 한해서, 검출기 회로의 또 다른 실시예들도 바람직할 수 있다.

결정적으로, 한편으로는 과도 신호가 식별되며, 다른 한편으로는 정상 작동 시에 사이리스터(SCR)가 트리거되지 않는다. RC 소자의 시간 상수는 한편으로 과도 펄스의 식별을 결정할 뿐만 아니라 다른 한편으로 검출기 회로가 능동 상태로 유지되는 시간도 결정한다. 과도 간섭의 상승 시간이 RC 소자의 시간 상수보다 작은 점에 한해서 펄스가 식별 및 검출된다. 다른 한편으로, 상기 시간 상수는, 펄스의 감쇠 후에, 시간을 결정하며, 이 시간 후에 검출기 회로가 비활성 상태로 전환되고 차단되거나, 또는 다시 정상 작동 상태로 복귀된다.

그 외에도, 도1의 실시예에 따라, RC 소자는, 자체 시간 상수를 이용하여, 그에 따른 조건들이 충족될 수 있도록 설정된다. 본 실시예의 경우, 사이리스터는 오류가 발생한 경우 오로지 트리거되기만 하면 되고, 차단될 필요는 없기 때문에, 단순히 과도 펄스의 상승 에지를 식별하기는 것으로 충분하다.

RC 소자의 정전용량이 작은 경우, 예컨대 게이트 산화층 커패시터로서 실현되는 경우, 상기 커패시터의 저항은 과도 과정 시에 낮아지며, 그럼으로써 도1b의 실시예의 경우 RC 소자의 출력부는 매우 빠르게 고전위에 도달하며, 그에 반해 도1c에 따른 검출기 회로의 출력부는 매우 빠르게 저전위에 도달한다. 작은 전압 변화 및 직류 전압의 경우, 위의 두 실시예에서 RC 소자의 커패시터의 저항기들은 고저항 소자로서 기능하며, 그럼으로써 도1b에서 검출기 회로의 출력부는 저전위로 유지되며, 그에 반해 도1c에 따른 회로에서 출력부는 고전위로 유지된다.

도2의 회로 장치는 본 발명의 제2 실시예를 도시하고 있다. 도1에 도시한 실시예와 상이한 점에 따르면, 도2의 회로 장치 내에 추가의 회로가 제공되어 있다. 이 추가 회로는 제어 회로가 능동 상태로 유지되는 기간을 결정한다. 그에 따라, 최소한 라인(LV) 혹은 단자(PV) 상의 과도 펄스가 확실하게 감쇠될 때까지, 제어 회로의 제어 신호들이 사이리스터(SCR)를 제어하는 점이 보장될 수 있다.

도1b에 따른 실시예와 도2a에 따른 실시예의 비교를 통해 보이는 차이점은, 소자들(C12 및 R12)로 구성되어, 전압을 안내하는 라인(LV) 혹은 단자(PV) 상에서 과도 펄스를 검출하고 제어 회로를 활성화시키는 제1 RC 소자와 사이리스터(SCR)를 제어하기 위한 인버터들 사이에 추가 회로가 배치된다는 점에 있다. 이때 우선적으로 도1b의 실시예에 따르는 인버터들(I1, I2 및 I3)은 기술한 순서대로 도2a의 인버터들(I20, I30 및 I40)에 상응한다. 도2a의 상기와 같은 인버터들의 기능은 제1 실시예의 인버터들의 기능과 동일하다. 그러나 인버터들의 치수화 및 실현은 다양한 방식으로 실행될 수 있다.

R12 및 C12로 구성된 제1 RC 소자의 출력부 후방에는 추가 회로의 소자로서 인버터(I10)가 연결된다. 이 인버터(I10)는 PMOS 트랜지스터(P10)를 제어한다. 출력측에서 상기 트랜지스터는 한편으로 전압을 안내하는 라인(LV)과 연결되고, 다른 한편으로 인버터들(I20 및 I30)의 입력부들과 연결된다. 후자의 접합점에는 커패시터(C21)과 저항기(R21)로 구성된 제2 RC 소자의 병렬 회로가 연결된다. 이 병렬 회로는 자신의 타측 단자를 이용하여 기준 전위(VB) 또는 라인(LB)에 각각 연결된다.

라인(LV) 혹은 단자(PV) 상에 과도 간섭이 있을 시에, 이 과도 간섭은 제1 RC 소자에 의해 식별된다. 인버터(I10)를 제어하는 상기와 같은 제1 RC 소자의 출력부는 펄스 상승이 빠를 시에 그에 따라 저저항이 되는 커패시터(C12)에 의해 고전위를 가지게 되며, 그럼으로써 상기 인버터(I10)는 출력측에서 저전위에 도달하게 된다. 이때, 도1의 실시예에서와 같이, 라인(LV) 상에서의 과도 간섭의 상승 시간은 제1 RC 소자의 시간 상수보다 더욱 짧아야 한다.

그런 다음 상기 인버터(I10)의 저저항 출력부를 이용하여 PMOS 트랜지스터(P10)가 제어되며, 이 PMOS 트랜지스터의 출력부는 인버터들(I20 및 I30)의 인버터 입력부들을 고전위로 전환한다. 그에 이어서, 이미 도1b의 실시예에 따라 설명한 바와 같이, 트랜지스터들(T1 및 T2)이 제어되며, 그럼으로써 사이리스터(SCR)는 전도성을 가지게 되어, 라인(LV) 상의 펄스를 기준 전위 쪽으로 방전시킬 수 있게 된다.

소자들(C21 및 R21)로 이루어진 제2 RC 소자의 시간 상수는 제1 RC 소자의 시간 상수와 무관하게 설정될 수 있으면서, 이와 같은 상황에서 제어 회로가 능동 상태로 유지되는 기간을 결정하고 트랜지스터들(T1 및 T2)을 위한 제어 신호들을 생성한다. P10이 통전 상태로 유지되는 점에 한해서, 인버터들(I20, I30 및 I40)은 트랜지스터들(T1 및 T2)의 통전을 위한 제어 전류를 생성한다. 예를 들어, 과도 펄스가 안정화되고 제1 RC 소자의 시간 상수는 라인(LV) 상의 전압 변화보다 더욱 짧아지기 때문에, P10이 차단되면 곧바로 제2 RC 소자와 인버터들(I20 및 I30)의 입력부들의 연결 노드는 상기 제2 RC 소자를 통해, 그리고 이 RC 소자의 시간 상수에 걸쳐 기준 전위 쪽으로 방전된다. 전형적으로, 제2 RC 소자의 시간 상수는, 과도 간섭이 지속되는 기간에 한해서 제어 회로가 제어 신호들을 사이리스터에 송출하는 방식으로 설정된다. 다시 말해서, 제2 RC 소자의 시간 상수는 제1 RC 소자의 시간 상수보다 더욱 크다. 이러한 방식으로, 제1 및 제2 RC 소자를 이용하여, 다양한 과도 펄스 형태가 검출되어 방전될 수 있다. 또한, 상기 두 RC 소자의 시간 상수들은 RC 소자들 자체의 기능의 관점에서 상호 간에 무관하게 최적화될 수 있다.

도2b는 인버터들이 구체적으로 CMOS-인버터(I11, I21, I31 및 I41)로서 설계된다는 점에서 도2a의 실시예와 구분된다.

자명한 사실에서, 제2 RC 소자를 구비한 실시예는 또한 도1c에 따른 제1 실시예에 부합할 수 있다.

본 실시예에서 기술되는 능동적으로 트리거되는 보호 회로 컨셉은 인버터들을 이용한다. 인버터들은 본질적인 보호 회로를 트리거 하기 위해 필요한 짧은 신호 상승 시간을 갖는 전압 또는 전류를 공급한다.

이에 반해서 고전압 응용 장치에서 인버터들의 사용은 완전하게 문제가 없는 것이 아니다. 고전압 공정 기술을 이용하여 제조되는 고전압 소자들은 종종, 고전압 공정 기술의 특성, 특히 다수의 절연 트로프를 근거로 하는 비대칭 작동 파라미터들 또는 작동 조건들을 갖는다. 예를 들면, MOS 트랜지스터의 최대 허용되는 드레인-소스-전압은 대응하는 최대 허용 게이트-벌크 전압보다 현저하게 더욱 높을 수 있다. 그러므로, 예컨대 표준 인버터와 같은 소정의 소자 구성은 가능한 전압 영역용으로 제조될 수 없다.

본 발명의 제3 실시예에 따라, 도3의 제어 회로는, 출력 회로 소자로서 후방에 개재되는 제어 트랜지스터들(TH1 및 TL1)을 구비한 검출기 회로에 의해 실현된다. 상기 검출기 회로는 2개의 부분 회로를 포함하며, 이들 중 하나의 부분 회로는 상기 트랜지스터(T1)를 제어하고, 다른 하나의 부분 회로는 트랜지스터(T2)를 제어한다. 이러한 경우에도 기본적으로 각각의 검출기 부분 회로는, 과도 상태 식별을 위해, 커패시터 및 저항기의 직렬 회로로 구성된 RC 소자를 포함한다. 상기 RC 소자는 라인들(LV 또는 LB) 및 그에 대응하는 단자들(PV 및 PB)과 연결된다.

커패시터와 저항기로 구성된 각각의 검출기 부분 회로는 RC 소자로서 복소 분압기를 형성하며, 이 분압기의 중심 탭에서는 간섭 펄스의 전압 상승이 검출된다. 과도 펄스의 오류가 발생한 경우, 앞서 기술한 바와 같이, 커패시터의 (복소) 저항은 낮아지며("저저항"), 그럼으로써 검출기 회로의 출력 노드에서 RC 회로의 각각의 극성에 따라 저전위 또는 고전위가 설정된다. 노드 전압이 검출기 트랜지스터(TD1 또는 TD2)의 스위칭 임계값에 도달하면 곧바로 상기 검출기 트랜지스터는 통전되면서, 자체 출력부에서 제어 트랜지스터들(TH1 또는 TL1)을 제어 및 통전시킬 수 있는 전위를 생성한다. 접속된 제어 트랜지스터들의 출력 전압은, T1 및 T2의 각각의 이미터와 베이시스 사이의 pn-접합부가 스위칭 임계값을 초과하고 보호 회로를 통전시키도록 작용한다.

T1를 제어하기 위한 검출기 부분 회로는 커패시터(C13)과 저항기(R13)의 직렬 회로로 구성된다. 상기 커패시터(C13)와 상기 저항기(R13)의 연결 노드 후방에는 트랜지스터(TD1)가 연결된다. TD1은 p-채널-트랜지스터로서 형성된다. TD1은 출력측에서 n-채널-제어 트랜지스터(TL1)를 제어한다. TL1은 출력측에서 T1의 베이시스와 연결된다.

과도 간섭이 있는 경우에, C13의 저항은 낮아지며, 그럼으로써 TD1이 통전되고, TD1의 출력부는 고전위를, 특히 VV를 가지면서, TL1을 도통시키게 된다. 그렇게 함으로써, TL1의 출력부 또는 T1의 베이시스는 기준 전위(VB)에 도달하고, T1은 통전된다.

T2를 제어하기 위한 검출기 부분 회로는, 용량성 소자 및 저항 소자로 구성된 RC 직렬 회로가, 전도된 방향으로 단자들(PV 및 PB)과 연결됨으로써 T1를 제어하기 위한 검출기 부분 회로와 구분된다. 이와 관련하여, 저항기(R2)는 단자(PB)에 위치하고, 커패시터(C2)는 단자(PV)에 위치한다. 그러므로, 검출기 회로의 출력부에서, 다시 말해 R2 및 C2의 접합점에서의 전압 비율이 전도되며, 그럼으로써 트랜지스터(T2)의 제어 또한 다른 방법으로 이루어져야 한다.

커패시터(C2) 및 저항기(R2)의 연결 노드 후방에는 트랜지스터(TD2)가 연결된다. TD는 n-채널-트랜지스터로서 구현된다. TD2는 출력측에서 p-채널-제어 트랜지스터(TH1)를 제어한다. TH1는 출력측에서 T2의 베이시스와 연결된다.

과도 간섭의 경우에, C2의 저항은 낮아지며, 그럼으로써 TD2가 통전되고, TD2의 출력부는 저전위를, 특히 VB를 가지면서, TH1을 제어할 수 있게 된다. 그렇게 함으로써 TH1의 출력부 또는 T2의 베이시스는 고전위(VV)에 도달하고, T2는 통전된다.

또한, 본질적인 전술한 기능이 충족되는 점에 한해서, 검출기 회로의 또 다른 실시예들도 바람직할 수 있다.

결정적으로, 한편으로는 과도 신호가 식별되고, 다른 한편으로는 정상 작동 시에 사이리스터(SCR)가 트리거되지 않는다. RC 소자의 시간 상수는 과도 펄스의 식별을 결정한다.

그런 다음, T2가 T1과 동시에, 혹은 거의 동시에, 전도성 상태로 전환된다. 그로 인해 사이리스터(SCR)는 전도성이 되고, 라인(LV) 또는 단자(PV)에 인가되는 과도 펄스는 기준 전위 쪽으로 방전될 수 있다. 자명하게, 필요한 경우, 다양한 시간 상수들을 설정할 수도 있다.

도3에 도시된 소자들(R3, C3 및 R4, C4)은 제어 회로가 능동 상태로 유지되는 기간을 결정하거나, 어느 정도의 시간 후에 보호 회로(SCR)가 다시 차단되는지를 결정한다. 그에 따라, 제어 회로의 제어 신호들은 라인(LV) 혹은 단자(PV) 상의 과도 펄스가 확실하게 감쇠될 때까지, 최소한 제어 회로의 제어 신호들이 사이리스터(SCR)를 제어하는 것이 보장될 수 있다.

그러므로 트랜지스터(TL1)의 베이시스 단자와 기준 전위(VB) 사이에, 커패시터(C3) 및 저항기(R3)로 구성된 추가의 RC-소자의 병렬 회로가 연결된다. 트랜지스터(TH1)의 베이시스 단자와 고전위(VV) 사이에는 커패시터(C4) 및 저항기(R4)로 구성된 RC 소자의 병렬 회로가 연결된다.

각각의 소자들(C3, R3, 또는 C4, R4)로 구성된 RC 소자의 시간 상수들은, C13 및 R13, 또는 C2 및 R2로 구성된 RC 소자의 할당된 시간 상수와 무관하게 설정될 수 있고, 제어 회로가 능동 상태로 유지되면서 제어 신호들이 트랜지스터들(T1 및 T2)에 인가되는 기간을 결정한다. TL1 또는 TH1이 통전 상태로 유지되는 점에 한해서, TL1 또는 TH1은 트랜지스터들(T1 및 T2)의 통전을 위한 제어 전류를 생성할 수 있다.

과도 펄스가 안정화되고, C13 및 R13 또는 C2 및 R2로 구성된 RC 소자의 시간 상수가 라인(LV) 상의 전압 변화보다 더욱 짧아지면 곧바로, TD1 또는 TD2의 입력부들은 상기 RC 소자들과 이 RC 소자들의 시간 상수를 통해 고전위 또는 기준 전위 쪽으로 설정된다. TD1 및 TD2는 차단된다.

전형적으로, R3 및 C3 또는 R4 및 C4의 시간 상수들은, 과도 간섭이 지속되는 점에 한해 제어 회로가 제어 신호들을 보호 회로에 송출할 수 있는 방식으로 설정된다. C3 및 R3 또는 C4 및 R4의 시간 상수들에 따라, 트랜지스터들(TD1 및 TD2) 각각이 차단된 경우, 제어 트랜지스터들(TL1 및 TH1)의 입력부들 각각도 차단되고, T1 및 T2의 제어 전류도 차단된다.

시간 상수들의 설정을 통해, 다양한 과도 펄스 형태가 검출되고 방전될 수 있다. 또한 RC 소자들의 시간 상수들은 상호 간에 무관하게 RC 소자 자체의 기능의 관점에서 최적화될 수 있다.

도4는 본 발명의 제4 실시예를 도시한다. 이 제4 실시예는 본질적인 측면에서, 추가의 게이트 구동 트랜지스터들이 이용된다는 점에서 도3의 실시예와 구분된다. 그에 따라, 제어 또는 트리거 트랜지스터들(TH10 및 TL10)의 개폐 성능이 개선될 수 있다.

게이트 구동 트랜지스터를 사용함으로써, 도1과 비교하여, 제어 신호들의 극성에 대한 제어 회로의 소자들의 적응이 요구된다. TD10용 게이트 구동장치로서 트랜지스터(T11)의 사용은 검출용 RC 소자의 극성 전환을 요구하며, 그럼으로써 C10은 VV와 연결되고, R10은 VB와 연결된다. TD10의 출력 회로 내부의 n-채널-구동 트랜지스터(T12)는 p-채널-스위칭 트랜지스터(TH10)를 제어하며, 이 스위칭 트랜지스터(TH10)는 재차 T20를 제어한다. 이에 상응하는 사항은 R20, C20 및 구동 트랜지스터(T21)를 위한 제2 검출기 부분 회로에 대해서도 적용된다. 이와 관련하여, 상기 제2 검출기 부분 회로는 검출기 트랜지스터(TD20)용 검출기 입력 회로를 형성한다. TD20의 출력 회로 내부의 p-채널-구동 트랜지스터(T13)는 n-채널-스위칭 트랜지스터(TL10)를 제어하고, 이 스위칭 트랜지스터(TL10)는 다시 T10을 제어한다. RC-소자들의 레이아웃에 대해서는 도1에 대한 실시예들이 그에 상응하게 적용된다.

도3 및 도4의 실시예들에 따라, 과도 결과를 검출하고 2개의 부분 회로로 구성된 T1 또는 T2를 제어하기 위한 제어 회로가 구성된다. 상기 부분 회로들은 트랜지스터들(T1 및 T2) 각각에 별도로 할당된다. 상기 제어 회로의 부분 회로들의 분리된 설계는 상기와 같은 부분 회로의 독립된 치수화 및 그 최적화를 가능케 한다.

도5에 따른 추가의 실시예는, 전방에 연결된 구동 트랜지스터들(T13 및 T12)을 각각 구비한 두 제어 트랜지스터들(TL10 및 TH10)이 각각 동일한 검출기 회로를 이용한다는 점에서 도4의 실시예와 구분된다. 이와 관련하여 T12는 TH10을 제어할 뿐 아니라, 게이트 구동 트랜지스터(T13)와 그 후방에 연결된 개폐 소자(TL10)를 제어하는 역할을 한다. 소자들(C10, R10, T11, TD10 및 C30, R30)은 오로지 일회만 보호 회로 내에 제공된다. 그러므로 소자들(R20, C20, R40, C40, TD20 및 T21)은 제2 검출기 부분 회로에서 생략될 수 있다.

부연하면, 도5에 따른 실시예의 경우, 검출기 부분 회로의 독립된 치수화가 생략된다. 왜냐하면, 검출기 회로는 오로지 일회만 제공되기 때문이다. 그러나 T10 또는 T20을 제어하기 위해 동일한 시간 상수들이 바람직하다고 한다면, 검출기 부분 회로들의 독립된 치수화는 수많은 경우에서 요구되지 않거나 필요하지 않다. 다른 한편으로, 회로는 반도체 칩 상에서 보호 회로가 차지하는 소요 면적의 유의적 감소 및 그 최적화를 가능케 한다. 그러나 항시 제어 트랜지스터들(TH10 또는 TL10)과 그 구동 트랜지스터들(T12 또는 T13)을 독립적으로 치수화 및 최적화할 수 있다.

발명의 본 실시예에 따라, 제어 회로 내부에 개별 트랜지스터들을 사용함으로써, 보호 회로(SCR)를 트리거 하는데 인버터는 요구되지 않게 된다. 제어 회로의 개폐 소자로서 이용되는 개별 트랜지스터들의 최적화는 집적 회로의 모든 제조 공정에서, 특히 고전압 공정에서, 그러나 또한 표준 공정에서 가능하다. 그러므로 저전압 공정 기술에서와 같이 고전압 공정 기술을 이용할 때에도, 최적화된 보호 회로가 제조될 수 있다.

자명한 사실에서, 본 발명은 개폐 소자로서의 MOS 트랜지스터들의 이용에만 국한되지 않는다. 마찬가지로 양극성 트랜지스터들이 개폐 소자로서 이용될 수 있다.

제어 회로 및 보호 회로의 또 다른 실시예도 가능하며, 비록 도시하지는 않았지만, 본 발명의 보호 범위에 포함된다.

반도체 소자 내부의 보호 장치의 구조는 도6에 따른 실시예로부터 제시된다. 상세하게 도시되지 않은 반도체 내부에, 낮게 p-도핑된 트로프(10)가 배치된다. 상기 트로프(10)는 또한 반도체의 기판일 수 있다. 트로프(10) 내부에는 n-도핑된 트로프(20)가 배치된다. T1 및 T2로 구성된 사이리스터는 본 실시예에서 고전압 공정 기술을 이용하여 n-트로프 내부에 매입된다. 이때 상기 n-트로프(20)는 발생하는 고전압을 제어하는 역할을 한다.

트로프(20) 내부에는 p-전도성 또는 n-전도성을 갖는 하이 도핑된 영역들이 배치된다. 이러한 영역들은 통상적으로 예컨대 이온 주입이나 확산을 통해 생성될 수 있다. 하이 도핑된 n-영역(21) 및 하이 도핑된 p-영역(22)은 별도로 전위에 도달할 수 있지만, 그러나 활성화 시에 동일한 전위를 가져야 한다. 그 외에도 상기 영역들(21, 22)은 각각 고전위(VV)와 연결된다. 하이 도핑된 n-영역(23)은 제어 회로의 출력부(CTL)와 연결된다.

n-트로프(20) 내에도 마찬가지로 p-도핑된 트로프(30)가 배치된다. 상기 트로프(30) 내부에는 2개의 하이 도핑된 p-영역들(31 및 33)뿐 아니라 하이 도핑된 n-영역(32)이 배치된다. 이들 영역들은 n-트로프의 하이 도핑된 영역들과 유사한 방식으로 이온 주입이나 혹은 확산에 의해 통상적으로 제조될 수 있다. 상기 영역들(32 및 33)은 별도로 전위에 도달할 수 있지만, 그러나 활성화 시에 동일한 전위를 가져야만 한다. 그 외에도 상기 영역들(32, 33)은 본 실시예에 따라 각각 기준 전위(VB)와 연결된다. 상기 영역(31)은 제어 회로의 출력부(CTH)와 연결된다.

n-트로프(20) 및 p-트로프(30)의 한계 영역 상부에는 폴리실리콘(통상적으로 Polyl-층으로서)으로 구성된 자기 저항 소자들(P11 및 P12)이 형성된다. 상기 자기 저항 소자들은 높은 작동 전압 조건에서 전기장을 제어하는 역할을 하면서, 회로 장치의 항복 전압을 상승시킨다. 그렇게 함으로써 잘못된 트리거링에 대한 회로의 민감성은 낮아진다.

트랜지스터들(T1 및 T2)을 구비한 기생 사이리스터 구조는 n-트로프 또는 p-트로프 내에 표시되어 있다. 이에 따라 n-트로프(20)의 저항기(RN)가 후방에 연결된 영역(21)과 영역(23) 사이에 npn-트랜지스터(T2)의 콜렉터가 제공된다. 베이시스는 영역(31)과 T1의 콜렉터로부터 제공되고, p-트로프(30)의 저항기(RP)를 통해 기준 전위(VB)와 연결된다. 상기 트랜지스터(T2)의 베이시스는 제어 단자로서 영역(31)과 연결되며, 상기 제어 단자에는 트랜지스터의 스위치 온 또는 오프를 위한 제어 신호(CTH)가 인가될 수 있다. 이미터는 영역(32)으로서 제공된다.

pnp-트랜지스터(T1)의 베이시스는, 영역(21), 그리고 n-트로프(20)에 있어 후방에 연결되는 그의 벌크 저항기(RN)와 트랜지스터(T2)의 콜렉터 또는 신호(CTL)가 인가되는 영역(23) 사이에 제공된다. T1의 콜렉터는, 영역(31)과 p-트로프(30)에 있어 후방에 연결되는 그의 벌크 저항기(RP)와 연결된 단자(33) 사이에 제공된다. 트랜지스터(T1)의 이미터는 영역(22)과 연결된다. 제어 신호(CTL)는 트랜지스터(T1)를 스위치 온 또는 오프시키는 역할을 한다.

제어 라인들 또는 제어 신호들(CTL 또는 CTH)은 우선적으로, 트랜지스터들(T1 및 T2)을 스위치 온시키기 위해, 저전위(영역(23)) 또는 고전위(영역(31))에 도달한다. 이때 pnp-트랜지스터 또는 npn-트랜지스터를 위한 각각의 베이시스 전류가 제공된다. 베이시스 전류들은 각각의 트랜지스터를 스위치 온시키고, 그에 따라 사이리스터를 트리거 한다. 그러므로, 라인들(LV 및 LB) 사이에 보호 기능이 활성화된다.

사이리스터를 스위치 오프시키기 위해, 영역(23)은, 벌크 저항기(RN)를 이용하여 제어 트랜지스터(TL1)를 차단시킨 후에, 단자(CTL)를 통해 고전위에 도달하게 되고, 영역(31)은, 벌크 저항기(RP)를 이용하여 제어 트랜지스터(TH1)를 차단시킨 후에, 단자(CTH)를 통해 저전위에 도달하게 된다. 그에 따라, 트랜지스터들(T1 및 T2) 및 사이리스터가 차단된다.

Claims (18)

1. 반도체 집적 회로를 보호하기 위한 회로 장치로서,

   2개의 능동 소자들을 갖는 사이리스터 구조를 포함하고, 보호할 소자와 기준 전위 사이에 연결되는 보호 회로와,

   상기 보호 회로를 구동하기 위한 제어 회로

   를 포함하고,

   상기 제어 회로는 상기 보호할 소자와 상기 기준 전위 사이에서 상기 보호 회로에 대해 병렬로 배치되며,

   상기 제어 회로는 검출기 회로 및 단일 트랜지스터들로 구성되는 2개의 개폐 소자들을 포함하고 - 상기 개폐 소자들은 이들 각각의 제어 단자들로 상기 검출기 회로에 연결되고, 이들 각각의 출력부에서 상기 보호 회로의 각 능동 소자를 구동하기 위한 제어 신호를 제공함 - ,

   상기 개폐 소자들 중 하나의 출력 단자들은 상기 보호 회로의 상기 2개의 능동 소자들 중 하나와 상기 보호할 소자에 연결되며,

   상기 개폐 소자들 중 다른 하나의 출력 단자들은 상기 보호 회로의 상기 2개의 능동 소자들 중 다른 하나와 상기 기준 전위에 연결되는 회로 장치.
2. 제1항에 있어서,

   상기 보호 회로의 상이한 전도성 타입의 능동 소자들을 위한 제어 신호들은 반대 극성이며, 상기 제어 신호들 각각은 상기 능동 소자들 각각의 제어 입력부를 구동하는 회로 장치.
3. 제1항 또는 제2항에 있어서,

   상기 개폐 소자들 각각에 각각의 드라이버 소자가 업스트림으로 연결되는 회로 장치.
4. 제1항에 있어서, 상기 검출기 회로는 적어도 하나의 검출기 개폐 소자를 포함하는 회로 장치.
5. 제1항에 있어서, 상기 개폐 소자들은 전계 효과(field-effect) 트랜지스터들 또는 바이폴라(bipolar) 트랜지스터들로 구성되는 회로 장치.
6. 제1항에 있어서, 상기 제어 회로의 상기 검출기 회로는 RC 소자를 포함하고, 상기 보호할 소자(PV, LV)에서 미리 결정된 상승 시간을 갖는 신호 상승을 식별하도록 구성되는 회로 장치.
7. 제1항에 있어서, 상기 제어 회로는 시간 종속형 소자들(R1, C1, R10, C10, R20, C20)을 포함하며, 이들 시간 종속형 소자들은 상기 제어 회로의 활성화 기간을 결정하는 회로 장치.
8. 제7항에 있어서, 상기 시간 종속형 소자들은 RC 소자들(R1, C1, R10, C10, R20, C20)이며, 이들 RC-소자들은 한편으로는 상기 제어 회로의 활성화를 개시하고, 다른 한편으로는 상기 제어 회로의 활성화를 종료하도록 구성되는 회로 장치.
9. 삭제
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13. 제1항에 있어서, 상기 검출기 회로와 상기 개폐 소자들을 사이의 연결 노드는, 상기 제어 회로의 활성화 기간을 위한 적어도 하나의 추가의 RC 소자(R30, C30)와 연결되는 회로 장치.
14. 제1항에 있어서, 상기 검출기 회로는 2개의 검출기 부분 회로들로 구성되며, 이들 검출기 부분 회로들은 각각 상기 보호 회로의 상기 능동 소자들을 위한 개폐 소자를 구동하는 회로 장치.
15. 삭제
16. 삭제
17. 제1항에 있어서, 상기 보호 회로의 상기 능동 소자들의 제어 입력부들은 상이한 전도성 타입의 트로프들을 이용하여 반도체 구조 내에 구성되며, 상기 트로프들 내부에는 상기 능동 소자들(T1, T2)의 출력 회로들을 위한 하이 도핑된 영역들이 배치되는 회로 장치.
18. 삭제