TWI469306B - 靜電放電保護電路 - Google Patents

Description

靜電放電保護電路

本發明是有關於一種靜電放電保護電路，且特別是有關於一種基於矽控整流器的靜電放電保護電路。

晶片/積體電路是現代資訊社會最重要的硬體基礎。為了要和外界電路交換訊號，晶片設有輸出入接墊；為了汲取運作所需的電力，晶片也會設置電力接墊，如電源接墊與地端接墊，分別耦接工作電壓與地端電壓。不過，高電壓的靜電放電也會由接墊傳導至晶片內部；為了避免晶片內部的電路被靜電放電傷害，晶片內必須設置靜電放電保護電路。靜電放電保護電路會在靜電放電發生時為靜電放電的電流提供導通路徑，使靜電放電的大電流不至於傷害晶片的內部電路。

在各種靜電放電保護技術中，有一種是基於矽控整流器的靜電放電保護技術。在一定的布局面積下，矽控整流器能比其他種類的半導體元件導通更多的電流，而高電流導通能力正是靜電放電保護技術的重要需求之一。然而，基於矽控整流器的靜電放電保護技術尚有許多缺點有待克服。例如，矽控整流器的觸發電壓較高，且吸持電壓(holding voltage)較低。施加於矽控整流器的電壓需高於觸發電壓才能使矽控整流器導通；觸發電壓過高，就無法快速地響應靜電放電事件。當矽控整流器導通後，只要施加的電壓高於吸持電壓，矽控整流器就會持續導通；吸持電壓過低，矽控整流器就會在晶片正常運作時導通，干擾晶片中其他內部電路的運作。

基於矽控整流器的習知靜電放電保護技術可簡述如下。一種習知技術中，如Russ等人於Electrical Overstress/Electrostatic Discharge Symposium,2001提出之論文「GGSCRs: GGNMOS Triggered silicon controlled rectifiers for ESD protection in deep sub-micron CMOS processes」，矽控整流器係搭配一閘極接地的金氧半電晶體以降低其觸發電壓。另外，美國專利US7589944與美國專利申請案US2002/0130366、US2007/0096213、US2009/0268359與US2010/0027173等亦提及矽控整流器的靜電放電保護技術。

為了改良矽控整器的靜電放電保護技術，本發明提出一種搭配觸發電路的矽控整流器靜電放電保護技術；觸發電路可以加速矽控整流器的觸發，更額外提供一並聯的寄生矽控整流器，能在靜電放電發生時提供更高的電流導通能力。

本發明的目的是提供一種靜電放電保護電路，包括一第一矽控整流器與一觸發電路。第一矽控整流器具有一第一耦接端、一第二耦接端與一控制端；第一耦接端與第二耦接端分別耦接一陽極端與一陰極端。觸發電路包括一第一金氧半電晶體與一第二電晶體。第一金氧半電晶體具有一第一極、一第二極與一第三極；第一極與第三極分別耦接控制端與第二耦接端。第二電晶體具有一第四極與一第五極；第四極耦接陽極端，第五極耦接第二極。第一金氧半電晶體與第二電晶體於第一耦接端與第二耦接端間提供一第二矽控整流器。

為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：

請參考第1圖，其所示意的是依據本發明一實施例的靜電放電保護電路10a。靜電放電保護電路10a中設有一矽控整流器12a、一觸發電路14a以及兩個選擇性設置的串接電路16a與18。節點na與nc為靜電放電保護電路10a的陽極端與陰極端；節點na與n2為矽控整流器12a的兩個耦接端，節點n2經由串接電路16a耦接節點nc。節點n0則可視為矽控整流器12a的控制端。在此實施例中，矽控整流器12a由電晶體Q1、Q2與一電阻R0形成。電晶體Q1可以是一PNP雙極接面電晶體，其射極、基極與集極分別耦接節點na、n0與n3。電晶體Q2可以是一NPN雙極接面電晶體，其射極、基極與集極分別耦接節點n2、n3與n0。電阻R0則耦接於節點n2與n3之間。因此，在節點na與n2之間，電晶體Q1與Q2就形成了一個PNPN接面交錯的矽控整流器。

在第1圖的實施例中，觸發電路14a設有電晶體M1、M2與一電阻R1。電晶體M1可以是一N通道金氧半電晶體，具有一汲極、一體極、一源極與一閘極，分別耦接節點n0、n3、n2與n1。電晶體M2可以是一P通道金氧半電晶體，亦具有一汲極、一體極、一源極與一閘極，汲極耦接節點n1，體極、源極與閘極則共同耦接節點na。電阻R1耦接於節點n1與n2之間。

串接電路16a的兩端分別耦接節點n2與nc。串接電路16a中可以設有預設數目個二極體D1，各二極體D1串聯於節點n2與nc之間。串接電路16a中可以不設任何二極體D1；也就是說，串接電路16a可以省略，節點n2可以直接作為節點nc。串接電路16a中亦可以設置單一二極體D1，其陽極與陰極分別耦接節點n2與nc。串接電路16a中亦可設置複數個二極體D1，其中一個二極體D1的陽極耦接至節點n2，另一個二極體D1的陰極耦接至節點nc，其他各二極體D1的陰極則耦接另一二極體D1的陽極。

串接電路18的兩端則分別耦接節點na與nc。串接電路18中可以設有預設數目個二極體D2，各二極體D2串聯於節點na與nc之間。串接電路18中可以不設任何二極體D2；也就是說，串接電路18可以省略。串接電路18中亦可以設置單一二極體D2，其陽極與陰極分別耦接節點nc與na。另一實施例中，串接電路18中設置複數個二極體D2，其中一個二極體D2的陽極耦接至節點nc，另一個二極體D1的陰極耦接至節點na，其他各二極體D1的陰極則耦接另一二極體D1的陽極。

靜電放電保護電路10a可設置於晶片中以保護晶片的內部電路。例如說，節點na可以耦接於晶片的電源接墊或訊號輸出入接墊，節點nc則可以耦接晶片內的地端電壓。

靜電放電保護電路10a的運作情形可以描述如下。在觸發電路14a中，電晶體M2會在節點na與節點n1間提供一等效(寄生)電容，而電晶體M1與M2還會一起在節點na與n2間形成一寄生的矽控整流器12b。當靜電放電發生於節點na與nc之間而使節點na上出現快速上升的強大正電壓時，節點na的高電壓會經由電晶體M2提供的電容耦合至節點n1，使節點n1的電壓亦隨之升高。因此，電晶體M1導通，由節點n0汲取電流，而矽控整流器12a就會因此而被觸發導通，開始在節點na與n2間導通電流；同時，矽控整流器12b也會導通，與矽控整流器12a一起將靜電放電的電流由節點na導通至節點n2乃至於節點nc。由於矽控整流器12a與12b係並聯於節點na與n2之間，故兩者導通的電流可加成，增強靜電放電保護能力與效能(單位面積中能導通的靜電放電電流)。

相對地，當靜電放電未發生、晶片電源啟動而正常運作時，電晶體M2提供的電容會使節點n1的電壓趨近節點n2的電壓，電晶體M1關閉不導通，矽控整流器12a與12b也不導通，不影響晶片的正常運作。

本發明以觸發電路14a形成矽控整流器12b的情形可進一步由第2圖來說明；第2圖示意的是依據本發明一實施例的電路布局20與其剖面，用以實現靜電放電保護電 路10a。電路布局20中有兩個N型井NW1與NW2、各區域a1至a8、g1與g2以及導電的繞線r1至r5。其中，區域a1、a2、a5、a6與a7為P+摻雜的區域，區域a3、a4與a8則是N+摻雜的區域。區域a1與a2形成於N型井NW1中，分別為電晶體Q1的射極與基極；電路布局20的基底則成為電晶體Q1的集極。區域a3、a4和閘極區域g1分別形成電晶體M1的汲極、源極與閘極；繞線r2將區域a2與a3導通在一起，而區域a3、a4與基底亦分別形成電晶體Q2的集極、射極與基極。基底與區域a5間的電阻形成電阻R0；繞線r3將區域a4與a5導通為一。區域a6、g2與a7分別為電晶體M2的源極、閘極與汲極。

在形成電晶體M1與M2的區域a3、a4與a6、a7中，在區域a4、基底與N型井NW2之間會形成一個寄生的NPN雙極接面電晶體Q2s，而在區域a6、N型井NW2與基底之間又會形成另一個寄生的PNP雙極接面電晶體Q1s；區域a5與基底間的電阻則形成電阻Rs。繞線r1、r4與r5將區域a1、a6與a8導通至同一節點na；區域g1與a7亦會導通至同一節點n2。因此，電晶體Q1s、Q2s與Rs就會形成寄生的矽控整流器12b(第1圖)。

換言之，本發明設置的觸發電路14a不僅可用以觸發矽控整流器12a，本身還提供另一矽控整流器12b。當觸發電路14a使矽控整流器12a導通時，矽控整流器12b也會一併導通；兩者並聯，便可以在進行靜電放電保護時增強節點na與節點n2間的電流導通程度。

在靜電放電防護電路10a中，串接電路16a可改善矽控整流器12a/12b的吸持電壓，亦可抑制矽控整流器12a與觸發電路14a的漏電流。在現代先進製程的晶片中，由於晶片可操作於較低的工作電壓，即使矽控整流器的吸持電壓較低，也不容易誤將矽控整流器觸發。因此，串接電路16a亦可被省略。串接電路18則可用於防護由節點nc打入的正靜電放電；當節點nc與na間發生靜電放電而使節點nc至節點na間有一強大正電壓時，串接電路18中的二極體D2會由其陽極導通至陰極，以將節點nc的靜電放電電流導通至節點na。

請參考第3圖，其所示意的是依據本發明一實施例的靜電放電保護電路10b。靜電放電保護電路10b設有一矽控整流器12a、一觸發電路14b、串接電路16b與18以及一回授電路22。觸發電路14b中設有兩電晶體M1與M2；電晶體M1的汲極、體極、閘極與源極分別耦接節點n0、n3、n1與n2，電晶體M2的源極、閘極與體極均耦接節點na，其汲極於節點n1耦接電晶體M1的閘極。

配合觸發電路14b的電路架構，串接電路16b中設有第一數目個二極體D1a、第二數目個二極體D1b與一電阻Rf。其中，各二極體D1a的陽極與陰極串聯於節點n2與nf之間，各二極體D2a的陽極與陰極則串聯於節點nf與電阻Rf之間；節點nf則可視為一回授節點，經由回授電路22(例如一連線)耦接至節點n1。第一數目可以是零個、一個或複數個；第二數目亦可以為零個、一個或複數個。二極體D1a與D1b可以是相同(匹配)的二極體，也可以是不同的二極體。

類似於第1、2圖實施例，在第3圖的觸發電路14b中，電晶體M1與M2亦會在節點na與n2間提供一寄生的矽控整流器12b。當節點na與nc之間發生靜電放電而使節點na的電壓升高時，電晶體M2在節點na與n1間提供一電容，將節點na的高電壓耦合至節點n1，使電晶體M1導通，連帶觸發矽控整流器12a，使矽控整流器12a也導通；同時，矽控整流器12b也會一併導通。如此，矽控整流器12a與12b便可將靜電放電電流由節點na導通至節點n2，發揮靜電放電保護的功能。

在靜電放電持續時，若電晶體M2在節點na與n1間提供的電容較小，節點n1的電壓會較快速地下降。不過，當靜電放電的電流經由節點n2導通至節點nc時，會在電阻Rf上建立電壓，並經由節點nf回授至節點n1，也就是電晶體M1的閘極。節點nf回授的電壓會在靜電放電持續的期間中使電晶體M1維持導通，使矽控整流器12a與12b也能維持導通。

請參考第4圖，其所示意的是依據本發明一實施例的靜電放電保護電路10c。類似於第1圖實施例，第4圖的靜電放電保護電路10c亦設有一矽控整流器12a、一觸發電路14c以及串接電路16a與18；在觸發電路14c中亦設有兩電晶體M1、M2與一電阻R1，電晶體M2在節點na與n1間提供寄生的電容，而電晶體M1與M2亦在節點na與n2間形成另一矽控整流器12b。較為不同的是，在觸發電路14c中，電晶體M1的汲極、體極、閘極與源極分別耦接節點na、n3、n1與n2。當節點na與nc間發生靜電放電而在節點na上打入正電壓時，節點na的高電壓會由電晶體M2耦合至節點n1，使電晶體M1導通；導通的電晶體M1會在節點n3的控制端以其體極的導通電流觸發矽控整流器12a，使矽控整流器12a與12b能將靜電放電的電流由節點na導通至節點n2與nc。

請參考第5圖，其所示意的是依據本發明一實施例的靜電放電保護電路10d。靜電放電保護電路10d沿用靜電放電保護電路10a的矽控整流器12a與串接電路16a及18，並設有一觸發電路14d。觸發電路14d中設有電晶體M1、M2、M3、Mc與一反相器Iv。電晶體M1與M3可以是N通道金氧半電晶體；電晶體M1的汲極、體極、閘極與源極分別耦接節點n0、n3、n1與n2，電晶體M3的汲極與閘極耦接節點n4，體極與源極則耦接節點n2。電晶體M2可以是一P通道金氧半電晶體，其源極與體極耦接節點na，閘極與汲極則分別耦接節點n4與n1b。類似於第1、2圖的實施例，電晶體M1與M2亦可在節點na與n2間形成一矽控整流器12b；另一方面，電晶體M2會在節點na與n1b間提供一寄生的電阻。電晶體Mc可以是金氧半電晶體，作為一電容，耦接於節點n1b與n2之間。電晶體Mc的汲極與源極耦接在一起，形成電容的一端，耦接於節點n2；閘極則形成電容的另一端，耦接於節點n1b。反相器Iv耦接於節點n1與n1b之間。

當節點na與nc之間發生靜電放電而使節點na的電壓升高時，電晶體Mc會將節點n2上相對較低的電壓耦合至節點n1c，使節點n1c為低電壓；反相器Iv將節點n1c的低電壓反相為節點n1的高電壓，以使電晶體M1導通。導通的電晶體M1觸發矽控整流器12a，矽控整流器12b亦會導通，而矽控整流器12a與12b便可將靜電放電的電流由節點na導通至節點n2與nc。

延續第6圖實施例，請參考第7圖，其所示意的是依據本發明一實施例的靜電放電保護電路10e；靜電放電保護電路10e亦設有一矽控整流器12a、一觸發電路14e與兩串接電路16a及18。類似於第6圖中的觸發電路14d，第7圖觸發電路14e亦設有電晶體M1、M2、M3、Mc與反相器Iv，電晶體M1與M2亦可在節點na與n2間提供矽控整流器12b；較為不同的是，電晶體M1的汲極係耦接於節點na。觸發電路14e的運作類似於觸發電路14d，電晶體M2在節點na與n1b間提供電阻，電晶體Mc則在節點n1b與n2間提供電容。當節點na與nc間發生靜電放電而使節點na的電壓快速上升時，電晶體Mc使節點n1b維持低電壓，反相器Iv則在節點n1以高電壓使電晶體M1導通。導通的電晶體M1以其體極觸發矽控整流器12a；同時，矽控整流器12b亦導通，與導通的矽控整流器12a並聯導通靜電放電的電流。

請參考第7圖，其所示意的是依據本發明一實施例的靜電放電保護電路10f。靜電放電保護電路10f沿用靜電放電保護電路10a的矽控整流器12a、串接電路16a及18，並設有一觸發電路14f。觸發電路14f設有電晶體M1、B2與一電阻R1。電晶體M1可以是N通道金氧半電晶體，其汲極、體極、閘極與源極分別耦接節點n0、n3、n1與n2。電晶體B2則可以是PNP雙極接面電晶體，其射極與基極耦接節點na，集極則耦接節點n1。電晶體B2在節點na與n1間提供寄生的電容，而電晶體M1與B2亦可在節點na與n2間形成另一矽控整流器12b。

當節點na與nc間發生靜電放電而使節點na的電壓升高時，節點na的高電壓由電晶體B2提供的電容耦合至節點n1，使電晶體M1導通。導通的電晶體M1觸發矽控整流器12a，使矽控整流器12a與12b能一起將靜電放電的電流由節點na導通至節點nc。

延續第7圖實施例，請參考第8圖，其所示意的是依據本發明一實施例的靜電放電保護電路10g。靜電放電保護電路10g設有一矽控整流器12a、一觸發電路14g以及串接電路16a與18。類似於第7圖中的觸發電路14f，第8圖觸發電路14g亦設有電晶體M1、B2與電阻R1；較為不同的是，電晶體M1的汲極係耦接於節點na。靜電放電保護電路10g的運作可由靜電放電保護電路10f類推而得。

請參考第9圖，其所示意的是依據本發明一實施例的靜電放電保護電路10h。靜電放電保護電路10h沿用靜電放電保護電路10a的矽控整流器12a、串接電路16a及18，並設有一觸發電路14h。觸發電路14h設有一電晶體M1、一電晶體DM2與一電阻R1。電晶體M1可以是N通道金氧半電晶體，其汲極、體極、閘極與源極分別耦接節點n0、n3、n1與n2。電晶體DM2為一二極體，其陰極與陽極分別耦接節點na與n1。電晶體DM2在節點na與n1間提供寄生的電容，而電晶體M1與DM2亦可在節點na與n2間形成另一矽控整流器12b。

當節點na與nc間發生靜電放電而使節點na的電壓升高時，節點na的高電壓由電晶體DM2耦合至節點n1，使電晶體M1導通。導通的電晶體M1觸發矽控整流器12a，使矽控整流器12a與12b能一起將靜電放電的電流由節點na導通至節點nc。

在第9圖實施例中，電晶體M1的汲極亦可以耦接至節點na而非節點n0。

請參考第10圖，其所示意的是依據本發明一實施例的靜電放電保護電路10i；靜電放電保護電路10i沿用第1圖靜電放電保護電路10a的矽控整流器12a、觸發電路14a與串接電路16a及18。靜電放電保護電路10i另設有一串接電路16c與另一串接電路18b。串接電路16c的兩端耦接於節點n2與nc2之間，串接電路18b的兩端則耦接於節點na與nc2之間。串接電路16c中可以設有預設數目個二極體D1c，此預設數目可以是零個、一個或是多個。各二極體D1c的陽極與陰極分別耦接於節點n2與nc2之間。串接電路16c中可以設有預設數目個二極體D2b，此預設數目可以是零個、一個或是多個；各二極體D2b的陽極與陰極分別耦接於節點nc2與na之間。在晶片中，節點nc與nc2可以分別耦接至不同電源領域(power domain)的地端電壓，使靜電放電保護電路10i能為不同的電源領域進行靜電放電保護。不同的電源領域可以是指晶片中使用不同工作電壓及/或不同地端電壓的區域。串接電路16與16c中的二極體數目可以是相同或不同的，各二極體D1與D1c可以是相同(匹配)或不相同的。類似地，串接電路18與18b中的二極體數目可以是相同或不同的，各二極體D2與D2b可以是相同(匹配)或不相同的。

本發明示意於第1圖、第3圖至第10圖的技術可相互混合搭配。舉例而言，在第3圖實施例中，電晶體M1的汲極亦可耦接至節點na而非n0，而電晶體M2也可以改用電晶體B2(第7圖)或DM2(第9圖)。

若同一晶片中設有多個本發明靜電放電保護電路(例如靜電放電保護電路10a)，不同靜電放電保護電路的觸發電路可以共同耦接至同一個節點n2。或者，在各靜電放電保護電路中，不同觸發電路的節點n2也可以是彼此絕緣的。

總結來說，相較於先前技術，本發明靜電放電保護電路設有觸發電路，得以在靜電放電發生時快速觸發矽控整流器導通，等效上就是降低矽控整流器的觸發電壓。而觸發電路本身又可提供另一並聯的矽控整流器，進一步增強對靜電放電電流的導通能力。

綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

10a-10i．．．靜電放電保護電路

12a、12b．．．矽控整流器

14a-14h．．．觸發電路

16a-16c、18、18b．．．串接電路

20．．．電路布局

22．．．回授電路

Q1-Q2、Q1s-Q2s、M1-M3、Mc、B2、DM2．．．電晶體

n0-n4、na、nc、nf、n1b、nc2．．．節點

R0-R1、Rs、Rf．．．電阻

D1-D2、D1a-D1c、D2b．．．二極體

NW1、NW2．．．n型井

a1-a8、g1-g2．．．區域

r1-r5．．．繞線

Iv．．．反相器

第1圖示意的是依據本發明一實施例的靜電放電保護電路。

第2圖示意的是依據本發明一實施例的靜電放電保護電路布局。

第3圖至第10圖示意的是依據本發明不同實施例的靜電放電保護電路。

10a．．．靜電放電保護電路

12a-12b．．．矽控整流器

14a．．．觸發電路

16a、18．．．串接電路

Q1-Q2、M1-M2．．．電晶體

n0-n3、na、nc．．．節點

R0-R1．．．電阻

D1-D2．．．二極體

Claims (12)

1. 一種靜電放電保護電路，包含：一第一矽控整流器，具有一第一耦接端、一第二耦接端與一控制端；該第一耦接端與該第二耦接端分別耦接一陽極端與一陰極端；以及一觸發電路，包含：一第一金氧半電晶體，具有一第一極、一第二極與一第三極；該第一極與該第三極分別耦接該控制端與該第二耦接端；以及一第二電晶體，具有一第四極與一第五極；該第四極耦接至該陽極端，該第五極耦接該第二極；該第一金氧半電晶體與該第二電晶體於該第一耦接端與該第二耦接端間提供一第二矽控整流器；其中，該第二電晶體為下列三者的其中之一：一第二金氧半電晶體，該第四極與該第五極分別為該第二金氧半電晶體的源極與汲極，且該第四極係直接連接於該第二金氧半電晶體的閘極；一雙極接面電晶體，該第四極與該第五極分別為該雙極接面電晶體的射極與集極，且該第四極係直接連接於該雙極接面電晶體的基極；以及一內部二極體，該第四極與該第五極係分別為該內部二極體的陰極與陽極。
2. 如申請專利範圍第1項所述的靜電放電保護電路，其中該第二金氧半電晶體更包含一體極，耦接該第四 極。
3. 如申請專利範圍第1項所述的靜電放電保護電路，更包含：一串接電路，具有一第三耦接端與一第四耦接端，分別耦接該第二耦接端與該陰極端。
4. 如申請專利範圍第3項所述的靜電放電保護電路，其中該串接電路包含預設數目個二極體，串聯於該第三耦接端與該第四耦接端之間。
5. 如申請專利範圍第4項所述的靜電放電保護電路，其中該串接電路更具有一回授端，而該靜電放電保護電路更包含一回授電路，耦接於該回授端與該第二極之間。
6. 如申請專利範圍第5項所述的靜電放電保護電路，其中該串接電路包含第一數目個第一二極體、第二數目個第二二極體與一電阻，該第一數目個第一二極體串聯於該第三耦接端與該回授端之間，而該第二數目個第二二極體與該電阻係串聯於該回授端與該第四耦接端之間。
7. 如申請專利範圍第1項所述的靜電放電保護電路，更包含：一串接電路，具有一第三端與一第四端，分別耦接 該陽極端與該陰極端；該串接電路包含有複數個二極體，串聯於該第三端與該第四端之間。
8. 如申請專利範圍第1項所述的靜電放電保護電路，其中該第一極、該第二極與該第三極係分別為該第一金氧半電晶體的汲極、閘極與源極。
9. 如申請專利範圍第1項所述的靜電放電保護電路，其中該第一極、該第二極與該第三極係分別為該第一金氧半電晶體的體極、閘極與源極；而該第一金氧半電晶體更具有一汲極，耦接該陽極端。
10. 如申請專利範圍第1項所述的靜電放電保護電路，其中該第二電晶體於該陽極端與該第五極之間提供一電容，而該觸發電路更包含一電阻，耦接於該第五極與該第二耦接端之間。
11. 如申請專利範圍第1項所述的靜電放電保護電路，其中該第二電晶體係為該第二金氧半電晶體，而該觸發電路更包含：一第三金氧半電晶體，該第三金氧半電晶體的源極耦接於該第二耦接端，該第三金氧半電晶體的汲極耦接於該第二金氧半電晶體的閘極，且該第三金氧半電晶體的閘極與汲極係直接連接；一電容，耦接於該第五極與該第二耦接端之間；以 及一反相器，耦接於該第五極與該第二極之間。
12. 如申請專利範圍第1項所述的靜電放電保護電路，更包含：一第一串接電路，具有一第三端與一第四端，分別耦接該第二耦接端與該陰極端；該第一串接電路包含有第一數目個二極體，串聯於該第三端與該第四端之間；以及一第二串接電路，具有一第五端與一第六端，分別耦接該第二耦接端與一第二陰極端；該第二串接電路包含有第二數目個二極體，串聯於該第五端與該第六端之間。