CN102769012B - 静电放电保护电路 - Google Patents

Abstract

一种静电放电保护电路，设有一第一硅控整流器(SCR，Silicon？Controlled？Rectifier)与一触发电路；触发电路设有一第一金属氧化物半导体晶体管与一第二晶体管，在静电放电发生时触发第一硅控整流器，并提供一个与第一硅控整流器并联的第二硅控整流器。本发明设有触发电路，得以在静电放电发生时快速触发硅控整流器导通，等效上就是降低硅控整流器的触发电压。而触发电路本身又可提供另一并联的硅控整流器，进一步增强对静电放电电流的导通能力。

Description

静电放电保护电路

技术领域

本发明涉及一种静电放电保护电路，且特别涉及一种基于硅控整流器的静电放电保护电路。

背景技术

芯片/集成电路是现代信息社会最重要的硬件基础。为了要和外界电路交换信号，芯片设有输出入接垫；为了汲取运行所需的电力，芯片也会设置电力接垫，如电源接垫与地端接垫，分别耦接工作电压与地端电压。不过，高电压的静电放电也会由接垫传导至芯片内部；为了避免芯片内部的电路被静电放电伤害，芯片内必须设置静电放电保护电路。静电放电保护电路会在静电放电发生时为静电放电的电流提供导通路径，使静电放电的大电流不至于伤害芯片的内部电路。

在各种静电放电保护技术中，有一种是基于硅控整流器的静电放电保护技术。在一定的布局面积下，硅控整流器能比其他种类的半导体元件导通更多的电流，而高电流导通能力正是静电放电保护技术的重要需求之一。然而，基于硅控整流器的静电放电保护技术尚有许多缺点有待克服。例如，硅控整流器的触发电压较高，且吸持电压(holdingvoltage)较低。施加于硅控整流器的电压需高于触发电压才能使硅控整流器导通；触发电压过高，就无法快速地响应静电放电事件。当硅控整流器导通后，只要施加的电压高于吸持电压，硅控整流器就会持续导通；吸持电压过低，硅控整流器就会在芯片正常运行时导通，干扰芯片中其他内部电路的运行。

基于硅控整流器的公知静电放电保护技术可简述如下。一种公知技术中，如Russ等人于电力过应力/静电放电研讨会(ElectricalOverstress/ElectrostaticDischargeSymposium)，2001提出的论文“GGSCRs：在深层次微米CMOS工艺中由用于ESD保护的硅控整流器触发的GGNMOS”(GGSCRs：GGNMOSTriggeredsiliconcontrolledrectifiersforESDprotectionindeepsub-micronCMOSprocesses)，硅控整流器搭配一栅极接地的金属氧化物半导体晶体管以降低其触发电压。另外，美国专利US7589944与美国专利申请案US2002/0130366、US2007/0096213、US2009/0268359与US2010/0027173等也提及硅控整流器的静电放电保护技术。

发明内容

为了改进硅控整流器的静电放电保护技术，本发明提出一种搭配触发电路的硅控整流器静电放电保护技术；触发电路可以加速硅控整流器的触发，更额外提供一并联的寄生硅控整流器，能在静电放电发生时提供更高的电流导通能力。

本发明的目的是提供一种静电放电保护电路，包括一第一硅控整流器与一触发电路。第一硅控整流器具有一第一耦接端、一第二耦接端与一控制端；第一耦接端与第二耦接端分别耦接一阳极端与一阴极端。触发电路包括一第一金属氧化物半导体晶体管与一第二晶体管。第一金属氧化物半导体晶体管具有一第一极、一第二极与一第三极；第一极与第三极分别耦接控制端与第二耦接端。第二晶体管具有一第四极与一第五极；第四极耦接阳极端，第五极耦接第二极。第一金属氧化物半导体晶体管与第二晶体管于第一耦接端与第二耦接端间提供一第二硅控整流器。

本发明设有触发电路，得以在静电放电发生时快速触发硅控整流器导通，等效上就是降低硅控整流器的触发电压。而触发电路本身又可提供另一并联的硅控整流器，进一步增强对静电放电电流的导通能力。

为了对本发明的上述及其他方面有更佳的了解，下文特举较佳实施例，并配合附图，作详细说明如下。

附图说明

图1示意的是依据本发明一实施例的静电放电保护电路。

图2示意的是依据本发明一实施例的静电放电保护电路布局。

图3至图10示意的是依据本发明不同实施例的静电放电保护电路。

上述附图中的附图标记说明如下：

10a-10i：静电放电保护电路

12a、12b：硅控整流器

14a-14h：触发电路

16a-16c、18、18b：串接电路

20：电路布局

22：反馈电路

Q1-Q2、Q1s-Q2s、M1-M3、Mc、B2、DM2：晶体管

n0-n4、na、nc、nf、n1b、nc2：节点

R0-R1、Rs、Rf：电阻

D1-D2、D1a-D1c、D2b：二极管

NW1、NW2：n型阱

a1-a8、g1-g2：区域

r1-r5：绕线

Iv：反相器

具体实施方式

请参考图1，其所示意的是依据本发明一实施例的静电放电保护电路10a。静电放电保护电路10a中设有一硅控整流器12a、一触发电路14a以及两个选择性设置的串接电路16a与18。节点na与nc为静电放电保护电路10a的阳极端与阴极端；节点na与n2为硅控整流器12a的两个耦接端，节点n2经由串接电路16a耦接节点nc。节点n0则可视为硅控整流器12a的控制端。在此实施例中，硅控整流器12a由晶体管Q1、Q2与一电阻R0形成。晶体管Q1可以是一NPN双极结型晶体管，其发射极、基极与集电极分别耦接节点na、n0与n3。晶体管Q2可以是一PNP双极结型晶体管，其发射极、基极与集电极分别耦接节点n2、n3与n0。电阻R0则耦接于节点n2与n3之间。因此，在节点na与n2之间，晶体管Q1与Q2就形成了一个PNPN结型交错的硅控整流器。

在图1的实施例中，触发电路14a设有晶体管M1、M2与一电阻R1。晶体管M1可以是一N沟道金属氧化物半导体晶体管，具有一漏极、一体极(body)、一源极与一栅极，分别耦接节点n0、n3、n2与n1。晶体管M2可以是一P沟道金属氧化物半导体晶体管，也具有一漏极、一体极、一源极与一栅极，漏极耦接节点n1，体极、源极与栅极则共同耦接节点na。电阻R1耦接于节点n1与n2之间。

串接电路16a的两端分别耦接节点n2与nc。串接电路16a中可以设有预设数目个二极管D1，各二极管D1串联于节点n2与nc之间。串接电路16a中可以不设任何二极管D1；也就是说，串接电路16a可以省略，节点n2可以直接作为节点nc。串接电路16a中也可以设置单一二极管D1，其阳极与阴极分别耦接节点n2与nc。串接电路16a中也可设置多个二极管D1，其中一个二极管D1的阳极耦接至节点n2，另一个二极管D1的阴极耦接至节点nc，其他各二极管D1的阴极则耦接另一二极管D1的阳极。

串接电路18的两端则分别耦接节点na与nc。串接电路18中可以设有预设数目个二极管D2，各二极管D2串联于节点na与nc之间。串接电路18中可以不设任何二极管D2；也就是说，串接电路18可以省略。串接电路18中也可以设置单一二极管D2，其阳极与阴极分别耦接节点nc与na。另一实施例中，串接电路18中设置多个二极管D2，其中一个二极管D2的阳极耦接至节点nc，另一个二极管D1的阴极耦接至节点na，其他各二极管D1的阴极则耦接另一二极管D1的阳极。

静电放电保护电路10a可设置于芯片中以保护芯片的内部电路。例如说，节点na可以耦接于芯片的电源接垫或信号输出入接垫，节点nc则可以耦接芯片内的地端电压。

静电放电保护电路10a的运行情形可以描述如下。在触发电路14a中，晶体管M2会在节点na与节点n1间提供一等效(寄生)电容，而晶体管M1与M2还会一起在节点na与n2间形成一寄生的硅控整流器12b。当静电放电发生于节点na与nc之间而使节点na上出现快速上升的强大正电压时，节点na的高电压会经由晶体管M2提供的电容耦合至节点n1，使节点n1的电压也随之升高。因此，晶体管M1导通，由节点n0汲取电流，而硅控整流器12a就会因此而被触发导通，开始在节点na与n2间导通电流；同时，硅控整流器12b也会导通，与硅控整流器12a一起将静电放电的电流由节点na导通至节点n2乃至于节点nc。由于硅控整流器12a与12b并联于节点na与n2之间，故两者导通的电流可加成，增强静电放电保护能力与效能(单位面积中能导通的静电放电电流)。

相对地，当静电放电未发生、芯片电源启动而正常运行时，晶体管M2提供的电容会使节点n1的电压趋近节点n2的电压，晶体管M1关闭不导通，硅控整流器12a与12b也不导通，不影响芯片的正常运行。

本发明以触发电路14a形成硅控整流器12b的情形可进一步由图2来说明；图2示意的是依据本发明一实施例的电路布局20与其剖面，用以实现静电放电保护电路10a。电路布局20中有两个N型阱NW1与NW2、各区域a1至a8、g1与g2以及导电的绕线r1至r5。其中，区域a1、a2、a5、a6与a7为P+掺杂的区域，区域a3、a4与a8则是N+掺杂的区域。区域a1与a2形成于N型阱NW1中，分别为晶体管Q1的发射极与基极；电路布局20的基底则成为晶体管Q1的集电极。区域a3、a4和栅极区域g1分别形成晶体管M1的漏极、源极与栅极；绕线r2将区域a2与a3导通在一起，而区域a3、a4与基底也分别形成晶体管Q2的集电极、发射极与基极。基底与区域a5间的电阻形成电阻R0；绕线r3将区域a4与a5导通为一。区域a6、g2与a7分别为晶体管M2的源极、栅极与漏极。

在形成晶体管M1与M2的区域a3、a4与a6、a7中，在区域a4、基底与N型阱NW2之间会形成一个寄生的PNP双极结型晶体管Q2s，而在区域a6、N型阱NW2与基底之间又会形成另一个寄生的NPN双极结型晶体管Q1s；区域a5与基底间的电阻则形成电阻Rs。绕线r1、r4与r5将区域a1、a6与a8导通至同一节点ha；区域g1与a7也会导通至同一节点n2。因此，晶体管Q1s、Q2s与Rs就会形成寄生的硅控整流器12b(图1)。

换言之，本发明设置的触发电路14a不仅可用以触发硅控整流器12a，本身还提供另一硅控整流器12b。当触发电路14a使硅控整流器12a导通时，硅控整流器12b也会一并导通；两者并联，便可以在进行静电放电保护时增强节点na与节点n2间的电流导通程度。

在静电放电防护电路10a中，串接电路16a可改善硅控整流器12a/12b的吸持电压，也可抑制硅控整流器12a与触发电路14a的漏电流。在现代先进工艺的芯片中，由于芯片可操作于较低的工作电压，即使硅控整流器的吸持电压较低，也不容易误将硅控整流器触发。因此，串接电路16a也可被省略。串接电路18则可用于防护由节点nc打入的正静电放电；当节点nc与na间发生静电放电而使节点nc至节点na间有一强大正电压时，串接电路18中的二极管D2会由其阳极导通至阴极，以将节点nc的静电放电电流导通至节点na。

请参考图3，其所示意的是依据本发明一实施例的静电放电保护电路10b。静电放电保护电路10b设有一硅控整流器12a、一触发电路14b、串接电路16b与18以及一反馈电路22。触发电路14b中设有两晶体管M1与M2；晶体管M1的漏极、体极、栅极与源极分别耦接节点n0、n3、n1与n2，晶体管M2的源极、栅极与体极均耦接节点na，其漏极于节点n1耦接晶体管M1的栅极。

配合触发电路14b的电路架构，串接电路16b中设有第一数目个二极管D1a、第二数目个二极管D1b与一电阻Rf。其中，各二极管D1a的阳极与阴极串联于节点n2与nf之间，各二极管D2a的阳极与阴极则串联于节点nf与电阻Rf之间；节点nf则可视为一反馈节点，经由反馈电路22(例如一连线)耦接至节点n1。第一数目可以是零个、一个或多个；第二数目也可以为零个、一个或多个。二极管D1a与D1b可以是相同(匹配)的二极管，也可以是不同的二极管。

类似于图1、图2实施例，在图3的触发电路14b中，晶体管M1与M2也会在节点na与n2间提供一寄生的硅控整流器12b。当节点na与nc之间发生静电放电而使节点na的电压升高时，晶体管M2在节点na与n1间提供一电容，将节点na的高电压耦合至节点n1，使晶体管M1导通，连带触发硅控整流器12a，使硅控整流器12a也导通；同时，硅控整流器12b也会一并导通。如此，硅控整流器12a与12b便可将静电放电电流由节点na导通至节点n2，发挥静电放电保护的功能。

在静电放电持续时，若晶体管M2在节点na与n1间提供的电容较小，节点n1的电压会较快速地下降。不过，当静电放电的电流经由节点n2导通至节点nc时，会在电阻Rf上建立电压，并经由节点nf反馈至节点n1，也就是晶体管M1的栅极。节点nf反馈的电压会在静电放电持续的期间中使晶体管M1维持导通，使硅控整流器12a与12b也能维持导通。

请参考图4，其所示意的是依据本发明一实施例的静电放电保护电路10c。类似于图1实施例，图4的静电放电保护电路10c也设有一硅控整流器12a、一触发电路14c以及串接电路16a与18；在触发电路14c中也设有两晶体管M1、M2与一电阻R1，晶体管M2在节点na与n1间提供寄生的电容，而晶体管M1与M2也在节点na与n2间形成另一硅控整流器12b。较为不同的是，在触发电路14c中，晶体管M1的漏极、体极、栅极与源极分别耦接节点na、n3、n1与n2。当节点na与nc间发生静电放电而在节点na上打入正电压时，节点na的高电压会由晶体管M2耦合至节点n1，使晶体管M1导通；导通的晶体管M1会在节点n3的控制端以其体极的导通电流触发硅控整流器12a，使硅控整流器12a与12b能将静电放电的电流由节点na导通至节点n2与nc。

请参考图5，其所示意的是依据本发明一实施例的静电放电保护电路10d。静电放电保护电路10d沿用静电放电保护电路10a的硅控整流器12a与串接电路16a及18，并设有一触发电路14d。触发电路14d中设有晶体管M1、M2、M3、Mc与一反相器Iv。晶体管M1与M3可以是N沟道金属氧化物半导体晶体管；晶体管M1的漏极、体极、栅极与源极分别耦接节点n0、n3、n1与n2，晶体管M3的漏极与栅极耦接节点n4，体极与源极则耦接节点n2。晶体管M2可以是一P沟道金属氧化物半导体晶体管，其源极与体极耦接节点na，栅极与漏极则分别耦接节点n4与n1b。类似于图1、图2的实施例，晶体管M1与M2也可在节点na与n2间形成一硅控整流器12b；另一方面，晶体管M2会在节点na与n1b间提供一寄生的电阻。晶体管Mc可以是金属氧化物半导体晶体管，作为一电容，耦接于节点n1b与n2之间。晶体管Mc的漏极与源极耦接在一起，形成电容的一端，耦接于节点n2；栅极则形成电容的另一端，耦接于节点n1b。反相器Iv耦接于节点n1与n1b之间。

当节点na与nc之间发生静电放电而使节点na的电压升高时，晶体管Mc会将节点n2上相对较低的电压耦合至节点n1c，使节点n1c为低电压；反相器Iv将节点n1c的低电压反相为节点n1的高电压，以使晶体管M1导通。导通的晶体管M1触发硅控整流器12a，硅控整流器12b也会导通，而硅控整流器12a与12b便可将静电放电的电流由节点na导通至节点n2与nc。

延续图6实施例，请参考图7，其所示意的是依据本发明一实施例的静电放电保护电路10e；静电放电保护电路10e也设有一硅控整流器12a、一触发电路14e与两串接电路16a及18。类似于图6中的触发电路14d，图7触发电路14e也设有晶体管M1、M2、M3、Mc与反相器Iv，晶体管M1与M2也可在节点na与n2间提供硅控整流器12b；较为不同的是，晶体管M1的漏极耦接于节点na。触发电路14e的运行类似于触发电路14d，晶体管M2在节点na与n1b间提供电阻，晶体管Mc则在节点n1b与n2间提供电容。当节点na与nc间发生静电放电而使节点na的电压快速上升时，晶体管Mc使节点n1b维持低电压，反相器Iv则在节点n1以高电压使晶体管M1导通。导通的晶体管M1以其体极触发硅控整流器12a；同时，硅控整流器12b也导通，与导通的硅控整流器12a并联导通静电放电的电流。

请参考图7，其所示意的是依据本发明一实施例的静电放电保护电路10f。静电放电保护电路10f沿用静电放电保护电路10a的硅控整流器12a、串接电路16a及18，并设有一触发电路14f。触发电路14f设有晶体管M1、B2与一电阻R1。晶体管M1可以是N沟道金属氧化物半导体晶体管，其漏极、体极、栅极与源极分别耦接节点n0、n3、n1与n2。晶体管B2则可以是PNP双极结型晶体管，其发射极与基极耦接节点na，集电极则耦接节点n1。晶体管B2在节点na与n1间提供寄生的电容，而晶体管M1与B2也可在节点na与n2间形成另一硅控整流器12b。

当节点na与nc间发生静电放电而使节点na的电压升高时，节点na的高电压由晶体管B2提供的电容耦合至节点n1，使晶体管M1导通。导通的晶体管M1触发硅控整流器12a，使硅控整流器12a与12b能一起将静电放电的电流由节点na导通至节点nc。

延续图7实施例，请参考图8，其所示意的是依据本发明一实施例的静电放电保护电路10g。静电放电保护电路10g设有一硅控整流器12a、一触发电路14g以及串接电路16a与18。类似于图7中的触发电路14f，图8触发电路14g也设有晶体管M1、B2与电阻R1；较为不同的是，晶体管M1的漏极耦接于节点na。静电放电保护电路10g的运行可由静电放电保护电路10f类推而得。

请参考图9，其所示意的是依据本发明一实施例的静电放电保护电路10h。静电放电保护电路10h沿用静电放电保护电路10a的硅控整流器12a、串接电路16a及18，并设有一触发电路14h。触发电路14h设有一晶体管M1、一晶体管DM2与一电阻R1。晶体管M1可以是N沟道金属氧化物半导体晶体管，其漏极、体极、栅极与源极分别耦接节点n0、n3、n1与n2。晶体管DM2为一二极管，其阴极与阳极分别耦接节点na与n1。晶体管DM2在节点na与n1间提供寄生的电容，而晶体管M1与DM2也可在节点na与n2间形成另一硅控整流器12b。

当节点na与nc间发生静电放电而使节点na的电压升高时，节点na的高电压由晶体管DM2耦合至节点n1，使晶体管M1导通。导通的晶体管M1触发硅控整流器12a，使硅控整流器12a与12b能一起将静电放电的电流由节点na导通至节点nc。

在图9实施例中，晶体管M1的漏极也可以耦接至节点na而非节点n0。

请参考图10，其所示意的是依据本发明一实施例的静电放电保护电路10i；静电放电保护电路10i沿用图1静电放电保护电路10a的硅控整流器12a、触发电路14a与串接电路16a及18。静电放电保护电路10i另设有一串接电路16c与另一串接电路18b。串接电路16c的两端耦接于节点n2与nc2之间，串接电路18b的两端则耦接于节点na与nc2之间。串接电路16c中可以设有预设数目个二极管D1c，此预设数目可以是零个、一个或是多个。各二极管D1c的阳极与阴极分别耦接于节点n2与nc2之间。串接电路16c中可以设有预设数目个二极管D2b，此预设数目可以是零个、一个或是多个；各二极管D2b的阳极与阴极分别耦接于节点nc2与na之间。在芯片中，节点nc与nc2可以分别耦接至不同电源领域(powerdomain)的地端电压，使静电放电保护电路10i能为不同的电源领域进行静电放电保护。不同的电源领域可以是指芯片中使用不同工作电压和/或不同地端电压的区域。串接电路16与16c中的二极管数目可以是相同或不同的，各二极管D1与D1c可以是相同(匹配)或不相同的。类似地，串接电路18与18b中的二极管数目可以是相同或不同的，各二极管D2与D2b可以是相同(匹配)或不相同的。

本发明示意于图1、图3至图10的技术可相互混合搭配。举例而言，在图3实施例中，晶体管M1的漏极也可耦接至节点na而非n0，而晶体管M2也可以改用晶体管B2(图7)或DM2(图9)。

若同一芯片中设有多个本发明静电放电保护电路(例如静电放电保护电路10a)，不同静电放电保护电路的触发电路可以共同耦接至同一个节点n2。或者，在各静电放电保护电路中，不同触发电路的节点n2也可以是彼此绝缘的。

总结来说，相较于现有技术，本发明静电放电保护电路设有触发电路，得以在静电放电发生时快速触发硅控整流器导通，等效上就是降低硅控整流器的触发电压。而触发电路本身又可提供另一并联的硅控整流器，进一步增强对静电放电电流的导通能力。

综上所述，虽然本发明已以较佳实施例揭示如上，然而其并非用以限定本发明。本发明所属技术领域中普通技术人员，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视所附的权利要求所界定的范围为准。

Claims (12)

1.一种静电放电保护电路，包含：

一第一硅控整流器，具有一阳极端作为一第一耦接端、一第二耦接端、一第一控制端与一第二控制端；以及

一触发电路，包含：

一第一金属氧化物半导体晶体管，具有一第一漏极、一第一体极、一第一源极与一第一栅极；该第一漏极耦接该第一控制端或该第一耦接端，该第一体极耦接该第二控制端，且该第一源极耦接该第二耦接端；以及

一第二金属氧化物半导体晶体管，具有一第二栅极与一第二漏极，该第二栅极绝缘于该第一栅极，该第二漏极耦接该第一栅极；

其中，该第一金属氧化物半导体晶体管与该第二金属氧化物半导体晶体管于该第一耦接端与该第二耦接端间形成一寄生硅控整流器。

2.如权利要求1所述的静电放电保护电路，其中该第二金属氧化物半导体晶体管更包含一第二源极，直接连接至该第二栅极。

3.如权利要求1所述的静电放电保护电路，更包含：

一串接电路，具有一第三耦接端与一第四耦接端，该第三耦接端耦接该第二耦接端。

4.如权利要求3所述的静电放电保护电路，其中该串接电路包含预设数目个二极管，串联于该第三耦接端与该第四耦接端之间。

5.如权利要求4所述的静电放电保护电路，其中该串接电路更具有一反馈端，而该静电放电保护电路更包含一反馈电路，耦接于该反馈端与该第一栅极之间。

6.如权利要求5所述的静电放电保护电路，其中该串接电路包含第一数目个第一二极管、第二数目个第二二极管与一电阻，该第一数目个第一二极管串联于该第三耦接端与该反馈端之间，而该第二数目个第二二极管与该电阻串联于该反馈端与该第四耦接端之间。

7.如权利要求1所述的静电放电保护电路，更包含：

一串接电路，具有一第三端与一第四端，该第三端耦接该第一耦接端；该串接电路包含有多个二极管，串联于该第三端与该第四端之间。

8.如权利要求1所述的静电放电保护电路，其中该触发电路更包含：

一电容，耦接于该第二漏极与该第二耦接端之间；以及

一反相器，耦接于该第二漏极与该第一栅极之间。

9.如权利要求8所述的静电放电保护电路，其中该触发电路更包含一第三晶体管，耦接于该第二耦接端与该第二栅极之间。

10.如权利要求1所述的静电放电保护电路，更包含：

一第一串接电路，具有一第三端，耦接该第二耦接端；该第一串接电路包含有第一数目个二极管，串联于该第三端与一第四端之间；以及

一第二串接电路，具有一第五端，耦接该第二耦接端；该第二串接电路包含有第二数目个二极管，串联于该第五端与一第六端之间。

11.一种静电放电保护电路，包含：

一第一硅控整流器，具有一第一耦接端、一第二耦接端、一第一控制端与一第二控制端；以及

一触发电路，包含：

一第一金属氧化物半导体晶体管，具有一第一漏极、一第一体极、一第一源极与一第一栅极；该第一漏极耦接该第一控制端或该第一耦接端，该第一体极耦接该第二控制端，且该第一源极耦接该第二耦接端；以及

一双极结型晶体管，具有一第二基极、一第二发射极与一第二集电极，该第二发射极直接连接至该第二基极，该第二集电极耦接该第一栅极；

其中，该第一金属氧化物半导体晶体管与该双极结型晶体管于该第一耦接端与该第二耦接端间形成一寄生硅控整流器。

12.一种静电放电保护电路，包含：

一第一硅控整流器，具有一阳极端作为一第一耦接端、一第二耦接端、一第一控制端与一第二控制端；以及

一触发电路，包含：

一第一金属氧化物半导体晶体管，具有一第一漏极、一第一体极、一第一源极与一第一栅极；该第一漏极耦接该第一控制端，该第一体极耦接该第二控制端，且该第一源极耦接该第二耦接端；以及

一主二极管，具有一主阳极与一主阴极，分别耦接该第一栅极与该第一耦接端；

其中，该第一金属氧化物半导体晶体管与该主二极管于该第一耦接端与该第二耦接端间形成一寄生硅控整流器。