TWI455274B - 靜電放電保護裝置 - Google Patents

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Description

靜電放電保護裝置
本發明係有關於靜電放電保護裝置，特別是關於靜電放電保護裝置的結構以及佈局。
靜電荷由一表面移動至另一表面，此現象即為靜電放電(Electrostatic Discharge)，亦可簡稱為ESD。於積體電路中，靜電放電現象所產生的電流可能對半導體接面、金屬部件以及閘極結構造成損壞。傳統的靜電放電保護裝置如第1圖所示，其中受保護的電路C1與一稽納二極體(Zener Diode)Z1並聯，其中稽納二極體Z1的陰極與一輸出入端I/O耦合，陽極則與一參考電位節點VSS耦合。當輸出入端I/O產生一靜電放電現象時，其電壓將大於稽納二極體Z1的接面崩潰電壓(junction breakdown voltage)，使稽納二極體Z1導通，並將靜電荷導入參考電位節點VSS。
然而，隨著製程技術的演進，於80奈米甚至更微縮的元件製程中，積體電路的閘極介電層的崩潰電壓僅3至4伏特甚至更低，而一般稽納二極體構成的靜電放電保護裝置其啟動電壓約為9伏特。因此當靜電放電現象發生時，在稽納二極體導通之前，積體電路之閘極介電層早已受損，故以稽納二極體構成的靜電放電保護裝置已不敷需求。
因此，本發明提出一種靜電放電保護裝置，包括一P型半導體基板，該P型半導體基板為浮接；一第一通用N型井區形成於該P型半導體基板中；一第一通用N型摻雜區形成於該第一通用N 型井區中；一第一通用P型摻雜區形成於該第一通用N型井區中；一第二通用N型井區形成於該P型半導體基板中；一第二通用N型摻雜區形成於該第二通用N型井區中，並電性連接一參考電位節點；一第二通用P型摻雜區形成於該第二通用N型井區中；一第三通用P型摻雜區形成於該第一通用N型井區與該第二通用N型井區之間，並電性連接該第一通用N型摻雜區與該第二通用P型摻雜區；以及複數個週邊N型井區形成於該P型半導體基板中，該等週邊N型井區中各具有一P型摻雜區及一N型摻雜區，且該等P型摻雜區分別與對應的一輸出入端電性連接，該等N型摻雜區電性連接該第一通用P型摻雜區以及一匯流排。
本發明另提出一種靜電放電保護裝置，包括：一P型半導體基板，該P型半導體基板為浮接；一通用N型井區形成於該P型半導體基板中；一通用N型摻雜區形成於該通用N型井區中，且該通用N型摻雜區電性連接至一參考電位節點；一通用P型摻雜區形成於該通用N型井區中，該通用P型摻雜區呈環狀並包圍該通用N型摻雜區，該通用P型摻雜區與該通用N型井區構成一通用二極體；複數個週邊N型井區形成於該P型半導體基板中，且設置於該通用N型井區之周圍，該等週邊N型井區中各具有一P型摻雜區及一N型摻雜區，且該等P型摻雜區係分別與對應的一輸入出端電性連接；以及一環狀P型摻雜區形成於該P型半導體基板中，位於該通用N型井區與該等週邊N型井區之間，該環狀P型摻雜區包圍該通用N型井區；其中，該通用P型摻雜區、該環 狀P型井區及該等N型摻雜區與一匯流排構成電性連接。
本發明更提出一種靜電放電保護裝置，包括：一P型半導體基板，該P型半導體基板為浮接；一第一N型井區以及一第二N型井區，分別形成於該P型半導體基板中；一第一P型摻雜區以及一第二P型摻雜區，分別形成於該第一N型井區以及該第二N型井區中，以分別構成一第一二極體以及一第二二極體；一第一N型摻雜區及一第二N型摻雜區，分別形成於該第一N型井區及該第二N型井區中；以及一第三P型摻雜區，形成於該P型半導體基板中且位於該一第一N型井區及一第二N型井區之間，該第三P型摻雜區電性連接該第一N型摻雜區及該第二P型摻雜區。
本發明更提出一種靜電放電保護裝置，包括一P型半導體基板，該P型半導體基板為浮接；一第一N型井區以及一第二N型井區，分別形成於該P型半導體基板中；一第一P型摻雜區以及一第二P型摻雜區，分別形成於該第一N型井區以及該第二N型井區中，以分別構成一第一二極體以及一第二二極體，且該第一P型摻雜區電性連接至一輸出入端；一第一N型摻雜區以及一第二N型摻雜區，分別形成於該第一N型井區以及該第二N型井區中，該第二N型摻雜區電性連接至一參考電位節點；以及一閘極結構，設置於該第一N型井區及該第二N型井區之間的該P型半導體基板上，該閘極結構電性連接該第一N型摻雜區以及該第二P型摻雜區。
第2A圖為根據本發明實施例之靜電放電保護裝置200與受保護之電路C1並聯之等效電路圖，第2B圖則為本發明實施例之靜電放電保護裝置200之結構剖面圖。
如第2B圖所示，靜電放電保護裝置200包括一P型半導體基板Psub、一第一N型井區NW1、一第二N型井區NW2以及一第三P型摻雜區P3。此P型半導體基板Psub為浮接，亦即P型半導體基板Psub不與接地端電性連接。第一N型井區NW1、第二N型井區NW2與第三P型摻雜區P3皆形成於P型半導體基板Psub之中。第一以及第二N型井區NW1、NW2分別包括一對不同類型之高摻雜區。其中第一N型井區NW1具有一第一P型摻雜區P1以及一第一N型摻雜區N1，以形成如第2A圖之第一二極體D1。第二N型井區NW2具有一第二P型摻雜區P2以及一第二N型摻雜區N2，以形成如第2A圖之第二二極體D2。此外，第一N型摻雜區N1、第二P型摻雜區P2以及第三P型摻雜區P3彼此之間電性連接。
在一實施例中，第一P型摻雜區P1與第二N型摻雜區N2分別可與一輸出入端I/O以及一參考電位節點VSS電性連接。第一N型井區NW1以及第二N型井區NW2需互相鄰近，以形成兩個寄生雙極性接面電晶體(BJT)B1及B2，如第2A及2B圖所示。寄生BJT B1之射極、基極以及集極分別由第二N型井區NW2、P型半導體基板Psub以及第一N型井區NW1所構成，而寄生BJT B2之射極、基極以及集極則分別由第一P型摻雜區P1、第一N型井區NW1以及P型半導體基板Psub所構成。寄生BJT B1之集極與 寄生BJT B2之基極電性連接，且寄生BJT B1之基極則與寄生BJT B2之集極電性連接，如第2B圖所示。第一N型井區NW1以及第二N型井區NW2間隔的距離S1可視為寄生BJT B1之基極的厚度，因此如果此距離不夠靠近，可能會導致寄生BJT B1的電流增益(beta gain)太小，而使整個電流迴路無法正常作動。在此，此第一N型井區NW1以及第二N型井區NW2間隔的距離S1較佳為小於5微米。
靜電放電保護裝置200與受保護之電路C1並聯之等效電路圖如第2A圖所示，其中受保護之電路C1兩端分別與輸出入端I/O以及參考電位節點VSS電性連接。該受保護之電路C1較常見者為基於MOS製程而得之積體電路，但是並不限於此。第一二極體D1以及第二二極體D2串聯，其中第一二極體D1之陽極與輸出入端I/O電性連接，第一二極體D1之陰極則與第二二極體D2之陽極電性連接。第二二極體D2之陰極則與參考電位節點VSS電性連接。而寄生BJT B1之射極與參考電位節點VSS電性連接，寄生BJT B1之集極與寄生BJT B2之基極電性連接，寄生BJT B1之基極則與寄生BJT B2之集極電性連接。寄生BJT B2之射極則與輸出入端I/O電性連接。
當一靜電放電事件發生於輸出入端I/O與參考電位節點VSS之間時，且輸出入端I/O的電壓值高於參考電位節點VSS的電壓值時，第一二極體D1及第二二極體D2則會開啟，形成一電流路徑將靜電荷導離受保護之電路C1。而寄生BJT B1之基極處出現源自於靜電放電事件所產生之一偏壓，因而使寄生BJT B1導通。而寄生BJT B1導通後， 更連帶使寄生BJT B2導通。寄生BJT B1與寄生BJT B2額外形成一具有較低阻抗的電流路徑，將靜電荷導離受保護之電路C1。此時更由於寄生BJT B1與寄生BJT B2的導通，使得輸出入端I/O與參考電位節點VSS之間的電壓差，即靜電放電保護裝置200的維持電壓(hold voltage)降低。其中，輸出入端I/O與參考電位節點VSS之間的電壓差約為寄生BJT B1之集-射極電壓差與寄生BJT B2之射-基極電壓差之和。
上述實施例利用不接地(浮接)的P型半導體基板Psub觸發一組寄生BJT B1及B2，可有效減低靜電放電保護裝置200持續導通時的有效阻抗值，提昇靜電放電保護裝置200的放電效率，且有效降低靜電放電保護裝置200的維持電壓，改善受保護之電路之良率及可靠度。此外，由於P型半導體基板Psub不與接地端電性連接，且第一二極體D1與第二二極體D2分別位於第一N型井區NW1與第二N型井區NW2之中，在此架構下本實施例之靜電放電保護裝置200不會產生達寧效應(Darling Effect)。在靜電放電事件發生時，除了第一二極體D1及第二二極體D2所形成的導通路徑之外，本實施例之靜電放電保護裝置200更可由寄生BJT B1與寄生BJT B2的形成而多了一組導通路徑。因此在相同的佈局(Layout)面積下，靜電放電保護裝置200可承受更高的靜電放電電流。
第3A圖為根據本發明之另一實施例之靜電放電保護裝置300與受保護之電路C1並聯之等效電路圖，第3B圖則為本發明另一實施例之靜電放電保護裝置300之結構剖 面圖。
比較第2B圖與第3B圖中之靜電放電保護裝置，其差異在於第3B圖中之靜電放電保護裝置300更包含一第三N型井區NW3。其餘部份皆為相同，不再贅述。第三N型井區NW3具有一第四P型摻雜區P4以及一第三N型摻雜區N3，以形成如第3A圖之第三二極體D3。此外，第四P型摻雜區P4電性連接於第二N型摻雜區N2以及參考電位節點VSS。第三N型摻雜區N3則是電性連接於輸出入端I/O。
靜電放電保護裝置300與受保護之電路C1並聯之等效電路圖如第3A圖所示，其中受保護之電路C1兩端分別與一輸出入端I/O以及一參考電位節點VSS電性連接。第三二極體D3的陰極與輸出入端I/O電性連接，而陽極則與參考電位節點VSS電性連接。
當靜電放電事件發生於輸出入端I/O與參考電位節點VSS之間時，參考電位節點VSS的電壓可能會大於或小輸出入端I/O的電壓。若參考電位節點VSS的電壓大於輸出入端I/O的電壓時，則第三二極體D3開啟，以形成一電流路徑將靜電荷導離受保護之電路C1。當參考電位節點VSS的電壓小於輸出入端I/O的電壓時，則第一二極體D1及第二二極體D2則會開啟，此靜電防護機制已於前一實施例中說明，因此不再此贅述。
第4A及4B圖更分別揭露第3A及3B圖實施例的一進階應用。本發明之靜電放電保護裝置400的啟動電壓可以根據受保護電路的設計需求而調整。第4A圖顯示之實施例，係於第3A圖之靜電放電保護裝置中更額外在輸出入 端I/O與第一二極體D1間設置一第四二極體D4，以在輸出入端I/O與參考電位節點VSS之間形成二極體D4、D1、D2串聯組。藉此可透過這些二極體D4、D1、D2串聯組形成一具有較高啟動電壓的靜電放電保護裝置400(提昇之值為第四二極體D4之臨界電壓)。第四二極體D4之陰極與第一二極體D1之陽極電性連接，且第四二極體D4之陽極與輸出入端I/O電性連接。此實施例中第一二極體D1之陽極並未與輸出入端I/O電性連接，而改與第四二極體D4之陰極電性連接。第4B圖顯示之實施例，第四二極體D4係由一位於P型半導體基板Psub內的一第四N型井區NW4，以及位於第四N型井區NW4內的第四N型摻雜區N4與第五P型摻雜區P5所構成。在第4B圖中，第一P型摻雜區P1與第四N型井區NW4中的第四N型摻雜區N4電性連接，而第五P型摻雜區P5則與輸出入端I/O電性連接。
第5A及5B圖更分別揭露第3A及3B圖實施例的一進階應用。此實施例之靜電放電保護裝置500的啟動電壓可以根據受保護電路的設計需求而調整。例如在第5A圖顯示之實施例中，係於第3A圖之靜電放電保護裝置額外在第二二極體D2與參考電位節點VSS間設置一第五二極體D5，以在輸出入端I/O與參考電位節點VSS之間形成二極體D1、D2、D5串聯組。藉此可透過這些二極體D1、D2、D5串聯組形成一具有較高啟動電壓的靜電放電保護裝置500(提昇之值為第五二極體D5之臨界電壓)。第五二極體D5之陽極與第二二極體D2之陰極電性連接，且第五二極 體D5之陰極與參考電位節點VSS電性連接。此實施例中第二二極體D2之陰極並未與參考電位節點VSS電性連接，且第三二極體D3之陽極並未與第二二極體D2之陰極電性連接。第5B圖顯示之實施例，第五二極體D5係由一位於P型半導體基板Psub內的第五N型井區NW5，以及位於第五N型井區NW5內的第五N型摻雜區N5與第六P型摻雜區P6所構成。在第5B圖中，第二N型摻雜區N2與第五N型井區NW5中的第六P型摻雜區P6電性連接，而第五N型井區NW5中的第五N型摻雜區N5則電性連接參考電位節點VSS以及第四P型摻雜區P4。
第6A圖為本發明另一實施例中靜電放電保護裝置600的等效電路圖，而第6B圖則為靜電放電保護裝置600的結構剖面圖。
如第6B圖所示，靜電放電保護裝置600包括一P型半導體基板Psub、一第一N型井區NW1、一第二N型井區以及一閘極結構。第一N型井區NW1以及第二N型井區皆形成於P型半導體基板Psub之中。第一N型井區NW1以及第二N型井區NW2中分別包括一對不同類型之高摻雜區。其中，第一N型井區NW1具有第一P型摻雜區P1以及第一N型摻雜區N1，以形成如第6A圖之第一二極體D1。第二N型井區NW2具有一第二P型摻雜區P2以及一第二N型摻雜區N2，以形成如第6A圖之第二二極體D2。上述閘極結構包括閘極介電層20以及閘極30，如第6B圖所示。閘極結構形成於P型半導體基板Psub上，位於第一N型井區NW1以及第二N型井區NW2之間。在一實施例 中，閘極結構可與第一N型井區NW1以及第二N型井區NW2部份重疊，以形成一寄生金氧半電晶體(MOSFET)M1，其等效電路如第6A圖所示。第一N型井區NW1以及第二N型井區NW2之間的距離S2相當於寄生MOSFET M1的通道長度。若通道長度太長，會導致寄生效應太小，而使寄生MOSFET M1無法正常運作。於部份實施例中，第一N型井區NW1以及第二N型井區NW2之間的距離S2約小於1微米。
在第6B圖中，第一N型摻雜區N1、第二P型摻雜區P2及閘極結構的閘極30彼此電性連接。第一P型摻雜區P1與第三N型摻雜區N3電性耦合至一輸出入端I/O。第二N型摻雜區N2與第三P型摻雜區P3則與一參考電位節點VSS電性耦合。而P型半導體基板Psub則為浮接，而不與接地端電性連接。
靜電放電保護裝置600與受保護之電路C1並聯之等效電路圖如第6A圖所示，其中受保護之電路C1兩端分別與一輸出入端I/O以及一參考電位節點VSS電性連接。該受保護之電路C1較常見者為基於MOS製程而得之積體電路，但是並不限制於此。第一二極體D1以及第二二極體D2串聯，其中第一二極體D1之陽極與輸出入端I/O電性連接，第一二極體D1之陰極則與第二二極體D2之陽極電性連接。第二二極體D2之陰極則與參考電位節點VSS電性連接。第三二極體D3之陰極與輸出入端I/O電性連接，第三二極體D3之陽極則與參考電位節點VSS電性連接。寄生MOS M1之閘極除了電性連接寄生MOS M1之汲極 外，更電性連接第一二極體D1與第二二極體D2串接之接點。寄生MOS M1之源極則與參考電位節點VSS電性連接。
當一靜電放電事件發生於輸出入端I/O與參考電位節點VSS之間時，參考電位節點VSS的電壓可能會大於或小輸出入端I/O的電壓。若參考電位節點VSS具有相對高的電壓，則第三二極體D3開啟，以形成一電流路徑將靜電荷導離受保護之電路C1。若輸出入端I/O具有相對高的電壓，則第一二極體D1及第二二極體D2開啟，形成一電流路徑將靜電荷導離受保護之電路C1，此時由於第一二極體D1及第二二極體D2導通，連帶於寄生MOS M1之閘極與汲極處提供一偏壓(一般而言為第二二極體D2的啟動電壓)，因而使寄生MOS M1導通。寄生MOS M1額外形成一具有較低阻抗的電流路徑，將靜電荷導離受保護之電路C1。
上述實施例利用觸發一寄生MOS M1，並與第二二極體D2所構成之放電路徑並聯，可有效減低靜電放電保護裝置600持續導通時的有效阻抗值，提昇靜電放電保護裝置600的放電效率，改善受保護之電路之良率及可靠度。
第7A及7B圖揭示本發明之靜電放電保護裝置另一實施例。當一個電路系統中具有多處需要保護之電路，例如USB 3.0之規格具有四個輸出入端子RX+、RX-、TX+、TX-，若針對每一個需要保護之電路獨立安排如第3A圖的靜電放電保護裝置，會在晶片上佔據相當可觀的表面積。因此，本實施例之靜電放電保護裝置700，其概念係將各個靜電放電保護裝置共用一個通用二極體D0(即相當於第3A圖中 的第二二極體D2)，如第7A圖所示。
第7B圖則揭示靜電放電保護裝置700之部份積體電路佈局平面圖。靜電放電保護裝置700包括一P型半導體基板Psub、一通用N型井區50、複數週邊N型井區60-1、60-2、60-3、60-4以及一環狀P型摻雜區P+。P型半導體基板Psub為浮接，而不與接地端點電性連接。通用N型井區50、複數個週邊N型井區60-1、60-2、60-3、60-4以及環狀P型摻雜區P+皆形成於P型半導體基板Psub之中。複數個週邊N型井區60-1、60-2、60-3、60-4設置於通用N型井區50之周圍，且各週邊N型井區60-1、60-2、60-3、60-4則分別具有一N型摻雜區(N1、N2、N3、N4)以及一P型摻雜區(P1、P2、P3、P4)，以分別構成如第7A圖所示之二極體D60-1、D60-2、D60-3、D60-4。通用N型井區50中具有一通用P型摻雜區P0以及一通用N型摻雜區N0。通用N型摻雜區N0與一參考電位節點VSS電性連接。通用P型摻雜區P0包圍通用N型摻雜區N0，並與通用N型井區50構成一通用二極體D0。環狀P型摻雜區P+位於通用N型井區50與各週邊N型井區60-1、60-2、60-3、60-4之間，且環狀P型摻雜區P+包圍通用N型井區50。應注意的是，各週邊N型井區60-1、60-2、60-3、60-4必須分別與通用N型井區50靠近，以分別形成寄生BJT(未顯示第7B圖，但部份顯示於第7C圖)。週邊N型井區60-1、60-2、60-3、60-4與通用N型井區50的距離S3較佳為小於5微米。
為求圖式簡明，當靜電放電現象發生且參考電位節點 VSS端具有相對高的電壓時，負責提供電流路徑的二極體(相當於第3A圖之D3)並未顯示於第7B圖中。
請參見第7A圖，二極體D60-1、D60-2、D60-3、D60-4的陽極則分別與輸出入端點TX+、TX-、RX+、RX-電性連接。請參見第7B圖，N型摻雜區N1至N4、通用P型摻雜區P0以及環狀P型摻雜區P+皆與一匯流排BUS電性連接。而通用N型摻雜區N0則與一參考電位節點VSS電性連接。再請一併參見第7A圖與第7B圖，第7B圖中之N型摻雜區N1至N4為第7A圖中之二極體D60-1至D60-4的陰極。而第7B圖中之通用N型摻雜區N0則為第7A圖中之通用二極體D0的陰極。
當任一輸出入端點RX+、RX-、TX+、TX-與參考電位節點VSS之間產生一靜電放電現象，且壓降超過靜電放電保護裝置700之保護電壓時，通用二極體D0以及該任一輸出入端點所對應的二極體會被導通，形成一電流路徑，將靜電荷導離受保護之電路。例如，當輸出入端點RX-與參考電位節點VSS之間產生一靜電放電現象，且壓降超過靜電放電保護裝置700之保護電壓時，通用二極體D0與二極體D60-4會被導通，可將靜電荷導離受保護之電路。在此輸出入端點RX+、RX-、TX+、TX-與二極體D60-1至D60-4的對應關係為：輸出入端點RX+對應二極體D60-3；輸出入端點RX-對應二極體D60-4；輸出入端點TX+對應二極體60-1；以及輸出入端點TX-對應二極體D60-2。由本段落之敘述，可說明當任一輸出入端點與參考電位節點VSS之間產生靜電放電現象，且壓降超過靜電放電保護裝置700之 保護電壓時，通用二極體D0與此輸出入端點對應的二極體會被導通。因此無論是哪一個輸出入端點產生靜電放電現象，通用二極體D0一定會被導通。亦即，通用二極體D0可被各個輸出入端點RX+、RX-、TX+、TX-共同使用，將靜電荷導離受保護之電路。換言之，由於通用P型摻雜區P0包圍通用N型摻雜區N0，並與通用N型井區50構成一通用二極體D0，故本實施例所指的「通用」，係表示各個輸出入端點RX+、RX-、TX+、TX-共同使用特定的二極體。
當通用二極體D0以及二極體D60-1、D60-2、D60-3、D60-4其中之一被導通時，同時亦觸發寄生BJT(未顯示第7B圖，但部份顯示於第7C圖)並使之導通，提供一具有更低阻抗之導電路徑，以提昇靜電放電保護裝置700的放電效率，並且使靜電放電保護裝置700具有更低的維持電壓，同時具有減低晶片表面積以及製造成本的功效。其詳細運作原理可參考第2A及2B圖之實施例。
第7C圖則為第7B圖之A-A方向之結構剖面圖。如第7C圖所示，靜電放電保護裝置700包括一P型半導體基板Psub、週邊N型井區60-3與60-1、通用N型井區50以及環狀P型摻雜區P+。此P型半導體基板Psub為浮接，亦即P型半導體基板Psub不與接地端電性連接。週邊N型井區60-3與60-1、通用N型井區50以及環狀P型摻雜區P+皆形成於P型半導體基板Psub之中。週邊N型井區60-3中具有一P型摻雜區P3及一N型摻雜區N3，以形成如第7A圖之二極體D60-3。週邊N型井區60-1中具有一P型 摻雜區P1及一N型摻雜區N1，以形成如第7A圖之二極體D60-1。通用N型井區50中則具有通用P型摻雜區P0與通用N型摻雜區N0，以形成如第7A圖之通用二極體D0。其中，環狀P型摻雜區P+、通用P型摻雜區P0以及N型摻雜區N3電性連接至匯流排BUS。而環狀P型摻雜區P+、通用P型摻雜區P0以及N型摻雜區N1電性連接至匯流排BUS。P型摻雜區P3可與輸出入端RX+電性連接。P型摻雜區P1可與輸出入端TX+電性連接。
在一實施例中，靜電放電保護裝置700具有對稱設置。例如在第7B圖中，每個週邊N型井區60-1~60-4是以通用N型摻雜區N0為中心而呈對稱設置。週邊N型井區60-3以及通用N型井區50需互相鄰近，以形成兩個寄生BJT B3及B4，如第7C圖所示。寄生BJT B3之射極、基極以及集極分別由通用N型井區50、P型半導體基板Psub以及週邊N型井區60-3所構成，而寄生BJT B4之射極、基極以及集極則分別由P型摻雜區P3、週邊N型井區60-3以及P型半導體基板Psub所構成。寄生BJT B3之集極與寄生BJT B4之基極電性連接，且寄生BJT B3之基極則與寄生BJT B4之集極電性連接，如第7C圖所示。如前述的對稱設置關係，週邊N型井區60-1以及通用N型井區50所形成的寄生BJT B5及B6與寄生BJT B3及B4相似，而如第7C圖所示。週邊N型井區60-3與通用N型井區50間隔的距離S3可視為寄生BJT B3之基極的厚度，因此如果此距離不夠靠近，可能會導致寄生BJT B3的電流增益(beta gain)太小，而使整個電流迴路無法正常作動。在此，此週邊N 型井區60-3以及通用N型井區50間隔的距離S3較佳為小於5微米。週邊N型井區60-2、60-4雖未顯示於圖式中，但亦依循相同原理與通用N型井區50形成寄生BJT，不在此贅述。
第8A圖揭示本發明之靜電放電保護裝置另一實施例。當一個電路系統中具有多處需要保護之電路，例如USB 3.0之規格具有四個輸出入端子RX+、RX-、TX+、TX-，若針對每一個需要保護之電路獨立安排如第4A圖的靜電放電保護裝置，會在晶片上佔據相當可觀的表面積。因此，本實施例之靜電放電保護裝置800，其概念係將各個靜電放電保護裝置共用兩個通用二極體D0與D0’，即相當於第4A圖中的第一與第二二極體D1及D2，如第8A圖所示。
第8B圖則揭示靜電放電保護裝置800之積體電路佈局平面圖。靜電放電保護裝置800包括一P型半導體基板Psub、一第一通用N型井區80、第二通用N型井區80’、複數週邊N型井區80-1、80-2、80-3、80-4以及一通用P型摻雜區P+。P型半導體基板Psub為浮接，而不與接地端點電性連接。第一通用N型井區80、第二通用N型井區80’、複數週邊N型井區80-1、80-2、80-3、80-4以及通用P型摻雜區P+皆形成於P型半導體基板Psub之中。各週邊N型井區80-1、80-2、80-3、80-4則分別具有一N型摻雜區(N1至N4)以及一P型摻雜區(P1至P4)，以分別構成如第8A圖所示之二極體D80-1、D80-2、D80-3、D80-4。
第一通用P型摻雜區P0形成於第一通用N型井區80內，以構成如第8A圖中之第一通用二極體D0。第二通用 P型摻雜區P0’形成於第二通用N型井區80’內，以構成如第8A圖中之第二通用二極體D0’。應注意的是，第一通用N型井區80與第二通用N型井區80’之距離S4必須夠小，以分別形成寄生BJT(未顯示第8B圖，但部份顯示於第8C圖)。第一通用N型井區80與第二通用N型井區80’之距離S4較佳為小於5微米。
為求圖式簡明，當靜電放電現象發生且參考電位節點VSS端具有相對高的電壓時，負責提供電流路徑的二極體(相當於第4A圖之D3)並未顯示於第8B圖中。
請參見第8B圖，第一通用N型摻雜區N0形成於第一通用N型井區80中，而第二通用N型摻雜區N0’形成於第二通用N型井區80’中。各N型摻雜區N1至N4、第一通用P型摻雜區P0與一匯流排BUS形成電性連接。而第二通用N型摻雜區N0’則與一參考電位節點VSS形成電性連接。第一通用N型摻雜區N0、通用P型摻雜區P+以及第二通用P型摻雜區P0’形成電性連接。
請參見第8A圖，二極體D80-1、D80-2、D80-3、D80-4的陽極分別與輸出入端點TX+、TX-、RX+、RX-電性連接，二極體D80-1、D80-2、D80-3、D80-4的陰極則與匯流排BUS電性連接。再請一併參見第8A圖與第8B圖，第8B圖中之N型摻雜區N1、N2、N3、N4為第8A圖中之二極體D80-1、D80-2、D80-3、D80-4的陰極，而第8B圖中之P型摻雜區P1、P2、P3、P4為第8A圖中之二極體D80-1、D80-2、D80-3、D80-4的陽極。第8B圖中之第一通用N型摻雜區N0與第一通用P型摻雜區P0分別為第一通用二 極體D0之陰極與陽極。第8B圖中之第二通用N型摻雜區N0’與第二通用P型摻雜區P0’分別為第二通用二極體D0’之陰極與陽極。
當任一輸出入端點RX+、RX-、TX+、TX-與參考電位節點VSS之間產生一靜電放電現象，且壓降超過靜電放電保護裝置800之保護電壓時，第一通用二極體D0、第二通用二極體D0’以及該任一輸出入端點所對應的二極體會被導通，以形成一電流路徑，將靜電荷導離受保護之電路。例如，當輸出入端點TX+與參考電位節點VSS之間產生一靜電放電現象，且壓降超過靜電放電保護裝置800之保護電壓時，第一通用二極體D0、第二通用二極體D0’以及二極體D80-1會被導通，可將靜電核導離受保護之電路。在此輸出入端點RX+、RX-、TX+、TX-與二極體D80-1、D80-2、D80-3、D80-4的對應關係為：輸出入端點RX+對應二極體D80-3；輸出入端點RX-對應二極體D80-4；輸出入端點TX+對應二極體D80-1；以及輸出入端點TX-對應二極體D80-2。由本段落之敘述，可說明當任一輸出入端點與參考電位節點VSS之間產生靜電放電現象，且壓降超過靜電放電保護裝置800之保護電壓時，第一通用二極體D0、第二通用二極體D0’以及此輸出入端點對應的二極體會被導通。因此無論是哪一個輸出入端點產生靜電放電現象，第一通用二極體D0以及第二通用二極體D0’一定會被導通。亦即，第一通用二極體D0以及第二通用二極體D0’可被各個輸出入端點RX+、RX-、TX+、TX-共同使用，將靜電荷導離受保護之電路。換言之，由於第一通用P型摻雜區P0 形成於第一通用N型井區80內以構成第一通用二極體D0；第二通用P型摻雜區P0’形成於第二通用N型井區80’內以構成第二通用二極體D0’，故本實施例所指的「通用」，係表示各個輸出入端點RX+、RX-、TX+、TX-共同使用特定的二極體。
當第一通用二極體D0、第二通用二極體D0’以及二極體D80-1、D80-2、D80-3、D80-4其中之一被導通時，同時亦觸發寄生BJT(未顯示第8B圖，但部份顯示於第8C圖)並使之導通，提供一具有更低阻抗之導電路徑，以提昇靜電放電保護裝置800的放電效率，並且使靜電放電保護裝置800具有更低的維持電壓，同時具有減低晶片表面積以及製造成本的功效。其詳細運作原理可參考第5A及5B圖之實施例。
第8C圖則為第8B圖之A-A方向之結構剖面圖。如第8C圖所示，靜電放電保護裝置800包括一P型半導體基板Psub、週邊N型井區80-1、第一通用N型井區80、第二通用N型井區80’以及通用P型摻雜區P+。此P型半導體基板Psub為浮接，亦即P型半導體基板Psub不與接地端電性連接。週邊N型井區80-1、第一通用N型井區80、第二通用N型井區80’以及通用P型摻雜區P+皆形成於P型半導體基板Psub之中。週邊N型井區80-1中具有一P型摻雜區P1及一N型摻雜區N1，以形成如第8A圖之二極體D80-1。P型摻雜區P1電性連接至輸出入端點TX+。N型摻雜區N1與第一通用P型摻雜區P0電性連接至匯流排BUS。第一N型摻雜區N0、通用P型摻雜區P+以及第 二通用P型摻雜區P0’形成電性連接。第二通用N型摻雜區N0’則電性連接至一參考電位節點VSS。
在一實施例中，第一通用N型井區80與第二通用N型井區80’需互相鄰近，以形成兩個寄生BJT B1及B2，如第8C圖所示。第一通用N型井區80與第二通用N型井區80’間隔的距離S4可視為寄生BJT B1之基極的厚度，因此如果此距離不夠靠近，可能會導致寄生BJT B1的電流增益(beta gain)太小，而使整個電流迴路無法正常作動。在此，此第一通用N型井區80與第二通用N型井區80’間隔的距離S4較佳為小於5微米。寄生BJT B1之射極、基極以及集極分別由第二通用N型井區80’、P型半導體基板Psub以及第一通用N型井區80所構成，而寄生BJT B2之射極、基極以及集極則分別由第一通用P型摻雜區P0、第一通用N型井區80以及P型半導體基板Psub所構成。寄生BJT B1之集極與寄生BJT B2之基極電性連接，且寄生BJT B1之基極則與寄生BJT B2之集極電性連接，如第8C圖所示。
本發明之靜電放電保護裝置，具有較低的啟動電壓，適合用於先進半導體製程產品中的靜電防護；藉由觸發寄生元件，可特別具有較低的維持電壓以及阻抗，更進一步減少高電壓差對欲保護之元件的負擔，並增加排除靜電荷之效率。此外，本發明之靜電放電保護裝置之半導體基板為浮接而不與接地端電性連接，以使得各個二極體皆位於N型井區中，因此不會產生達寧效應。以上揭露本發明靜電放電保護裝置之數種實施範例，僅作為清楚教示之用，各結構、元件之組合在不悖離發明精神及實施例範疇之 下，有增加、取代、更序、及/或刪除的可能。
20‧‧‧閘極介電層
200-800‧‧‧靜電放電保護裝置
30‧‧‧閘極電極層
50‧‧‧通用N型井區
60-1、60-2、60-3、60-4‧‧‧週邊N型井區
80、80’‧‧‧第一通用N型井區
80-1、80-2、80-3、80-4‧‧‧週邊N型井區
A-A‧‧‧剖面線方向
B1、B2、B3、B4、B5、B6‧‧‧雙極性接面電晶體
C1‧‧‧受保護之電路
BUS‧‧‧匯流排
D0‧‧‧通用二極體
D0‧‧‧第一通用二極體
D0’‧‧‧第二通用二極體
D1、D2、D3、D4‧‧‧二極體
D60-1、D60-2、D60-3、D60-4‧‧‧二極體
D80-1、D80-2、D80-3、D80-4‧‧‧二極體
I/O‧‧‧輸出入端
M1‧‧‧金氧半電晶體
N0‧‧‧通用N型摻雜區
N0‧‧‧第一通用N型摻雜區
N0’‧‧‧第二通用N型摻雜區
N1‧‧‧第一N型摻雜區
N2‧‧‧第二N型摻雜區
N3‧‧‧第三N型摻雜區
N4‧‧‧第四N型摻雜區
NW1‧‧‧第一N型井區
NW2‧‧‧第二N型井區
NW3‧‧‧第三N型井區
NW4‧‧‧第四N型井區
NW5‧‧‧第五N型井區
P0‧‧‧第一通用P型摻雜區
P0’‧‧‧第二通用P型摻雜區
P1‧‧‧第一P型摻雜區
P2‧‧‧第二P型摻雜區
P3‧‧‧第三P型摻雜區
P4‧‧‧第四P型摻雜區
P5‧‧‧第五P型摻雜區
P6‧‧‧第六P型摻雜區
P+‧‧‧環狀P型摻雜區、第三通用P型摻雜區
Psub‧‧‧P型半導體基板
RX+、RX-‧‧‧輸出入端點
S1、S2、S3、S4‧‧‧距離
TX+、TX-‧‧‧輸出入端點
VSS‧‧‧參考電位節點
第1圖顯示先前技術中靜電放電保護裝置Z1與受保護之電路C1示意圖；第2A圖顯示靜電放電保護電路200之等效電路圖；第2B圖顯示靜電放電保護電路200之結構剖面圖；第3A圖顯示靜電放電保護裝置300與受保護之電路C1之等效電路圖；第3B圖顯示靜電放電保護裝置300之結構剖面圖；第4A圖顯示靜電放電保護裝置400與受保護之電路C1之等效電路圖；第4B圖顯示靜電放電保護裝置400之結構剖面圖；第5A圖顯示靜電放電保護裝置500與受保護之電路C1之等效電路圖；第5B圖顯示靜電放電保護裝置500之結構剖面圖；第6A圖顯示靜電放電保護裝置600與受保護之電路C1之等效電路圖；第6B圖顯示靜電放電保護裝置600之結構剖面圖；第7A圖顯示靜電放電保護裝置700之等效電路圖；第7B圖顯示靜電放電保護裝置700之電路佈局平面圖；第7C圖顯示第7B圖之A-A方向之結構剖面圖。
第8A圖顯示靜電放電保護裝置800之等效電路圖；第8B圖顯示靜電放電保護裝置800之電路佈局平面 圖；以及第8C圖顯示第8B圖之A-A方向之結構剖面圖。
80‧‧‧第一通用N型井區
80’‧‧‧第二通用N型井區
80-1-80-4‧‧‧週邊N型井區
800‧‧‧靜電放電保護裝置
A-A‧‧‧剖面
BUS‧‧‧匯流排
N0‧‧‧第一通用N型摻雜區
N0’‧‧‧第二通用N型摻雜區
N1、N2、N3、N4‧‧‧N型摻雜區
P0‧‧‧第一通用P型摻雜區
P0’‧‧‧第二通用P型摻雜區
P1、P2、P3、P4‧‧‧P型摻雜區
P+‧‧‧通用P型摻雜區
Psub‧‧‧P型半導體基板
RX+、RX-‧‧‧輸出入端點
S4‧‧‧距離
TX+、TX-‧‧‧輸出入端點
VSS‧‧‧參考電位節點

Claims (21)

  1. 一種靜電放電保護裝置，包括：一P型半導體基板，該P型半導體基板為浮接；一第一通用N型井區形成於該P型半導體基板中；一第一通用N型摻雜區形成於該第一通用N型井區中；一第一通用P型摻雜區形成於該第一通用N型井區中；一第二通用N型井區形成於該P型半導體基板中；一第二通用N型摻雜區形成於該第二通用N型井區中，並電性連接一參考電位節點；一第二通用P型摻雜區形成於該第二通用N型井區中；一第三通用P型摻雜區形成於該第一通用N型井區與該第二通用N型井區之間，並電性連接該第一通用N型摻雜區與該第二通用P型摻雜區；以及複數個週邊N型井區形成於該P型半導體基板中，該等週邊N型井區中各具有一P型摻雜區及一N型摻雜區，且該等P型摻雜區分別與對應的一輸出入端電性連接，該等N型摻雜區電性連接該第一通用P型摻雜區以及一匯流排。
  2. 如申請專利範圍第1項所述之靜電放電保護裝置，其中該第一通用P型摻雜區與該第一通用N型井區形成一第一通用二極體，該第二通用P型摻雜區與該第二通用N型井區形成一第二通用二極體，當任一該等輸出入端與參考電位節點之間產生一靜電放電現象，該第一通用二極體以及該第二通用二極體被導通。
  3. 如申請專利範圍第1項所述之靜電放電保護裝置，其中該第二通用N型井區、該P型半導體基板以及該第一通用N型井區構成一第一寄生雙極性接面電晶體，該第一通用P型摻雜區、該第一通用N型井區以及該P型半導體基板構成一第二寄生雙極性接面電晶體，當靜電放電發生於任一該等輸出入端時，該第一寄生雙極性接面電晶體與該第二寄生雙極性接面電晶體被觸發導通。
  4. 一種靜電放電保護裝置，包括：一P型半導體基板，該P型半導體基板為浮接；一通用N型井區形成於該P型半導體基板中；一通用N型摻雜區形成於該通用N型井區中，且該通用N型摻雜區電性連接至一參考電位節點；一通用P型摻雜區形成於該通用N型井區中，該通用P型摻雜區呈環狀並包圍該通用N型摻雜區，該通用P型摻雜區與該通用N型井區構成一通用二極體；複數個週邊N型井區形成於該P型半導體基板中，且設置於該通用N型井區之周圍，該等週邊N型井區中各具有一P型摻雜區及一N型摻雜區，且該等P型摻雜區係分別與對應的一輸入出端電性連接；以及一環狀P型摻雜區形成於該P型半導體基板中，位於該通用N型井區與該等週邊N型井區之間，該環狀P型摻雜區包圍該通用N型井區； 其中，該通用P型摻雜區、該環狀P型掺雜區及該等N型摻雜區與一匯流排構成電性連接。
  5. 如申請專利範圍第4項所述之靜電放電保護裝置，其中任一該等週邊N型井區與該通用N型井區之間的距離小於5微米。
  6. 如申請專利範圍第4項所述之靜電放電保護裝置，其中任一該等週邊N型井區與該任一週邊N型井區中之該P型摻雜區形成一二極體。
  7. 如申請專利範圍第4項所述之靜電放電保護裝置，其中該通用P型摻雜區與該通用N型摻雜區形成一通用二極體，當任一該等輸入出端與參考電位節點之間產生一靜電放電現象，該通用二極體被導通。
  8. 如申請專利範圍第4項所述之靜電放電保護裝置，其中該通用N型井區、該P型半導體基板以及任一該等週邊N型井區構成一第一寄生雙極性接面電晶體，該任一週邊N型井區中之該P型摻雜區、該任一週邊N型井區以及該P型半導體基板構成一第二寄生雙極性接面電晶體，當靜電放電發生於與該任一週邊N型井區中之該P型摻雜區對應的該輸出入端時，該第一寄生雙極性接面電晶體與該第二寄生雙極性接面電晶體被觸發導通。
  9. 如申請專利範圍第4項所述之靜電放電保護裝置，其中該等通用N型井區以該通用N型井區為中心而對稱設置於該P型半導體基板中。
  10. 一種靜電放電保護裝置，包括： 一P型半導體基板，該P型半導體基板為浮接；一第一N型井區以及一第二N型井區，分別形成於該P型半導體基板中；一第一P型摻雜區以及一第二P型摻雜區，分別形成於該第一N型井區以及該第二N型井區中，以分別構成一第一二極體以及一第二二極體；一第一N型摻雜區及一第二N型摻雜區，分別形成於該第一N型井區及該第二N型井區中；以及一第三P型摻雜區，形成於該P型半導體基板中且位於該一第一N型井區及一第二N型井區之間，該第三P型摻雜區電性連接該第一N型摻雜區及該第二P型摻雜區，其中該第一P型摻雜區電性連接一輸出入端，而該第二N型摻雜區電性連接一參考電位節點，且該第二N型井區、該P型半導體基板以及該第一N型井區構成一第一寄生雙極性接面電晶體，該第一P型摻雜區、該第一N型井區及該P型半導體基板構成一第二寄生雙極性接面電晶體，當靜電放電發生於該輸出入端時，該第一寄生雙極性接面電晶體與該第二寄生雙極性接面電晶體被觸發導通。
  11. 如申請專利範圍第10項所述之靜電放電保護裝置，更包括：一第三N型井區形成於該P型半導體基板中；一第三N型摻雜區形成於該第三N型井區中，且電性連接該輸出入端；以及 一第四P型摻雜區形成於該第三N型井區中，以構成一第三二極體，該第四P型摻雜區電性連接該第二N型摻雜區以及該參考電位節點。
  12. 如申請專利範圍第10項所述之靜電放電保護裝置，其中該第一N型井區與該第二N型井區之間的距離小於5微米。
  13. 一種靜電放電保護裝置，包括：一P型半導體基板，該P型半導體基板為浮接；一第一N型井區以及一第二N型井區，分別形成於該P型半導體基板中；一第一P型摻雜區以及一第二P型摻雜區，分別形成於該第一N型井區以及該第二N型井區中，以分別構成一第一二極體以及一第二二極體；一第一N型摻雜區及一第二N型摻雜區，分別形成於該第一N型井區及該第二N型井區中；一第三P型摻雜區，形成於該P型半導體基板中且位於該一第一N型井區及一第二N型井區之間，該第三P型摻雜區電性連接該第一N型摻雜區及該第二P型摻雜區；一第三N型井區形成於該P型半導體基板中；一第三N型摻雜區形成於該第三N型井區中，且電性連接一輸出入端；以及一第四P型摻雜區形成於該第三N型井區中，以構成一第三二極體。
  14. 如申請專利範圍第13項所述之靜電放電保護裝置，更包括：一第四N型井區形成於該P型半導體基板中；一第四N型摻雜區形成於該第四N型井區中，電性連接該第一P型摻雜區；以及一第五P型摻雜區形成於該第四N型井區中，以構成一第四二極體，該第五P型摻雜區電性連接該輸出入端，其中，該第四P型摻雜區電性連接該第二N型摻雜區以及一參考電位節點。
  15. 如申請專利範圍第13項所述之靜電放電保護裝置，更包括：一第五N型井區形成於該P型半導體基板中；一第五N型摻雜區形成於該第五N型井區中，電性連接一參考電位節點以及該第四P型摻雜區；以及一第六P型摻雜區形成於該第五N型井區中，以構成一第五二極體，該第六P型摻雜區電性連接該第二N型摻雜區；其中，該第一P型摻雜區電性連接該輸出入端。
  16. 如申請專利範圍第13項所述之靜電放電保護裝置，其中該第一N型井區與該第二N型井區之間的距離小於5微米。
  17. 一種靜電放電保護裝置，包括：一P型半導體基板，該P型半導體基板為浮接；一第一N型井區以及一第二N型井區，分別形成於該P型半導體基板中； 一第一P型摻雜區以及一第二P型摻雜區，分別形成於該第一N型井區以及該第二N型井區中，以分別構成一第一二極體以及一第二二極體，且該第一P型摻雜區電性連接至一輸出入端；一第一N型摻雜區以及一第二N型摻雜區，分別形成於該第一N型井區以及該第二N型井區中，該第二N型摻雜區電性連接至一參考電位節點；以及一閘極結構，設置於該第一N型井區及該第二N型井區之間的該P型半導體基板上，該閘極結構電性連接該第一N型摻雜區以及該第二P型摻雜區。
  18. 如申請專利範圍第17項所述之靜電放電保護裝置，其中該閘極結構、該第一N型井區、該第二N型井區及該P型半導體基板構成一寄生金氧半導體電晶體，當靜電放電發生於該輸出入端時，該寄生金氧半導體電晶體被觸發導通。
  19. 如申請專利範圍第17項所述之靜電放電保護裝置，更包括：一第三N型井區形成於該P型半導體基板中；一第三N型摻雜區形成於該第三N型井區中；以及一第三P型摻雜區形成於該第三N型井區中，以構成一第三二極體。
  20. 如申請專利範圍第19項所述之靜電放電保護裝置，其中該第三P型摻雜區和該第三N型摻雜區分別與該參考電位節點及該輸出入端電性連接。
  21. 如申請專利範圍第17項所述之靜電放電保護裝置，其中該第一N型井區與該第二N型井區之間的距離小於1微米。
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