TW201943076A

TW201943076A - 靜電放電保護裝置及其應用

Info

Publication number: TW201943076A
Application number: TW107111332A
Authority: TW
Inventors: 王世鈺; 黃文聰
Original assignee: 旺宏電子股份有限公司
Priority date: 2018-03-30
Filing date: 2018-03-30
Publication date: 2019-11-01
Also published as: TWI665805B

Abstract

一種靜電放電保護裝置，包括形成於基材中且具有相異多數載子的第一雙極電晶體寄生電路和第二雙極電晶體寄生電路以及靜電放電保護元件。靜電放電保護元件具有一個接地端以及一個連接端與第一雙極電晶體寄生電路連接。當靜電放電電壓大於接地電壓時，第一電流會經由包含第一雙極電晶體寄生電路中之寄生二極體和靜電放電保護元件的第一保護電路組合以及包含第一雙極電晶體寄生電路和第二雙極電晶體寄生電路的第二保護電路組合二之一者導入地面。當靜電放電電壓小於接地電壓時，第二電流會經由第一保護電路組合和第二保護電路組合的另一者由地面導入電壓源。

Description

靜電放電保護裝置及其應用

本揭露書是有關於一種半導體電路及其應用。特別是有關於一種靜電放電(electrostatic discharge，ESD)保護裝置及其應用。

靜電放電是一種在不同物體之間所生的靜電電荷累積和轉移現象。會在非常短暫的時間，通常只有幾個奈米秒，產生非常高能量的高密度的電流，一旦流過半導體裝置，通常會損壞半導體裝置。故當藉由機械、人體在半導體裝置中產生靜電電荷時，必須提供靜電放電保護裝置與放電路徑以避免半導體裝置受到損壞。

以被廣泛使用在積體電路的輸入/輸出(Input/Output，I/O)墊與內部電路之間的靜電放電保護構造為例，其利用在積體電路中所內建的寄生雙載子接面電晶體(bipolar junction transistor，BJT)和/或其他靜電放電保護元件，例如金屬-氧化物-半導體(Metal-Oxide-Semiconductor，MOS)電晶體，所構成的靜電放電保護電路來保護內部電路免於被由輸入/輸出墊所導入的靜電放電電流所毀損。而為了提高靜電放電保護電路的觸發電壓(Trigger Voltage，Vtr)及維持電壓(Holding Voltage，Vh)，以增進靜電放電保護電路的電流分路 (current shunting)能力一般會在輸入/輸出墊與靜電放電保護電路之間設置至少一個串聯的二極體元件。

然而，二極體元件的設置會阻斷反向的靜電放電電流，可能損壞內部電路和電放電保護電路。因此，必須額外提供另一個的靜電放電電路以分散反向的靜電放電電流。但此舉將會將使積體電路的整體佈局尺寸(lay-out size)無法降低，並不符合積體電路尺寸微縮的設計趨勢。

因此，有需要提供一種先進的靜電放電保護裝置及其應用，來解決習知技術所面臨的問題。

本說明書的一實施例揭露一種靜電放電保護裝置，包括半導體基材、第一摻雜井區、第二摻雜井區、第一摻雜區、第二摻雜區、第三摻雜區、第四摻雜區以及一靜電放電保護元件。第一摻雜井區位於半導體基材之中。第二摻雜井區位於第一摻雜井區之中。第一摻雜區和第二摻雜區分別位於第二摻雜井區之中，彼此隔離，且分別連接一電壓源。第三摻雜區位於第一摻雜井區之中。第四摻雜區位於半導體基材之中，鄰接第一摻雜井區，且接地(grounding)。第一摻雜區、第二摻雜井區和第一摻雜井區形成第一雙極電晶體寄生(Parasitic Bipolar Junction Transistor，BJT)電路；第二摻雜區、第一摻雜井區和第四摻雜區形成第二雙極電晶體寄生電路；且第一雙極電晶體寄生電路和第二雙極電晶體寄生電路具有相異的多數載子(majority carrier)。靜電放電保護元件，具有一個接地端以及一個與第三摻雜區連接的連接端。當電壓源大於接地電壓時，第一電流會經由包含第一雙極電晶體寄生電路中之寄生二極體和靜電放電保護元件的第一保護電路組合以及包含第一雙極電晶體寄生電路和第二雙極電晶體寄生電路的第二保護電路組合二之一者導入地面。當電壓源小於接地電壓時，第二電流會經由第一保護電路組合和第二保護電路組合的另一者由地面導入電壓源。

本說明書的另一實施例揭露一種記憶體元件，其包括如上所述的該靜電放電保護裝置以及與靜電放電保護裝置電性連接的一記憶胞陣列。

本說明書的又一實施例揭露一種靜電放電保護方法以保護一內部電路(internal circuit)電性連接，包括下述步驟：首先，提供如上所述的該靜電放電保護裝置與此內部電路電性連接。當施加於該內部電路的靜電放電應力(ESD stress) 大於接地電壓時，利用包含第一雙極電晶體寄生電路中之寄生二極體和靜電放電保護元件的第一保護電路組合以及包含第一雙極電晶體寄生電路和第二雙極電晶體寄生電路的第二保護電路組合二之一者，將第一靜電放電電流導入地面；當施加於該內部電路的靜電放電應力小於接地電壓時，利用第一保護電路組合和第二保護電路組合的另一者將第二靜電放電電流由地面導入施加靜電放電應力的電壓源。

根據上述實施例，本說明書是在提供一種靜電放電保護裝置及其應用，藉由離子摻雜的方式在半導體基材上形成至少一個雙極電晶體寄生電路，構成一個反向的(reverse-triggering)寄生矽控整流器(Silicon Controlled Rectifier，SCR)。再搭配另一個順向的靜電放電保護元件與一個內部電路電性連接。當有靜電放電應力施加於該內部電路時，可利用順向的靜電放電保護元件將正向靜電放電電流導入地面；或通過反向的寄生矽控整流器將反向靜電放電電流由地面導入施加靜電放電應力的電壓源。

其中，「反向的寄生矽控整流器」是採用具有N型摻質的摻雜井區為基底，包含二個電性分別為之PNP和NPN之雙極電晶體的寄生電路，是以具有P型摻質的摻雜區作為接地端，以具有N型摻質的摻雜區來與受保護的內部電路電性連接。由於，習知的反向靜電放電路徑，一般為P極接地，且N極連接內部電路的PN寄生二極體，當靜電放電應力使內部電路的操作電壓低於地面時，反向路徑會產生大量漏電流。採用前述實施例所提供的寄生矽控整流器來取代習知的PN寄生二極體，以解決內部電路的操作電壓低於地面時，產生大量漏電流的問題。

在本說明書的另一個實施例中，也可將一個順向的(forward-triggering)寄生矽控整流器和另一個反向的靜電放電保護元件搭配來與內部電路電性連接。當有靜電放電應力施加於該內部電路時，可利用反向的靜電放電保護元件將反向靜電放電電流由地面導入施加靜電放電應力的電壓源；或通過順向的寄生矽控整流器將正向靜電放電電流導入地面。不須額外地提供占用較大布局空間的另一個靜電放電保護元件，即可達到同時分散正向與反向的靜電放電電流，減少積體電路的整體佈局尺寸的目的。其中，「順向的寄生矽控整流器」是採用具有P型摻質的摻雜井區為基底，包含二個電性分別為之PNP和NPN之雙極電晶體的寄生電路，是以具有N型摻質的摻雜區作為接地端，以具有P型摻質的摻雜區來與內部電路電性連接。

為了對本說明書之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式詳細說明如下：

本說明書是提供一種靜電放電保護裝置及其應用，可同時分散正向與反向的靜電放電電流，並達到減少積體電路的整體佈局尺寸以及負向電壓操作的目的。為了對本說明書之上述實施例及其他目的、特徵和優點能更明顯易懂，下文特舉複數個靜電放電保護裝置及其應用裝置及方法作為較佳實施例，並配合所附圖式作詳細說明。

但必須注意的是，這些特定的實施案例與方法，並非用以限定本發明。本發明仍可採用其他特徵、元件、方法及參數來加以實施。較佳實施例的提出，僅係用以例示本發明的技術特徵，並非用以限定本發明的申請專利範圍。該技術領域中具有通常知識者，將可根據以下說明書的描述，在不脫離本發明的精神範圍內，作均等的修飾與變化。在不同實施例與圖式之中，相同的元件，將以相同的元件符號加以表示。

請參照第1圖，第1圖係根據本說明書的一實施例所繪示的靜電放電保護裝置100結構剖面示意圖及等效電路圖。在本實施例之中，靜電放電保護裝置100 包括半導體基材101、第一摻雜井區102、第二摻雜井區103、第一摻雜區104、第二摻雜區105、第三摻雜區106、第四摻雜區107、銲墊108以及一靜電放電保護元件109。

第一摻雜井區102位於半導體基材101之中。第二摻雜井區103位於第一摻雜井區102之中。第一摻雜區104和第二摻雜區105分別位於第二摻雜井區103之中，並且都經由銲墊108電性連接至一電壓源116。第三摻雜區106位於第一摻雜井區102之中。第四摻雜區107位於半導體基材101之中，鄰接第一摻雜井區102，且接地。本實施例之中，第四摻雜區107可以(但不限定)圍繞第一摻雜井區102。

在本說明書的一些實施例之中，半導體基材101可以由任何適合的基礎半導體，例如結晶態之矽或鍺；化合物半導體，例如碳化矽、砷化鎵、磷化鎵、磷化碘、砷化碘和/或銻化碘，或上述之組合所構成。例如，在本實施例之中，半導體基材101較佳係一種多晶矽晶圓。

在本實施例中，具有第一性的半導體基材101，可以包括一個具有P型摻質的摻雜井區 (以P-well表示之)。其中P型摻質可以是，例如鋁(Al)、硼(B)、鎵(Ga)或上述之任意組合。第一摻雜井區102為具有N型摻質，例如砷(As)、磷(P)離子，的深摻雜井區(deep-N-well)；第二摻雜井區103為具有P型摻質的摻雜井區(PWI)。第一摻雜區104和第三摻雜區106為具有N型摻質濃度高於第二摻雜井區103的N型摻雜區(N+)；第二摻雜區105和第四摻雜區107為具有P型摻質濃度高於第一摻雜井區102的P型摻雜區(P+)。

其中，第一摻雜區104、第二摻雜井區103和第一摻雜井區102形成一個具有N型多數載子的NPN雙極電晶體寄生電路110A；第四摻雜區107、第一摻雜井區102和第二摻雜區105形成第二雙極電晶體寄生電路110B；且第一雙極電晶體寄生電路110A和第二雙極電晶體寄生電路110B具有相異的多數載子。其中，PNP雙極電晶體寄生電路110B的集極(collector)和NPN雙極電晶體寄生電路110A的基極(base)連接；且PNP雙極電晶體寄生電路110B的基極和NPN雙極電晶體寄生電路110A的集極(collector)連接，進而在半導體基材101中構成一個寄生矽控整流器110。其中，第一摻雜區104係作為寄生矽控整流器110的陰極；第四摻雜區107係作為寄生矽控整流器110的陽極。

在本說明書的一些實例中，靜電放電保護元件109可以包括一個金屬-氧化物-半導電晶體和一個矽控整流器或二者的其中之一。靜電放電保護元件109亦可包含任何具有靜電放電功能的元件或電路。例如，靜電放電保護元件109包括位於半導體基材101上的閘電極111，以及位於半導體基材101中的第五摻雜區112和第六摻雜區113。第五摻雜區112和第六摻雜區113鄰接閘電極111。在本實施例中，第五摻雜區112和第六摻雜區113為N型深摻雜區，可以與閘電極111在半導體基材101中形成一個N型的金屬-氧化物-半導電晶體(NMOS)。第五摻雜區112和第六摻雜區113可分別做為N型的金屬-氧化物-半導電晶體的汲極和源極。其中，第五摻雜區112通過導線115與第三摻雜區106電性連接。當電壓源的電壓大於接地電壓時，由電壓源產生的電流，會經過銲墊108、第二摻雜區105、第二摻雜井區103、第一摻雜井區102和第三摻雜區106，再通過導線115流向電放電保護元件109，並導入地面。

另外，為了提高靜電放電保護元件109的觸發電壓及維持電壓，在本說明書的另一些實施例中，靜電放電保護裝置100可更包括複數個二極體元件114或電阻元件(未繪示)，設置於電放電保護元件109與第三摻雜區106之間。

在本說明書的一些實施例中，靜電放電保護裝置100可以用來保護積體電路20中的內部電路21免於遭受靜電放電的損害。例如請參照第2圖，第2圖係繪示一種使用第1圖之靜電放電保護裝置100之積體電路20的電路佈局示意圖。在本實施例中，積體電路20可以是一種記憶元件，其內部電路21可以是一種記憶胞陣列。其中，內部電路21與靜電放電保護裝置100的寄生矽控整流器110電性連接。在本說明書的其他實施例中，內部電路21並不以記憶元件為限，也可以是其他的半導體元件、電路或二者之組合。

當一正向的靜電放電應力(靜電放電電壓大於接地電壓)施加於內部電路21時，若靜電放電電壓大於靜電放電保護元件109的觸發電壓時，正向的靜電放電流會經由銲墊108通過NPN雙極電晶體電路110A中(形成於第二摻雜井區103和第一摻雜井區102間)之寄生二極體和靜電放電保護元件109所構成的第一保護電路組合118A(經過銲墊108、第二摻雜區105、第二摻雜井區103、第一摻雜井區102和第三摻雜區106，再通過導線115流向電放電保護元件109)導入地面。當一反向的靜電放電應力(靜電放電電壓小於接地電壓)施加於內部電路21時，若靜電放電電壓大於NPN雙極電晶體寄生電路110A和PNP雙極電晶體寄生電路110B的觸發電壓，則會啟動寄生矽控整流器110，將反向靜電放電應力電壓源所產生(來自地面GND)的反向靜電放電流通過NPN雙極電晶體寄生電路110A和該PNP雙極電晶體寄生電路110B所構成的第二保護電路組合118B導入銲墊108。

請參照第3圖，第3圖係根據本說明書的另一實施例所繪示的靜電放電保護裝置300結構剖面示意圖及等效電路圖。靜電放電保護裝置300的結構配置大致與第1圖所示的靜電放電保護裝置100相同，差別僅在於靜電放電保護裝置300的第二摻雜井區303區分為彼此隔離的第一部份303A以及第二部分303B；且第一摻雜區104位於第一部份303A之中，第二摻雜區105位於第二部分303B之中。

在本實施例中，第一摻雜井區102、第二摻雜井區303的第一部份303A和第一摻雜區104形成NPN雙極電晶體寄生電路310A；第二摻雜井區303的一部份303A、第一摻雜井區102和第四摻雜區107形成PNP雙極電晶體寄生電路310B。其中， PNP雙極電晶體寄生電路310B的集極和NPN雙極電晶體寄生電路310A的基極連接；且PNP雙極電晶體寄生電路310B的基極和NPN雙極電晶體寄生電路310A的集極連接。第一摻雜區104係作為寄生矽控整流器310的陰極；第四摻雜區107係作為寄生矽控整流器310的陽極。

當一正向的靜電放電應力(靜電放電電壓大於接地電壓)施加於銲墊108，且電壓大於靜電放電保護元件109的觸發電壓時，正向的靜電放電流會通過NPN雙極電晶體寄生電路310A中(形成於第二部分303B和第一摻雜井區102間)之寄生二極體和靜電放電保護元件109所構成的第一保護電路組合318A(經過銲墊108、第二摻雜區105、第二摻雜井區303區的第二部分303B、第一摻雜井區102和第三摻雜區106，再通過導線115流向電放電保護元件109)導入地面。當一反向的靜電放電應力施加於銲墊108，且電壓大於NPN雙極電晶體寄生電路310A和PNP雙極電晶體寄生電路310B的觸發電壓時，會啟動寄生矽控整流器310，將反向靜電放電應力電壓源所產生(來自地面GND)的反向靜電放電流通過NPN雙極電晶體寄生電路310A和PNP雙極電晶體寄生電路310B所構成的第二保護電路組合318B導入銲墊108。在本說明書的一實施例中，若將第二摻雜井區303的一部份303A保持浮置(floating)，將使寄生矽控整流器310的的的觸發電壓大幅降低。

請參照第4圖，第4圖係根據本說明書的另一實施例所繪示的靜電放電保護裝置400結構剖面示意圖及等效電路圖。靜電放電保護裝置400的結構配置大致與第1圖所示的靜電放電保護裝置100相似，差別僅在於靜電放電保護裝置400中的各個摻雜區和二極體元件414的電性剛好與靜電放電保護裝置100相反。

在本實施例中，第一摻雜井區402、第二摻雜井區403和第一摻雜區404形成PNP雙極電晶體寄生電路410A；第二摻雜區405、第一摻雜井區402和第四摻雜區407形成NPN雙極電晶體寄生電路410B。其中， PNP雙極電晶體寄生電路410A的集極和NPN雙極電晶體寄生電路410B的基極連接；且PNP雙極電晶體寄生電路410A的基極和NPN雙極電晶體寄生電路410B的集極連接。第一摻雜區404係作為寄生矽控整流器410的陽極；第四摻雜區407係作為寄生矽控整流器410的陰極。

靜電放電保護元件409包括位於半導體基材401上的閘電極411以及位於半導體基材401中的第五摻雜區412和第六摻雜區413。在本實施例中，第五摻雜區412和第六摻雜區413為鄰接於閘電極411的二個P型深摻雜區；閘電極411、第五摻雜區412和第六摻雜區413可以構成一個P型金屬-氧化物-半導電晶體；第五摻雜區412和第六摻雜區413可分別做為P型金屬-氧化物-半導電晶體的汲極和源極。其中，第五摻雜區412通過導線115與第三摻雜區406電性連接。靜電放電保護裝置400更包括複數個二極體元件414，設置於電放電保護元件409與第三摻雜區406之間。

當一反向的靜電放電應力(靜電放電電壓小於接地電壓)施加於銲墊108，且電壓大於靜電放電保護元件409的觸發電壓時，反向的靜電放電流(電子流)會通過靜電放電保護元件409和PNP雙極電晶體寄生電路410A中(形成於第一摻雜井區402和第二摻雜井區403間)之寄生二極體和所構成的第一保護電路組合418A(經過銲墊108、第二摻雜區405、第二摻雜井區403、第一摻雜井區402、和第三摻雜區406，再通過導線115流向電放電保護元件409)，並導入施加反向靜電放電應力的電壓源VDD 。當一正向的靜電放電應力(靜電放電電壓大於接地電壓)施加於銲墊108，且電壓大於PNP雙極電晶體寄生電路410A和NPN雙極電晶體寄生電路410B的觸發電壓時，會啟動寄生矽控整流器410，將靜電放電應力電壓源VDD所產生的正向靜電放電流通過PNP雙極電晶體寄生電路410A和NPN雙極電晶體寄生電路410B所構成的第二保護電路組合418B導入銲墊108。

根據上述實施例，本說明書是在提供一種靜電放電保護裝置及其應用，藉由離子摻雜的方式在半導體基材上形成至少一個雙極電晶體寄生電路，構成一個反向的寄生矽控整流器。再搭配另一個順向的靜電放電保護元件與一個內部電路電性連接。當有靜電放電應力施加於該內部電路時，可利用順向的靜電放電保護元件將正向靜電放電電流導入地面；或通過反向的寄生矽控整流器將反向靜電放電電流導入地面。

其中，「反向的寄生矽控整流器」是採用具有N型摻質的摻雜井區為基底，包含二個電性分別為之PNP和NPN之雙極電晶體的寄生電路，是以具有P型摻質的摻雜區作為接地端，以具有N型摻質的摻雜區來與受保護的內部電路電性連接。由於，習知的反向靜電放電路徑，一般為P極接地，且N極連接內部電路的PNP寄生二極體，當靜電放電應力使內部電路的操作電壓低於地面時，反向路徑會產生大量漏電流。採用前述實施例所提供的寄生矽控整流器來取代習知的PNP寄生二極體，以解決內部電路的操作電壓低於地面時，產生大量漏電流的問題。

在本說明書的另一個實施例中，也可將一個順向的寄生矽控整流器和另一個反向的靜電放電保護元件搭配來與內部電路電性連接。當有靜電放電應力施加於該內部電路時，可利用反向的靜電放電保護元件將反向靜電放電電流導入地面；或通過順向的寄生矽控整流器將正向靜電放電電流導入地面。不須額外地提供占用較大布局空間的另一個靜電放電保護元件，即可達到同時分散正向與反向的靜電放電電流，減少積體電路的整體佈局尺寸的目的。

雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何該技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

20‧‧‧積體電路

21‧‧‧內部電路

100、300、400‧‧‧靜電放電保護裝置

101、401‧‧‧半導體基材

102、402‧‧‧第一摻雜井區

103、403‧‧‧第二摻雜井區

104、404‧‧‧第一摻雜區

105‧‧‧第二摻雜區、405

106、406‧‧‧第三摻雜區

107、407‧‧‧第四摻雜區

108‧‧‧銲墊

109、409‧‧‧靜電放電保護元件

110、310、410‧‧‧寄生矽控整流器

110A、310A、410B‧‧‧NPN雙極電晶體寄生電路

110B、310B、410A‧‧‧PNP雙極電晶體寄生電路

111‧‧‧閘電極

112、412‧‧‧第五摻雜區

113‧‧‧第六摻雜區、413

114、414‧‧‧二極體元件

115‧‧‧導線

118A、318A、418A‧‧‧第一保護電路組合

118B、318B、418B‧‧‧第二保護電路組合

第1圖係根據本說明書的一實施例所繪示的靜電放電保護裝置結構剖面示意圖及等效電路圖；第2圖係繪示一種使用第1圖之靜電放電保護裝置之積體電路的電路佈局示意圖；第3圖係根據本說明書的另一實施例所繪示的靜電放電保護裝置結構剖面示意圖及等效電路圖；以及第4圖係根據本說明書的另一實施例所繪示的靜電放電保護裝置結構剖面示意圖及等效電路圖。

無。

Claims

一種靜電放電(electrostatic discharge，ESD)保護裝置，包括：一半導體基材；一第一摻雜井區，位於該半導體基材之中；一第二摻雜井區，位於該第一摻雜井區之中；一第一摻雜區，位於該第二摻雜井區之中，連接一電壓源；一第二摻雜區，位於該第二摻雜井區之中，與該第一摻雜區隔離，且連接該電壓源；一第三摻雜區，位於該第一摻雜井區之中；一第四摻雜區，位於該半導體基材之中，鄰接該第一摻雜井區，且接地(grounding)；其中該第一摻雜區、該第二摻雜井區和該第一摻雜井區形成一第一雙極電晶體寄生(Parasitic Bipolar Junction Transistor，BJT)電路；該第二摻雜區、該第一摻雜井區和該第四摻雜區形成一第二雙極電晶體寄生電路；且該第一雙極電晶體寄生電路和該第二雙極電晶體寄生電路具有相異的多數載子(majority carrier)；以及一靜電放電(electrostatic discharge，ESD)保護元件，具有一接地端以及一連接端，該連接端與該第三摻雜區連接；當該電壓源大於一接地電壓時，一第一電流經由包含該第一雙極電晶體寄生電路中之一寄生二極體和該靜電放電保護元件的一第一保護電路組合以及包含該第一雙極電晶體寄生電路和該第二雙極電晶體寄生電路的一第二保護電路組合二之一者導入地面；當該電壓源小於該接地電壓時，一第二電流經由該第一保護電路組合和該第二保護電路組合的另一者由地面導入該電壓源。
如申請專利範圍第1項所述之靜電放電保護裝置，其中該第二摻雜井區包括一第一部份以及與該第一部份隔離的一第二部分，該第一摻雜區位於該第一部份之中，該第二摻雜區位於該第二部分之中。
如申請專利範圍第1項所述之靜電放電保護裝置，其中該第一摻雜區、該第一摻雜井區和該第三摻雜區為N型摻雜區；該半導體基材、該第二摻雜井區、該第二摻雜區、該第四摻雜區為P型摻雜區。
如申請專利範圍第3項所述之靜電放電保護裝置，其中該第一雙極電晶體寄生電路和該第二雙極電晶體寄生電路形成一寄生矽控整流器(Silicon Controlled Rectifier，SCR)；且該第一摻雜區係作為該寄生矽控整流器的一陰極；該第四摻雜區係作為該寄生矽控整流器的一陽極。
如申請專利範圍第1項所述之靜電放電保護裝置，其中該第一摻雜區、該第一摻雜井區和該第三摻雜區為P型摻雜區；該半導體基材、該第二摻雜井區、該第二摻雜區、該第四摻雜區為N型摻雜區。
如申請專利範圍第1項所述之靜電放電保護裝置，更包括一二極體元件電性串連於該靜電放電保護元件與該第三摻雜區之間。
如申請專利範圍第1項所述之靜電放電保護裝置，其中該靜電放電保護元件包括至少一金屬-氧化物-半導體(Metal-Oxide-Semiconductor，MOS)電晶體和一矽控整流器二者其中之一。
如申請專利範圍第1項所述之靜電放電保護裝置，其中該第四摻雜區圍繞該第一摻雜井區第四摻雜區。
一種記憶體元件，包括：一靜電放電保護裝置，包括：一半導體基材；一第一摻雜井區，位於該半導體基材之中；一第二摻雜井區，位於該第一摻雜井區之中；一第一摻雜區，位於該第二摻雜井區之中，連接一電壓源；一第二摻雜區，位於該第二摻雜井區之中，與該第一摻雜區隔離，且連接該電壓源；一第三摻雜區，位於該第一摻雜井區之中；一第四摻雜區，位於該半導體基材之中，鄰接該第一摻雜井區，且接地；其中該第一摻雜區、該第二摻雜井區和該第一摻雜井區形成一第一雙極電晶體寄生電路；該第二摻雜區、該第一摻雜井區和該第四摻雜區形成一第二雙極電晶體寄生電路；且該第一雙極電晶體寄生電路和該第二雙極電晶體寄生電路具有相異的多數載子；以及一靜電放電保護元件，具有一接地端以及一連接端，該連接端與該第三摻雜區連接；當該電壓源大於一接地電壓時，一第一電流經由包含該第一雙極電晶體寄生電路中之一寄生二極體和該靜電放電保護元件的一第一保護電路組合以及包含該第一雙極電晶體寄生電路和該第二雙極電晶體寄生電路的一第二保護電路組合之一者導入地面；當該電壓源小於該接地電壓時，一第二電流經由該第一保護電路組合和該第二保護電路組合的另一者由地面導入該電壓源；以及一記憶胞陣列，與該靜電放電保護裝置電性連接。
一種靜電放電保護方法，以保護一內部電路(internal circuit)，包括: 提供一靜電放電保護裝置與該內部電路電性連接，該靜電放電保護裝置，包括：一半導體基材；一第一摻雜井區，位於該半導體基材之中；一第二摻雜井區，位於該第一摻雜井區之中；一第一摻雜區，位於該第二摻雜井區之中，連接一電壓源；一第二摻雜區，位於該第二摻雜井區之中，與該第一摻雜區隔離，且連接該電壓源；一第三摻雜區，位於該第一摻雜井區之中；一第四摻雜區，位於該半導體基材之中，鄰接該第一摻雜井區，且接地；其中該第一摻雜區、該第二摻雜井區和該第一摻雜井區形成一第一雙極電晶體寄生電路；該第二摻雜區、該第一摻雜井區和該第四摻雜區形成一第二雙極電晶體寄生電路；且該第一雙極電晶體寄生電路和該第二雙極電晶體寄生電路具有相異的多數載子；以及一靜電放電保護元件，具有一接地端以及一連接端，該連接端與該第三摻雜區連接；當大於一接地電壓的一第一靜電放電應力施加於該內部電路時，經由包含該第一雙極電晶體寄生電路中之一寄生二極體和該靜電放電保護元件的一第一保護電路組合以及包含該第一雙極電晶體寄生電路和該第二雙極電晶體寄生電路的一第二保護電路組合之一者，將一第一電流導入地面；以及當小於一接地電壓的一第二靜電放電應力施加於該內部電路時，經由該第一保護電路組合和該第二保護電路組合之另一者，將一第二電流由地面導入該電壓源。