TW202232713A - 靜電放電保護電路結構 - Google Patents

Abstract

一種靜電放電保護電路結構，其包括：基底；第一井區，具有第一導電型，設置在基底中；第二井區，具有第二導電型，設置在第一井區中；第一環區，具有第一導電型，設置在第一井區，並且與接地端耦接；多個第一導電型摻雜區，設置在第二井區中，且至少包括依序的第一、第二與第三區，其中第一區與第三區耦接至高電位端；以及多個第二導電型摻雜區，設置在第一井區中，且至少包括依序的第一、第二與第三區，其中第一區與第三區耦接至接地端。至少多個第一導電型摻雜區的第二區與多個第二導電型摻雜區的所述第二區彼此電性連接。

Description

靜電放電保護電路結構

本發明是有關於一種靜電放電保護電路，且特別是有關於一種具有高保持電壓的靜電放電保護電路。

在半導體積體電路(IC)中，為了避免靜電造成內部電路的損害，往往在內部電路與輸入墊之間設置靜電放電保護電路。其中，SCR電路有優異的高電流行為，並可以提供好的面積增益，因此常常被用來作為靜電放電保護電路。

SCR電路如所周知一般是非常堅固，但是由其電路特性具有深的驟回(deep snapback)效應，使得SCR只能有低的保持電壓。此問題將產生閂鎖(latch-up，LU)效應的問題。因此，如果在IC電路操作中，SCR電路受到雜訊影響而被觸發，就會產生SCR電路燒毀(burn out)，進而影響靜電放電的保護作用。

為了解決此問題，習知技術提供了兩種方案，一種是如圖1A所示的方法，亦即增加觸發電流；也就是說讓SCR電路不會容易被觸發，產生誤動作。另一種是如圖1B所示的方法，亦即增加保持電壓。

但是，在此領域中還是有需求如何提供一種靜電放電保護電路，其可以增加保持電壓，而且也可以減少觸發電壓又不會產生誤動作。

依據本發明的一實施例，提供一種靜電放電保護電路，其包括：基底；第一井區，具有第一導電型，設置在所述基底中；第二井區，具有第二導電型，設置在所述第一井區中；第一環區，具有所述第一導電型，設置在所述第一井區，並且與接地端耦接；多個第一導電型摻雜區，設置在所述第二井區中，且至少包括依序的第一、第二與第三區，其中所述第一區與所述第三區耦接至高電位端；以及多個第二導電型摻雜區，設置在所述第一井區中，且至少包括依序的第一、第二與第三區，其中所述第一區與所述第三區耦接至所述接地端。至少所述多個第一導電型摻雜區的所述第二區與所述多個第二導電型摻雜區的所述第二區彼此電性連接。所述多個第一導電型摻雜區中的所述第一區、所述第二區與所述第二井區構成第一寄生電晶體，所述多個第二導電型摻雜區中的所述第二區、所述第三區與所述第一井區構成第二寄生電晶體，由此構成第一靜電放電路徑。所述第二井區、所述基底與所述第一井區構成第三寄生電晶體，由此構成第二靜電放電路徑。所述多個第一導電型摻雜區中的所述第二區、所述第三區與所述第二井區構成第四寄生電晶體，所述多個第二導電型摻雜區中的所述第一區、所述第二區與所述第一井區構成第五寄生電晶體，由此構成第三靜電放電路徑。

依據本發明的一實施例，靜電放電保護電路可以更包括：第二環區，具有所述第二導電型，設置在所述第二井區，且圍繞所述多個第一導電型摻雜區，且與所述接高電位端耦接；以及第三環區，具有所述第一導電型，設置在所述第一井區，且圍繞所述多個第二導電型摻雜區，且與所述接地端連接。

依據本發明的一實施例，在上述靜電放電保護電路中，所述第一導電型為P型，所述第二導電型為N型，所述基底為P型。

依據本發明的一實施例，在上述靜電放電保護電路中，所述多個第一導電型摻雜區的每一個是以一定的間隔，在所述基底的第一方向上相鄰設置，並且在與所述第一方向垂直的第二方向上延伸。

依據本發明的一實施例，在上述靜電放電保護電路中，所述第一靜電放電路徑的觸發電壓大於所述第二靜電放電路徑的觸發電壓，且所述第二靜電放電路徑的觸發電壓大於所述第三靜電放電路徑的觸發電壓。

依據本發明的一實施例，在上述靜電放電保護電路中，所述第一靜電放電路徑、所述第二靜電放電路徑與所述第三靜電放電路徑分別相應的保持電壓大致相等。

依據本發明的一實施例，在上述靜電放電保護電路中，所述第三靜電放電路徑的所述第四與所述第五寄生電晶體構成矽控整流器。

根據本發明另一實施例，提供一種靜電放電保護電路結構，其包括：基底；第一井區，具有第一導電型，設置在所述基底中；第二井區，具有第二導電型，設置在所述第一井區中；第一環區，具有所述第一導電型，設置在所述第一井區，並且與接地端耦接；多個第一導電型摻雜區，設置在所述第二井區中，且至少包括依序的第一、第二與第三區，其中所述第一區與所述第三區耦接至高電位端，並且在所述基底上且在所述第一、所述第二與所述第三區兩兩之間設置閘極；以及多個第二導電型摻雜區，設置在所述第一井區中，且至少包括依序的第一、第二與第三區，其中所述第一區與所述第三區耦接至所述接地端，並且在所述基底上且在所述第一、所述第二與所述第三區兩兩之間設置閘極。至少所述多個第一導電型摻雜區的所述第二區與所述多個第二導電型摻雜區的所述第二區彼此電性連接。所述多個第一導電型摻雜區中的所述第一區、所述第二區與所述第二井區構成第一寄生電晶體，所述多個第二導電型摻雜區中的所述第二區、所述第三區與所述第一井區構成第二寄生電晶體，由此構成第一靜電放電路徑。所述第二井區、所述基底與所述第一井區構成第三寄生電晶體，由此構成第二靜電放電路徑。所述多個第一導電型摻雜區中的所述第二區、所述第三區與所述第二井區構成第四寄生電晶體，所述多個第二導電型摻雜區中的所述第一區、所述第二區與所述第一井區構成第五寄生電晶體，由此構成第三靜電放電路徑。

依據本發明的一實施例，在上述靜電放電保護電路中，可以更包括：第二環區，具有所述第二導電型，設置在所述第二井區，且圍繞所述多個第一導電型摻雜區，且與所述接高電位端連接；以及第三環區，具有所述第一導電型，設置在所述第一井區，且圍繞所述多個第二導電型摻雜區，且與所述接地端連接。

依據本發明的一實施例，在上述靜電放電保護電路中，所述第一導電型為P型，所述第二導電型為N型，所述基底為P型。

依據本發明的一實施例，在上述靜電放電保護電路中，所述多個第一導電型摻雜區的所述第一、所述第二與所述第三區兩兩之間設置的所述閘極是作為PMOS觸發節點，且所述多個第二導電型摻雜區的所述第一、所述第二與所述第三區兩兩之間設置的所述閘極是作為NMOS觸發節點。

依據本發明的一實施例，在上述靜電放電保護電路中，所述多個第一導電型摻雜區的每一個是以一定的間隔，在所述基底的第一方向上設置，並且在與所述第一方向垂直的第二方向上延伸。

依據本發明的一實施例，在上述靜電放電保護電路中，所述第一靜電放電路徑的觸發電壓大於所述第二靜電放電路徑的觸發電壓，且所述第二靜電放電路徑的觸發電壓大於所述第三靜電放電路徑的觸發電壓。

依據本發明的一實施例，在上述靜電放電保護電路中，所述第一靜電放電路徑、所述第二靜電放電路徑與所述第三靜電放電路徑分別相應的保持電壓大致相等。

依據本發明的一實施例，在上述靜電放電保護電路中，所述第三靜電放電路徑的所述第四與所述第五寄生電晶體構成矽控整流器。

基於上述，根據本發明實施方式之靜電放電保護電路結構，其提供了三個不同觸發電壓的靜電放電路徑，故可以進一步地達到有效地進行靜電放電。此外，靜電放電保護電路結構中的寄生矽控整流器部分是由次電流所觸發，故可以使寄生矽控整流器中的電晶體間隔增加，而進一步地增加保持電壓。此外，通過靜電放電效能的提升，靜電放電保護電路結構的面積也可以更進一步地降低。

圖2是依照本發明實施例所繪示之靜電放電保護電路的上視圖。圖3A從圖2的剖面線A-A’切割的靜電放電保護電路的剖面摻雜示意圖。以下將先配合圖2與圖3A來說明本發明之靜電放電保護電路的半導體結構。

如圖2與3A所示，靜電放電保護電路包括基底100、第一井區102、第二井區104、第一環區110、多個第一導電型摻雜區114以及多個第二導電型摻雜區122。基底100可以具有第一導電型，例如P型摻雜。第一井區102具有與基底100相同的第一導電型，設置在基底100中。第二井區104具有第二導電型，設置在第一井區102中。此處，第二導電型例如是N型摻雜。

此外，第一環區110具有第一導電型，並且設置在第一井區102，並且與接地端GND耦接。此處，接地端GND可以是整個電路系統的最低電位處。此外，雖然圖2所示之第一環區110為略正方形或長方形的結構，但是實際上並不侷限於此形狀，其可以依據實際需求來加以設計。

此外，多個第一導電型摻雜區114可以包括多個且彼此隔著一定的間隔，並且設置在第一井區102中在本實施例中以依序之第一區114a、第二區114b和114c作為說明例。同樣地，多個第二導電型摻雜區122可以也可以包括多個且彼此隔著一定的間隔，並且設置在第一井區102中。在本實施例中以依序之第一區122a、第二區122b和122作為說明例。關於多個第一導電型摻雜區114與多個第二導電型摻雜區122，本領域熟悉此技術者可以基於本實施例的說明，來適當地變化或修改其數量與電性連接方式，均不脫離本發明的實施範圍。

此外，如圖2所示，多個第一導電型摻雜區114的每一個(例如114a、114b、114c)是以一定的間隔，在基底100的第一方向X上依序設置，並且在第一方向X垂直的第二方向Y上延伸。同樣地，多個第二導電型摻雜區122的每一個(例如122a、122b、122c)是以一定的間隔，在基底100的第一方向X上依序設置，並且在第一方向X垂直的第二方向Y上延伸。

此外，如圖3A所示，至少多個第一導電型摻雜區114的第二區114b與多個第二導電型摻雜區122的第二區122b為彼此電性連接。此外，多個第一導電型摻雜區114的第一區114a與第三區114c為耦接到高電位端。此處，所謂的高電為端可以是輸入墊、欲保護或電路電源(power rail)等，簡言之是電路中電位相對高的一端。多個第二導電型摻雜區122的第一區122a與第三區122c為耦接到接地端GND。

另外，根據本發明的一實施方式，上述的靜電放電保護電路結構可以更包括第二環區112與第三環區120。第二環區112所述第二導電型，設置在第二井區104內，圍繞多個第一導電型摻雜區114，並與接高電位端耦接。第三環區120具有第一導電型，設置在第一井區102，圍繞多個第二導電型摻雜區122，且與接地端GND耦接。此外，雖然圖2所示之第二環區112與第三環區120為略正方形或長方形的結構，但是實際上並不侷限於此形狀，其可以依據實際需求來加以設計。

接著說明本發明實施例之靜電放電保護電路的電路架構以及動作方式。圖3B繪示圖3A之剖面圖的摻雜例與寄生電晶體的示意圖。在下面的說明例中，第一導電型與第二導電型將分別以P型摻雜和N型摻雜作為說明。

如圖3B所示，雖然圖中例示出了第二環區112之N摻雜環與第三環區120之P摻雜環，但是如前所述，第二環區112與第三環區120依然是可以選擇性設置的。此外，在此例中，雖然圖示標示了P+摻雜區與N+摻雜區，但是在實施上並沒有一定要P+或N+摻雜，只是該類型的摻雜即可，例如可以採用較淡的摻雜等，如P-或N-等。

如圖3B所示，多個第一導電型摻雜區114中的第一區(此例為P+摻雜)114a、第二區(此例為P+摻雜)114b與第二井區(此例為N井)104構成第一寄生電晶體P11(即寄生PNP電晶體)，多個第二導電型摻雜區122中的第二區(此例為N+摻雜)122b、第三區(此例為N+摻雜)112c與第一井區(此例為P井)102構成第二寄生電晶體N11 (即寄生NPN電晶體)，由此構成第一靜電放電路徑ESD 1。第二井區102、基底100與第一井區102構成第三寄生電晶體P2 (即寄生PNP電晶體)，由此構成第二靜電放電路徑ESD 2。多個第一導電型摻雜區114中的第二區、第三區與所述第二井區104構成第四寄生電晶體P12 (即寄生PNP電晶體)，多個第二導電型摻雜區122中的第一區122a、第二區122b與第一井區102構成第五寄生電晶體N12，由此構成第三靜電放電路徑ESD 3。其中第四寄生電晶體P12與第五寄生電晶體N12構成矽控整流器SCR。

圖4A依照本發明實施例所繪示之圖3B的等效電路與放電路徑的示意圖。圖4B為依照本發明實施例所繪示之的放電路徑示意圖。圖3B所描述的靜電放電保護電路結構的等校電路圖為如圖4A所示。根據本發明實施例，在高電位端和接地端GND之間提供了三條不同觸發電壓的第一至第三靜電放電路徑ESD 1~ESD 3。第一靜電放電路徑ESD 1是由耦接在高電位端和接地端GND間的第一寄生電晶體P11和第二寄生電晶體N11所構成，為最早被觸發的放電路徑。第二靜電放電路徑ESD 2是由耦接在高電位端和接地端GND間的第三寄生電晶體P2所構成(PNP類型)，為接續被觸發的放電路徑。第三靜電放電路徑ESD 3 (SCR類型)是由耦接在高電位端和接地端GND間的第四寄生電晶體P12和第五寄生電晶體N12所構成，為最後被觸發的放電路徑。

如圖4A和4B所示，在高電位端 (例如輸入墊)發生靜電放電事件時，第一靜電放電路徑ESD1會先被觸發導通，此時的導通電壓為第一寄生電晶體P11和第二寄生電晶體N12的崩潰電壓。藉此，ESD電流可以透過第一靜電放電路徑ESD1而被引導到接地端GND。如圖3A所示，ESD電流會從多個第一導電型摻雜區114中的第一區114a進入，經由第二區114b，在通過電性連接而進入多個第二導電型摻雜區122中的第二區122b，再經由第三區122c而放電到接地端GND。

接著，第一靜電放電路徑ESD 1導通後，次電流會接續地導通第二靜電放電路徑ESD 2與第二靜電放電路徑ESD 3。在第二靜電放電路徑ESD 2被觸發導通後，放電電流會由第二井區104 (或由第二環區之N+摻雜112進入第二井區104)，經由第一井區102，而從第一環區(P+摻雜)110放電到接地端GND。接著，在第三靜電放電路徑ESD 3導通後，放電電流會由多個第一導電型摻雜區114中的第二區114b進入，經由第三區114c，在通過電性連接而進入多個第二導電型摻雜區122中的第二區122b，再經由第一區122a而放電到接地端GND。

如上所述，根據本發明實施例之靜電放電保護電路，由於第三靜電放電路徑ESD 3是由次電流所觸發，所以構成第三靜電放電路徑ESD 3的寄生矽控整流器SCR之間隔d (見圖3A、3B)可以進一步增加，進而可以獲得較高的保持電壓特性。

圖5為依照本發明實施例之靜電放電保護電路的傳輸線脈衝(TLP)電流-電壓曲線圖。如圖5所示，本實施例之靜電放電保護電路可以有三個觸發階段，其分別對應到上述的第一至第三靜電放電路徑ESD 1 ~ ESD 3。從圖5可以看出，第一靜電放電路徑ESD 1的觸發電壓Vt約為23.3V且保持電壓Vh約為18.3V，第二靜電放電路徑ESD 2的觸發電壓Vt約為18.88V且保持電壓Vh約為18V，第三靜電放電路徑ESD 3的觸發電壓Vt約為19.66V且保持電壓Vh約為18.37V。由此可以看出，第一靜電放電路徑的觸發電壓大於第二靜電放電路徑的觸發電壓，且第二靜電放電路徑的觸發電壓小於第三靜電放電路徑的觸發電壓。此外，第一至第三靜電放電路徑分別相應的保持電壓大致相等。由此結果可以看出，本發明實施例之靜電放電保護電路可以適用於較高保持電壓的操作。

綜上所述，本發明實施例之靜電放電保護電路的一個實驗例中，崩潰電壓約為23V，且在人體模型(HBM)測試下可以達到1.953V/μm ²。相較於目前存在的靜電放電保護電路效能，人體模型(HBM)測試一般僅為0.549V/μm ²。在效能層面上，本實施例之靜電放電保護電路效能可以提高至少三倍。

此外，根據本發明實施例之靜電放電保護電路的實驗結果，面積方面僅有4095μm ²左右，相較於目前一般面積大小之至少9000μm ²，本實施例面積所揭示的靜電放電保護電路的面積可以縮小將近一半。

接著說明本發明的另一實施例。圖6A繪示本發明另一實施例的靜電放電保護電路的剖面摻雜示意圖。圖6B繪示圖6A之剖面圖的摻雜例與寄生電晶體的示意圖。圖6C繪示之圖6B的等效電路與放電路徑的示意圖。

此外，圖6A~圖6C所示之實施例與上面所述的實施例差異在於井區中的兩摻雜區間形成閘極的結構，其餘部分的結構基本上是相同或類似。以下將配合圖6A~圖6C來說明。

如圖6A所示，靜電放電保護電路包括基底200、第一井區202、第二井區204、第一環區210、多個第一導電型摻雜區214以及多個第二導電型摻雜區224。基底200可以具有第一導電型，例如P型摻雜。第一井區202具有與基底200相同的第一導電型，設置在基底200中。第二井區204具有第二導電型，設置在第一井區202中。此處，第二導電型例如是N型摻雜。

此外，第一環區210具有第一導電型，並且設置在第一井區202，並且與接地端GND耦接。此處，接地端GND可以是整個電路系統的最低電位處。同前面的實施例，此處的第一環區210可為略正方形或長方形的結構，但是實際上並不侷限於此形狀，其可以依據實際需求來加以設計。

此外，多個第一導電型摻雜區214可以包括多個且彼此隔著一定的間隔，並且設置在第一井區202中在本實施例中以依序之第一區214a、第二區214b和214c作為說明例。同樣地，多個第二導電型摻雜區224可以也可以包括多個且彼此隔著一定的間隔，並且設置在第一井區202中。在本實施例中以依序之第一區224a、第二區224b和224c作為說明例。關於多個第一導電型摻雜區214與多個第二導電型摻雜區224，本領域熟悉此技術者可以基於本實施例的說明，來適當地變化或修改其數量與電性連接方式，均不脫離本發明的實施範圍。

此外，如圖6A所示，多個第一導電型摻雜區214的第一區214a、第二區214b與第三區214c兩兩之間設置閘極216a、216b。多個第二導電型摻雜區224的第一區224a、第二區224b與第三區224c兩兩之間設置閘極226a、226b。

此外，如圖6A所示，至少多個第一導電型摻雜區214的第二區214b與多個第二導電型摻雜區224的第二區224b為彼此電性連接。此外，多個第一導電型摻雜區214的第一區214a與第三區214c為耦接到高電位端。多個第二導電型摻雜區224的第一區224a與第三區224c為耦接到接地端GND。

另外，根據本發明的一實施方式，上述的靜電放電保護電路結構可以更包括第二環區212與第三環區222。第二環區212所述第二導電型，設置在第二井區204內，圍繞多個第一導電型摻雜區214，並與接高電位端耦接。第三環區222具有第一導電型，設置在第一井區202，圍繞多個第二導電型摻雜區224，且與接地端GND耦接。同樣地，第二環區112與第三環區120可以是略正方形或長方形的結構，但是實際上並不侷限於此形狀，其可以依據實際需求來加以設計。此外，如前所述，第二環區212與第三環區222依然是可以選擇性設置的。

作為一個例子，圖6B繪出第一導電型與第二導電型將分別以P型摻雜和N型摻雜作為說明。在此例中，閘極216a、216b可以作為PMOS電晶體之觸發節點，而閘極226a、226b可以作為NMOS電晶體之觸發節點。如圖6B所示，多個第一導電型摻雜區214中的第一區(此例為P+摻雜)214a、第二區(此例為P+摻雜)214b、第二井區(此例為N井)204與閘極216a構成第一寄生電晶體P31(即寄生PMOS電晶體)，多個第二導電型摻雜區224中的第二區(此例為N+摻雜)224b、第三區(此例為N+摻雜)224c、閘極226b與第一井區(此例為P井)202構成第二寄生電晶體N31 (即寄生NMOS電晶體)，由此構成第一靜電放電路徑ESD 1。第二井區202、基底200與第一井區202構成第三寄生電晶體P4 (即寄生PNP電晶體)，由此構成第二靜電放電路徑ESD 2。多個第一導電型摻雜區214中的第二區214b、第三區214c、閘極216b與第二井區204構成第四寄生電晶體P32 (即寄生PNP電晶體)，多個第二導電型摻雜區224中的第一區224a、第二區224b、閘極226a與第一井區202構成第五寄生電晶體N32，由此構成第三靜電放電路徑ESD 3。其中第四寄生電晶體P32與第五寄生電晶體N32構成矽控整流器SCR。

此外，圖6B所示的靜電放電保護電路結構的等校電路圖為圖6C所示，除了加入閘極216a、216b、226a、226c，使得構成第一靜電放電路徑ESD 1的寄生電晶體為由寄生NMOS電晶體N31和寄生PMOS電晶體P31所構成外，其餘的寄生電晶體構件是相同。此外，在此實施例中，第一至第三靜電放電路徑ESD 1 ~ ESD 3之觸發方式以及操作方式與先前的實施方式相同，故在此就不加以冗述。

綜上所述，根據本發明實施方式之靜電放電保護電路結構，其提供了三個不同觸發電壓的靜電放電路徑，故可以進一步地達到有效地進行靜電放電。此外，靜電放電保護電路結構中的寄生矽控整流器部分是由次電流所觸發，故可以使寄生矽控整流器中的電晶體間隔增加，而進一步地增加保持電壓。此外，通過靜電放電效能的提升，靜電放電保護電路結構的面積也可以更進一步地降低。

100、200:基底 102、202:第一井區 104、204:第二井區 110、210:第一環區 112、212:第二環區 114、214:多個第一導電型摻雜區 114a、114b、114c:第一區、第二區、第三區 214a、214b、214c:第一區、第二區、第三區 122、224:多個第二導電型摻雜區 122a、122b、122c:第一區、第二區、第三區 224a、224b、224c:第一區、第二區、第三區 120、210:第三環區 216a、216b、226a、226b:閘極 P11、P12、P31、P32:寄生電晶體 N11、N12、N31、N32:寄生電晶體 P2、P4:寄生電晶體 ESD1~ESD3:第一至第三靜電放電電流 GND:接地端

圖1A與圖1B是習知解決SCR電路閂鎖問題的兩種方式。 圖2是依照本發明實施例所繪示之靜電放電保護電路的上視圖。 圖3A從圖2的剖面線A-A’切割的靜電放電保護電路的剖面摻雜示意圖。 圖3B繪示圖3A之剖面圖的摻雜例與寄生電晶體的示意圖。 圖4A依照本發明實施例所繪示之圖3B的等效電路與放電路徑的示意圖。 圖4B為依照本發明實施例所繪示之的放電路徑示意圖。 圖5為依照本發明實施例之靜電放電保護電路的傳輸線脈衝(TLP)電流-電壓曲線圖。 圖6A繪示本發明另一實施例的靜電放電保護電路的剖面摻雜示意圖。 圖6B繪示圖6A之剖面圖的摻雜例與寄生電晶體的示意圖。 圖6C繪示之圖6B的等效電路與放電路徑的示意圖。

100:基底

102:第一井區

104:第二井區

110:第一環區

112:第二環區

114:多個第一導電型摻雜區

114a、114b、114c:第一區、第二區、第三區

122:多個第二導電型摻雜區

122a、122b、122c:第一區、第二區、第三區

120:第三環區

P11、P12、N11、N12、P2:寄生電晶體

GND:接地端

Claims (15)

1. 一種靜電放電保護電路結構，包括： 基底； 第一井區，具有第一導電型，設置在所述基底中； 第二井區，具有第二導電型，設置在所述第一井區中； 第一環區，具有所述第一導電型，設置在所述第一井區，並且與接地端耦接； 多個第一導電型摻雜區，設置在所述第二井區中，且至少包括依序的第一、第二與第三區，其中所述第一區與所述第三區耦接至高電位端；以及 多個第二導電型摻雜區，設置在所述第一井區中，且至少包括依序的第一、第二與第三區，其中所述第一區與所述第三區耦接至所述接地端， 其中至少所述多個第一導電型摻雜區的所述第二區與所述多個第二導電型摻雜區的所述第二區彼此電性連接， 其中所述多個第一導電型摻雜區中的所述第一區、所述第二區與所述第二井區構成第一寄生電晶體，所述多個第二導電型摻雜區中的所述第二區、所述第三區與所述第一井區構成第二寄生電晶體，由此構成第一靜電放電路徑， 所述第二井區、所述基底與所述第一井區構成第三寄生電晶體，由此構成第二靜電放電路徑，及 所述多個第一導電型摻雜區中的所述第二區、所述第三區與所述第二井區構成第四寄生電晶體，所述多個第二導電型摻雜區中的所述第一區、所述第二區與所述第一井區構成第五寄生電晶體，由此構成第三靜電放電路徑。
2. 如請求項1所述的靜電放電保護電路結構，更包括： 第二環區，具有所述第二導電型，設置在所述第二井區，且圍繞所述多個第一導電型摻雜區，且與所述接高電位端連接；以及 第三環區，具有所述第一導電型，設置在所述第一井區，且圍繞所述多個第二導電型摻雜區，且與所述接地端連接。
3. 如請求項2所述的靜電放電保護電路結構，其中所述第一導電型為P型，所述第二導電型為N型，所述基底為P型。
4. 如請求項1所述的靜電放電保護電路結構，其中 所述多個第一導電型摻雜區的每一個是以一定的間隔，在所述基底的第一方向上設置，並且在與所述第一方向垂直的第二方向上延伸。
5. 如請求項1所述的靜電放電保護電路結構，其中所述第一靜電放電路徑的觸發電壓大於所述第二靜電放電路徑的觸發電壓，且所述第二靜電放電路徑的觸發電壓小於所述第三靜電放電路徑的觸發電壓。
6. 如請求項5所述的靜電放電保護電路結構，其中所述第一靜電放電路徑、所述第二靜電放電路徑與所述第三靜電放電路徑分別相應的保持電壓大致相等。
7. 如請求項1所述的靜電放電保護電路結構，其中所述第三靜電放電路徑的所述第四與所述第五寄生電晶體構成矽控整流器。
8. 一種靜電放電保護電路結構，包括： 基底； 第一井區，具有第一導電型，設置在所述基底中； 第二井區，具有第二導電型，設置在所述第一井區中； 第一環區，具有所述第一導電型，設置在所述第一井區，並且與接地端耦接； 多個第一導電型摻雜區，設置在所述第二井區中，且至少包括依序的第一、第二與第三區，其中所述第一區與所述第三區耦接至高電位端，並且在所述基底上且在所述第一、所述第二與所述第三區兩兩之間設置閘極；以及 多個第二導電型摻雜區，設置在所述第一井區中，且至少包括依序的第一、第二與第三區，其中所述第一區與所述第三區耦接至所述接地端，並且在所述基底上且在所述第一、所述第二與所述第三區兩兩之間設置閘極， 其中至少所述多個第一導電型摻雜區的所述第二區與所述多個第二導電型摻雜區的所述第二區彼此電性連接， 其中所述多個第一導電型摻雜區中的所述第一區、所述第二區與所述第二井區構成第一寄生電晶體，所述多個第二導電型摻雜區中的所述第二區、所述第三區與所述第一井區構成第二寄生電晶體，由此構成第一靜電放電路徑， 所述第二井區、所述基底與所述第一井區構成第三寄生電晶體，由此構成第二靜電放電路徑，及 所述多個第一導電型摻雜區中的所述第二區、所述第三區與所述第二井區構成第四寄生電晶體，所述多個第二導電型摻雜區中的所述第一區、所述第二區與所述第一井區構成第五寄生電晶體，由此構成第三靜電放電路徑。
9. 如請求項8所述的靜電放電保護電路結構，更包括： 第二環區，具有所述第二導電型，設置在所述第二井區，且圍繞所述多個第一導電型摻雜區，且與所述接高電位端連接；以及 第三環區，具有所述第一導電型，設置在所述第一井區，且圍繞所述多個第二導電型摻雜區，且與所述接地端連接。
10. 如請求項9所述的靜電放電保護電路結構，其中所述第一導電型為P型，所述第二導電型為N型，所述基底為P型。
11. 如請求項10所述的靜電放電保護電路結構，所述多個第一導電型摻雜區的所述第一、所述第二與所述第三區兩兩之間設置的所述閘極是作為PMOS觸發節點，且所述多個第二導電型摻雜區的所述第一、所述第二與所述第三區兩兩之間設置的所述閘極是作為NMOS觸發節點。
12. 如請求項8所述的靜電放電保護電路結構，其中 所述多個第一導電型摻雜區的每一個是以一定的間隔，在所述基底的第一方向上設置，並且在與所述第一方向垂直的第二方向上延伸。
13. 如請求項8所述的靜電放電保護電路結構，其中所述第一靜電放電路徑的觸發電壓大於所述第二靜電放電路徑的觸發電壓，且所述第二靜電放電路徑的觸發電壓小於所述第三靜電放電路徑的觸發電壓。
14. 如請求項13所述的靜電放電保護電路結構，其中所述第一靜電放電路徑、所述第二靜電放電路徑與所述第三靜電放電路徑分別相應的保持電壓大致相等。
15. 如請求項8所述的靜電放電保護電路結構，其中所述第三靜電放電路徑的所述第四與所述第五寄生電晶體構成矽控整流器。

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