CN1614779A - 静电破坏保护装置 - Google Patents
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Abstract
一种可充分保护被保护设备不被静电破坏并防止保护晶体管自身被破坏的静电破坏保护装置。作为保护晶体管的N沟道型第一MOS晶体管(TrA)以及第二MOS晶体管(TrB)在输出端子(100)和接地电位Vss之间串联地与输出端子(100)连接。作为保护晶体管的P沟道型第三MOS晶体管(TrC)以及第四MOS晶体管(TrD)在高电源电位HVdd和输出端子(100)之间串联地与输出端子(100)连接。上述第一、第二、第三、第四MOS晶体管(TrA、TrB、TrC、TrD)由低耐压的MOS晶体管构成。
Description
技术领域
本发明涉及一种静电破坏保护装置，特别是涉及一种设置在高电压输入或输出的端子上的静电破坏保护装置。
背景技术
DC-DC换流器和LCD驱动器等的半导体集成电路具有：比通常的电源电压(3V、5V等)高的高电压(例如20V以上)输入或输出的端子、用于将这样的高电压介由该端子输入或输出的晶体管、还具有用于保护这样的晶体管免遭静电破坏的静电破坏保护装置。
图5是现有例的静电破坏保护装置的电路图。100是输出端子、110是与该输出端子100连接的高耐压的输出MOS晶体管、D1是阴极与输出端子100连接并且接地电位Vss与阳极连接的第一高耐压二极管。D2是阳极与输出端子100连接并且高电源电位HVdd(例如20V)与阴极连接的第二高耐压二极管。由上述第一以及第二高耐压二极管D1、D2构成静电破坏保护装置。使用第一以及第二高耐压二极管D1、D2是因为通常动作时施加在输出端子100上的高电压不会造成二极管击穿。
并且，该静电破坏保护装置当从外部向输出端子100施加浪涌电压时，对应其浪涌电压的极性通过在第一以及第二高耐压二极管D1、D2中一个正向打开并且另一个逆向击穿，由此防止伴随浪涌电压的电荷在电源线、接地线抽出而导致向输出晶体管110施加高电压而破坏。
图6是现有例的另一静电破坏保护装置的电路图。与图5同样的结构部分付与相同附图标记。该静电破坏保护装置由漏极与输出端子100连接且源极以及栅极与接地电位Vss连接的N沟道型第一高耐压MOS晶体管Tr1和漏极与输出端子100连接且源极以及栅极与高电源电位HVdd连接的P沟道型第二高耐压MOS晶体管Tr2构成。使用第一以及第二高耐压晶体管Tr1、Tr2是因为通常动作时施加在输出端子100上的高电压不会造成二极管击穿。
并且，该静电破坏保护装置当从外部向输出端子100施加浪涌电压时，对应其浪涌电压的极性通过在第一以及第二高耐压MOS晶体管Tr1、Tr2中一个打开并且另一个发生源极漏极间击穿，由此防止伴随浪涌电压的电荷在电源线、接地线抽出而导致向输出MOS晶体管110施加高电压而破坏。
这种静电破坏保护装置例如公开在下面的专利文献1中。
专利文献1：特开平5-267586号公报
但是，图5所示的静电破坏保护装置中，因为第一以及第二高耐压二极管的电阻成分大，故伴随浪涌电压的电荷难以在电源线等抽出。因此，在该静电破坏保护装置中存在不能充分保护输出MOS晶体管，同时第一以及第二高耐压二极管D1、D2自身容易破坏的问题。
另外，图6所示静电破坏保护装置中，因为第一以及第二高耐压MOS晶体管Tr1、Tr2的源极漏极电阻成分大，所以存在容易造成第一以及第二高耐压MOS晶体管Tr1、Tr2，特别是它们的漏极表面部分破坏的问题。
另外，在图5、图6的静电破坏保护装置中，为提高静电破坏保护特性可通过将第一以及第二高耐压二极管D1、D2和第一以及第二高耐压MOS晶体管Tr1、Tr2的尺寸较大地设计来减小它们的电阻成分，但这样做存在导致半导体集成电路的芯片面积增大的问题。
发明内容
本发明是鉴于上述现有技术的问题而开发的，其中，在与被保护设备连接的端子和规定的电位之间串联多个保护晶体管，保护晶体管的衬底与其保护晶体管和与此邻接的保护晶体管的连接点连接。并且，为在半导体集成电路上实现这样的保护晶体管的连接关系，使用三重阱(トリプルウエル)结构形成保护晶体管。
根据本发明，因为串联多个保护晶体管构成静电破坏保护装置，施加在一个保护晶体管的电压变小。另外，通过保护晶体管的衬底与其保护晶体管和与此邻接的保护晶体管的连接点连接，防止衬底和保护晶体管的漏极或源极之间施加高电压。
因此，代替现有例的第一以及第二高耐压晶体管Tr1、Tr2这样的高耐压设备，可使用低耐压晶体管作为保护晶体管。这样，因为低耐压保护晶体管与高耐压的保护晶体管相比其结构上、电阻成分小，所以伴随浪涌电压的电荷变得容易在电源线等抽出。
因此，根据该静电破坏保护装置，可充分保护输出MOS晶体管，同时可防止保护晶体管自身的破坏。
根据本发明的静电破坏保护装置，可充分保护被保护设备不被静电破坏并防止保护晶体管本身被破坏。并且，因为可减小保护晶体管的尺寸，也具有可减小半导体集成电路的芯片尺寸的效果。
附图说明
图1是本发明的实施方式的静电破坏保护装置的电路图；
图2是构成本实施方式的静电破坏保护装置的第一MOS晶体管TrA以及第二MOS晶体管TrB的剖面图；
图3是构成本实施方式的静电破坏保护装置的第三MOS晶体管TrC以及第四MOS晶体管TrD的剖面图；
图4是表示构成本实施方式的静电破坏保护装置的保护晶体管的结构的剖面图；
图5是现有例的静电破坏保护装置的电路图；
图6是现有例的另一静电破坏保护装置的电路图。
具体实施方式
下面参照附图说明本发明的实施方式的静电破坏保护装置。图1是该静电破坏保护装置的电路图，图2是表示形成该静电破坏保护装置的第一MOS晶体管TrA及第二MOS晶体管TrB的剖面图，图3是表示形成该静电破坏保护装置的第三MOS晶体管TrC及第四MOS晶体管TrD的剖面图。
如图1所示，100是输出端子、110是与该输出端子100连接的高耐压输出MOS晶体管。作为保护晶体管的N沟道型第一MOS晶体管TrA以及第二MOS晶体管TrB在输出端子100和接地电位Vss之间串联地与输出端子100连接。
即，第一MOS晶体管TrA的栅极23、源极24以及作为该晶体管的衬底的P阱22与接地电位Vss连接。第二MOS晶体管TrB的栅极33、源极34以及作为该晶体管的衬底的P阱32与第一MOS晶体管TrA的漏极25连接。并且，第二MOS晶体管TrB的漏极35与输出端子100连接。
而作为保护晶体管的P沟道型第三MOS晶体管TrC以及第四MOS晶体管TrD在高电源电位HVdd和输出端子100之间串联地与输出端子100连接。即，第三MOS晶体管TrC的栅极43、源极44以及作为该晶体管的衬底的第一N阱42与高电源电位HVdd连接。第四MOS晶体管TrD的栅极53、源极54以及作为该晶体管的衬底的第一N阱52与第三晶体管TrC的漏极45连接。并且，第四MOS晶体管TrD的漏极55与输出端子100连接。
这样，根据本实施方式，因为第一MOS晶体管TrA以及第二MOS晶体管TrB串联连接而构成静电破坏保护装置，通常动作时向输出端子100施加高电位(例如，高电源电位HVdd)时，向一个MOS晶体管施加的电压变小。第一MOS晶体管TrA以及第二MOS晶体管TrB以相同尺寸形成时，向第一MOS晶体管TrA以及第二MOS晶体管TrB的源极漏极间施加的电压成为向整体施加的电压的1/2。
通过将作为第二MOS晶体管TrB的衬底的P阱32与第一MOS晶体管TrA以及第二MOS晶体管TrB的连接点连接，防止向作为衬底的P阱32和漏极25之间施加高电压。即，为了作为衬底的P阱32的电位上升超过接地电位Vss，P阱32和漏极25的电位差变小。
因此，第一MOS晶体管TrA以及第二MOS晶体管TrB不是由高耐压晶体管，而是由低耐压晶体管形成。一般，低耐压晶体管如后所述因为与高耐压晶体管相比其结构和电阻成分小，所以伴随浪涌电压的电荷容易在电源线等抽出。因此，若根据该静电破坏保护装置，则可充分保护输出MOS晶体管并防止保护晶体管本身的破坏。
以上说明了由设置于接地电位Vss侧的第一MOS晶体管TrA以及第二MOS晶体管TrB构成的静电破坏保护装置，由设置于高电源电位HVdd侧的第三MOS晶体管TrC以及第四MOS晶体管TrD构成的静电破坏保护装置也有同样的效果。
下面再参照图2详细说明上述第一MOS晶体管TrA以及第二MOS晶体管TrB的结构以及它们的连接关系。在P型半导体衬底1的表面上形成两个相互离间的第二N阱20、30。并且，在该离间区域的半导体衬底1的表面形成P+层2，在该P+层2上施加接地电位Vss。
上述两个第二N阱20、30由同一离子注入工序以及扩散工序形成。在第二N阱20的表面形成比第二N阱20浅的P阱22，在另一个第二N阱30的表面形成比第二N阱30浅的另一个P阱32。上述P阱22、32和两个第二N阱20、30由不同工序形成，但上述P阱22、32由同一离子注入工序以及扩散工序形成。
通过在第二N阱20的与P阱22邻接的表面上形成N+层21，在该N+层21上施加电源电位Vdd，由此，第二N阱20偏压Vdd。并且，通过在第二N阱30的与P阱32邻接的表面上形成N+层31，在该N+层31上施加电源电位Vdd，由此，第二N阱30同样偏压Vdd。另外，电源电位Vdd是比高电源电位HVdd小的电源电位，但也可代替电源电位Vdd使用高电源电位。
并且，第一MOS晶体管TrA在P阱22内形成，第二MOS晶体管TrB在另一个P阱32内形成。第一MOS晶体管TrA具有在P阱22上介由栅极绝缘膜形成的栅极23和在P阱22内形成的N+型源极24以及漏极25。向在P阱22内与第一MOS晶体管TrA邻接而形成的P+层26施加接地电位Vss。同样也向栅极23以及源极24施加接地电位Vss。
第二MOS晶体管TrB具有在P阱32上介由栅极绝缘膜形成的栅极33和在P阱32内形成的N+型源极34以及漏极35。在P阱32内与第二MOS晶体管TrB邻接而形成的P+层36、栅极33以及源极34与第一MOS晶体管TrA的漏极25连接。由此，作为第二MOS晶体管TrB的衬底的P阱32设定为与第一MOS晶体管TrA的漏极25同电位。并且，第二MOS晶体管TrB的漏极35与输出端子100连接。
这样，根据本实施方式，利用三重阱结构将第一MOS晶体管TrA和第二MOS晶体管TrB形成在从半导体衬底1电分离的P阱22、32上。由此，将作为第二MOS晶体管TrB的衬底的P阱32的电位能够设定为不是半导体衬底1的接地电位Vss而是第一MOS晶体管TrA的漏极25的电位。并且，由于通过第二阱20、30也相互离间，第一MOS晶体管TrA以及第二MOS晶体管TrB形成在分别电气独力的第二阱20、30中，所以能够防止相互波及外部噪音影响。
下面参照图3详细说明第三MOS晶体管TrC以及第四MOS晶体管TrD的结构以及它们的连接关系。在P型半导体衬底1的表面上形成两个相互离间的第二N阱40、50。并且，在该离间区域的半导体衬底1的表面形成P+层3，在该P+层3上施加接地电位Vss。
上述两个第二N阱40、50由与上述第二N阱20、30相同的离子注入工序以及扩散工序形成。在第二N阱40的表面形成比第二N阱40浅的第一N阱42，在另一个第二N阱50的表面形成比第二N阱50浅的另一个第一N阱52。上述第一N阱42、52由同一离子注入工序以及扩散工序形成。
通过在第二N阱40的与第一N阱42邻接的表面上形成N+层41，在该N+层41上施加高电源电位HVdd，由此，第二N阱40以及第一N阱42偏压HVdd。并且，通过在第二N阱50的与第一N阱52邻接的表面上形成N+层51，在该N+层51上施加高电源电位HVdd，由此，第二N阱50以及第一N阱52同样偏压Vdd。
并且，第三MOS晶体管TrC在第一N阱42内形成，第四MOS晶体管TrD在另一个第一N阱52内形成。第三MOS晶体管TrC具有在第一N阱42上介由栅极绝缘膜形成的栅极43和在第一N阱42内形成的P+型源极44以及漏极45。向在第一N阱42内与第三MOS晶体管TrC邻接而形成的N+层46施加高电源电位HVdd。同样也向栅极43以及源极44施加高电源电位HVdd。
第四MOS晶体管TrD具有在第一N阱52上介由栅极绝缘膜形成的栅极53和在第一N阱52内形成的P+型源极54以及漏极55。在第一N阱52内与第四MOS晶体管TrD邻接而形成的N+层56、栅极53以及源极54与第三MOS晶体管TrC的漏极45连接。由此，作为第四MOS晶体管TrD的衬底的第一N阱52设定为与第三MOS晶体管TrC的漏极45同电位。并且，第四MOS晶体管TrD的漏极55与输出端子100连接。
这样，将第三MOS晶体管TrC和第四MOS晶体管TrD形成在从半导体衬底1电分离的第一N阱42、52上。由此，将第一N阱52的电位能够设定为第三MOS晶体管TrC的漏极45的电位。并且，由于通过第二阱40、50相互离间，第三MOS晶体管TrC以及第四MOS晶体管TrD形成在分别电气独力的第二阱40、50中，所以能够防止相互波及外部噪音影响。
另外，第三MOS晶体管TrC和第四MOS晶体管TrD分别形成在二重N阱中，但也可省去任意的N阱，形成在单一的N阱中。
下面说明第一、第二、第三、第四MOS晶体管TrA、TrB、TrC、TrD的保护晶体管合适的结构。如上所述，根据本实施方式的静电破坏保护装置，通过串联两个保护晶体管，虽然是低耐压MOS晶体管也能承受通常动作时向输出端子100施加的高电压，而且向输出端子100施加浪涌电压，作为静电破坏保护元件工作时，因为低耐压MOS晶体管电阻低，伴随浪涌电压的电荷可迅速从电源线和接地线逃逸。
因此，这样的低耐压MOS晶体管最好是具有如图2、图3所示的高杂质浓度的源极、漏极结构，以使电阻成分降低。例如，第一MOS晶体管TrA具有N+型源极24以及漏极25，不具有高耐压MOS晶体管的低杂质浓度源极、漏极。第二MOS晶体管TrB、第三MOS晶体管TrC、第四MOS晶体管TrD也相同。
但是，不仅这样的单一源极漏极结构，也可代替其利用具有微细化工序中使用的DDD结构(Double Diffused Drain Structure)、LDD结构(LigthlyDoped Drain Structure)的MOS晶体管得到提高静电破坏保护特性的效果。
图4是表示保护晶体管的结构的剖面图，图4(a)表示具有DDD结构的MOS晶体管，图4(b)表示具有LDD结构的MOS晶体管。图4(a)的DDD结构的MOS晶体管除包括具有高杂质浓度的N+型的源极24、漏极25，还具有从N+型源极24向深处扩散并将其部分或全部内包的具有低杂质浓度的N-型的源极27s、从N+型漏极25向深处扩散并将其部分或全部内包的具有低杂质浓度的N-型的漏极27d。上述N-型的源极27s、N-型的漏极27d实现了防止伴随晶体管微细化的短沟道效果和热电子效果，目的不是像高耐压晶体管那样为了实现高耐压化。通过设置N-型源极27s、N-型漏极27d来增加电阻成分效果甚微。
因此，其源极漏极耐压也依赖于微细化的程度，但充其量6V～7V程度，与本实施方式的输出MOS晶体管110的源极漏极耐压(例如20V以上)相比相当低。输出MOS晶体管110的源极漏极结构N-型的源极漏极的尺寸大，电子成分大。
图4(b)的LDD结构的MOS晶体管除包括N+型的源极24、漏极25，在形成于栅极23的侧壁的侧墙隔离壁绝缘膜28在下面的P阱22的表面还包括具有低杂质浓度的N-型的源极29s、具有低杂质浓度的N-型的漏极29d。上述N-型的源极29s、N-型的漏极29d也实现了防止伴随晶体管微细化的短沟道效果和热电子效果，目的不是像高耐压晶体管那样为了实现高耐压化。通过设置N-型源极29s、N-型漏极29d来增加电阻成分效果甚微。
以上说明了本发明的实施方式，但基于以上说明本技术领域工作人员可作各种代替、修改或变形，本发明也包含在不脱离其宗旨的范围内的所述代替、修改或变形。
例如，在接地电位Vss侧串联第一MOS晶体管TrA和第二MOS晶体管TrB、在高电源电位HVdd侧串联第三MOS晶体管TrC和第四MOS晶体管TrD而形成静电破坏保护装置，但也可将串联的晶体管的数目增加到三个以上。这时，晶体管的相互连接的实施方式与本实施方式相同。即，各晶体管共同连接栅极和源极，晶体管的衬底与其晶体管所连接的邻接晶体管的漏极连接。
并且，在本实施方式中以在高耐压的输出MOS晶体管与输出端子100连接的高耐压输出端子中设置所述静电破坏保护装置的情况为例进行了说明，但不限于此。也可在连接有高耐压的输出MOS晶体管的高耐压输入端子中设置本实施方式的静电破坏保护装置。
Claims (7)
1.一种静电破坏保护装置，其特征在于，具有与被保护设备连接的端子和在该端子和规定的电位之间串联的多个保护晶体管，所述保护晶体管的衬底与其保护晶体管和与此邻接的保护晶体管的连接点连接。
2.一种静电破坏保护装置，其特征在于，具有：第一导电型半导体衬底、在所述半导体衬底上形成的端子、在所述半导体衬底的表面形成的第二导电型阱、在所述第二导电型阱内形成并相互离间的多个第一导电型阱、在所述多个第一导电型阱的各自表面上每一个表面形成一个并在所述端子和规定的电位之间串联的多个保护晶体管，其中，作为所述保护晶体管的衬底的所述第一导电型阱与其保护晶体管和与此邻接的保护晶体管的连接点连接。
3.如权利要求2所述静电破坏保护装置，其特征在于，所述第二导电型阱分割成相互离间的多个第二导电型阱，在所述多个第二导电型阱内分别形成所述第一导电型阱。
4.一种静电破坏保护装置，其特征在于，具有：第一导电型半导体衬底、在所述半导体衬底上形成的端子、在所述半导体衬底的表面形成的多个相互离间的第二导电型阱、在所述多个第二导电型阱的各自表面上每一个表面形成一个并在所述端子和规定的电位之间串联的多个保护晶体管，其中，作为所述保护晶体管的衬底的所述第二导电型阱与其保护晶体管和与此邻接的保护晶体管的连接点连接。
5.如权利要求1、2、3、4的任意一项所述静电破坏保护装置，其特征在于，所述保护晶体管是低耐压的MOS晶体管。
6.如权利要求5所述静电破坏保护装置，其特征在于，所述低耐压MOS晶体管的源极和漏极仅由高浓度的扩散层构成。
7.如权利要求5所述静电破坏保护装置，其特征在于，所述低耐压MOS晶体管的源极和漏极由高浓度的扩散层以及低浓度的扩散层构成。
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