CN1237615C - 一种二极管结构及其静电放电防护电路 - Google Patents

Abstract

本发明公开一二极管及相关静电放电防护电路，该二极管包含一第一导电型的第一半导体层及一第二导电型的MOS晶体管，该第一半导体层作为该二极管之一第一电极，该MOS晶体管，包含一环型栅、一第二导电型的第一源/漏掺杂区及一第二导电型的第二源/漏掺杂区，该环型栅绝缘地设于该第一半导体层上，以阻止STI厚氧化层的生成，该第一源/漏掺杂区形成于该环型栅极所围绕的该第一半导体层的表面，作为该二极管之一第二电极，该第二导电型的第二源/漏掺杂区形成于该第一半导体层表面，且围绕该环型栅，该第一电极与该第二电极其中之一为该二极管之一阴极，耦合至一第一接合垫，该第一电极与该第二电极其中的另一为该二极管之一阳极，耦合至一第二接合垫。

Description

一种二极管结构及其静电放电防护电路

技术领域

本发明涉及一种适用于集成电路中的静电放电(ESD)防护的二极管结构，尤指一种具有高静电防护能力的二极管与其相关的静电放电防护电路设计。

背景技术

随着制造工艺技术的进步，静电放电的耐受力已经是集成电路(IC)可靠度的主要考虑因素之一。尤其是半导体制造技术进入深次微米时代(deep submicron regime)后，缩小尺寸(scaled-down)的晶体管、较浅的掺杂接面深度、较薄的栅氧化层、轻掺杂的漏极结构(lightly-doped drain，LDD)、浅沟隔离(shallow trench isolation，STI)制造过程以及金属硅化物(Salicide)制造过程等，对于静电放电应力而言都是比较脆弱的。因此，在IC的输出入端便必须设置静电放电防护电路，用以保护IC中的组件免于遭受静电放电损害。

请参阅图1a以及图1b，图1a与图1b为两个传统以二极管作为静电放电防护组件的静电放电防护电路。传统用来保护输出入接合垫(input/output pad)的静电放电防护电路经常是以二极管所构成，如图1a与图1b所示。初级的静电放电防护电路以二极管Dp1与Dn1所构成。二极管Dp1连接于电源线VDD与输出入接合垫10之间，二极管Dn1连接于电源线VSS与输出入接合垫10之间，如图1a所示。为了提供更好的静电放电防护，图1b中增加了电阻R、二极管Dp2以及二极管Dn2，作为次级的静电放电防护电路。

静电放电测试有四种条件，分别是接合垫对VSS的正电压静电放电应力冲击、接合垫对VSS的负电压静电放电应力冲击、接合垫对VDD的负电压静电放电应力冲击以及接合垫对VDD的正电压静电放电应力冲击。分别又简称为PS模式、NS模式、ND模式以及PD模式。

NS(或是PD)模式时，Dn1(或是Dp1)被顺向偏压，所以静电放电电流便透过Dn1(或是Dp1)流到VSS(或是VDD)而释放。

PS(或是ND)模式时，Dn1(或是Dp1)被逆向偏压，Dn1(或是Dp1)必须在静电放电应力破坏内部电路12之前击穿而导通，使静电放电电流从输出入接合垫10，通过Dn1(或是Dp1)流到VSS(或是VDD)而释放。

二极管所消耗的功率的计算式为V_diode*I_diode；其中，V_diode与I_diode分别是二极管上的跨压以及流经二极管的电流。一般而言，二极管的顺向偏压大约只有1伏特(V)，而二极管于击穿时的逆向偏压大约高达10伏特(V)。因此，PS(或是ND)模式于Dn1(或是Dp1)处所产生的功率，是远较于NS(或是PD)模式于Dn1(或是Dp1)处所产生的功率来的高，也更容易烧毁Dn1(或是Dp1)。因此，当设计一二极管来作为静电放电防护组件时，其挑战是在于如何使二极管在逆向偏压的静电放电测试时不至于损毁。

请参阅图2以及图3，图2与图3为两个传统的，以CMOS(Complementary Metal Oxide Semiconductor)制造过程制作且带有STI结构的二极管结构与符号示意图。图2中的p型二极管(Dp)是以一P+掺杂区16设于一N型阱20中以形成二极管的pn接面。P+掺杂区16作为p型二极管的阳极，N+掺杂区26用以电性连接N型阱20，作为p型二极管的阴极。N+掺杂区26与P+掺杂区16之间以STI区14相隔绝，在深次微米CMOS制造过程技术下，用来区隔相邻掺杂区的厚氧化层(field-oxideregion)已经由原本的LOCOS技术改为用STI技术，以缩短厚氧化层的区域宽度，提升芯片集积密度。以0.25微米(um)的CMOS制造过程而言，N+掺杂区26与P+掺杂区16的接面深度大约是0.2微米，STI区的深度大约是0.4微米。图3中的n型二极管(Dn)是以一N+掺杂区18设于一P型阱24中以形成二极管的pn接面。N+掺杂区18作为n型二极管的阴极，P+掺杂区28用以电性连接P型阱24，作为n型二极管的阳极。P+掺杂区28与N+掺杂区18之间以STI区14相隔绝。

然而，上述的p型或是n型二极管却非常容易受到静电放电应力的破坏，而造成了IC的静电放电耐受力非常的低。如同Voldman等人在Proc.OfEOS/ESD Symp.，1998，PP.151-160中的论文“Semiconductor process andstructure optimization of shallow trench isolation-defined andpolysilicon-bound source/drain diodes for ESD networks”中描述。图4描绘了以STI作为隔绝的二极管结构，于发生静电放电时最容易的毁损点。其中，STI区的边缘在制造过程完成之后经常会有一个凹陷结构25。当发生静电放电造成P+掺杂区16与N型阱形成逆向偏压时，凹陷结构25造成了PN接面的击穿处位于P+掺杂区与STI区的边界23。因为边界处的散热面积毕竟有限，所以凹陷结构25便导致了如此的PN接面二极管有一个较低的静电放电耐受力。而且，当P+掺杂区16上形成有金属硅化物11时，金属硅化物11于STI区的边界部位会形成一个下弯的转角21。如此的转角更容易使二极管在静电放电应力下，导引大部分静电放电电流集中流向区域23，因而大幅降低该二极管的静电放电耐受度。也就是说，当CMOS制造过程运用STI制程与金属硅化物制程时，所制作出的二极管的静电放电耐受力便会大幅降低。即使将二极管的面积扩大也难以提升二极管的静电放电耐受力。

Voldman同时也提出了一种能克服因STI结构所造成的静电放电耐受力降低的p型二极管结构，如图5所示。与图2相较之下，在P+掺杂区16与N+掺杂区26之间的STI区被多晶硅栅所取代。为了形成P+掺杂区16与N+掺杂区26，栅极上的多晶硅层，靠近P+掺杂区16处会被P+掺杂物所注入(如17所标示)，靠近N+掺杂区26处会被N+掺杂物所注入(如19所标示)。以类似的方式，也可以形成如图6的n型二极管结构。在图5(或图6)中，STI区并没有靠在P+掺杂区16(或是N+掺杂区18)的边缘，所以PN接面附近并没有凹陷或是转角结构，因此，相较于传统的二极管结构，图5与图6的二极管结构可以承受较高的静电放电应力。

发明内容

本发明的主要目的，在于提供一种可以承受高静电放电应力的二极管结构，同时，提出相关的静电放电防护电路，以防止内部电路受到静电放电应力的损害。

根据上述的目的，本发明提出一种静电放电防护电路，包含有一二极管，该二极管包含有一第一导电型之第一半导体层以及一第二导电型之MOS晶体管。该第一半导体层的第一导电型掺杂区作为该二极管之一第一电极。该MOS晶体管包含有一环型栅，一第二导电型之第一源/漏掺杂区以及一第二导电型之第二源/漏掺杂区。环型栅绝缘地设于该第一半导体层上，与第一电极绝缘，以阻止STI厚氧化层在二极管结构上的生成。该/第二导电型之第一源/漏掺杂区形成于该环型栅极所围绕的该第一半导体层之表面，作为该二极管之一第二电极。该第二导电型之第二源/漏掺杂区形成于该第一半导体层的表面，且围绕该环型栅。其中，第一导电型为N型时，该第一电极为阴极，该第二电极为阳极；在第一导电型为P型时，该第一电极为阳极，该第二电极为阴极；其中，阴极耦合至第一接合垫，阳极耦合至第二接合垫。

该环型栅可以耦合至一静电放电侦测电路。在正常操作时，该静电放电侦测电路提供一第一电压予该环型栅，以关闭该MOS晶体管。在发生静电放电时，该静电放电侦测电路提供一第二电压予该环型栅，以降低该二极管之一击穿电压。

该第一接合垫与该第二接合垫可以是一输出入接合垫与一电源接合垫的组合，也可以是两电源接合垫的组合。

本发明另提出一种静电放电防护电路，包含有一n型二极管以及一p型二极管。该n型二极管包含有一P型半导体层以及一NMOS晶体管。该P型半导体层中的P型掺杂区作为一n型二极管之一第一阳极(anode)。该NMOS晶体管包含有一第一环型栅、一N型之第一源/漏掺杂区以及一N型的第二源/漏掺杂区。该第一环型栅绝缘地设于该P型半导体层上，与第一阳极绝缘。该第一N型掺杂区形成于该第一环型栅所围绕的该P型半导体层之表面，其中的N型掺杂区作为一该n型二极管之一第一阴极。该第二N型掺杂区形成于该p型半导体层的表面，且围绕该环型栅。该p型二极管包含有一N型半导体层以及一PMOS晶体管。该N型半导体层的N型掺杂区作为该p型二极管之一第二阴极。该PMOS晶体管包含有一第二环型栅、一第一P型漏掺杂区以及一第二P型掺杂区。第二环型栅绝缘地设于该N型半导体层上，与第二阴极绝缘。第一P型漏掺杂区形成于该第二环型栅所围绕的该N型半导体层之表面，作为该p型二极管之一第二阳极。该第二P型掺杂区形成于该N型半导体层之表面，且围绕该第二环型栅。该p型二极管与该n型二极管顺向串接，并形成一主阳极以及一主阴极。该主阳极耦合至一高压电源接合垫，该主阴极耦合至一低压电源接合垫。

本发明另提供一种电源线间的静电放电防护系统，包含有多个高压电源线VDD1…VDDN、多个低压电源线VSS1…VSSN、一高压电源静电放电汇流线、一低压电源静电放电汇流线、一主要静电放电防护电路PESDP、多个高压电源静电放电防护电路HESDP1…HESDPN以及多个低压电源静电放电防护电路LESDP1…LESDPN。主要(primary)静电放电防护电路PESDP，耦合于该高压电源静电放电汇流线与该低压电源静电放电汇流线之间。多个高压电源静电放电防护电路HESDP1…HESDPN分别耦合于VDD1…VDDN与该高压电源静电放电汇流线之间。多个低压电源静电放电防护电路LESDP1…LESDPN分别耦合于VSS1…VSSN与该低压电源静电放电汇流线之间。其中，HESDP1…HESDPN其中之一HESDPn包含有至少一二极管连接于一VDDn与该高压电源静电放电汇流线之间。该二极管包含有一第一导电型的第一半导体层以及一第二导电型之MOS晶体管。该第一半导体层，其中的第一导电型掺杂区作为该二极管之一第一电极。该第二导电型的MOS晶体管包含有一环型栅、一第二导电型之第一源/漏掺杂区以及一第二导电型的第二源/漏掺杂区。该环型栅绝缘地设于该第一半导体层上，与第一电极绝缘。该第一源/漏掺杂区形成于该环型栅极所围绕的该第一半导体层的表面，作为该二极管之一第二电极。该第二导电型的第二源/漏掺杂区形成于该第一半导体层的表面，且围绕该环型栅。其中，当于VDDn与VSSn之间发生静电放电时，该二极管导通，通过HESDPn、PESDP以及LESDPn排放静电放电电流。

本发明的优点在于静电放电电路中的二极管并没有STI区于PN接面附近，所以，可以避免了STI区对PN接面所造成了低静电放电耐受力的问题。

本发明的另一优点在于，当发生静电放电时，本发明的静电放电防护电路能于环型栅产生适当的偏压，能够降低二极管的导通电压，减少静电放电电流于二极管上所产生的功率，同时也提高了二极管的静电放电耐受力。

为使本发明的上述目的、特征和优点能更明显易懂，下文特举一较佳实施例，并配合所附图式，作详细说明如下：

附图说明

图1a与图1b为两个传统以二极管作为静电放电防护组件的静电放电防护电路；

图2与图3为两个传统的，以CMOS制造过程制作且带有STI结构的二极管结构与符号示意图；

图4描绘了以STI作为隔绝的二极管结构，在发生静电放电时最容易的毁损点；

图5与图6为Voldman先前所提出的现有p型与n型二极管结构；

图7为本发明所提出的PMOS-bound二极管的结构以及其代表的符号的示意图；

图8为图7的一种布局图；

图9为本发明所提出的NMOS-bound二极管的结构以及其代表的符号的示意图；

图10为图9之一种布局图；

图11为加入N型静电放电注入制造过程后的NMOS-bound二极管；

图12为加入P型静电放电注入制造过程后的PMOS-bound二极管；

图13a与图13b为两个运用NMOS-bound二极管与PMOS-bound二极管的静电放电防护电路图；

图14a到图14d为以PMOS-bound二极管或NMOS-bound二极管作为静电放电防护组件的电源线间(VDD到VSS)的四种静电放电防护电路图；

图15a至图15d为运用NMOS-bound二极管所产生的电源线间的静电放电箝制电路；

图16a至图16d为运用PMOS-bound二极管所产生的电源线间之静电放电箝制电路；

图17a至图17c为同时运用PMOS-bound二极管与NMOS-bound二极管所产生的电源线间的静电放电箝制电路；

图18a至图18d为利用本发明的二极管结构所建构的四种静电放电防护系统的示意图；以及

图19a至图19d为运用本发明的二极管结构与ESD汇流线所建构的静电放电防护系统示意图。

具体实施方式

PMOS-bound二极管与NMOS-bound二极管的结构

图7为本发明所提出的p型二极管，又称为PMOS环绕(PMOS-bound)的二极管的结构以及其代表的符号的示意图。而其相对应的一布局图实施例则表示于图8。图7中的PMOS-bound的结构图即为图8中的aa’之间的剖面图。PMOS-bound二极管的结构中包含了一个PMOS结构。多晶硅栅50所环绕的P+掺杂区44a，类似PMOS的一个源/漏极区，作为PMOS-bound二极管的阳极。P+掺杂区44b，类似PMOS的另一个源/漏极区，环绕了多晶硅栅50。N+掺杂区46，与P+掺杂区44b直接接触，作为N型阱42的电接触点，同时也作为PMOS-bound二极管的阴极。在PMOS-bound二极管中，PMOS的多晶硅栅50完全被P+所注入，因此形成了P+掺杂的多晶硅栅50，作为PMOS-bound二极管的栅极Gp。也就是说PMOS-bound二极管中的PMOS可以伴随着一般的PMOS而形成。图7以及图8可知，由P+掺杂区44a与N型阱42所形成的PN接面附近并没有STI区48，所以可以避免了STI区的凹陷所产生的问题。同样的，金属硅化物制程所导致的转角(图4中所示)也可以被多晶硅栅50的侧壁上的侧间隙壁所阻挡而不会形成。也就是说，图4中导致静电放电耐受力降低的凹陷与转角均不会出现在本发明的PMOS-bound二极管。同时，只要在多晶硅栅50施加一适当的偏压，也可以加速PMOS-bound二极管的开启速度，而更早的传导静电放电电流，以保护内部电路。因此，作为ESP防护组件时，PMOS-bound二极管在发生静电放电时可以承受较高的静电放电应力。而且，本发明的PMOS-bound二极管完全兼容于STI CMOS制程，并不需要额外的制造过程步骤。

相同的道理，可以用来形成n型二极管。图9为本发明所提出的n型二极管，又称为NMOS环绕(NMO-bound)的二极管的结构以及其代表的符号的示意图。而其相对应的一布局图实施例则表示在图10。图9中的NMOS-bound的结构图，即为图10中的bb’之间的剖面图。NMOS-bound二极管的结构中包含了一个NMOS结构。多晶硅栅50’所环绕的N+掺杂区46a，类似NMOS的一个源/漏极区，作为NMOS-bound二极管的阴极。N+掺杂区46b，类似NMOS的另一个源/漏极区，环绕了多晶硅栅50’。P+掺杂区44，与N+掺杂区46b直接接触，作为P型阱52的电接触点，同时也作为NMOS-bound二极管的阳极。在NMOS-bound二极管中，NMOS的多晶硅栅50’完全被N+所注入，因此形成了N+掺杂的多晶硅栅50’、作为NMOS-bound二极管的栅极Gn。也就是说NMOS-bound二极管中的NMOS可以伴随着一般的NMOS而形成。图9以及图10可知，由N+掺杂区46a与P型阱52所形成的PN接面附近并没有STI区，所以可以避免了STI区的凹陷所产生的问题。同样的，金属硅化物制造过程所导致的转角(图4中所示)也可以被多晶硅栅50’的侧壁上的侧间隙壁所阻挡而不会形成。也就是说，图4中导致静电放电耐受力降低的凹陷与转角均不会出现在本发明的NMOS-bound二极管。同时，只要在多晶硅栅50’施加一适当的偏压，也可以加速NMOS-bound二极管的开启速度，而更早的传导静电放电电流，以保护内部电路。因此，当NMOS-bound二极管作为静电放电防护组件时，NMOS-bound二极管在发生静电放电时可以承受较高的静电放电应力。相同的，本发明的NMOS-bound二极管完全兼容于STI CMOS制程，并不需要额外的制造过程步骤。

在一些比较先进的CMOS制造过程中，会多加入静电放电离子注入来覆盖作为静电放电防护组件的MOS的LDD(lightly-doped drain)结构，或者说，消除了MOS的LDD结构而成为DDD(double diffused drain)结构。如此，可以增加MOS组件的静电放电耐受力。相同的静电放电注入制造过程也可以使用于本发明的PMOS-bound二极管以及NMOS-bound二极管。图11为加入N型静电放电注入制程后的NMOS-bound二极管。静电放电离子注入于P型阱52中形成了N-的静电放电防护掺杂层54，包覆了N+掺杂区46a与46b。图12为加入P型静电放电注入制造过程后的PMOS-bound二极管。静电放电离子注入于N型阱42中形成了P-的静电放电防护掺杂层56，包覆了P+掺杂区44a与44b。如此没有LDD结构的PMOS-bound二极管与NMOS-bound二极管可以承受更高的静电放电应力。

利用本发明的PMOS-bound二极管或NMOS-bound二极管，可以设计出许多新的静电放电防护电路。

输出/入接合垫的静电放电防护电路

请参阅图13a与图13b。图13a与图13b为运用NMOS-bound二极管与PMOS-bound二极管的两种静电放电防护电路图。图13a中，PMOS-bound二极管Dp1连接于输出入接合垫10与VDD之间，Dp1的栅极Gp，通过了电阻Rp，连接到VDD。NMOS-bound二极管Dn1连接于输出/入接合垫10与VSS之间，Dn1的栅极Gn，通过了电阻Rn，连接到VSS。所以，当集成电路正常工作时，在二极管内的NMOS与PMOS均为关闭状态二在图13b中，栅耦合(gate-couple)技术运用来控制Dp1与Dn1的栅极。当集成电路正常工作时，因为栅极的连接，在二极管内的NMOS与PMOS均为关闭状态。在PS模式的静电放电事件时，VSS接地而VDD浮动，在输出入接合垫10的静电放电正脉冲会耦合到Dn1的栅极Gn。在栅极Gn有一正偏压下，Dn1会更快的导通(击穿)以传导静电放电电流。因此，内部电路12便可以被有效地保护着。相同的道理，在ND模式的静电放电事件时，VDD接地而VSS浮动，在输出入接合垫10的静电放电负脉冲会耦合到Dp1的栅极Gp。在栅极Gp有一负偏压下，Dp1会更快的导通(击穿)以传导静电放电电流。因此，内部电路12便可以被有效地保护着。而在NS(或是PD)模式时，Dn1(或是Dp1)被顺向偏压，所以静电放电电流便透过Dn1(或是Dp1)流到VSS(或是VDD)而释放。

电源线间的静电放电箝制(clamp)

电路图14a到图14d为四个以PMOS-bound二极管或NMOS-bound二极管作为静电放电防护组件的电源线间(VDD到VSS)的静电放电防护电路图，或称为静电放电箝制(clamp)电路图。图14a中，NMOS-bound二极管连接在VDD与VSS之间，NMOS-bound二极管之栅极Gn受控于一个静电放电侦测电路60a。静电放电侦测电路60a以一个串联的电阻R与电容C来侦测静电放电事件的发生，以反向器INV来驱动栅极Gn。电容C与电阻R所形成的时间常数约1微秒(μs)。在正常的IC工作状态时，驱动栅极Gn被反向器INV偏压在VSS，所以NMOS-bound二极管中的NMOS为关闭状态。当一正偏压的静电放电脉冲发生于VDD上，而VSS接地时，因为RC时间延迟的原因，电容C会暂时的停留在低电压(大约与VSS相同电位)。所以，INV会以静电放电的能量对Gn进行充电，使Gn达到一个高电压。因此，NMOS-bound二极管中的NMOS被开启，可以加速NMOS-bound二极管的击穿，而将静电放电电流由VDD排放到VSS。当一负偏压的静电放电脉冲发生于VDD上，而VSS接地时，NMOS-bound二极管中的PN接面为顺向偏压，所以可以直接的导通以排放静电放电电流。

正请参阅图14b。图14b的静电放电箝制电路，与图14a类似，是以一PMOS-bound二极管作为一静电放电防护组件。侦测电路60b一样的包含了一个串联的电阻R与电容C。电阻R与电容C构成了一个时间常数约为1微秒的RC延迟电路，以区别静电放电事件与正常的IC操作。在正常的IC工作状态时，驱动栅极Gp被偏压在VDD，所以PMOS-bound二极管中的PMOS为关闭状态。当一正偏压的静电放电脉冲发往于VDD上，而VSS接地时，因为RC时间延迟的原因，电容C会暂时的停留在低电压(大约与VSS相同电位)，也就是使Gp偏压在一个低电压。因此，PMOS-bound二极管中的PMOS被开启，可以加速PMOS-bound二极管的击穿，而将静电放电电流由VDD排放到VSS。当一负偏压的静电放电脉冲中发生于VDD上，而VSS接地时，PMOS-bound二极管中的PN接面为顺向偏压，所以可以直接的导通以排放静电放电电流。

请参阅图14c。图14c的静电放电箝制电路，与图14a类似，是以一NMOS-bound二极管作为一静电放电防护组件。侦测电路60c一样的包含了一个串联的电阻R与电容C，利用栅耦合(gate-couple)动作来导通该NMOS-bound二极管，以区别静电放电事件与正常的IC操作。在正常的IC工作状态时，驱动栅极Gn被偏压在VSS，所以NMOS-bound二极管中的NMOS为关闭状态。当一正偏压的静电放电脉冲发生于VDD上，而VSS接地时，因电容C的耦合效应，Gn会暂时地偏压在一耦合的高电压(该电压高于NMOS的临界电压Vth)。因此，NMOS-bound二极管中的NMOS被开启，可以加速NMOS-bound二极管的击穿，而将静电放电电流由VDD排放到VSS。当一负偏压的静电放电脉冲发生于VDD上，而VSS接地时，NMOS-bound二极管中的PN接面为顺向偏压，所以可以直接的导通以排放静电放电电流。

请参阅图14d。图14d的静电放电箝制电路是以一PMOS-bound二极管作为一静电放电防护组件。侦测电路60d一样的包含了一个串联的电阻R与电容c，利用栅耦合(gate-couple)动作来导通该PMOS-bound二极管，以区别静电放电事件与正常的IC操作。在正常的IC工作状态时，驱动栅极Gp被偏压在VDD，所以PMOS-bound二极管中的PMOS为关闭状态。当一正偏压的静电放电脉冲发生于VDD上，而VSS接地时，因为电容C的耦合效应，INV的输入端会暂时的停留在一耦合的高电压。因此，INV的输出会提供Gp一个低电压。因此，PMOS-bound二极管中的PMOS被开启，可以加速PMOS-bound二极管的击穿，而将静电放电电流由VDD排放到VSS。当一负偏压的静电放电脉冲发生于VDD上，而VSS接地时，PMOS-bound二极管中的PN接面为顺向偏压，所以可以直接的导通以排放静电放电电流。

以堆栈的二极管构成的电源线间的静电放电箝制(clamp)电路

另一种形式的电源线间的静电放电箱制电路是以堆栈的二极管架构而成，如图15到图17所示。其中，多个二极管由VDD顺向的堆栈到VSS，以形成静电放电电流放电路径。堆栈的二极管可以视为一个具有激活电压为个别堆栈二极管和激活电压总合的大二极管。于正常操作时，只要堆栈二极管的数目足够，VDD与VSS的电压差低于大二极管的激活电压，大二极管为关闭状态。当相对于VSS和正冲击静电放电脉冲出现于VDD时，静电放电应力会高于大二极管的激活电压，使大二极管顺向偏压而释放静电放电电流。因此，只要适当的调整堆栈二极管的数目，便可以达到静电放电防护的目的。如此形式的静电放电箝制电路更适用于SOI(Silicon-on-insulator)CMOS制造过程。

在图15a中，所有堆栈的NMOS-bound二极管的栅极均通过一个电阻R连接到VSS，每一个NMOS-bound二极管可以视为一个固定偏压二极管，其环行栅连接到VSS。在图15b中，每一个堆栈的NMOS-bound二极管的栅极均耦合到自己的阴极，其中每一个NMOS-bound二极管可以视为一个自我偏压二极管。在图15c中，运用了栅耦合的技术，所有堆栈NMOS-bound之栅极Gn与VDD之间设置了一个电容C。图15d中，所有的堆栈NMOS-bound的栅极以反向器INV驱动，并以一RC延迟电路来侦测静电放电事件的发生。

类似的道理，图16a到图16d是四种以PMOS-bound二极管为实施例的堆栈二极管的静电放电箝制电路示意图，其中图16a中的每一个PMOS-bound二极管可以视为一个固定偏压二极管，图16b中的每一个PMOS-bound二极管可以视为一个自我偏压二极管。当然的，堆栈二极管并非一定要只使用一种二极管，可以混合使用不同型态的二极管。图17a到图17c为三种混合使用PMOS-bound二极管与NMOS-bound二极管所构成的静电放电箝制电路示意图。

整体芯片的静电放电防护系统

对于一复杂的超大规模集成电路(Ultra Large Scale Integrated circuit，ULSI)而言，供应给不同电路群组的电源线经常是分开来，以预防彼此间噪声的干扰。只是，在发生静电放电时，分开的电源线设计却往往使内部电路或是分开的电源线间的接口电路产生不预期的静电放电损害。因此，为了预防静电放电损害的发生，必须在分开的电源线间设置静电放电防护电路，架设成整体芯片的静电放电防护系统。本发明的NMOS-bound以及PMOS-bound均可运用于整体芯片的静电放电防护系统，如图18a到图18d所示。在图18a至图18d里，VDD1与VDD2分开且分别供应第一电路群70a与第二电路群70b电源。VSS1与VSS2也一样分开。第一电源线间箝制电路72a设于VDD1与VSS1之间，第二电源线间箝制电路72b设于VDD2与VSS2之间。在图18a图中，为了提供两个分开的VDD(或是VSS)之间的静电放电防护，堆栈串接的PMOS-bound(或是NMOS-bound)连接在VDD(VSS)电源线之间。只要VDD(VSS)电源线间的电压差大于一定程度，堆栈串接的PMOS-bound(或是NMOS-bound)便可以导通而连接两电源线。堆栈的PMOS-bound(或是NMOS-bound)的数目取决于VDD1与VDD2之间的噪声尺度(noise margin)或是电压差。如果要阻挡较大的噪声，或是VDD1与VDD2之间的工作电压差较大，则二极管堆栈的数目必须增多。在图18a中，每个PMOS-bound二极管之栅极连接到自己的阳极，每个NMOS-bound二极管之栅极连接到自己的阴极。图18b中的整体芯片静电放电防护系统系完全以PMOS-bound二极管所构成。在图18c中，顺向接于VDD1到VDD2之间的PMOS-bound二极管的栅极受控于由R1与C1所构成的RC延迟电路。而逆向接于VDD1到VDD2之间的PMOS-bound二极管的栅极受控于由R2与C2所构成的RC延迟电路。在图18d中，顺向接于VSS1到VSS2之间的NMOS-bound二极管的栅极受控于由R2与C2所构成的RC延迟电路。而逆向接于VSS1到VSS2之间的NMOS-bound二极管的栅极受控于由R1与C1所构成的RC延迟电路。

另一种整体芯片静电放电防护系统是运用了ESD汇流线(Bus line)，如图19a到图19d所示。串联堆栈的PMOS-bound二极管与NMOS-bound二极管连接在分开的电源线与VDD ESD汇流线或是VSS ESD汇流线之间。VDD(或是VSS)汇流线在IC中，一般是以宽大的金属线，环绕整个芯片所构成，以方便连接个别的电路群。而任何一个VDDn与VDD汇流线之间都连接有一个高压电源静电放电防护电路HESDPn，任何一个VSSn与VSS汇流线之间都连接有一个低压电源静电放电防护电路LESDPn。譬如说，当VDD1产生了正脉冲，而VSS3接地的静电放电事件时，静电放电电流将会经由VDD1，通过HESDP1中的顺向偏压的PMOS-bound二极管到VDD ESD汇流线，然后经过电源线间箝制电路72到VSS ESD汇流线，最后通过LESDP1中的顺向偏压的NMOS-bound二极管而释放到VSS3，达到静电放电防护的目的。图19a到图19d为串联堆栈的PMOS-bound二极管或NMOS-bound二极管的栅极的四种不同连接方式，同样都可以达到静电放电防护的目的。

图18与图19中的电源线间箝制电路72均可以运用图14至图17的电路来实践。

本发明串联堆栈的PMOS-bound或是NMOS-bound二极管的串联数目可以因电压差异或是噪声程度而作适当的调整，并不限于二个或是三个。

本发明虽以较佳实施例揭露如上，然其并非用以限定本发明，任何熟习此项技艺者，在不脱离本发明的精神和范围内，当可做些许的更动与润饰，因此本发明的保护范围当以权利要求书所要求保护的范围为准。

Claims (58)

1.一种静电放电防护电路，适用于一集成电路芯片，包含有一二极管，其特征在于：该二极管包含有：

一第一导电型的第一半导体层，其中的第一导电型掺杂区作为一第一电极；以及

一第二导电型的MOS晶体管，包含有：

一环型栅，绝缘地设于该第一半导体层上，与第一电极绝缘；

一第二导电型的第一源/漏掺杂区，形成于该环型栅极所围绕的该第一半导体层的表面，作为一第二电极；以及

一第二导电型的第二源/漏掺杂区，形成于该第一半导体层的表面，且围绕该环型栅。

其中，在第一导电型为N型时，该第一电极为阴极，该第二电极为阳极；在第一导电型为P型时，该第一电极为阳极，该第二电极为阴极；其中，阴极耦合至第一接合垫，阳极耦合至第二接合垫。

2.如权利要求1所述的防护电路，其特征在于：该二极管另包含有一第一导电型之接触掺杂区，设于该第一半导体层之表面，环绕且接触该第二源/漏掺杂区，作为该第一半导体层之一电接触区。

3.如权利要求2所述的防护电路，其特征在于：该接触掺杂区受一浅沟隔离区环绕。

4.如权利要求1所述的防护电路，其特征在于：该MOS晶体管具有轻掺杂的漏极结构。

5.如权利要求1所述的防护电路，其特征在于：该第一源/漏掺杂区与该第一半导体层之间形成有一第二导电型的静电放电防护掺杂层，用以包覆该第一源/漏掺杂区。

6.如权利要求1所述的防护电路，其特征在于：该第一导电型为N型，该第二导电型为P型。

7.如权利要求6所述的防护电路，其特征在于：该环型栅耦合至该阳极。

8.如权利要求1所述的防护电路，其特征在于：该第一导电型为P型，该第二导电型为N型。

9.如权利要求8所述的防护电路，其特征在于：该环型栅耦合至该阴极。

10.如权利要求1所述的防护电路，其特征在于：该静电放电防护电路另包含有一静电放电侦测电路，在正常操作时，该静电放电侦测电路提供一第一电压予该环型栅，以关闭该MOS晶体管，在发生静电放电时，提供一第二电压予该环型栅，以降低该二极管之一击穿电压。

11.如权利要求10所述的防护电路，其特征在于：该第一接合垫与该第二接合垫其中之一为一电源接合垫，另一则为一输出/入接合垫。

12.如权利要求11所述的防护电路，其特征在于：该静电放电侦测电路系包含有一电阻，耦合于该电源接合垫与该环型栅之间。

13.如权利要求12所述的防护电路，其特征在于：该静电放电侦测电路包含有一电容，耦合于该输出/入接合垫与该环型栅之间。

14.如权利要求10所述的防护电路，其特征在于：该第一接合垫为一高压电源接合垫，该第二接合垫为一低压电源接合垫。

15.如权利要求14所述的防护电路，其特征在于：该静电放电侦测电路包含有一电阻与一电容，以一串接点串接于该高压电源接合垫与该低压电源接合垫之间，该串接点处用以产生一参考电压，作为该静电放电侦测电路控制该环型栅的一参考值。

16.如权利要求15所述防护电路，其特征在于：该串接点直接耦合至该环型栅。

17.如权利要求15所述防护电路，其特征在于：该静电放电侦测电路另包含有一驱动装置，依据该串接点处的该参考电压，以驱动该环型栅。

18.如权利要求17所述防护电路，其特征在于：该驱动装置包含有一反向器，串接于该环型栅与该串接点之间。

19.如权利要求1所述防护电路，其特征在于：该第一接合垫为一低压电源接合垫，该第二接合垫为一高压电源接合垫，该静电放电防护电路包含有多个二极管，顺向串接于该高压电源接合垫与该低压电源接合垫之间，所述二极管构成一二极管串行，该二极管串行具有一开启电压，高于该高压电源接合垫与该低压电源接合垫之间于一正常工作时的一电压差。

20.如权利要求19所述防护电路，其特征在于：该第一导电型为P型，该第二导电型为N型。

21.如权利要求20所述的防护电路，其特征在于：所述二极管包含有一固定偏压二极管，该固定偏压二极管前环型栅耦合至该低压电源接合垫。

22.如权利要求20所述的防护电路，其特征在于：所述二极管包含有一自我偏压二极管，该自我偏压二极管的环型栅耦合至该自我偏压二极管的阴极。

23.如权利要求19所述的防护电路，其特征在于：该第一导电型为N型，该第二导电型为P型。

24.如权利要求23所述的防护电路，其特征在于：所述二极管包含有一固定偏压二极管，该固定偏压二极管的环型栅耦合至该高压电源接合垫。

25.如权利要求23所述的防护电路，其特征在于：所述二极管包含有一自我偏压二极管，该自我偏压二极管的环型栅耦合至该自我偏压二极管的阳极。

26.如权利要求19所述的防护电路，其特征在于：该静电放电防护电路另包含有一静电放电侦测电路，用以控制所述二极管中之一受控二极管，在正常操作时，该静电放电侦测电路提供一第一电压予该受控二极管的环型栅，以关闭该受控二极管的MOS晶体管，在发生静电放电时，提供一第二电压予该受控二极管的环型栅，以开启该受控二极管的MOS晶体管。

27.如权利要求26所述的防护电路，其特征在于：该静电放电防护电路耦合于该高压电源与该低压电源接合垫之间。

28.如权利要求27所述的防护电路，其特征在于：该静电放电侦测电路包含有一电阻与一电容，以一串接点串接于该高压电源接合垫与该低压电源接合垫之间，该串接点处用以产生一参考电压，作为该静电放电侦测电路控制该受控二极管的环型栅的一参考值。

29.如权利要求27所述的防护电路，其特征在于：该串接点直接耦合至该受控二极管的环型栅。

30.如权利要求28所述的防护电路，其特征在于：该静电放电侦测电路另包含有一驱动装置，依据该串接点处的该参考电压，以驱动该受控二极管的环型栅。

31.如权利要求30所述的防护电路，其特征在于：该驱动装置包含有一反向器，串接于该受控二极管的环型栅与该串接点之间。

32.如权利要求26所述的防护电路，其特征在于：该静电放电防护电路耦合于该高压电源接合垫与一第三电源接合垫之间，或是该低压电源接合垫与该第三电源接合垫之间。

33.一种静电放电防护电路，包含有一n型二极管以及一p型二极管，其特征在于：所述n型二极管包含有：

一P型半导体层，其中的P型掺杂区作为一该n型二极管的一第一阳极；以及

一NMOS晶体管，包含有：

一第一环型栅，绝缘地设于该P型半导体层上，与该第一阳极绝缘；

一第一N型掺杂区，形成于该第一环型栅所围绕的该P型半导体层的表面，作为一该n型二极管之一第一阴极；以及

一第二N型掺杂区，形成于该p型半导体层的表面，且围绕该第一环型栅；

该p型二极管包含有：

一N型半导体层，其中的N型掺杂区作为该p型二极管的一第二阴极；以及

一PMOS晶体管，包含有：

一第二环型栅，绝缘地设于该N型半导体层上，与该第二阴极绝缘；

一第一P型掺杂区，形成于该第二环型栅所围绕的该N型半导体层的表面，作为该P型二极管的一第二阳极；以及

一第二P型掺杂区，形成于该N型半导体层的表面，且围绕该第二环型栅。

该p型二极管与该n型二极管顺向串接，并形成一主阳极以及一主阴极，该主阳极耦合至一高压电源接合垫，该主阴极耦合至一低压电源接合垫。

34.如权利要求33所述的防护电路，其特征在于：该第一环型栅耦合至该第一阴极。

35.如权利要求33所述的防护电路，其特征在于：该第二环型栅耦合至该第二阳极。

36.如权利要求33所述的防护电路，其特征在于：还包含有一静电放电侦测电路，耦合于该高压电源与该低压电源接合垫之间，在正常操作时，该静电放电侦测电路提供一第一电压予该第一环型栅，以关闭该NMOS晶体管，在发生静电放电时，提供一第二电压予该第一环型栅，以开启该NMOS晶体管。

37.如权利要求33所述的防护电路，其特征在于：还包含有一静电放电侦测电路，耦合于该高电压与该低压电源接合垫之间，在正常操作时，该静电放电侦测电路提供一第一电压予该第二环型栅，以关闭该PMOS晶体管，在发生静电放电时，提供一第二电压予该第二环型栅，以开启该PMOS晶体管。

38.一种电源线间的静电放电防护系统，包含有：

多个高压电源线(VDD1-VDDN)；

多个低压电源线(VSS1-VSSN)；

一高压电源静电放电汇流线；

一低压电源静电放电汇流线；

一主要静电放电防护电路，耦合于该高压电源静电放电汇流线与该低压电源静电放电汇流线之间；

多个高压电源静电放电防护电路，分别耦合于多个高压电源线(VDD1-VDDN)与该高压电源静电放电汇流线之间；以及

多个低压电源静电放电防护电路，分别耦合于多个低压电源线(VSS1-VSSN)与该低压电源静电放电汇流线之间；

其中，一高压电源静电放电防护电路包含有至少一二极管，连接于一高压电源线与该高压电源静电放电汇流线之间，该二极管包含有：

一第一导电型的第一半导体层，其中的第一导电型掺杂区作为该二极管的一第一电极；以及

一第二导电型的MOS晶体管，包含有：

一环型栅，绝缘地设于该第一半导体层上，与第一电极绝缘；

一第二导电型的第一源/漏掺杂区，形成于该环型栅极所围绕的该第一半导体层的表面，作为该二极管的一第二电极；以及

一第二导电型的第二源/漏掺杂区，形成于该第一半导体层的表面，且围绕该环型栅；

其中，当在高压电源线与低压电源线之间发生静电放电时，该二极管导通，通过高压电源静电放电防护电路、主要静电放电防护电路以及低压电源静电放电防护电路排放静电放电电流。

39.如权利要求38所述的防护系统，其特征在于：该二极管在该发生静电放电时，被顺向偏压。

40.如权利要求38所述的防护系统，其特征在于：该二极管在该发生静电放电时，被逆向偏压，且该逆向偏压的一电压值高于该二极管的击穿电压。

41.如权利要求38所述的防护系统，其特征在于：该第一导电型为N型，该第二导电型为P型。

42.如权利要求41所述的防护系统，其特征在于：该环型栅耦合至该第一电极。

43.如权利要求38所述的防护系统，其特征在于：该第一导电型为P型，该第二导电型为N型。

44.如权利要求43所述的防护系统，其特征在于：该环型栅耦合至该第二电极。

45.如权利要求38所述的防护系统，其特征在于：还包含有一静电放电侦测电路，耦合于高压电源线与低压电源线之间，用以侦测该静电放电的发生，并提供一电压与该环型栅，以控制该MOS晶体管。

46.如权利要求38所述的防护系统，其特征在于：还包含有一静电放电侦测电路，耦合于该高压电源静电放电汇流线与该低压电源静电放电汇流线之间，用以侦测该静电放电的发生，并提供一电压与该环型栅，以控制该MOS晶体管。

47.一种作为静电防护组件的二极管，包含有：

一第一导电型的第一半导体层，其中的第一导电型掺杂区作为该二极管的一第一电极；以及

一第二导电型的MOS晶体管，包含有：

一环型栅，绝缘地设于该第一半导体层上，与第一电极绝缘；

一第二导电型的第一源/漏掺杂区，形成于该环型栅极所围绕的该第一半导体层的表面，并与该第一半导体层形成一PN接面，作为该二极管的一第二电极；以及

一第二导电型的第二源/漏掺杂区，形成于该第一半导体层的表面，且围绕该环型栅。

其中，该环型栅用以阻止一STI结构在该PN接面上生成，在第一导电型为N型时，该第一电极为阴极，该第二电极为阳极；在第一导电型为P型时，该第一电极为阳极，该第二电极为阴极，其中，阴极耦合至第一接合垫，阳极耦合至第二接合垫，当发生静电放电时，该环型栅被施以一偏压，以加速该二极管的开启。

48.如权利要求47所述的二极管，其特征在于：该二极管另包含有一第一导电型的接触掺杂区，设于该第一半导体层的表面，环绕且接触该第二源/漏掺杂区，作为该第一半导体层之一电接触区。

49.如权利要求48所述的二极管，其特征在于：该接触掺杂区受一浅沟隔离区环绕。

50.如权利要求47所述的二极管，其特征在于：该MOS晶体管具有轻掺杂的漏极LDD结构。

51.如权利要求47所述的二极管，其特征在于：该第一源/漏掺杂区与该第一半导体层之间形成有一第二导电型的静电放电防护掺杂层，用以包覆该第一源/漏掺杂区。

52.如权利要求47所述的二极管，其特征在于：该第一导电型为N型，该第二导电型为P型。

53.如权利要求52所述的二极管，其特征在于：该环型栅耦合至该阳极。

54.如权利要求47所述的二极管，其特征在于：该第一导电型为P型，该第二导电型为N型。

55.如权利要求54所述的二极管，其特征在于：该环型栅耦合至该阴极。

56.如权利要求47所述的二极管，其特征在于：该偏压由一静电放电侦测电路所提供。

57.如权利要求47所述的二极管，其特征在于：该环型栅由一第二导电型的多晶硅形成于一栅绝缘层上所构成。

58.如权利要求47所述的二极管，其特征在于：该环型栅包含有一侧间隙壁，形成于该环型栅之一侧壁。

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